JP2014041961A - 半導体装置 - Google Patents

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Abstract

【課題】基板耐圧が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、相互に離隔した第１領域及び第２領域のそれぞれにおいて、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、を備える。そして、前記第１領域における前記第４半導体層と前記第６半導体層とを結ぶ方向における前記第１絶縁膜の両端間の第１距離は、前記第２領域における前記第１距離よりも長く、前記第１領域における前記第２絶縁膜の前記第２半導体層の内周側の端縁と前記第３半導体層の前記第２半導体層の外周側の端縁との第２距離は、前記第２領域における前記第２距離よりも短い。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
数あるパワーデバイスの中でも、ＤＭＯＳ（Double-diffused Metal Oxide Semiconductor FET）はスイッチング速度が高く、低電圧領域における変換効率が高い上に、高い耐圧と低いオン抵抗を両立できるという特徴をもつ。アプリケーション別には、ＤＭＯＳは、モータドライバや電源等ではスイッチング素子として、オーディオアンプではアナログ出力素子として幅広く使用されている。
また、１つのチップに複数水準の耐圧を持つＤＭＯＳを混載させる技術も開発されている。これにより、回路の使用用途によって適切な耐圧のＤＭＯＳを使うことができるため、チップサイズの最適化を図ることができる。但し、この場合も、チップ全体の耐圧を確保するためには、耐圧水準が相互に異なる複数種類のＤＭＯＳ間において、対基板パンチスルー耐圧を一定値以上とすることが好ましい。
特開２００６−２７８８３２号公報
本発明の目的は、基板耐圧が高い半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、相互に離隔した第１領域及び第２領域のそれぞれにおいて、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、を備える。また、前記半導体装置は、前記第１領域及び前記第２領域のそれぞれにおいて、各前記第２半導体層上の一部に設けられ、第２導電形であり、実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第３半導体層と、前記第３半導体層上の一部に設けられた第１導電形の第４半導体層と、第２半導体層上の他の一部に設けられ、前記第３半導体層から離隔し、第１導電形である第５半導体層と、前記第５半導体層上の一部に設けられ、前記第２半導体層から離隔し、第１導電形であり、実効的な不純物濃度が前記第５半導体層の実効的な不純物濃度よりも高い第６半導体層と、前記第５半導体層上の一部であって、前記第４半導体層と前記第６半導体層との間に設けられた第１絶縁膜と、前記第３半導体層における前記第２半導体層の外周側の端部から、前記第１半導体層における前記第２半導体層の外側の部分上に設けられた第２絶縁膜と、前記第２半導体層及び前記第３半導体層のうち、前記第４半導体層と前記第５半導体層との間の部分上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。そして、前記第１領域における前記第４半導体層と前記第６半導体層とを結ぶ方向における前記第１絶縁膜の両端間の第１距離は、前記第２領域における前記第１距離よりも長く、前記第１領域における前記第２絶縁膜の前記第２半導体層の内周側の端縁と前記第３半導体層の前記第２半導体層の外周側の端縁との第２距離は、前記第２領域における前記第２距離よりも短い。
（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置を例示する断面図である。 第１の実施形態に係る半導体装置の動作を例示する模式的断面図である。 （ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の動作を例示するシミュレーション結果であり、パンチスルーが発生していない状態を示す。 第１の実施形態に係る半導体装置の動作を例示するシミュレーション結果であり、パンチスルーが発生した状態の正孔電流分布を示す。 横軸に距離Ｙをとり、縦軸に基板耐圧をとって、距離Ｘを一定とした場合に、距離Ｙが基板耐圧に及ぼす影響を例示するグラフ図である。 （ａ）及び（ｂ）は、比較例に係る半導体装置を例示する断面図である。 （ａ）は、第２の実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）〜（ｃ）は、第３の実施形態に係る半導体装置を例示する断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体装置を例示する断面図である。
図１（ａ）及び（ｂ）は、同じ半導体基板上の相互に異なる領域を示している。
本実施形態に係る半導体装置は、耐圧水準が相互に異なる複数のＤＭＯＳが混載された半導体装置であり、例えば、モータドライバ若しくは電源等でスイッチング素子として用いられる半導体装置、又は、オーディオアンプでアナログ出力素子として用いられる半導体装置である。
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、半導体基板１０が設けられている。半導体基板１０は、例えば、単結晶のシリコンにより形成されている。半導体基板１０の少なくとも上層部分には、ｐ形層１１が形成されている。なお、ｐ形層１１は半導体基板１０の下面に到達していてもよい。
半導体基板１０には、相互に離隔した２ヶ所のＤＭＯＳ領域Ｒａ及びＲｂが設定されている。ＤＭＯＳ領域Ｒａ及びＲｂにおいては、それぞれ、ｐ形層１１上の一部に、形状が島状であり、導電形がｎ形のディープｎウェル１２ａ及び１２ｂが形成されている。以下、「ディープｎウェル１２ａ」及び「ディープｎウェル１２ｂ」を総称して「ディープｎウェル１２」ともいう。以下同様に、本明細書においては、ある構成要素について、領域Ｒａに配置された構成要素と領域Ｒｂに配置された構成要素とを区別する必要があるときは、その構成要素の符号に「ａ」又は「ｂ」を付し、区別する必要がないときは、符号に「ａ」及び「ｂ」を付さない。
先ず、ＤＭＯＳ領域Ｒａ及びＲｂについて、共通の構成について説明する。
ディープｎウェル１２上の一部には、ｎ形ウェル１３が設けられている。ｎ形ウェル１３の導電形はｎ形であり、ｎ形ウェル１３の実効的な不純物濃度は、ディープｎウェル１２の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
ｎ形ウェル１３上の一部には、ｐ＋形ソース層１４が設けられている。また、ｎ形ウェル１３上の他の一部には、ｎ＋形バックゲート層１５が設けられている。ｎ＋形バックゲート層１５の実効的な不純物濃度は、ｎ形ウェル１３の実効的な不純物濃度よりも高い。ｐ＋形ソース層１４とｎ＋形バックゲート層１５とは相互に接している。
また、ディープｎウェル１２上の他の一部には、ｐ形ウェル１６が設けられている。ｐ形ウェル１６は、ディープｎウェル１２によってｎ形ウェル１３から離隔されている。ｐ形ウェル１６上の一部には、ｐ＋形ドレイン層１７が設けられている。ｐ＋形ドレイン層１７は、ｐ形ウェル１６によってディープｎウェル１２から離隔されている。また、ｐ＋形ドレイン層１７の実効的な不純物濃度は、ｐ形ウェル１６の実効的な不純物濃度よりも高い。
ｐ形層１１上におけるディープｎウェル１２の周囲には、ｐ＋形素子分離領域１８が設けられている。ｐ＋形素子分離領域１８はｐ形層１１によってディープｎウェル１２から離隔されている。ｐ＋形素子分離領域１８の実効的な不純物濃度は、ｐ形層１１の実効的な不純物濃度よりも高い。ｐ形層１１、ディープｎウェル１２、ｎ形ウェル１３、ｐ＋形ソース層１４、ｎ＋形バックゲート層１５、ｐ形ウェル１６、ｐ＋形ドレイン層１７及びｐ＋形素子分離領域１８は、半導体基板１０の一部である。
半導体基板１０上には、フィールド絶縁膜２１及び２２、ゲート絶縁膜２３、ゲート電極２４、ソース電極２５及びドレイン電極２６が設けられている。フィールド絶縁膜２１及び２２は、例えばシリコン酸化物により形成されており、半導体基板１０の上面に形成された凹部３１内及び凹部３２内にそれぞれ埋め込まれている。フィールド絶縁膜２１及び２２は、例えば、ＳＴＩ（shallow trench isolation）又はＬＯＣＯＳ（local oxidation of silicon）である。
フィールド絶縁膜２１は、ｐ＋形ソース層１４とｐ＋形ドレイン層１７の間に配置されており、具体的には、ｐ形ウェル１６上の一部であって、ｐ＋形ドレイン層１７から見てｎ形ウェル１３側に配置されている。一方、フィールド絶縁膜２２は、ディープｎウェル１２の外縁上を含む領域に配置されており、具体的には、ｎ形ウェル１３におけるディープｎウェル１２の外周側の端部から、ｐ形層１１におけるディープｎウェル１２の外側の部分上にわたって配置されており、より詳細には、ｎ形ウェル１３上の一部であって、ｎ＋形バックゲート層１５から見てｐ形ウェル１６の反対側の部分上から、ディープｎウェル１２上の一部を通過し、ｐ形層１１上の一部を通過し、ｐ＋形素子分離領域１８上の一部に至る領域に配置されている。
ゲート絶縁膜２３は、例えばシリコン酸化物からなり、ｐ＋形ソース層１４とｐ＋形ドレイン層１７の間の部分であって、少なくとも、導電形がｎ形の部分上に配置されている。本実施形態においては、ゲート絶縁膜２３は、フィールド絶縁膜２１におけるｎ形ウェル１３側の端部上から、ｐ形ウェル１６におけるフィールド絶縁膜２１とディープｎウェル１２との間の部分上、及び、ディープｎウェル１２におけるｐ形ウェル１６とｎ形ウェル１３との間の部分上を通過し、ｎ形ウェル１３におけるディープｎウェル１２とｐ＋形ソース層１４との間の部分上に至る領域に配置されている。また、ゲート電極２４は、ゲート絶縁膜２３上に設けられている。更に、ソース電極２５はｐ＋形ソース層１４及びｎ＋形バックゲート層１５に接続されており、ドレイン電極２６はｐ＋形ドレイン層１７に接続されている。
これにより、ＤＭＯＳ領域Ｒａ及びＲｂにはそれぞれ、ＤＭＯＳ４０ａ及び４０ｂが形成される。ＤＭＯＳ４０は、ＬＤＭＯＳ（Lateral DMOS）であり、ＤＥＭＯＳ（Drain Extended MOS）又はＥＤＭＯＳ（Extended Drain MOS）である。ＤＭＯＳ４０は、フィールド絶縁膜２２及びｐ＋形素子分離領域１８により、周囲から分離されている。ＤＭＯＳ４０において、ｎ形ウェル１３はボディ領域兼チャネル領域として機能する。なお、ｎ形ウェル１３のうち、ボディ領域とチャネル領域とは別の工程で形成されていてもよい。また、ｐ形ウェル１６はドリフト領域として機能する。なお、ｐ＋形ドレイン層１７がゲート絶縁膜２３の直下域まで延びている場合は、ｐ形ウェル１６を省略することができる。フィールド絶縁膜２１は、各ＤＭＯＳ４０内において、ソースとドレインとを分離する。
次に、ＤＭＯＳ領域ＲａとＤＭＯＳ領域Ｒｂとの相違点について説明する。
上述の如く、ＤＭＯＳ領域Ｒａに形成されたＤＭＯＳ４０ａと、ＤＭＯＳ領域Ｒｂに形成されたＤＭＯＳ４０ｂとの間で、層構造は同じである。但し、寸法の一部が異なっている。
ＤＭＯＳ４０ａとＤＭＯＳ４０ｂとの間では、ｐ＋形ソース層１４とｐ＋形ドレイン層１７とを結ぶ方向（以下、「ＳＤ方向」ともいう）におけるフィールド絶縁膜２１の両端間の距離Ｘが相互に異なっている。すなわち、ＤＭＯＳ４０ａの距離Ｘａは、ＤＭＯＳ４０ｂの距離Ｘｂよりも長い。
また、ＤＭＯＳ４０ａとＤＭＯＳ４０ｂとの間では、フィールド絶縁膜２２におけるディープｎウェル１２の内周側、すなわち、ｐ＋形ドレイン層１７側の端縁と、ｎ形ウェル１３におけるディープｎウェル１２の外周側、すなわち、ｐ＋形ドレイン層１７の反対側の端縁との距離Ｙが相互に異なっている。すなわち、ＤＭＯＳ４０ａの距離Ｙａは、ＤＭＯＳ４０ｂの距離Ｙｂよりも短い。なお、距離Ｙは、上方から見て、ｎ形ウェル１３及びフィールド絶縁膜４２の双方を包含する領域の幅、すなわち、ｎ形ウェル１３とフィールド絶縁膜４２との重なり領域の幅に相当する。この場合、「幅」とは、ＤＭＯＳ領域の内周側から外周側に向かう方向の長さに相当し、図１（ａ）及び（ｂ）に示す断面では、ＳＤ方向の長さに相当する。
つまり、Ｘａ＞Ｘｂであり、Ｙａ＜Ｙｂである。このように、距離Ｘの大小関係と距離Ｙの大小関係とは、相補的な関係にある。但し、ｐ＋形ドレイン層１７におけるＤＭＯＳ領域の外周側の端縁とｎ形ウェル１３におけるＤＭＯＳ領域の外周側の端縁との距離Ｚは、ＤＭＯＳ領域ＲａとＤＭＯＳ領域Ｒｂとの間で相互に等しいとは限らない。すなわち、距離Ｚは距離Ｘ及び距離Ｙを含む距離であるが、Ｚａ≠Ｚｂとなる場合もあり、Ｚａ＝Ｚｂとなる場合もある。
一方、ＤＭＯＳ４０ａ及びＤＭＯＳ４０ｂにおいて、上述の距離Ｘ及び距離Ｙ以外の寸法であって、距離Ｘ及びＹから独立して決定される寸法は、相互に同一である。例えば、ディープｎウェル１２の下面とｎ形ウェル１３の下面との間の距離Ｗは、ＤＭＯＳ領域ＲａとＤＭＯＳ領域Ｒｂとの間で相互に等しい。すなわち、Ｗａ＝Ｗｂである。なお、上述の如く、距離Ｚについては、距離Ｘ及びＹに依存するため、相互に等しい場合も等しくない場合もある。
また、半導体基板１０を構成する各層の不純物濃度は、ＤＭＯＳ領域ＲａとＤＭＯＳ領域Ｒｂとの間で相互に等しい。例えば、ディープｎウェル１２ａの不純物濃度はディープｎウェル１２ｂの不純物濃度とほぼ等しい。また、ｎ形ウェル１３の不純物濃度、ｐ＋形ソース層１４の不純物濃度、ｎ＋形バックゲート層１５の不純物濃度、ｐ形ウェル１６の不純物濃度、ｐ＋形ドレイン層１７の不純物濃度、ｐ＋形素子分離領域１８の不純物濃度は、ＤＭＯＳ領域ＲａとＤＭＯＳ領域Ｒｂとの間で、相互にほぼ等しい。
次に、本実施形態に係る半導体装置１の作用効果について説明する。
図１（ａ）及び（ｂ）に示すように、ＤＭＯＳ４０ａとＤＭＯＳ４０ｂとの間では、距離Ｘ、すなわち、ＳＤ方向におけるフィールド絶縁膜２１の長さが相互に異なっており、Ｘａ＞Ｘｂとなっている。このため、ＤＭＯＳ４０ａにおけるソース・ドレイン間の電流経路は、ＤＭＯＳ４０ｂにおけるソース・ドレイン間の電流経路よりも長い。この結果、ＤＭＯＳ４０ａのソース・ドレイン間の耐圧（以下、「ＳＤ耐圧」ともいう）は、ＤＭＯＳ４０ｂのＳＤ耐圧よりも高い。これにより、半導体装置１には、ＳＤ耐圧が相互に異なる２種類のＤＭＯＳが混載されている。この結果、回路の使用用途によって適切な耐圧系のＤＭＯＳを使うことができるため、チップサイズの最適化を図ることができる。
また、ＤＭＯＳ４０ａとＤＭＯＳ４０ｂとの間では、距離Ｙが相互に異なっており、Ｙａ＜Ｙｂとなっている。この結果、ＤＭＯＳ４０ａ及び４０ｂは、半導体基板１０に対するパンチスルー耐圧（以下、「基板耐圧」ともいう）がほぼ等しい。以下、この効果について説明する。
図２は、本実施形態に係る半導体装置の動作を例示する模式的断面図である。
図２に示すように、ＤＭＯＳ４０の基板耐圧は、ｐ形層１１とディープｎウェル１２との間のｐｎジャンクション耐圧と、ｐ形層１１をコレクタとし、ディープｎウェル１２とベースとし、ｐ形ウェル１６及びｐ＋形ドレイン層１７をエミッタとした寄生ｐｎｐバイポーラトランジスタ４１のコレクタ−エミッタ間耐圧のうち、低い方の耐圧によって決まる。ｐｎジャンクション耐圧は、ディープｎウェル１２とｐ＋形素子分離領域１８との距離によって決まるため、この距離を充分に長くしておけばよい。
また、寄生ｐｎｐバイポーラトランジスタ４１のコレクタ−エミッタ間耐圧は、距離Ｚに依存する。これは、以下の理由による。
図３（ａ）〜（ｅ）は、本実施形態に係る半導体装置の動作を例示するシミュレーション結果であり、（ａ）は不純物分布を示し、（ｂ）は電界分布を示し、（ｃ）はインパクトイオンによる電流分布を示し、（ｄ）は正孔電流分布を示し、（ｅ）は電子電流分布を示す。
図３（ｂ）〜（ｅ）は、パンチスルーが発生していない状態を示す。
図４は、本実施形態に係る半導体装置の動作を例示するシミュレーション結果であり、パンチスルーが発生した状態の正孔電流分布を示す。
図３（ａ）に示すような不純物濃度分布を持った半導体装置１を想定し、ｐ形層１１に接地電位を印加し、ディープｎウェル１２及びｐ＋形ドレイン層１７に正電位を印加する。そうすると、図３（ｂ）に示すように、ｎ形ウェル１３における素子の外周側の端面、すなわち、ｐ＋形ドレイン層１７から見て反対側の端面４２に電界が集中し、図３（ｃ）に示すように、端面４２の近傍においてインパクトイオン化が生じる。これにより、電子ｅと正孔ｈの対が発生する。このとき、図３（ｄ）に示すように、正孔ｈはｐ形層１１に流入し、ｐ＋形素子分離領域１８を介して半導体装置１から排出される。そして、図３（ｅ）に示すように、電子ｅがｎ＋形バックゲート層１５に流入すれば、半導体装置１から速やかに排出されるため、問題は生じない。
しかしながら、図２に示すように、電子ｅの一部がｐ＋形ドレイン層１７に流入すると、寄生ｐｎｐバイポーラトランジスタ４１のベース−エミッタ間に電子電流が流れることになり、寄生ｐｎｐバイポーラトランジスタ４１がオン状態となってしまう。これにより、図４に示すように、コレクタであるｐ形層１１とエミッタであるｐ＋形ドレイン層１７との間に電流が流れてしまう。
端面４２において、インパクトイオン化により発生した電子ｅがｐ＋形ドレイン層１７に流入する程度は、端面４２とｐ＋形ドレイン層１７との距離Ｚに依存し、距離Ｚが短い程、電子ｅがｐ＋形ドレイン層１７に流入しやすくなる。このため、距離Ｚが短いと、寄生ｐｎｐバイポーラトランジスタ４１がオン状態となりやすくなり、コレクタ−エミッタ間の耐圧が低下し、ＤＭＯＳ４０の基板耐圧が低下してしまう。
図５は、横軸に距離Ｙをとり、縦軸に基板耐圧をとって、距離Ｘを一定とした場合に、距離Ｙが基板耐圧に及ぼす影響を例示するグラフ図である。
図５に示すように、シミュレーションの結果、距離Ｘが一定であれば、距離Ｙが長くなるほど、基板耐圧が向上した。
そこで、本実施形態においては、ＳＤ耐圧を相対的に低く設定するために距離Ｘを相対的に短くしたＤＭＯＳ４０においては、距離Ｙを相対的に長くしている。これにより、距離Ｘの短縮を距離Ｙの伸長によって補い、距離Ｘを短くしても距離Ｚが短くなりすぎることを回避し、基板耐圧が低下することを抑制している。この結果、ＳＤ耐圧が相互に異なるＤＭＯＳ４０ａ及び４０ｂ間において、基板耐圧を一定の範囲内に収めることができる。
このように、本実施形態によれば、ＳＤ耐圧が相互に異なる複数種類のＤＭＯＳ４０を混載した半導体装置１において、基板耐圧を揃えることが可能となる。例えば、半導体装置１を自動車に搭載する車載製品に組み込む場合には、半導体装置１はロードダンプサージに耐えることが要求されるため、基板耐圧を、例えば、最も高いＳＤ耐圧と同程度かそれ以上とすることが好ましい。本実施形態によれば、このような半導体装置１を実現することができる。
更に、本実施形態においては、ＤＭＯＳ領域間で各層の不純物濃度を同じとし、寸法のみを異ならせることによりＳＤ耐圧を制御しているため、複数種類のＤＭＯＳを同一のプロセスフローにより作り分けることができる。この結果、複数水準のＳＤ耐圧を持つＤＭＯＳが混載された半導体装置を、低コストで製造することができる。また、ＤＭＯＳ領域間で各層の不純物濃度を同じとしているため、ＤＭＯＳ領域間におけるＤＭＯＳの特性のばらつきが小さい。
更にまた、本実施形態においては、寄生ｐｎｐバイポーラトランジスタ４１の動作を制御することにより、基板耐圧を高めているため、深いトレンチを形成して絶縁材料を埋め込んだり、絶縁性の埋込層を形成する必要がない。このため、製造コストが低い。
次に、比較例について説明する。
図６（ａ）及び（ｂ）は、本比較例に係る半導体装置を例示する断面図である。
図６（ａ）及び（ｂ）は、同じ半導体基板上の相互に異なる領域を示している。
図６（ａ）及び（ｂ）に示すように、本比較例に係る半導体装置１０１においては、ＤＭＯＳ領域ＲａとＤＭＯＳ領域Ｒｂとの間で、距離Ｙを固定している。このため、所望のＳＤ耐圧を得るために、距離Ｘを調整すると、距離Ｚが距離Ｘに連動してしまう。すなわち、Ｙａ＝Ｙｂとしているため、Ｘａ＞Ｘｂとすると、Ｚａ＞Ｚｂとなってしまう。この結果、基板耐圧が変化してしまう。このように、本比較例に係る半導体装置１０１においては、ＳＤ耐圧と基板耐圧を独立して制御できず、ＳＤ耐圧を低く設定したＤＭＯＳほど、基板耐圧が低くなってしまう。このため、半導体装置１０１全体として、必要な基板耐圧を確保できなくなる可能性が高い。
次に、第２の実施形態について説明する。
図７（ａ）は、本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
図７（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置２においては、前述の第１の実施形態と同様に、複数のＤＭＯＳ領域が設定されている。
各ＤＭＯＳ領域においては、ｐ形層１１上にディープｎウェル１２が形成されており、ディープｎウェル１２上には、ストライプ状のｎ形ウェル１３及びｐ形ウェル１６がそれぞれ複数本設けられており、一方向（ＳＤ方向）に沿って交互に配列されている。但し、ｎ形ウェル１３及びｐ形ウェル１６からなる列の両端には、ｎ形ウェル１３が位置している。各ｐ形ウェル１６上においては、フィールド絶縁膜２１がＳＤ方向においてｐ＋形ドレイン層１７を挟むように配置されている。上方から見て、フィールド絶縁膜２１の形状は、ストライプ状のｐ＋形ドレイン層１７を囲む枠状である。上方から見て、ゲート絶縁膜２３及びゲート電極２４の形状も、各ｐ＋形ドレイン層１７を囲む枠状である。
また、上方から見て、フィールド絶縁膜２２の形状は、ｎ形ウェル１３及びｐ形ウェル１６からなる列全体を囲む枠状である。フィールド絶縁膜２２の内周部分は、列の両端部に位置するｎ形ウェル１３上に配置されているが、それ以外のｎ形ウェル１３上には配置されていない。上方から見て、ｐ＋形素子分離領域１８の形状も、絶縁膜２２を囲む枠状である。列の両端部に位置するｎ形ウェル１３以外のｎ形ウェル１３上においては、ｐ＋形ソース層１４及びｎ＋形バックゲート層１５が、ＳＤ方向に対して直交した方向、すなわち、ｎ形ウェル１３が延びる方向に沿って交互に配列されている。
このような構成により、各ＤＭＯＳ領域においては、ディープｎウェル１２上に前述の第１の実施形態において説明したＤＭＯＳ４０が、１つおきに折り返されて、ＳＤ方向に沿って繰り返し配列されている。そして、各ＤＭＯＳ領域内において、距離Ｘは均一であり、距離Ｙも均一であり、距離Ｚも均一である。このため、各ＤＭＯＳ領域内に形成された複数のＤＭＯＳ４０のＳＤ耐圧は相互に等しい。
一方、ＤＭＯＳ領域間においては、距離Ｘが相互に異なっており、従って、ＤＭＯＳのＳＤ耐圧は相互に異なっている。また、ＤＭＯＳ領域間においては、距離Ｙも相互に異なっている。但し、距離Ｘが長いＤＭＯＳ領域ほど、距離Ｙが短い。このため、ＤＭＯＳ領域間において、ＤＭＯＳ４０の基板耐圧は略均一である。
本実施形態においては、各ＤＭＯＳ領域において、相互に並列に接続された複数のＤＭＯＳ４０を形成することができる。そして、フィールド絶縁膜２１は各ＤＭＯＳ４０に設けられているが、フィールド絶縁膜２２はＤＭＯＳ領域の外周部のみに設けられているため、ＳＤ方向に平行な断面において、フィールド絶縁膜２１の出現回数の方がフィールド絶縁膜２２の出現回数よりも多い。従って、ＤＭＯＳ４０のＳＤ耐圧を低くするために、距離Ｘを短くし、距離Ｙを長くした場合に、ＤＭＯＳ領域全体のサイズに対する距離Ｘの短縮効果は、距離Ｙの伸長効果よりも大きく、ＤＭＯＳ領域全体のサイズを縮小することができる。これにより、半導体装置の小型化を図ることができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図８（ａ）〜（ｃ）は、本実施形態に係る半導体装置を例示する断面図である。
図８（ａ）〜（ｃ）は、同じ半導体基板上の相互に異なる領域を示している。
図８（ａ）〜（ｃ）に示すように、本実施形態に係る半導体装置３においては、３つのＤＭＯＳ領域Ｒａ、Ｒｂ、Ｒｃが設定されている。各ＤＭＯＳ領域には、前述の第１の実施形態で説明したようなＤＭＯＳ４０が形成されている。
ＤＭＯＳ領域Ｒａ、Ｒｂ、Ｒｃ間においても、距離Ｘが長い領域ほど、距離Ｙは短くなっている。すなわち、Ｘａ＞Ｘｂ＞Ｘｃであり、Ｙａ＜Ｙｂ＜Ｙｃである。このため、ＤＭＯＳ領域Ｒａに形成されたＤＭＯＳ４０ａのＳＤ耐圧が最も高く、ＤＭＯＳ領域Ｒｂに形成されたＤＭＯＳ４０ｂのＳＤ耐圧が次いで高く、ＤＭＯＳ領域Ｒｃに形成されたＤＭＯＳ４０ｃのＳＤ耐圧が最も低い。一方、基板耐圧はＤＭＯＳ領域間で略均一である。
一例を挙げると、ＤＭＯＳ４０ａのＳＤ耐圧は３５〜６０Ｖ（ボルト）であり、距離Ｘａは２．５〜４．０μｍであり、距離Ｙａは０〜０．５μｍであり、距離Ｚａは５〜１０μｍである。ＤＭＯＳ４０ｂのＳＤ耐圧は２５〜３５Ｖであり、距離Ｘｂは２．０〜２．５μｍであり、距離Ｙｂは０．３〜１．０μｍであり、距離Ｚｂは４〜６μｍである。ＤＭＯＳ４０ｃのＳＤ耐圧は１２〜２５Ｖであり、距離Ｘｃは１．５〜２．０μｍであり、距離Ｙｃは１．０〜２．０μｍであり、距離Ｚｃは３〜４μｍである。また、距離Ｗはいずれも０．５〜１．５μｍである。そして、ＤＭＯＳ４０ａ、４０ｂ、４０ｃの基板耐圧はいずれも４０〜６０Ｖ程度である。
この場合、例えば、ディープｎウェル１２の実効的な不純物濃度は１×１０１５〜１×１０１８ｃｍ−３であり、ｎ形ウェル１３の実効的な不純物濃度は１×１０１６〜１×１０１８ｃｍ−３であり、ｐ＋形ソース層１４の実効的な不純物濃度は１×１０１９〜１×１０２１ｃｍ−３であり、ｎ＋形バックゲート層１５の実効的な不純物濃度は１×１０１９〜１×１０２１ｃｍ−３であり、ｐ形ウェル１６の実効的な不純物濃度は１×１０１６〜１×１０１８ｃｍ−３であり、ｐ＋形ドレイン層１７の実効的な不純物濃度は１×１０１９〜１×１０２１ｃｍ−３であり、ｐ＋形素子分離領域１８の実効的な不純物濃度は１×１０１６〜１×１０１８ｃｍ−３である。
本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
なお、本実施形態においては、ＤＭＯＳ４０のＳＤ耐圧を３水準とする例を示したが、ＳＤ耐圧は４水準以上であってもよい。また、本実施形態においても、前述の第２の実施形態と同様に、各ＤＭＯＳ領域にｎ形ウェル１３及びｐ形ウェル１６を交互に配列させて、複数のＤＭＯＳ４０を形成してもよい。更に、前述の各実施形態においては、ｐチャネル形のＤＭＯＳを形成する例を示したが、ｎチャネル形のＤＭＯＳを形成してもよい。
以上説明した実施形態によれば、基板耐圧が高い半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３：半導体装置、１０：半導体基板、１１：ｐ形層、１２、１２ａ、１２ｂ、１２ｃ：ディープｎウェル、１３：ｎ形ウェル、１４：ｐ＋形ソース層、１５：ｎ＋形バックゲート層、１６：ｐ形ウェル、１７：ｐ＋形ドレイン層、１８：ｐ＋形素子分離領域、２１、２２：フィールド絶縁膜、２３：ゲート絶縁膜、２４：ゲート電極、２５：ソース電極、２６：ドレイン電極、３１、３２：凹部、４０、４０ａ、４０ｂ、４０ｃ：ＤＭＯＳ領域、４１：寄生ｐｎｐバイポーラトランジスタ、４２：端面、１０１：半導体装置、ｅ：電子、ｈ：正孔、Ｒａ、Ｒｂ、Ｒｃ：ＤＭＯＳ領域、Ｗ：ディープｎウェル１２の下面とｎ形ウェル１３の下面との間の距離、Ｘ、Ｘａ、Ｘｂ、Ｘｃ：ＳＤ方向におけるフィールド絶縁膜２１の両端間の距離、Ｙ、Ｙａ、Ｙｂ、Ｙｃ：フィールド絶縁膜２２におけるディープｎウェル１２の内周側の端縁と、ｎ形ウェル１３におけるディープｎウェル１２の外周側の端縁との距離、Ｚ、Ｚａ、Ｚｂ、Ｚｃ：ｐ＋形ドレイン層１７におけるＤＭＯＳ領域の外周側の端縁とｎ形ウェル１３におけるＤＭＯＳ領域の外周側の端縁との距離

Claims (9)

  1. 第１導電形の第１半導体層と、
    相互に離隔した第１領域、第２領域及び第３領域のそれぞれにおいて、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、
    各前記第２半導体層上の一部に設けられ、第２導電形であり、実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第３半導体層と、
    前記第３半導体層上の一部に設けられた第１導電形の第４半導体層と、
    第２半導体層上の他の一部に設けられ、前記第３半導体層から離隔し、第１導電形である第５半導体層と、
    前記第５半導体層上の一部に設けられ、前記第２半導体層から離隔し、第１導電形であり、実効的な不純物濃度が前記第５半導体層の実効的な不純物濃度よりも高い第６半導体層と、
    前記第３半導体層上に設けられ、第２導電形であり、実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも高い第７半導体層と、
    前記第１半導体層上に設けられ、前記第２半導体層から離隔し、第１導電形であり、実効的な不純物濃度が前記第１半導体層の実効的な不純物濃度よりも高い第８半導体層と、
    前記第５半導体層上の一部であって、前記第４半導体層と前記第６半導体層との間に設けられた第１絶縁膜と、
    前記第３半導体層における前記第２半導体層の外周側の端部上から、前記第８半導体層上にわたって設けられた第２絶縁膜と、
    前記第２半導体層及び前記第３半導体層のうち、前記第４半導体層と前記第５半導体層との間の部分上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記第４半導体層に接続された第１電極と、
    前記第６半導体層に接続された第２電極と、
    を備え、
    各前記第２半導体層上において、前記第３半導体層及び前記第５半導体層が交互に配列されており、
    各前記第５半導体層上において、前記第１絶縁膜は前記配列の方向において前記第６半導体層を挟むように配置されており、
    前記第２絶縁膜は、前記第２半導体層の外縁上、及び、前記第３半導体層及び前記第５半導体層からなる列の両端に位置する前記第３半導体層上の一部に配置されており、
    前記両端に位置する第３半導体層以外の前記第３半導体層上において、前記第４半導体層と前記第７半導体層が、前記配列の方向に対して直交する方向に沿って交互に配列されており、
    前記第１領域における前記第４半導体層と前記第６半導体層とを結ぶ方向における前記第１絶縁膜の両端間の第１距離は、前記第２領域における前記第１距離よりも長く、前記第２領域における前記第１距離は、前記第３領域における前記第１距離よりも長く、
    前記第１領域における前記第２絶縁膜の前記第２半導体層の内周側の端縁と前記第３半導体層の前記第２半導体層の外周側の端縁との第２距離は、前記第２領域における前記第２距離よりも短く、前記第２領域における前記第２距離は、前記第３領域における前記第２距離よりも短く、
    前記第１領域、前記第２領域及び前記第３領域の相互間で、前記第１距離及び前記第２距離以外の寸法が相互に等しく、
    前記第１領域、前記第２領域及び前記第３領域の相互間で、前記第２半導体層の不純物濃度は相互に等しく、前記第３半導体層の不純物濃度は相互に等しく、前記第４半導体層の不純物濃度は相互に等しく、前記第５半導体層の不純物濃度は相互に等しく、前記第６半導体層の不純物濃度は相互に等しく、前記第７半導体層の不純物濃度は相互に等しい半導体装置。
  2. 第１導電形の第１半導体層と、
    相互に離隔した第１領域及び第２領域のそれぞれにおいて、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、
    各前記第２半導体層上の一部に設けられ、第２導電形であり、実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第３半導体層と、
    前記第３半導体層上の一部に設けられた第１導電形の第４半導体層と、
    第２半導体層上の他の一部に設けられ、前記第３半導体層から離隔し、第１導電形である第５半導体層と、
    前記第５半導体層上の一部に設けられ、前記第２半導体層から離隔し、第１導電形であり、実効的な不純物濃度が前記第５半導体層の実効的な不純物濃度よりも高い第６半導体層と、
    前記第５半導体層上の一部であって、前記第４半導体層と前記第６半導体層との間に設けられた第１絶縁膜と、
    前記第３半導体層における前記第２半導体層の外周側の端部上から、前記第１半導体層における前記第２半導体層の外側の部分上に設けられた第２絶縁膜と、
    前記第２半導体層及び前記第３半導体層のうち、前記第４半導体層と前記第５半導体層との間の部分上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を備え、
    前記第１領域における前記第４半導体層と前記第６半導体層とを結ぶ方向における前記第１絶縁膜の両端間の第１距離は、前記第２領域における前記第１距離よりも長く、
    前記第１領域における前記第２絶縁膜の前記第２半導体層の内周側の端縁と前記第３半導体層の前記第２半導体層の外周側の端縁との第２距離は、前記第２領域における前記第２距離よりも短い半導体装置。
  3. 前記第１領域及び前記第２領域から離隔した第３領域において、前記第１半導体層上に設けられた第２導電形の他の第２半導体層をさらに備え、
    前記第３半導体層、前記第４半導体層、前記第５半導体層、前記第６半導体層、前記第１絶縁膜、前記第２絶縁膜、前記ゲート絶縁膜及び前記ゲート電極は、前記他の第２半導体層上にも設けられており、
    前記第３領域における前記第１距離は、前記第１領域における前記第１距離よりも短く、前記第２領域における前記第１距離よりも長く、
    前記第３領域における前記第２距離は、前記第１領域における前記第２距離よりも長く、前記第２領域における前記第２距離よりも短い請求項２記載の半導体装置。
  4. 各前記第２半導体層上において、前記第３半導体層及び前記第５半導体層が交互に配列されており、
    各前記第５半導体層上において、前記第１絶縁膜は前記配列の方向において前記第６半導体層を挟むように配置されており、
    前記第２絶縁膜は、前記第２半導体層の外縁上、及び、前記第３半導体層及び前記第５半導体層からなる列の両端に位置する前記第３半導体層上の一部に配置されている請求項２または３に記載の半導体装置。
  5. 前記第３半導体層上に設けられ、第２導電形であり、実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも高い第７半導体層をさらに備え、
    前記両端に位置する第３半導体層以外の前記第３半導体層上において、前記第４半導体層と前記第７半導体層が、前記配列の方向に対して直交する方向に沿って交互に配列されている請求項４記載の半導体装置。
  6. 前記第３半導体層上に設けられ、第２導電形であり、実効的な不純物濃度が前記第３半導体層の実効的な不純物濃度よりも高い第７半導体層をさらに備えた請求項２〜４のいずれか１つに記載の半導体装置。
  7. 前記第１半導体層上に設けられ、前記第２半導体層から離隔し、第１導電形であり、実効的な不純物濃度が前記第１半導体層の実効的な不純物濃度よりも高い第８半導体層をさらに備え、
    前記第２絶縁膜における前記第３半導体層上に位置する端部の反対側の端部は、前記第８半導体層上に位置している請求項２〜６のいずれか１つに記載の半導体装置。
  8. 前記第１領域と前記第２領域との間で、前記第１距離及び前記第２距離以外の寸法が相互に等しい請求項２〜７のいずれか１つに記載の半導体装置。
  9. 前記第１領域と前記第２領域との間で、前記第２半導体層の平均不純物濃度は相互に等しく、前記第３半導体層の平均不純物濃度は相互に等しく、前記第４半導体層の平均不純物濃度は相互に等しく、前記第５半導体層の平均不純物濃度は相互に等しく、前記第６半導体層の平均不純物濃度は相互に等しい請求項８記載の半導体装置。
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