JP3634098B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電界効果トランジスタ(FET)のような半導体装置およびその製造方法に関し、特に、耐圧特性に優れた半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
FETでは、半導体基板上にゲート酸化膜を介して形成されたゲートへの印加電圧であるゲート電圧の有無により、半導体基板に形成されたソースおよびドレイン間の電流の導通が制御される。
ゲート電圧が印加されていないときのソースおよびドレイン間の耐電圧特性の向上を図るために、一般的には、半導体基板内に、ドレインから拡がる空乏層の拡大を図るための空乏層拡大領域が、ドレインを取り囲むように形成される。
【0003】
この空乏層拡大領域により拡大された空乏層がソースに達すると、空乏層を経る短絡電流により、ソースおよびドレイン間でいわゆるパンチスルー現象が生じ、逆に、耐圧性の低下を招く。
そのため、この空乏層のソースへの伸長を抑制して、パンチスルー現象を防止するために、半導体基板には、空乏層拡大領域と共に、ソースを取り囲む空乏層抑制領域が形成される。
【0004】
ところで、このような空乏層抑制領域は、半導体基板と同一の導電型を有し該半導体基板の不純物濃度よりも高い不純物濃度の領域で構成される。この空乏層抑制領域の形成には、一般的に、イオン注入法が用いられている。このイオン注入法では、半導体基板へ不純物イオンが注入された後、熱処理によるドライブインにより、不純物が活性化され、これにより不純物注入領域が空乏層抑制領域として所定の抑制機能を発揮する。
【0005】
【発明が解決しようとする課題】
しかしながら、不純物の注入およびそれに引き続くドライブインの各工程で、空乏層抑制領域の深さ寸法を正確に制御することは容易ではない。
そのために、空乏層抑制領域の深さにばらつきが生じ易く、ソースの下方における空乏層抑制領域の厚さ寸法にばらつきが生じ易い。このばらつきはパンチスルーによるソースドレイン間の耐圧特性のばらつきの原因となる。
そこで、より安定した耐圧特性を示す半導体装置およびその製造方法の出現が待望されていた。
【0006】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成1〉
本発明に係る半導体装置は、半導体基板に形成され、該半導体基板の導電型と反対の導電型を有するドレインおよびソースと、該ソースおよびドレイン間の電流を制御するためのゲートと、半導体基板内でドレインから拡がる空乏層のソースへ向けての伸長を抑制すべく半導体基板内でソースを取り囲んで形成され、半導体基板と同一導電型を有しかつ半導体基板の不純物濃度よりも高い不純物濃度を有する空乏層抑制領域とを含み、該空乏層抑制領域に取り囲まれてソースと空乏層抑制領域との間に配置され、該空乏層抑制領域と同一導電型を有しかつ該空乏層抑制領域の不純物濃度よりも更に高い不純物濃度を有する空乏層抑制補助領域が形成されていることを特徴とする(請求項1に対応)。
【0007】
ここで、空乏層抑制補助領域と、空乏層抑制領域とにおける不純物濃度の比較は、それぞれの領域での最大不純物濃度、すなわちピーク濃度の比較を意味する。従って、空乏層抑制補助領域の不純物濃度が空乏層抑制領域のそれよりも高いと言うことは、前者の不純物ピーク濃度が後者のそれよりも高いことを意味する。
以下、各領域での不純物濃度の比較は、比較すべき各領域での最大不純物濃度すなわちピーク濃度の比較である。
【0008】
〈作用1〉
本発明に係る半導体装置では、ドレインから拡がる空乏層がソースへ向けて伸長することを抑制すべくソースを取り囲んで形成される空乏層抑制領域に関連して、この空乏層抑制領域と該空乏層抑制領域に取り囲まれるソースとの間に空乏層抑制補助領域が形成される。
この空乏層抑制補助領域は、空乏層抑制領域の不純物濃度よりも高い不純物濃度を示すことから、空乏層抑制領域における空乏層抑制効果よりも高い抑制効果を発揮する。
【0009】
本発明に係る半導体装置では、空乏層抑制領域よりも高い抑制効果を示す空乏層抑制補助領域が、空乏層抑制領域の深さ寸法の影響を最も受け易いソースの下方で、該ソースと空乏層抑制領域との間に挿入されている。
従って、空乏層抑制領域の深さ寸法のばらつきにより、ソースの下方における空乏層抑制領域の厚さ寸法にばらつきが生じても、両者間に介在しかつ空乏層抑制領域よりも高い抑制効果を示す空乏層抑制補助領域が空乏層のソースへの伸長を確実に抑制することから、空乏層抑制領域の深さ寸法のばらつきに拘わらず、空乏層抑制補助領域によって適正な空乏層抑制効果を達成することができる。
これにより、確実にパンチスルー現象が防止され、このパンチスルー現象による耐圧性の低下が防止されることから、安定した耐圧特性が得られる。
【0010】
〈構成2〉
また、本発明に係る半導体装置の製造方法は、半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、半導体基板上にゲート酸化膜を介して空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、イオン注入法により、空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第1の不純物注入領域を形成し、かつマスクを用いたイオン注入法により、空乏層抑制領域内の第1の不純物注入領域上および空乏層拡大領域内に、該空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第2および第3の不純物注入領域をそれぞれ形成すること、マスクを用いたイオン注入法により、空乏層抑制領域内の第2の不純物注入領域に隣接して、空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第4の不純物注入領域を形成すること、第1ないし第4の不純物注入領域の活性化を図るべく、半導体基板に熱処理を施すことを含む(請求項3に対応)。
【0011】
〈作用2〉
本発明の半導体装置の製造方法によれば、第2の不純物注入領域の活性化により空乏層抑制領域内にソースが形成され、第3の不純物注入領域の活性化により空乏層拡大領域内にドレイン領域が形成される。また、第1の不純物注入領域の活性化により、空乏層抑制領域内で該空乏層抑制領域とソースとの間に空乏層抑制補助領域が形成され、第4の不純物注入領域の活性化により半導体基板電位浮動防止用電極が形成される。
従って、耐圧特性に優れた本発明に係る半導体装置を比較的容易かつ能率的に製造することができる。
【0012】
〈構成3〉
さらに、本発明に係る半導体装置の製造方法は、半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、半導体基板上にゲート酸化膜を介して空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、マスクを用いたイオン注入法により、空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第1の不純物注入領域を形成しかつ空乏層抑制領域内の第1の不純物注入領域上および空乏層拡大領域内に空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第2および第3の不純物注入領域をそれぞれ形成すること、マスクの除去後、前記第1ないし第3の不純物注入領域の活性化を図りかつ第2および第3の不純物注入領域上に前記第4の不純物注入領域上におけるよりも膜厚の大きな酸化膜を形成すべく、前記半導体基板に熱処理を施すこと、酸化膜の膜厚の大きな部分をマスクとして、イオン注入法により、空乏層抑制領域内の第2の不純物注入領域に隣接して、空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第4の不純物注入領域を形成すること、第4の不純物注入領域の活性化を図るべく半導体基板に熱処理を施すことを含む(請求項4に対応)。
【0013】
〈作用3〉
本発明に係る半導体製造方法では、半導体基板電位浮動防止用電極の形成のための第4の不純物注入領域への選択的なイオン注入に用いるマスクとして、ソースおよびドレインのための第2および第3の不純物注入領域上に形成される膜厚の大きな酸化膜が利用される。
半導体基板の熱酸化により、その表面に酸化膜を成長させるとき、不純物濃度の高い領域における成長厚さは、不純物濃度の低い領域におけるそれよりも小さい。この性質を利用して、第2および第3の不純物注入領域上には、これらの不純物濃度よりも低い不純物濃度を示す空乏層抑制領域における第2の不純物注入領域外上に成長する酸化膜よりも膜厚の大きな酸化膜が選択的に形成される。
この膜厚の大きな部分をマスクとする選択的なイオン注入により、フォトリソグラフィのような格別なマスク形成のための工程を付加することなく第4の不純物注入領域を形成し、その活性化により、半導体基板電位浮動防止用電極電極を能率的に形成することができる。
【0014】
〈構成4〉
さらに、本発明に係る半導体装置の製造方法は、半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、半導体基板上にゲート酸化膜を介して空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、空乏層抑制領域の一部を覆うマスクを形成し、該空乏層抑制領域の露出する部分および空乏層拡大領域に、イオン注入法により、空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域をそれぞれ形成すること、マスクを利用したイオン注入法により、空乏層抑制領域におけるマスク直下および空乏層抑制領域における不純物注入領域直下に空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域を同時的に形成すること、熱処理により、各不純物注入領域の活性化を図ることを含む(請求項5に対応)。
【0015】
〈作用4〉
本発明に係る半導体製造方法では、空乏層抑制領域に形成される空乏層抑制補助領域のための第1の不純物注入領域および半導体基板電位浮動防止用電極のための第4の不純物注入領域が同時的なイオン注入により形成される。
半導体基板電位浮動防止用電極のための第4の不純物注入領域は半導体基板の表面に形成されるが、空乏層抑制補助領域は、第4の不純物注入領域に近接してそれよりも深い位置に形成される。
そこで、第4の不純物領域上に形成されるマスクを利用して、マスク直下の第4の不純物領域と、マスクから露出する第1の不純物注入領域とで、注入イオンの加速エネルギーおよびマスクの厚さ寸法に応じて、イオンの注入深さを適正に制御することができる。これにより、深さ位置の異なる2つの領域への不純物の同時的な注入により、第1の不純物注入領域および第4の不純物注入領域を同時的に形成することができる。
【0016】
【発明の実施の形態】
以下、本発明を図示の実施の形態について詳細に説明する。
〈具体例1〉
図1は、本発明に係る半導体装置の製造工程を示す。図1には、例えばp型シリコン基板のようなp型半導体基板を用いたnチャンネルMOSFETの製造工程の例が示されている。
【0017】
図1(a)に示されているように、例えばp型の導電型を示すシリコンからなるp型の半導体基板10の所定箇所には、空乏層拡大領域11が形成される。
空乏層拡大領域11は、半導体基板10の不純物とは反対の導電型である、n型の導電型を示す。この空乏層拡大領域11は、従来よく知られたイオン注入および熱処理により形成することができる。
【0018】
空乏層拡大領域11の形成のために、不純物が所定箇所に選択的に注入される。選択的なイオン注入のために、従来よく知られているように、例えば5000A゜の厚さ寸法を有するシリコン酸化膜12が半導体基板10上に形成される。また、このシリコン酸化膜12に、フォトリソグラフィおよびエッチング技術を用いて、開口部12aが形成される。
【0019】
半導体基板10の開口部12aへの露出面には、この露出面をイオン注入による損傷から保護するための例えば500A゜の厚さ寸法を有するシリコン酸化膜13が形成される。
開口部12aが形成されたシリコン酸化膜12をマスクとして、半導体基板10のシリコン酸化膜13により表面が保護された部分には、イオン注入法により、ドナーである例えばリンが、150keVのエネルギーで、5×1012個/cm2 の密度となるように注入される。
【0020】
その後、半導体基板10は、窒素雰囲気下で、例えば1200℃、40分間の熱処理を受ける。この熱処理により、注入イオンはドライブイン処理を受ける。このドライブイン処理により、不純物注入領域(11)の不純物が活性化され、その結果、不純物注入領域(11)により、n− 型拡散層からなる空乏層拡大領域11が形成される。
【0021】
空乏層拡大領域11の形成後、例えばフッ酸等を用いて、シリコン酸化膜12およびシリコン酸化膜13が除去される。
その後、図1(b)に示されているような空乏層抑制領域14のための所定領域およびその近傍に、前記したと同様なマスクを用いた選択的なイオン注入法により、アクセプタである例えばボロンが、150keVのエネルギーで、2.5×1012個/cm2 の密度となるように、注入される。
その後、窒化膜を用いる従来よく知られたLOCOS法を用いて、空乏層拡大領域11および前記したボロン注入領域を活性領域として露出させる約8000A゜の厚さ寸法を有するフィールド酸化膜15が形成される。
【0022】
このLOCOS法に関連する熱処理により、不純物として注入された前記ボロンがドライブイン処理を受ける。このドライブイン処理により、前記不純物ボロンが活性化され、このボロンの活性化により、p型拡散層からなる空乏層抑制領域14が形成される。
空乏層抑制領域14は、半導体基板10と同一のp型の導電型であり、半導体基板10の不純物濃度よりも高い不純物濃度を示す。
【0023】
フィールド酸化膜15から露出する前記活性領域のうち、ゲート16(図1(c)参照)が形成される活性領域には、従来よく知られた熱処理により、例えば400A゜の厚さを有するゲート酸化膜17が形成される。
【0024】
空乏層拡大領域11および空乏層抑制領域14の形成後、図1(c)に示されているように、例えば従来よく知られたCVD法により、例えば4000A゜の厚さ寸法を有するポリシリコンがゲート酸化膜17上およびフィールド酸化膜15上に形成される。このポリシリコンを含む積層体は、マスク形成のためのホトリソグラフィを利用した選択的なエッチング処理を受け、これにより、前記活性領域上で空乏層抑制領域14に伸びるゲート16が形成される。
【0025】
ゲート16の形成後、ホトリソグラフィを利用して形成される図示しないマスクを用いた選択的なイオン注入法により、空乏層抑制領域14内の所定箇所(18)に、空乏層抑制領域14の底部から間隔hをおくように、例えばボロンが150keVのエネルギーで、1×1014個/cm2 の密度となるように、注入される。このボロン注入により、第1の不純物注入領域(18)が形成される。
この第1の不純物注入領域(18)の形成のためのボロン注入では、ゲート16がマスク作用の一部を担うことから、半導体基板10のゲート16下にボロンが注入されることはない。
【0026】
第1の不純物注入領域(18)の形成後、ホトリソグラフィを利用して形成されるマスクを用いた前記したと同様な選択的なイオン注入法により、空乏層抑制領域14内における第1の不純物注入領域(18)上の所定箇所(19)および空乏層拡大領域11内の所定箇所(20)のそれぞれに、ドナーとなる例えばヒ素が40keVのエネルギーで、5×1015個/cm2 の密度となるように、注入される。
第1の不純物注入領域(18)上への前記したヒ素イオンの注入により、第2の不純物注入領域(19)が形成され、空乏層拡大領域11内への前記したヒ素イオン注入により、第3の不純物注入領域(20)が形成される。
【0027】
さらに、空乏層抑制領域14内の第2の不純物注入領域(19)を除く残部に、同様なホトリソグラフィを利用して形成されるマスクを用いた選択的なイオン注入法により、例えばボロンが35〜40keVのエネルギーで、2×1015個/cm2 の密度となるように、注入される。このボロンイオンの注入により、第1の不純物注入領域(18)上には、第2の不純物注入領域(19)に隣接して第4の不純物注入領(21)が形成される。
【0028】
これら空乏層抑制領域14内の第1、第2および第4の各不純物注入領域(18、19および21)および空乏層拡大領域11内の第3の不純物注入領域(20)の形成後、半導体基板10には、熱処理が施される。
【0029】
半導体基板10への熱処理により、図1(d)に示されているように、空乏層拡大領域11内の第3の不純物注入領域(20)に注入されたヒ素は、ドライブイン処理を受けることにより、活性化を受ける。
その結果、空乏層拡大領域11内には、半導体基板10の表面部分への露出面を除く部分が空乏層拡大領域11に取り囲まれ、この空乏層拡大領域11と同一導電型であるn型を示す、n+ 型拡散層からなるドレイン20が、形成される。
このドレイン20を取り囲む空乏層拡大領域11の不純物濃度は、ドレイン20の不純物濃度よりも、低い値を示す。
【0030】
また、半導体基板10への前記した熱処理により、空乏層抑制領域14内の第1、第2および第4の不純物注入領域(18、19および21)の各不純物イオンは、ドライブイン処理を受けて、それぞれ活性化される。
第1の不純物注入領域(18)上の第2の不純物注入領域(19)のヒ素が活性化を受けることにより、第1の不純物注入領域(18)上に、ドレイン20と同一導電型を示すn+ 型拡散層からなるソース19が形成される。
【0031】
また、第1の不純物注入領域(18)上の第4の不純物注入領域(21)のボロンが活性化を受けることにより、第1の不純物注入領域(18)上には、ソース19に隣接したp+ 型拡散層(21)が形成される。このp+ 型拡散層(21)は、空乏層抑制領域14と同一導電型を示し、空乏層抑制領域14の不純物濃度よりも高い不純物濃度を示す。
これにより、p+ 型拡散層21は、半導体基板10から空乏層抑制領域14を経る順方向接続を可能とすることにより、従来におけると同様な半導体基板10の表面での基板電位浮動防止用電極21として、利用される。この電極21は、通常、ソース19と同電位におかれる。
【0032】
さらに、第1の不純物注入領域(18)のボロンが活性化を受けることにより、ソース19の下方には、該ソースと空乏層抑制領域14との間に介在しかつ電極21と一体的なp型拡散層(18)が形成される。
このp型拡散層(18)は、空乏層抑制領域14と同一の導電型を示し、しかも空乏層抑制領域14の不純物濃度よりも高い不純物濃度を有する。
【0033】
そのため、ドレイン20およびソース19間に所定の電圧が印加されると、図1(d)に示すとおり、空乏層拡大領域11の存在により、この空乏層拡大領域11を取り巻いて形成される空乏層22は、空乏層抑制領域14の存在により、ソース19へ向けての伸長を抑制される。
【0034】
さらに、本発明に係る前記MOSFETでは、ソース19の下方における該ソースと空乏層抑制領域14との間に、p型拡散層(18)が形成されている。
このp型拡散層(18)は空乏層抑制領域14と同一導電型を示すことにより、空乏層抑制領域14と同様な空乏層抑制作用を示す。しかも、p型拡散層(18)は、空乏層抑制領域14の不純物濃度よりも高い不純物濃度を示す。そのため、p型拡散層(18)は、空乏層抑制領域14の抑制作用よりも、強い抑制作用を発揮し、これにより、空乏層抑制補助領域18として、作用する。
【0035】
その結果、空乏層抑制領域14の深さ寸法のばらつきに拘わらず、空乏層22がソース19の近傍に拡張することを確実に防止することができる。
特に、ソース19の底部におけるドレイン20の側に位置する角部は、一般的に、電位の集中を受け易く、この角部で絶縁破壊を生じ易い。
しかしながら、ソース19の下方に位置する空乏層抑制補助領域18が、ソース19と空乏層22との間に、絶縁破壊を防止するに適正な間隔を確保する。
従って、空乏層抑制領域14が形成される深さ寸法の製作誤差等によるばらつきに拘わらす、確実にパンチスルー現象を発生を抑制することができる。
このことから、ゲート16がゲート電圧を受けない限り、ドレイン20およびソース19間の絶縁性能を従来のMOSFETよりも高めることができ、ばらつきのない均一な耐電圧特性を得ることができる。
【0036】
図1(d)に示した例では、空乏層抑制補助領域18は、ソース19の側方からドレイン20の側へはみ出さない。この例に代えて、空乏層抑制補助領域18をソース19の側方からドレイン20の側へはみ出して形成することができる。しかしながら、半導体基板10の表面近傍におけるソース19とドレイン20との間の領域は、ゲート16へのゲート電圧の印加時に、チャンネルが形成される領域であり、ソース19からその側方へはみ出す空乏層抑制補助領域は、このチャンネルの不純物濃度の変更をもたらす虞がある。そのため、このチャンネルの不純物濃度の変更によるMOSFETの例えば閾値等の電気特性の変更をもたらすことなく、その耐圧特性の向上を図る上で、図1(d)に示したとおり、空乏層抑制補助領域18をソース19の側方から大きくはみ出さないように形成することが望ましい。
【0037】
〈具体例2〉
第1具体例では、電極21のための第4のイオン注入領域(21)を形成するために、選択的イオン注入を可能とするための専用のマスクが用いられたが、このマスクを不要とすることができる。
図2は、第4のイオン注入領域(21)を形成するための専用マスクを不要とする本発明に係る第2具体例の製造方法を示す製造工程図である。
【0038】
図2(a)は、第1具体例に係る図1(b)と同一の製造工程を示す。この製造工程では、半導体基板10には、空乏層拡大領域11および空乏層抑制領域14が形成されており、また、フィールド酸化膜15から露出する活性領域には、これを覆うゲート酸化膜17が形成される。
ゲート酸化膜17上には第1具体例で説明したとおり、ポリシリコンが積層され、これらの積層体により、図2(b)に示されているように、前記したと同様なゲート16が形成される。
【0039】
その後、図1(b)に沿って説明したと同様な方法により、図2(b)に示されているような空乏層抑制領域14の所定領域およびその近傍に、アクセプタである例えばボロンが、100keVのエネルギーで、1×1014個/cm2 の密度となるように、注入され、これにより、第1の不純物注入領域(18)が形成される。
また、第1の不純物注入領域(18)上および空乏層拡大領域11内の所定箇所に、それぞれ前記したと同様なイオン注入法により、ヒ素イオンが注入される。このヒ素イオンの注入により、前記したと同様な第2および第3の不純物注入領域(19および20)がそれぞれ形成される。
【0040】
第1〜第3の不純物注入領域(18、19および20)の形成後、半導体基板10は、熱処理を受ける。この熱処理により、第1〜第3の不純物注入領域の各不純物イオンはドライブイン処理を受ける。
これにより、第1の不純物注入領域により、空乏層抑制領域14と同一導電型を示しかつ空乏層抑制領域14の不純物濃度よりも高い不純物濃度を示す空乏層抑制補助領域18が形成される。また、第2の不純物注入領域(19)および第3の不純物注入領域(20)により、それぞれの領域内の注入されたヒ素が活性化を受けることにより、空乏層抑制補助領域18上に、n+ 型拡散層からなるソース19が形成され、また空乏層拡大領域11内に空乏層拡大領域11と同一導電型である、n+ 型拡散層からなり、空乏層拡大領域11の不純物濃度よりも高い不純物濃度を示すドレイン20が、形成される。
【0041】
この熱処理に関連して、半導体基板10は、例えば1000℃の水蒸気雰囲気下で、約10分間の熱処理を受ける。この熱処理により、半導体基板10のフィールド酸化膜15から露出する活性領域には、酸化膜23が成長する。
この熱酸化により成長する酸化膜の厚さ寸法は、半導体基板10の不純物濃度が高い領域は、不純物濃度の低い領域に比較して大きい。
そのため、活性領域に成長する酸化膜23は、不純物濃度が高いソース19およびドレイン20を覆う部分23aでは、約1000A゜の厚さに成長するのに比較して、その他の部分では、約500A゜の厚さに成長する。
【0042】
この酸化成長膜23の厚さの差をマスクとして利用して、すなわちその膜厚部分23aにイオン注入時のマスク作用を担わせることにより、空乏層抑制補助領域18上のソース19を除く部分に、例えばボロンを35〜40keVのエネルギーで、2×1015個/cm2 の密度となるように、選択的に注入することができる。
【0043】
この酸化成長膜23の膜厚部分23aをマスクとする選択的なイオン注入法により、具体例1で述べたような第4の不純物注入のための専用のマスクを用いることなく、空乏層抑制領域内の第2の不純物注入領域に隣接して、空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第4の不純物注入領域を形成することができる。
また、ソース19上に形成される膜厚部分23aのマスク作用により、第4の不純物注入領域がセルフアラインメントすなわち自己整合的に形成できることから、ソース19と電極21との合わせ余裕である許容誤差を見込む必要はなく、素子寸法の縮小化の上で、有利である。
この第4の不純物注入領域は、熱処理を受けることにより、その不純物の活性化が図られ、これにより、図2(c)に示されるように、空乏層抑制補助領域18と一体的な電極21が形成され、また酸化成長膜23は、従来よく知られた例えばアッシングにより、除去される。
【0044】
このように、第2具体例によれば、第4の不純物注入のための専用のマスクを用いることなく、第4の不純物注入領域を形成することができることから、マスク形成のためのフォトリソグラフィおよびエッチング工程を削除することができ、これにより、製造工程の簡素化を図ることが可能となる。また、セルフアライメトにより、ソース19と電極21との合わせ余裕を不要とすることができ、MOSFET素子の縮小化を図ることが可能となる。
【0045】
〈具体例3〉
第1および第2具体例では、第1および第4の不純物注入領域(18および21)をそれぞれ独立したイオン注入により形成したが、これらを同時的に行うことができる。
【0046】
図3(a)は、第1具体例に係る図1(b)と同一の製造工程を示し、半導体基板10には、空乏層拡大領域11および空乏層抑制領域14が形成されており、また、フィールド酸化膜15から露出する活性領域には、これを覆うゲート酸化膜17が形成される。
ゲート酸化膜17上には第1および第2具体例で説明したとおり、ポリシリコンが積層され、これらの積層体により、図3(b)に示されているように、前記したと同様なゲート16が形成される。
【0047】
その後、半導体基板10のフィールド酸化膜15から露出する活性領域に例えば2000A゜の厚さ寸法を有する熱酸化膜24が形成される。続いて、フォトリソグラフおよびエッチングを用いて、熱酸化膜24に、ドレインのための開口部24aおよびソースのための開口部24bが、空乏層拡大領域11および空乏層抑制領域14のそれぞれに関連して形成される。
【0048】
各開口部24aおよび24bには、前記したと同様なイオン注入法により、例えばヒ素が、40keVのエネルギーで、5×1015個/cm2 の密度となるように、注入され、これにより、第2の不純物注入領域(19)および第3の不純物注入領域(20)が空乏層抑制領域14および空乏層拡大領域11にそれぞれ形成される。
【0049】
その後、空乏層抑制領域14上に、イオン注入法により、例えばボロンが、150keVのエネルギーで、1×1016個/cm2 の密度となるように、注入される。
このボロンのイオン注入では、開口部24bおよび熱酸化膜24上に一括的にイオンが照射されるが、熱酸化膜24に覆われた領域では、この熱酸化膜によって照射エネルギーの一部が吸収されることから、ボロンイオンは、半導体基板10の表面から比較的浅い領域に打ち込まれ、第4の不純物注入領域(21)を形成する。他方、開口部24bの領域では、照射エネルギーが吸収されないことから、それよりも深い領域に打ち込まれ、第2の不純物注入領域(19)下に、第1の不純物注入領域(18)を形成する。
【0050】
これら各不純物注入領域の各イオンは、前記したと同様な半導体基板10の熱処理により、ドライブイン処理を受ける。このドライブイン処理により、第1の不純物注入領域は空乏層抑制補助領域18としての機能を与えられ、第2の不純物注入領域はソース19としての機能を与えられる。また、第3の不純物注入領域および第4の不純物注入領域は、ドレイン20および電極21としての機能がそれぞれ与えられる。
【0051】
前記した第3の具体例では、開口部24bを有する熱酸化膜24を用いたイオン注入により、第1および第4の各不純物注入領域の形成のためのイオン注入を一括的すなわち同時的に行うことができ、また第4の不純物注入領域の形成のための専用のマスクを不要とすることができることから、製造工程の一層の簡素化を図ることができる。
さらに、第2および第4の各不純物注入領域の形成のための合わせ余裕が不要となることから、MOSFET素子の縮小化を図ることが可能となる。
【0052】
前記したところでは、本発明をnチャンネルMOSFETに適用した例について説明したが、本発明はpチャンネルMOSFETの他、種々の半導体装置に適用することができる。
【0053】
【発明の効果】
本発明の半導体装置では、前記したように、空乏層抑制領域よりも高い抑制効果を示す空乏層抑制補助領域が、空乏層抑制領域の深さ寸法の影響を最も受け易いソースの下方で、該ソースと空乏層抑制領域との間に挿入されていることから、空乏層抑制領域の深さ寸法のばらつきに拘わらず、空乏層抑制補助領域によって適正な空乏層抑制効果を達成することができる。
従って、本発明の半導体装置によれば、確実にパンチスルー現象を防止することができ、このパンチスルー現象による耐圧性の低下を防止して、ばらつきのない均一な耐電圧特性を得ることができる。
【0054】
また、本発明の半導体製造方法によれば、前記したように、イオン注入による各不純物注入領域の形成およびドライブインによる不純物の活性化により、空乏層抑制領域に関連するソース、空乏層抑制補助領域および半導体基板電位浮動防止用電極を効率的に形成することができ、これにより、耐圧性に優れた本発明に係る半導体装置を比較的容易かつ能率的に製造することができる。
【0055】
さらに、本発明に係る半導体製造方法によれば、前記したように、半導体基板電位浮動防止用電極の形成のための第4の不純物注入領域への選択的なイオン注入に用いるマスクとして、ソースおよびドレインのための第2および第3の不純物注入領域上に熱成長により選択的に形成される膜厚の大きな酸化膜を利用し、この膜厚の大きな部分をマスクとする選択的なイオン注入により、第4の不純物注入領域を形成し、その活性化により、半導体基板電位浮動防止用電極電極を形成することができる。
従って、第4の不純物注入領域の形成のためにフォトリソグラフィのような格別なマスク形成のための工程を不要とし、これにより1つのフォトリソグラフィ工程の削減が可能となることから、耐圧性に優れた本発明に係る半導体装置を、一層能率的に製造することができる。
【0056】
さらに、本発明に係る半導体製造方法によれば、前記したように、第4の不純物領域上に形成されるマスクを利用して、マスク直下の第4の不純物領域と、マスクから露出する第1の不純物注入領域とで、注入イオンの加速エネルギーおよびマスクの厚さ寸法に応じて、イオンの注入深さを適正に制御することができる。
従って、深さ位置の異なる2つの領域への不純物の同時的な注入により、第1の不純物注入領域および第4の不純物注入領域を同時的に形成することができることから、耐圧性に優れた本発明に係る半導体装置をさらに能率的に製造することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の製造方法を示す工程図であり、図1(a)は空乏層拡大領域の形成工程を示す断面図であり、図1(b)は空乏層抑制領域の形成工程を示す断面図であり、図1(c)は空乏層抑制補助領域の形成工程を示す断面図であり、図1(d)は完成した本発明に係る半導体装置を示す断面図である。
【図2】本発明に係る半導体装置の他の製造方法を示す工程図であり、図2(a)は空乏層抑制領域の形成工程を示す断面図であり、図2(b)は空乏層抑制領域の形成工程を示す断面図であり、図2(c)は完成した半導体装置を示す断面図である。
【図3】本発明に係る半導体装置のさらに他の製造方法を示す工程図であり、図3(a)、図3(b)および図3(c)は、それぞれ図2(a)、図2(b)および図2(c)と同様な図面である。
【符号の説明】
10 半導体基板
11 空乏層拡大領域
14 空乏層抑制領域
16 ゲート
17 ゲート酸化膜
18 空乏層抑制補助領域(第1の不純物注入領域)
19 ソース(第2の不純物注入領域)
20 ドレイン(第3の不純物注入領域)
21 基板電位浮動防止用電極
22 空乏層
Claims (5)
- 半導体基板に形成され、該基板の導電型と反対の導電型を有するドレインおよびソースと、前記ソースおよびドレイン間の電流を制御するためのゲートと、前記基板内で前記ドレインから拡がる空乏層の前記ソースへ向けての伸長を抑制すべく前記基板内でソースを取り囲んで形成され前記基板と同一導電型を有しかつ前記基板の不純物濃度よりも高い不純物濃度を有する空乏層抑制領域とを含み、該空乏層抑制領域に取り囲まれて前記ソースと前記空乏層抑制領域との間に配置され、該空乏層抑制領域と同一導電型を有しかつ該空乏層抑制領域の不純物濃度よりも更に高い不純物濃度を有する空乏層抑制補助領域が形成されていることを特徴とする半導体装置。
- さらに、前記ドレインと同一導電型を有しかつ該ドレインの不純物濃度よりも低い不純物濃度を有し、前記基板内で前記ドレインを取り囲む空乏層拡大領域と、前記空乏層抑制領域内で前記ソースに隣接して形成され、前記空乏層抑制領域と同一導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有し前記基板の電位が浮動することを防止するための基板電極領域とを含み、該基板電極領域と一体的に前記空乏層抑制補助領域が形成されていることを特徴とする請求項1記載の半導体装置。
- 半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、前記半導体基板上にゲート酸化膜を介して前記空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、イオン注入法により、前記空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第1の不純物注入領域を形成し、かつマスクを用いたイオン注入法により、前記空乏層抑制領域内の前記第1の不純物注入領域上および前記空乏層拡大領域内に、前記空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第2および第3の不純物注入領域をそれぞれ形成すること、マスクを用いたイオン注入法により、前記空乏層抑制領域内の前記第2の不純物注入領域に隣接して、前記空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第4の不純物注入領域を形成すること、前記第1ないし第4の不純物注入領域の活性化を図るべく、前記半導体基板に熱処理を施すことを含む、半導体装置の製造方法。
- 半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、前記半導体基板上にゲート酸化膜を介して前記空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、マスクを用いたイオン注入法により、前記空乏層抑制領域内の所定の深さ位置に該空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第1の不純物注入領域を形成しかつ前記空乏層抑制領域内の前記第1の不純物注入領域上および前記空乏層拡大領域内に前記空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する第2および第3の不純物注入領域をそれぞれ形成すること、前記マスクの除去後、前記第1ないし第3の不純物注入領域の活性化を図りかつ前記第2および第3の不純物注入領域上に前記第4の不純物注入領域上におけるよりも膜厚の大きな酸化膜を形成すべく、前記半導体基板に熱処理を施すこと、前記酸化膜の膜厚の大きな部分をマスクとして、イオン注入法により、前記空乏層抑制領域内の前記第2の不純物注入領域に隣接して、前記空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する第4の不純物注入領域を形成すること、該第4の不純物注入領域の活性化を図るべく前記半導体基板に熱処理を施すことを含む、半導体装置の製造方法。
- 半導体基板に、該半導体基板の導電型と反対の導電型を有する空乏層拡大領域および空乏層抑制領域を互いに間隔をおいて形成すること、前記半導体基板上にゲート酸化膜を介して前記空乏層拡大領域および空乏層抑制領域に伸びるゲートを形成すること、前記空乏層抑制領域の一部を覆うマスクを形成し、該空乏層抑制領域の露出する部分および前記空乏層拡大領域に、イオン注入法により、前記空乏層拡大領域と同一導電型を有し該空乏層拡大領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域をそれぞれ形成すること、前記マスクを利用したイオン注入法により、前記空乏層抑制領域における前記マスク直下および前記空乏層抑制領域における前記不純物注入領域直下に前記空乏層抑制領域と同一の導電型を有しかつ該空乏層抑制領域の不純物濃度よりも高い不純物濃度を有する不純物注入領域を同時的に形成すること、熱処理により、前記各不純物注入領域の活性化を図ることを含む、半導体装置の製造方法。
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