KR19980019219A - 반도체 장치 제조 방법(Method for manufacturing semiconductor device) - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title description 21
- 239000012535 impurity Substances 0.000 claims abstract description 127
- 239000000758 substrate Substances 0.000 claims abstract description 125
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 124
- 239000010703 silicon Substances 0.000 claims abstract description 124
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 123
- 238000005468 ion implantation Methods 0.000 claims abstract description 112
- 230000003647 oxidation Effects 0.000 claims description 77
- 238000007254 oxidation reaction Methods 0.000 claims description 77
- 229920002120 photoresistant polymer Polymers 0.000 claims description 45
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- 238000010438 heat treatment Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000000149 penetrating effect Effects 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 46
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 46
- 230000000694 effects Effects 0.000 abstract description 35
- 238000002955 isolation Methods 0.000 abstract description 21
- 238000005204 segregation Methods 0.000 abstract description 10
- 238000009792 diffusion process Methods 0.000 description 20
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 210000003323 beak Anatomy 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
N 채널 MOSTr의 협채널 효과 및 역협 채널 효과를 안정하게 제어하고 미세한 소자 분리를 실현할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
패터닝된 질화 실리콘막(102)을 형성하여, P형 이온 주입층(103)을 형성한 후, 필드 산화막(105a)을 형성한다. 이때, 편석등에 있어서 P형 불순물의 재분포가 생기고, 필드 산화막(105a)의 버즈·피크 부근의 P형 실리콘 기판(101) 표면에는 P형 불순물 농도 조정 영역(104a)이 형성된다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 소자 분리 영역단에 있어서의 MOS 트렌지스터의 임계값 전압의 상승 및 하강을 억제하는 소자 분리의 형성 방법에 관한 것이다.
반도체 장치의 소자 분리 영역의 형성 방법으로서는, 예를들면 LOCOS(Local-Oxidation-of-Silicon)법과 같은 선택 산화법이 널리 행하여지고 있다. 이 선택 산화법에 있어서는, 버즈·비크라고 불리는 가로 방향의 산화가 현저하고, 미세한 소자 헝성 영역을 형성하기 위해서는 버즈·비크의 억제가 필요하게 된다. 또한, MOS 트랜지스터의 채널 폭을 좁게 한 경우에는 임계값 전압의 절대값이 상승하는 협채널 효과를 방지하는 것이 필요하다.
반도체 장치의 단면 모식도인 도 10을 참조하면, N 채널 MOS 트랜지스터에 있어서의 협채널 효과를 방지하는 기술(제 1 종래 기술이라고 기록한다)은, 다음과 같은 구조의 트랜지스터의 채용에 의해 이루어진다. P형 실리콘 기판(401) 표면의 소자 분리 영역에는, LOCOS 법에 의한 필드 산화막(405a)이 설치되어 있다. P형 실리콘 기판(401) 표면의 소자 형성 영역에 있어서의 채널 영역의 표면상에는, 열산화에 의한 게이트 산화막(407a)을 통해 게이트 전극(408a)이 설치되어 있다. 또한 P형 실리콘 기판(401) 중에는, F형의 펀치 스루·스토퍼층(406a)이 설치되어 있다. 이 펀치 스루·스토퍼층(406a)은, 게이트 산화막(407a)과는 분리되어, 적어도 필드 산화막(405a)의 밑바닥부의 평탄한 부분에 접촉하고 있다. 이 펀치 스루. 스토퍼층(406a)은, 필드 산화막(405a)이 형성된 후, 이온 주입등에 의해 형성되어 있다.
상기 구조에 있어서, 버즈·비크를 억제한 형상으로 필드 산화막(405a)의 형성이 행하여질 때, (필드 산화막(405a)의 가장자리 끝부이다) 소자 분리 영역단부에는 전계의 집중하는 부분(431)이 생기며, 이 부분의 임계값 전압이 저하하기 쉽게 된다. 또한, 펀치 스루·스토퍼층(406a)은, 필드 산화막(405a)의 밑바닥부가 평탄한 부분의 부근에 농도 피크가 위치하도록 높은 에너지의 이온 주입에 의해 형성되기 때문에, P형 실리콘 기판(401) 표면 부근의 P형 불순물 농도에 영향을 줄만큼 상방에(확산하지 않는다) 도달하지 않는다. 또한 필드 산화막(405a) 형성등의 열처리에 의한 P형 불순물의 편석으로부터, 필드 산화막(405a)의 가장자리 끝부 부근에 불순물 농도가 낮은 영역(432)이 형성되어 버린다. 상기와 같은 원인에 의해, 도 1l에 도시된 바와 같이, N 채널 MOS 트렌지스터에 있어서는, 채널 폭이 좁게 됨에 따라서 임계값 전압이 하강하는 역협 채널 효과가 생긴다. 이러한 역협 채널 효과가 출현하면, 넓은 채널 폭에서의 임계값 전압을 적절하게 설정한 경우, 좁은 채널폭에서는 임계값 전압의 하강에 의해서 서브·스렛숄드·리크 전류가 흘러버려, 저소비 전력화에 있어서 불리하게 된다. 또한, 이것을 방지하기 위해서 임계값 전압을 높게 설정하면, 트랜지스터의 온 전류가 저하하여, 트랜지스터의 고속화에 있어서 불리하게 된다.
한편, P 채널 MOS 트랜지스터에서는, N 채널 MOS 트랜지스터와 다르게 역협채널 효과는 생기지 않지만, 선택 산화에 의한 필드 산화막의 형성에 있어서의 N형 불순물의 편석에 의해, 필드 산화막의 가장자리 끝부 부근에서 N형 불순물 농도가 매우 높게 되어, 협채널 효과가 현저하게 된다.
상기한 바와 같은 N 채널 MOS 트렌지스터에 있어서의 역협 채널 효과의 발생을 방지하는 기술(제 2 종래 기술이라고 기록한다)이, 예를들면 특개 평4-196341호 공보에 개시되어 있다. 여기에서는, 필드 산화막의 가장자리 끝부에 접촉한 실리콘 기판의 표면에, P형 불순물 농도 조정 영역을 설치함으로써, 필드 산화막의 가장자리 끝부 부근의 실리콘 기판의 표면에 형성되는 불순물 농도가 낮은 영역을 실효적으로 캔슬하고 있다.
반도체 장치의 제조 공정의 단면 모식도인 도 12를 참조하면, 상기 특개평 4-196341호 공보에 의한 반도체 장치는 아래와 같이 형성된다.
우선, 불순물 농도가 예를들면 1×1017㎝-3정도의 P형 실리콘 기판(4O1)의 표면상에, 내산화성막인 막두께 200㎚ 정도의 질화 실리콘막이 감압 기상 성장법(LPCVD)에 의해 퇴적된다. 이 질화 실리콘막이 패터닝되어, P형 실리콘 기판(401) 표면의 소자 형성 예정 영역위를 덮는 질화 실리콘막(402b)이 잔치된다. 이 질화 실리콘막(402b)을 마스크로 한 예를들면 1000℃ 정도의 열산화(선택 산화)에 의해, P형 실리콘 기판(401) 표면의 소자 분리 영역에 막두께 400㎚ 정도의 필드 산화막(405b)이 형성된다[도 12(a)].
다음에, 30keV 정도, 2×l013㎝-2정도, p형 실리콘 기판(40l) 표면에 대하여 30°정도의 각도로 예를들면 BF2등의 P형 불순물의 경사 회전 이온 주입이 행하여 짐으로써, 필드 산화막(405b)의 가장자리 끝부에 접촉한 P형 실리콘 기판(401)의 표면에, P형 이온 주입층(도시하지 않음)이 형성된다. 또한 열처리가 행해져 상기 P형 이온 주입층이 활성화됨으로써, 필드 산화막(405b)의 가장자리 끝부에 집촉한 P형 실리콘 기판(401)의 표면에, P형 불순물 농도 조정 영역(424)이 형성된다.[도 12(b)] 질화 실리콘막(402b)이 제거된 후, 150keV 정도, 1×1013㎝-2정도로 예를들면 붕소(B) 등의 P형 불순물의 이온 주입이 전면에 행하여져, P형 실리콘 기판(401) 중에 제 2 P형 이온 주입층(도시하지 않음)이 형성되는 이 이온 주입에서는 제 2 P형 이온 주입층의 농도 피크가 필드 산화막(405b)의 밑바닥부가 평탄한 부분의 부근에 위치하고, 또한 후공정에서 형성되는 N+형 확산층으로 이루어지는 소스·드레인 영역의 밑바닥부에 접촉하지 않도록 조건 설정이 이루어지고 있다. 또한 열처리에 의해 제 2 P형 이온 주입층이 활성화됨으로써, P형 실리콘 기판(401)중에 P형의 펀치 스루·스토퍼층(406b)이 형성된다. 이것들의 펀치 스루·스토퍼층(406b)은, 적어도 필드 산화막(405b)의 밑바닥부가 평탄한 부분에 접촉하고 있다.[도 12(c)].
그 후, P형 실리콘 기판(401) 표면의 소자 형성 예정 영역에는, 열산화에 의해 게이트 산화막(407b)이 형성된다. 또한 게이트 전극(408b), N+형 확산층으로 이루어지는 소스·드레인 영역(도시하지 않음) 등이 형성되어, N 채널 MOS 트렌지스터가 형성된다[도 12(d)].
상기 특개평4-196341호 공보에 개시된 반도체 장치의 제조 방법은, P 채널 MOS 트랜지스터에 있어서의 협채널 효과의 억제에도 이용할 수 있다. 이 경우에는 내산화성막인 질화 실리콘막과 필드 산화막을 마스크로 하여(N형 불순물이 아니고) P형 불순물의 이온 주입등을 하여 필드 산화막의 가장자리 끝부에 접촉한 N형 실리콘 기판의 표면에 N형 불순물 농도 조정 영역을 설치함으로써, 이 부분에서의 N형 불순물 농도의 상승을 실효적으로 캔슬하고 있다.
그러나 상기 제 2 종래 기술에는, N 채널 MOS 트랜지스터에 있어서의 역협 채널 효과의 억제가 제어성있게 이루어지지 않는 등의 문제점이 남아 있다. 반도체 장치의 단면 모식도인 도 l3을 참조하여, 이것들의 문제점을 설명한다.
우선 도 13(a)에 도시한 바와 같이, 상기 제 2 종래 기술에 의한 P형 불순물 농도 조정 영역의 형성은, 필드 산화막(405ba)이 형성된 후에 질화 실리콘막(402ba)과 필드 산화(405ba)을 마스크로 하여 국소적으로 얇게 되어 있는 부분에 이온 주입을 하는 것 등에 의해 이루어져 있다. 여기에서, 선택 산화 후의 필드 산화막(405ba)의 형상은, 질화 실리콘막(402ba)에 접촉하는 소자 분리 영역의 단부에서도 P형 실리콘 기판(401)의 상방으로 상당히 높이 올라가고 있다. 이 때문에, 소자 분리 영역 단부 부근에 있어서의 질화 실리콘막(402ba)으로 덮혀 있지 않은 부분의 P형 실리콘 기판(401) 표면만으로 BF2 등의 P형 불순물을 이온 주입하기 위해서는, 유효하게 사용할 수 있는 것은 도면중 점선으로 도시한 바와 같이 극히 좁은 영역이다. 따라서, 필드 산화막(405ba)의 막두께 및 형상, 이온 주입의 주입 각도 등이 변동한 경우, P형 불순물 농도 조정 영역이 형성되지 않은 것이 있다. 즉 제 2 종래 기술에서는, 역협 채널 효과의 역제의 제어성에 난점이 있다.
또한, 상기 제 2 종래 기술이 기재된 상기 특개평 4-196341호 공보에는, P형 불순물 농도 조정 영역의 별도의 형성 방법이 개시되어 있다. 도 13(B)을 참조하면, 이 형성 방범은, 다음과 같이 된다. 우선, 선택 산화에 의해 형성된 당초의 필드 산화막의 막두께를 에칭에 의해 얇게 하여(후퇴시켜) 필드 산화막(405bb)으로 한다. 그 후, 이것들의 필드 산화막(405bb)과 질화 실리콘막(402bb)을 마스크로 하여, 노출한 소자 분리 영역 단부의 P형 실리콘 기판(401) 표면에, BF2등의 P형 불순물을 이온 주입하여 이것들의 부분에 P형 불순물 농도 조정 영역을 형성한다. 이 이온 주입은, P형 실리콘 기판(40l)의 주표면에 수직으로 행하여진다. 상기의 경우에는, 소자 분리 영역 단부에서 P형 실리콘 기판(401)이 도려 내여진것 같은 형상이 되어, 후공정에서 형성되는 N 채널 MOS 트랜지스터의 소스·드레인 영역이 되는 N+형 확산층의 이것들 단부에서의 접합의 깊이가 실효적으로 깊게 된다. 이 때문에, 같은 MOS 트랜지스터에 속하는 2개의 N+형 확산층 사이의 펀치 스루내성이 열화하여, 미세한 소자 분리 영역을 형성하는 것이 곤란하게 된다고 하는 문제점이 생긴다.
또한 상기 제 2 종래 기술에는, P 채널 MOS 트렌지스터에 있어서의 협채널 효과의 억제도 제어성있게 이루어지지 않는다는 문제점이 남아 있다. P 채널 MOS 트랜지스터의 형성인 경우에도 N형 불순물 농도 조정 영역의 형성이 P형 불순물의 이온 주입에 의하기 때문에, 상기 N 채널 MOS 트랜지스터와 같은 불편함이 발생하기 쉽게 된다.
따라서 본 발명의 목적은, N 채널 MOS 트랜지스터에 있어서는 협채널 효과 및 역협 채널 효과를, P 채널 MOS 트랜지스터에 있어서는 협채널 효과를 각각 효과적이면서 안정하게 억제하여, 각각의 트랜지스터에 있어서 미세한 소자 분리를 실현할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 발명의 반도체 장치의 제조 방법의 제 1 상태는, 1전도형의 실리콘 기판의 표면상에 적어도 내산화성막을 형성하여, 내산화성막의 표면상에 실리콘 기판의 표면의 소자 형성 예정 영역위를 덮는 포토·레지스트막 패턴을 형성하여, 포토·레지스트막 패턴을 마스크로 하여 적어도 내산화성막의 패터닝을 하는 공정과, 적어도 상기 포토·레지스트막 패턴을 마스크로 하여 소요 조건에서의 P형 불순물의 이온 주입을 행하고, 상기 실리콘 기판의 표면에 P형 이온 주입층을 형성하는 공정과, 상기 포토·레지스트막 패턴을 제거하는 공정과, 상기 내산화성막을 마스크로 한 소정 조건에서의 선택 산화에 의해 상기 실리콘 기판의 표면에 필드 산화막을 형성하는 동시에, 상기 소자 형성 예정 영역의 가장자리 끝부에 필드 산화막에 접촉하는 1전도형 불순물 농도 조정 영역을 형성하는 공정과, 상기 내산화성막을 제거하여, 소정 조건에서의 1전도형 불순물의 이온 주입등을 행하고, 상기 P형 실리콘 기판중에 적어도 상기 필드 산화막의 밑바닥부가 평탄한 부분에 접촉하는 1전도형의 펀치 스루·스토퍼층을 형성하는 공정을 갖는 것을 특징으로 한다. 바람직하게는, 상기 포토· 레지스트막을 제거한 후에 열처리에 의해 상기 P형 이온 주입층을 활성화하는 공정을 가지며, 또한, 상기 P형 불순물의 이온 주입이 경사 회전 이온 주입이다.
본 발명의 반도체 장치의 제조 방법의 제 2 상태는, 1전도형의 실리콘 기판의 표면상에 적어도 내산화성막을 형성하여, 내산화성막의 표면상에 실리콘 기판표면의 소자 형성 예정 영역위를 덮는 포토·레지스트막 패턴을 형성하여, 포토·레지스트막 패턴을 마스크로 하여 적어도 내산화성막의 패터닝을 행하고, 포토·레지스트막 패턴을 마스크로 하여 실리콘 기판의 표면에 홈을 형성하는 공정과, 적어도 상기 포토·레지스트막 패턴을 마스크로 하여 소요 조건에서의 P형 불순물의 경사 회전 이온 주입을 행하고, 상기 홈의 표면에 P형 이온 주입층을 형성하는 공정과, 상기 포토·레지스트막 패턴을 제거하는 공정과, 상기 내산화성막을 마스크로 한 소정 조건에서의 선택 산화에 의해 상기 실리콘 기판의 표면에 필드 산화막을 형성하는 동시에, 상기 소자 형성 예정 영역의 가장자리 끝부에 필드 산화막에 접촉하는 l전도형 불순물 농도 조정 영역을 형성하는 공정과, 상기 내산화성막을 제거하여, 소정 조건에서의 1전도형 불순물의 이온 주입등을 행하고, 상기 실리콘 기판중에 적어도 상기 필드 산화막의 밑바닥부가 평탄한 부분과 접촉하는 1전도형의 펀치 스루·스토퍼층을 형성하는 공정을 갖는다. 바람직하게는, 상기 포토·레지스트막을 제거한 후, 열처리에 의해 상기 P형 이온 주입층을 활성화하는 공정을 갖는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법의 제 3 상태는, 1전도형의 실리콘 기판의 표면상에 적어도 내산화성막을 형성하여, 내산화성막의 표면상에 실리콘 기판표면의 소자 형성 예정 영역위를 덮는 포토·레지스트막 패턴을 형성하여, 포토·레지스트막 패턴을 마스크로 하여 적어도 내산화성막의 패터닝을 하는 공정과, 적어도 상기 포토·레지스트막 패턴을 마스크로 하여 소요 조건에서의 P형 불순물의 경사 회전 이온 주입을 행하고, 상기 실리콘 기판의 표면에 P형 이온 주입층을 형성하는 공정과, 적어도 상기 포토·레지스트막 패턴을 마스크로 한 에칭에 의해, 상기 실리콘 기판의 표면에 상기 P형 이온 주입층을 관통하여 소요되는 깊이의 홈을 형성하는 공정과, 상기 포토·레지스트막 패턴을 제거하는 공정과, 상기 내산화성막을 마스크로 한 소정 조건에서의 선택 산화에 의해 상기 실리콘 기판의 표면에 필드 산화막을 형성하는 동시에, 상기 소자 형성 예정 영역의 가장자리 끝부에 필드 산화막에 접촉하는 1전도형 불순물 농도 조정 영역을 형성하는 공정과, 상기 내산화성막을 제거하여, 소정 조건에서의 l전도형 불순물의 이온 주입등을 행하고, 상기 실리콘 기판중에 적어도 상기 필드 산화막의 밑바닥부의 평탄한 부분과 접촉하는 1전도형의 펀치 스루·스토퍼층을 형성하는 공정을 갖는 것을 특징으로 한다.
도 1은 본 발명의 제 1실시형태의 제 1실시예의 제조 공정의 단면 모식도
도 2는 상기 제 1실시형태의 제 2실시예의 주요 제조 공정의 단면 모식도
도 3은 상기 제 1실시형태의 제 3실시예의 주요 제조 공정의 단면 모식도
도 4는 상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예의 작용 효과를 설명하기 위한 도면이고, P형 실리콘 기판 표면에 따른 불순물 농도의 프로파일을 나타내는 그래프
도 5는 상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예의 작용 효과를 설명하기 위한 도면이고, N 채널 MOS 트랜지스터에 있어서의 임계값 전압의 채널 폭 의존성을 설명하기 위한 그래프
도 6은 상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예의 작용 효과를 설명하기 위한 도면이고, N 채널 MOS 트렌지스터에 있어서의 임계값 전압의 채널 폭 의존성을 비교 설명하기 위한 그래프
도 7은 본 발명의 제 2실시형태의 1실시예의 제조 공정의 단면 모식도
도 8은 본 발명의 제 3실시형태의 제 1실시예의 제조 공정의 단면 모식도
도 9는 상기 제 3실시형태의 제 2실시예의 제조 공정의 단면 모식도.
도 10은 제 l 종래 기술에 의한 반도체 장치의 단면 모식도
도 l1은 상기 제 1 종래 기술의 문제점을 설명하기 위한 도면이고, N 채널 MOS 트랜지스터에 있어서의 임계값 전압의 채널 폭 의존성을 설명하기 위한 그래프
도 12는 제 2 종래 기술에 의한 반도체 장치의 제조 공정의 단면 모식도
도 13은 상기 제 2 종래 기술의 문제점을 설명하기 위한 단면 모식도
* 도면의 중요부분에 대한 부호 설명
101, 201, 301a, 401 : P형 실리콘 기판
l02, 202, 302a, 302b, 402b, 402ba, 402bb : 질화 실리콘막
103, 203, 303a, 303aa, 303b, 803ba : P형 이온 주입층
104a, 104b, l04c, 204, 304a, 424 : P형 불순물 농도 조정 영역
l05a, 105b, 105c, 205, 305a, 305b, 405a, 405b, 405ba, 405bb : 필드 산화막
106, 206, 306a, 306b, 406a, 406b : 펀치 스루·스토퍼층
107, 207, 307a, 307b, 407a, 407b : 게이트 산화막
108, 208, 308a, 308b, 408a, 408b : 게이트 전극
114 : P형 확산층
21l, 311a, 31lb : 홈
313a, 313b : 포토·레지스트막 패턴
30lb : N형 실리콘 기판
304b : N형 불순물 농도 조정 영역
431 : 전계의 집중하는 부분
432 : 불순물 농도가 낮은 부분
다음에, 본 발명에 대하여 도면을 참조하여 설명한다.
반도체 장치의 제조 공정의 단면 모식도인 도 1을 참조하면, 본 발명의 제 1실시형태의 제 1실시예는 N 채널 MOS 트랜지스터의 형성에 적용된 실시예이며, 아래와 같이 된다.
우선, 불순물 농도가 예를들면 1×1017㎝-3∼1×1018㎝-3정도의 P형 실리콘 기판(101)의 표면상에, 내산화성막인 막두께 50㎚∼300㎚m 정도의 질화 실리콘막이 감압 기상 성장법(LPCVD)에 의해 퇴적된다. 이 질화 실리콘막의 퇴적에 앞서, 열산화에 의해 P형 실리콘 기판(101)의 표면에 막두께 5㎚∼30㎚ 정도의 산화 실리콘막(패드 산화막)을 형성해 두어도 좋다. 이 질화 실리콘막이 포토·레지스트막 패턴(도시하지 않음)을 마스크로 하여 패터넝되어, P형 실리콘 기판(101) 표면의 소자 형성 예정 영역위를 덮는 질화 실리콘막(102)이 잔치된다. 적어도 이 질화 실리콘막(102)을 마스크로 하여, 붕소(B) (혹은 BF2등)의 P형 불순물이, P형 실리콘 기판(101)의 주표면에 대하여 수직으로 이온 주입되어 P형 이온 주입층(103)이 형성된다. 이 때의 이온 주입의 조건은, P형 이온 주입층(103)의 불순물 농도가 1×1018㎝-3∼1×1019㎝-3정도(P형 실리콘 기판(101)의 불순물 농도보다 1자릿수 정도 높은 농도)가 되어, 주입의 깊이가 장래 형성되는 필드 산화막의 평탄한 밑바닥부 보다 얕은 P형 실리콘 기판(101) 표면 부근이 되도록 설정된다[도 1(a)].
다음으로, 상기 포토·레지스트막 패턴을 제거한 후, 950℃∼1100℃ 정도의 열산화(선택 산화)가 행하여져, P형 실리콘 기판(101) 표면의 소자 분리 영역에는 막두께 100㎚∼500㎚ 정도의 필드 산화막(105a)이 형성되고, 동시에, 상기 P형 이온 주입층(103)이 활성화되어 이것들의 필드 산화막(105a)의 가장자리 끝부에 접촉한 P형 실리콘 기판(101)의 표면에는 1×1017㎝-3∼1×1018㎝-3정도의 불순물 농도를 가진 P형 불순물 농도 조정 영역(104a)이 형성된다. 이것들의 P형 불순물 농도 조정 영역(104a)의 불순물 농도는, 필드 산화막(105a) 형성을 위한 열산화시의 편석에 의해, P형 이온 주입층(103)의 불순물 농도보다 1자릿수 정도 낮게 된다[도1(b)].
질화 실리콘막(102a)이 제거된 후, 예를들면 붕소등의 P형 불순물의 이온 주입이 전면에 행하여져, P형 실리콘 기판(10l) 중에 제 2 P형 이온 주입층(도시하지 않음)이 형성된다. 이 이온 주입에서는, 제 2 P형 이온 주입층의 농도 피크가 필드 산화막(105a)의 밑바닥부의 평탄한 부분의 부근에 위치하도록 조건 설정이 이루어지고 있다. 또한 열처리에 의해 제 2 P형 이온 주입층이 활성화됨으로써, P형 실리콘 기판(101) 중에, 1×1018㎝-3∼1×1019㎝-3정도의 불순물 농도를 가진 p형의 펀치 스루· 스토퍼층(106)이 형성된다. 이것들의 펀치 스루·스토퍼층(106)은, 후공정에서 형성되는 N+형 확산층으로 이루어지는 소스·드레인 영역의 밑바닥부보다 깊게 위치하고, 적어도 필드 산화막(105a)의 밑바닥부가 평탄한 부분에 접촉하고 있다[도 1(c)].
그 후, P형 실리콘 기판(101) 표면의 소자 형성 예정 영역에는, 열산화에 의해 게이트 산화막(107)이 형성된다. 또한 게이트 전극(108), N+형 확산층으로 이루어지는 소스·드레인 영역(도시하지 않음) 등이 형성되어, 본 제 1실시예에 의한 N 채널 MOS 트랜지스터가 형성된다[도 1(d)].
반도체 장치의 주요 제조 공정의 단면 모식도인 도 2를 참조하면, 본 제 1실시형태의 제 2실시예도 N 채널 MOS 트렌지스터의 형성에 적용된 실시예이고, 아래와 같이 되어 있다.
우선, 본 제 1실시형태의 상기 제 1실시예와 같이, 1×1017㎝-3∼l×1018㎝-3정도의 불순물 농도를 가진 P형 실리콘 기판(101)의 표면상에 막두께 50㎚∼300㎚ 정도의 질화 실리콘막이 퇴적되어, 포토·레지스트막 패턴을 마스크로 하여 이 질화 실리콘막이 에칭되어, P형 실리콘 기판(101)의 표면상에 패터닝된 질화 실리콘막(l02)이 형성된다. 이 질화 실리콘막의 퇴적에 앞서, 열산화에 의해 P형 실리콘 기판(101)의 표면에 막두께 5㎚∼30㎚ 정도의 패드 산화막을 형성해 두어도 된다.
또한, 적어도 이 질화 실리콘막(102)을 마스크로 하여, 예를들면 붕소 등의 P형 불순물이 P형 실리콘 기판(101)의 주표면에 대하여 수직으로 이온 주입되어, 1×1018㎝-3∼l×1019㎝-3정도의 불순물 농도를 가진 P형 이온 주입층(103)이 형성된다[도 2(a)].
다음에, 상기 포토·레지스트막 패턴이 제거된다. 850℃∼900℃ 정도에서의 열처리에 의해, P형 이온 주입층(103)이 활성화되어 P형 확산층(114)으로 변환된다. 이 열처리에서는 P형 불순물의 열확산도 발생하는 것 부터, P형 이온 주입층(103)에 비하여 P형 확산층(114)은 가로 방향 및 깊이 방향으로 다소 넓어지는 것이된다[도 2(b)].
계속해서, 본 제 1실시형태의 상기 제 1실시예와 같이, 950℃∼1100℃ 정도의 열산화(선택 산화)가 행하여져, P형 실리콘 기판(101) 표면의 소자 분리 영역에는 막두께 100㎚∼500㎚ 정도의 필드 산화막(105b)이 형성된다. 이 선택 산화에 있어서는, 필드 산화막(105b)의 형성과 동시에 상기 P형 확산층(114)에 있어서도 P형 불순물의 재확산이 일어나는 것 부터, P형 확산층(114)은, 필드 산화막(105b)의 가장자리 끝부에 접촉한 P형 실리콘 기판(101)의 표면에만, l×1017㎝-3∼1×1018㎝-3정도의 불순물 농도를 가진 P형 불순물 농도 조정 영역(104b)으로서 잔치된다[도 2(c)]. 그 후, 본 제 1실시형태의 상기 제 1실시예와 같은 제조 방법에 의해, P형의 펀치 스루·스토퍼층, 게이트 산화막, 게이트 전극, N+형 확산층으로 이루어지는 소스·드레인 영역등이 형성된다.
본 제 1실시형태의 상기 제 1 및 제 2실시예에서는 P형 이온 주입층(103)의 형성을 위한 이온 주입은 P형 실리콘 기판(101)의 주표면에 대하여 수직으로 행하여지고 있지만, 본 제 1실시예에서는 이것에 한정되지 않는다. 반도체 장치의 주요 제조 공정의 단면 모식도인 도 3을 참조하면, 본 제 1실시형태의 제 3실시예도 N 채널 MOS 트렌지스터의 형성에 적용된 실시예이고, 아래와 같이 되어 있다.
우선, 본 제 1실시형태의 상기 제 1실시예와 같이, 1×1017㎝-3∼1×1018㎝-3정도의 불순물 농도를 가진 P형 실리콘 기판(101)의 표면상에 막두께 50㎚∼300㎚ 정도의 질화 실리콘막이 퇴적되어, 포토·레지스트막 패턴을 마스크로 하여 이 질화 실리콘막이 에칭되어, P형 실리콘 기판(101)의 표면상에 패터닝된 질화 실리콘막(102)이 형성된다. 이 질화 실리콘막의 퇴적에 앞서, 열산화에 의해 P형 실리콘 기판(101)의 표면에 막두께 5㎚∼30㎚m 정도의 패드 산화막을 형성해 두어도 된다.
또한, 적어도 이 질화 실리콘막(102)을 마스크로 하여, P형 실리콘 기판(101)의 주 표면에 대하여 원하는 각도에서의 예를들면 붕소 등의 P형 불순물의 경사 회전 이온 주입이 행하여져, 1×1018㎝-3∼1×1019㎝-3정도의 불순물 농도를 가진 p형 이온 주입층(103c)이 형성된다[도 3(a)].
상기 경사 회전 이온 주입에 전후하여, 상기 포토·레지스트막 패턴의 제거가 행하여진다. 그 후, 본 제 1실시형태의 상기 제 1실시예와 같이, 950℃∼1100℃ 정도의 선택 산화가 행하여져, P형 실리콘 기판(101) 표면의 소자 분리 영역에는 막두께 100㎚∼500㎚ 정도의 필드 산화막(105c)이 형성되고, 동시에, 상기 P형 이온 주입층(103c)이 활성화되어 이것들의 필드 산화막(105c)의 가장자리 끝부에 접촉한 P형 실리콘 기판(101)의 표면에는 1×1017㎝-3∼1×1018㎝-3정도의 불순물 농도를 가진 P형 불순물 농도 조정 영역(104c)이 형성된다. 이것들의 P형 불순물 농도 조정 영역(104c)의 불순물 농도도, 필드 산화막(105c) 형성을 위한 열산화시의 편석에 의해, P형 이온 주입층(103c)의 불순물 농도보다 l 자릿수 정도 낮게 된다[도 3(b)].
P형 실리콘 기판 표면에 따른 불순물 농도의 프로파일을 도시하는 그래프인 도 4와 N 채널 MOS 트랜지스터에 있어서의 임계값 전압의 채널 폭 의존성을 설명하기 위한 그래프인 도 5와 N 채널 MOS 트랜지스터에 있어서의 임계값 전압의 채널 폭 의존성을 비교 설명하기 위한 그래프인 도 6을 참조하여, 상기 제 1, 제 2 및 제 3실시예에 관한 작용, 효과를 개념적으로 설명한다.
본 제 1실시형태에 의한 N 채널 MOS 트렌지스터의 형성 과정에 있어서의 P형 이온 주입층의 형성은 상기 제 2 종래 기술과 달라 필드 산화막의 형성전에 행하여진 것 부터, 상기 제 2 종래 기술과 같은 필드 산화막 직후의 형상 등에 의존한 P형 이온 주입층 자체의 제어성의 불편함은 발생하지 않는다, 또한, 필드 산화막의 선택 산화 조건과 설정막 두께와 배려하여 이 P형 이온 주입층 형성시의 이온 주입 조건의 설정이 이루어지면, 이것들 P형 이온 주입층이 선택 산화등의 열처리를 거쳐서 이루어지는 본 제 1실시형태의 P형 불순물 농도 조정 영역은, 목적으로 하는 불순물 농도 분포로 설정하는 것이 용이하게 된다.
본 제 1실시형태에 있어서의 N 채널 MOS 트렌지스터인 경우, 이것들 트랜지스터가 형성된 P형 실리콘 기판 표면의 소자 영역 가장자리 끝부에서의 불순물 농도는, 도 4에 도시한 바와 같이, 필드 산화막의 형성시의 선택 산화에 있어서 편석에 의해 저농도화된 P형 실리콘 기판 자체의 P형 불순물 분포와, 상기 제 1, 제 2및 제 3실시예에 있어서의 P형 이온 주입층의 P형 불순물 분포로부터 이 선택 산화를 포함한 열처리에 수반하여 재분포되어 이루어지는 P형 불순물 농도 조정 영역의 P형 불순물 분포를 중첩시킨 결과에서 얻어진다. 여기에서, 필드 산화막의 선택 산화 조건과 설정막 두께와 배려하여 P형 이온 주입층 형성시의 이온 주입 조건을 설정함으로써, P형 실리콘 기판 표면의 소자 영역 가장자리 끝부에서의 P형 실리콘 기판 자체의 P형 불순물 분포의 저하를 P형 불순물 농도 조정 영역의 P형 불순물 분포에 의해 보층시키는 것이 가능하게 된다.
상기 현상을 임계값 전압의 채널 폭 의존성이라는 관점에서 설명하면, 도 5에 도시된 바와 같이 된다. P형 불순물 농도 조정 영역이 존재하지 않으면, 역협 채널 효과만이 출현한다. 상기 조건을 충족시키는 P형 불순물 농도 조정 영역이 존재하여, 필드 산화막 형성에 따르는 P형 실리콘 기판 표면의 소자 영역 가장자리 끝부에서의 불순물 농도의 저하가 생기지 않으면, 협채널 효과만이 출현한다. 이것들의 합성 효과로서, 임계값 전압은 채널 폭 의존성이 거의 없어진다.
이상의 작용 원리로부터, 도 6에 도시된 바와 같이, 본 제 1실시형태를 N 채널 MOS 트랜지스터로 적용한 경우, 임계값 전압은 대개 채널 폭에 의존하지 않게 된다. 이것에 대하여, 상기 제 2 종래 기술에서는, P형 이온 주입층 형성의 제어성의 난점으로부터, N 채널 MOS 트랜지스터에 있어서의 역협 채널 효과가 안정하게 제어되기 어려운 것 부터, 임계값 전압의 채널 폭 의존성은 역협 채널 효과측에 시프트하기 쉽게 된다.
또한, 본 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예에서는. 필드 산화막을 형성하고, 또한 이것들의 막두께를 얇게 한 후에 P형 이온 주입층을 형성하는 것이 아닌 것 부터, 이것들 P형 이온 주입층 후에 형성되는 N+형 확산층으로 이루어지는 소스·드레인 영역의 접합 깊이가 깊어지는 것이 회피된다. 이 때문에, 상기 제 1, 제 2 및 제 3실시예에 의하면, 펀치 스루 특성의 열화를 발생하지 않고 소자 분리 영역의 미세화가 가능하게 된다.
상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예에 있어서의 N 채널 MOS 트랜지스터는 어느것이나 P형 실리콘 기판의 표면에 형성되어 있지만, 본 제 l실시형태의 본 제 1, 제 2 및 제 3실시예는 이것에 한정되지 않고, 이것들 N 채널 MOS 트랜지스터가 P 웰의 표면에 형성되는 경우에도 적용할 수 있다.
상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예는 어느것이나 N 채널 MOS 트랜지스터의 제조 방법에 관계되는 것이지만, 본 제 1실시예는 이것에 한정되지 않고, P 채널 MOS 트렌지스터의 제조 방법에도 적용할 수 있다. 예를들면 N형 실리콘 기판표면에 P 채널 MOS 트랜지스터를 형성할 때에, 필드 산화를 행하면 N형 불순물의 편석으로부터 소자 분리 영역 가장자리 끝부의 N형 실리큰 기판 표면에서의 N형 불순물 농도는 상승한다. 그 때문에, P 채널 MOS 트랜지스터에서는, 역협 채널 효과는 발생하지 않지만 협채널 효과는 N 채널 MOS 트랜지스터보다 현저하게 된다. 그 때문에, 필드 산화막 형성전에 P형 이온 주입층을 형성해 두면, 이 P형 이온 주입층에 포함되는 P형 불순물에 의해 필드 산화막 형성시의 N형 불순물 농도의 실효적인 상승이 이것에 의해 완화되어, 그 결과로 하여 협채널 효과를 효과적이면서 안정하게 억제하는 것이 가능하게 된다.
반도체 장치의 제조 공정의 단면 모식도인 도 7을 참조하면, 본 발명의 제 2실시형태의 1실시예는 N 채널 MOS 트랜지스터의 형성에 적용된 실시예이고, 아래와 같이 된다.
우선, 상기 제 1실시형태의 상기 제 1실시예와 같이, 불순물 농도가 예를 들면 1×1017㎝-3∼1×1018㎝-3정도의 P형 실리콘 기판(201)의 표면상에, 내산화성막인 막두께 50㎚∼ 300㎚ 정도의 질화 실리콘막이 LPCVD에 의해 퇴적된다. 이 질화 실리콘막의 퇴적에 앞서, 열산화에 의해 P형 실리콘 기판(201)의 표면에 패드 산화막을 형성해 두어도 좋다. 이 질화 실리콘막이 프토·레지스트막 패턴(도시하지 않음)을 마스크로 하여 패터닝되어, P형 실리콘 기판(201) 표면의 소자 형성 예정 영역위를 덮는 질화 실리콘막(202)이 잔치된다. 계속해서, 상기 포토·레지스트막 패턴을 마스크로 한 이방성 에칭에 의해, P형 실리콘 기판(201) 표면에 깊이가 10㎚∼100㎚ 정도의 홈(211)이 형성된다[도 7(a)].
다음으로, 적어도 질화 실리콘막(202)을 마스크로 하여, 상기 제 1실시형태의 상기 제 3실시예와 같은 예를들면 붕소의 경사 회전 이온 주입이 행하여져, 홈(211)의 표면에는 1×1018㎝-3∼1×1018㎝-3정도의 불순물 농도를 가진 P형 이온 주입층(203)이 형성된다[도 7(B)]. 또한, 이 이온 주입을 P형 실리콘 기판(201)의 주표면에 수직으로 하는 것은 바람직하지 못하다. 이러한 이온 주입에서는, 홈(211) 밑바닥부의 표면에는 충분한 P형 이온 주입층이 형성되지만, 홈(211) 측벽부의 표면에 형성되는 P형 이온 주입층의 불순물 농도는 낮게 되어, 본 발명의 목적 달성이 불가능하게 된다.
상기 경사 회전 이온 주입에 전후하여, 상기 포토·레지스트막 패턴의 제거가 행하여진다. 그 후, 상기 제 1실시형태의 상기 제 1실시예와 같이, 950℃∼1100℃ 정도의 선택 산화가 행하여져, 홈(211)의 부분에는 막두께 100㎚∼500㎚ 정도의 필드 산화막(205)이 형성되고, 동시에, 상기 P형 이온 주입층(203)이 활성화되어 이것들의 필드 산화막(205)의 가장자리 끝부에 접촉한 P형 실리콘 기판(201)의 표면에는 1×1017㎝-3∼1×1017㎝-3정도의 불순물 농도를 가진 P형 불순물 농도 조정 영역(204)이 형성된다. 이것들의 P형 불순물 농도 조정 영역(204)의 불순물 농도도, 필드 산화막(205) 형성을 위한 열산화시의 편석에 의해, P형 이온 주입층(203)의 불순물 농도보다 l 자릿수 정도 낮게 된다[도 7(c)].
질화 실리콘막(202)이 제거된 후, 상기 제 1실시형태의 상기 제 1실시예와 같이, 예를들면 붕소등의 P형 불순물의 이온 주입이 전면에 행하여져. P형 실리콘 기판(201) 중에 제 2 P형 이온 주입층(도시하지 않음)이 형성되는 이 이온 주입에서는, 제 2 P형 이온 주입층의 농도 피크가 필드 산화막(205)의 밑바닥부가 평탄한 부분의 부근에 위치하도록 조건 설정이 이루어지고 있다. 또한 열처리에 의해 제 2 P형 이온 주입층이 활성화됨으로써, P형 실리콘 기판(201)중에, 1×1018㎝-3∼1×1019㎝-3정도의 불순물 농도를 가진 P형의 펀치 스루·스토퍼층(206)이 형성된다.
이것들의 펀치 스루·스토퍼층(206)은, 후공정에서 형성되는 N+형 확산층으로 이루어지는 소스·드레인 영역의 밑바닥부보다 깊게 위치하여, 적어도 필드 산화막(205)의 밑바닥부가 평탄한 부분에 접촉하고 있다[도 7(d)].
그 후, P형 실리콘 기판(201) 표면의 소자 형성 예정 영역에는, 열산화에 의해 게이트 산화막(207)이 형성된다. 또한 게이트 전극(208), N+형 확산층으로 이루어지는 소스·드레인 영역(도시하지 않음) 등이 형성되어, 본 1실시예에 의한 N 채널 MOS 트랜지스터가 형성된다[도 7(e)].
상기 제 2실시형태의 상기 1실시예는, 상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예가 갖는 효과를 가지고 있다. 또한 본 1실시예는, 필드 산화막 형성 후의 표면 단차가 상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예보다 작은 것부터, 상기 제 1실시형태의 상기 제 1, 제 2 및 제 3실시예에 비하여 이후의 포토· 리소그래피 공정이 용이하게 된다고 하는 효과를 가지고 있다.
또한, 상기 제 2실시형태의 상기 1실시예에 있어서의 N 채널 MOS 트랜지스터는 P형 실리콘 기판의 표면에 형성되어 있지만, 본 제 2실시형태의 본 1실시예는 이것에 한정되지 않고, 이것들 N 채널 MOS 트렌지스터가 P 웰의 표면에 형성되는 경우에도 적용할 수 있다. 또한, 본 제 2실시형태의 본 l실시예는, 상기 제 1실시형태의 상기 제 2실시예와 같이, P형 이온 주입층의 형성과 필드 산화막 형성의 사이에 열처리에 의해 P형 이온 주입층을 P형 확산층으로 할 수도 있다.
그리고 또한, 상기 제 2실시형태의 상기 1실시예는 N 채널 MOS 트랜지스터의 제조 방법에 관계되는 것이지만, 본 제 2실시형태는 이것에 한정되지 않고, P 채널 MOS 트랜지스터의 제조 방법에도 적용하는 것이 가능하다. 예를들면 N형 실리콘 기판 표면에 P 채널 MOS 트랜지스터를 형성할 때에, N형 실리콘 기판 표면에서의 소자 분리 영역이 되는 영역에 홈을 형성하여, 이 홈의 표면에 P형 이온 주입층을 형성하고, 또한 필드 산화를 함으로써, P 채널 MOS 트랜지스터의 협채널 효과를 효과적이면서 안정하게 억제하는 것이 가능하게 된다.
반도체 장치의 제조 공정의 단면 모식도인 도 8을 참조하면, 본 발명의 제 3실시형태의 제 1실시예는 N 채널 MOS 트랜지스터의 형성에 적용된 실시예이고, 아래와 같이 된다.
우선, 상기 제 1실시형태의 상기 제 1실시예와 같이, 불순물 농도가 예를 들면 1×1017㎝-3∼1×1018㎝-3정도의 P형 실리콘 기판(301a)의 표면상에, 내산화성막인 막두께 50㎚∼ 300㎚ 정도의 질화 실리콘막이 LPCVD에 의해 퇴적된다. 이 질화 실리콘막의 퇴적에 앞서, 열산화에 의해 P형 실리콘 기판(30la)의 표면에 패드 산화막을 형성해 두어도 좋다. 이 질화 실리콘막이 포토·레지스트막 패턴(313a)을 마스크로 하여 패터닝되어, P형 실리콘 기판(30la) 표면의 소자 형성 예정 영역위를 덮는 질화 실리콘막(302a)이 잔치된다. 다음에, 포토·레지스트막 패턴(313a) 및 질화 실리콘막(302a)을 마스크로 하여, 상기 제 1실시형태의 상기 제 3실시예와 같이 예를들면 붕소의 경사 회전 이온 주입이 행하여져, P형 실리콘 기판(30la)의 표면에는 1×1018㎝-3∼1×1019㎝-3정도의 불순물 농도를 갖는 P형 이온 주입층(303a)이 형성된다[도 8(a)].
계속해서, 상기 포토·레지스트막 패턴(313a) 등을 마스크로 한 이방성 에칭이 행하여진다. 이것에 의해, P형 실리콘 기판(301a) 표면에 깊이가 10㎚∼100㎚ 정도의 홈(31la)이 형성되어, P형 이온 주입층(303a)이 분단되어 P형 이온 주입층(303a)이 잔치된다[도 8(b)].
포토·레지스트막 패턴(313a)이 제거된 후, 상기 제 1실시형태의 상기 제 1실시예와 같이, 950℃∼1100℃ 정도의 선택 산화가 행하여져, 홈(311a)의 부분에는 막두께 100㎚∼500㎚ 정도의 필드 산화막(305a)이 형성되어, 동시에, 상기 P형 이온 주입층(303aa)이 활성화되고 이것들의 필드 산화막(305a)의 가장자리 끝부에 접촉한 P형 실리콘 기판(301a)의 표면에는 l×1017㎝-3∼1×1018㎝-3정도의 불순물 농도를 갖는 P형 불순물 농도 조정 영역(304a)이 형성된다. 이것들의 P형 불순물 농도 조정 영역(304a)의 불순물 농도도, 필드 산화막(305a) 형성을 위한 열산화시의 편석에 의해, P형 이온 주입층(303aa)의 불순물 농도보다 1자릿수 정도 낮게 된다[도 8(c)].
질화 실리콘막(302a)이 제거된 후, 상기 제 1실시형태의 상기 제 1실시예와 같이, 예를들면 붕소등의 P형 불순물의 이온 주입이 전면에 행하여져, P형 실리콘 기판(30la) 중에 제 2 P형 이온 주입층(도시하지 않음)이 형성된다. 이 이온 주입에서는, 제 2 P형 이온 주입층의 농도 피크가 필드 산화막(305a)의 밑바닥부의 평탄한 부분의 부근에 위치하도록 조건 설정이 이루어지고 있다. 또한 열처리에 의해 제 2 P형 이온 주입층이 활성화됨으로써, P형 실리콘 기판(301a) 중에, 1×1018㎝-3∼1×1019㎝-3정도의 불순물 농도를 갖는 p형의 펀치 스루·스토퍼층(306a)이 형성된다. 이것들의 펀치 스루·스토퍼층(306a)은, 후공정에서 형성되는 N+형 확산층으로 이루어지는 소스·드레인 영역의 밑바닥부보다 깊게 위치하여, 적어도 필드 산화막(305a)의 밑바닥부의 평탄한 부분에 접촉하고 있다[도 8(d)].
그 후, P형 실리콘 기판(30la) 표면의 소자 형성 예정 영역에는, 열산화에 의해 게이트 산화막(307a)이 형성된다. 또한 게이트 전극(308a), N+형 확산층으로 이루어지는 소스·드레인 영역(도시하지 않음) 등이 형성되어, 본 제 1실시예에 의한 N 채널 MOS 트랜지스터가 형성된다[도 8(e)].
본 제 3실시형태의 본 제 1실시예는, 상기 제 2실시형태의 상기 l실시예가 갖는 효과를 가지고 있다. 또한 본 제 1실시예에서는, P형 불순물 농도 조정 영역(304a)과 P형의 펀치 스루·스토퍼층(306a)과의 간격을 상기 제 2실시형태의 상기 1실시예(P형 불순물 농도 조정 영역(204)과 P형의 펀치 스루·스토퍼층(206)과의 간격)보다 크게할 수 있다. 이 때문에, 소스·드레인 영역과 펀치 스루·스토퍼층 사이의 접합 리크에 관하여서는, 상기 제 2실시형태의 상기 1실시예보다 본 제 3의 실시형태의 본 제 1실시예 쪽이 우위가 된다.
반도체 장치의 제조 공정의 단면 모식도인 도 9를 참조하면, 본 발명의 제 3실시형태의 제 2실시예는 P 채널 MOS 트랜지스터의 형성에 적용된 실시예이고, 아래와 같이 된다.
우선, 불순물 농도가 예를들면 1×1017㎝-3∼1×1018㎝-3정도의 N형 실리콘 기판(301b)의 표면상에, 내산화성막인 막두께 50㎚∼300㎚ 정도의 질화 실리콘막이 LPCVD에 의해 퇴적된다. 이 질화 실리콘막의 퇴적에 앞서, 열산화에 의해 N형 실리콘 기판(301b)의 표면에 패드 산화막을 형성해 두어도 좋다. 이 질화 실리콘막이 포토·레지스트막 패턴(313b)을 마스크로 하여 패터닝되어, N형 실리콘 기판(30lb) 표면의 소자 형성 예정 영역위를 덮는 질화 실리콘막(302b)이 잔치된다. 다음에, 포토·레지스트막 패턴(313b) 및 질화 실리콘막(302b)을 마스크로 하여, 예를들면 붕소의 경사 회전 이온 주입이 행하여지고, N형 실리콘 기판(301b)의 표면에는 0.5×1017㎝-3∼1×1018㎝-3정도의 불순물 농도를 갖는 p형 이온 주입층(3O3b)이 형성된다[도 9(a)].
계속해서, 상기 포토·레지스트막 패턴(313b) 등을 마스크로 한 이방성 에칭이 행하여진다. 이것에 의해, N형 실리콘 기판(301b) 표면에 깊이가 10㎚∼l00㎚ 정도의 홈(31lb)이 형성되고, P형 이온 주입층(303b)이 분단되어 P형 이온 주입층(303ba)이 잔치된다[도 9(b)].
포토·레지스트막 패턴(3l3b)이 제거된 후, 950℃∼1100℃ 정도의 선택 산화가 행하여져, 홈(311b)의 부분에는 막두께 100㎚∼500㎚ 정도의 필드 산화막(305b)이 형성되고, 동시에, 상기 P형 이온 주입층(303ba)이 활성화되어 이것들의 필드 산화막(305b)의 가장자리 끝부에 접촉한 N형 실리콘 기판(301b)의 표면에는 1×1017㎝-3∼1×1018㎝-3정도의 불순물 농도( N형 실리콘 기판(301a)의 불순물 농도와 같은 정도)를 갖는 N형 불순물 농도 조정 영역(304b)이 형성된다. 이 불순물 농도 조정 영역(304b)의 형성은, 필드 산화막(305b) 형성시에 있어서의 소자 분리 영역 가장자리 끝부에서의 N형 불순물의 편석(파일 업)에 의한 N형 불순물 농도의 상승이 상기 P형 이온 주입층(303ba) 중의 P형 불순물에 의해 캔슬된 결과에 의한다[도 9(c)].
질화 실리콘막(302b)이 제거된 후, 예를들면 인(P) 등의 N형 불순물의 이온 주입이 전면에 행하여져, N형 실리콘 기판(301b) 중에 N형 이온 주입층(도시하지 않음)이 형성된다. 이 이온 주입에서는, N형 이온 주입층의 농도 피크가 필드 산화막(305b)의 밑바닥부의 평탄한 부분의 부근에 위치하도록 조건 설정이 이루어지고 있다. 또한 열처리에 의해 N형 이온 주입층이 활성화됨으로써, N형 실리콘 기판(301b) 중에, 1×1018㎝-3∼1×1019㎝-3정도의 불순물 농도를 갖는 N형의 편치 스루 스토퍼층(306b)이 형성된다. 이것들의 펀치 스루·스토퍼층(306b)은, 후공정에서 형성되는 P+형 확산층으로 이루어지는 소스·드레인 영역의 밑바닥부보다 깊게 위치하여, 적어도 필드 산화막(305b)의 밑바닥부의 평탄한 부분에 접촉하고 있다[도9(d)].
그 후, N형 실리콘 기판(30lb) 표면의 소자 형성 예정 영역에는, 열산화에 의해 게이트 산화막(307b)이 형성된다. 또한 게이트 전극(308b), P+형 확산층으로 이루어지는 소스·드레인 영역(도시하지 않음) 등이 형성되어, 본 제 2실시예에 의한 P 채널 MOS 트랜지스터가 형성된다[도 9(e)].
본 제 3실시형태의 본 제 2실시예는, 상기 제 2실시형태를 P 채널 MOS 트랜지스터에 적용하였을 때에 갖는 효과를 가지고 있다. 또, 본 제 3실시형태의 본 제 2실시예에서는 P 채널 MOS 트렌지스터가 N형 실리콘 기판에 형성되어 있지만, 본 제 3실시형태의 본 제 2실시예는 이것에 한정되는 것이 아니고, N 웰에 P 채널 MOS 트랜지스터를 형성하는 경우에도 적용할 수 있다.
상술한 바와 같이 본 발명의 반도체 장치의 제조방법에 의하면, 1전도형의 실리콘 기판을 덮는 내산화성막을 패터닝한 후, 선택 산화에 의한 필드 산화막을 형성하기 전에 P형 불순물의 이온 주입을 하고 있는 것부터, 필드 산화막 형성 후의 소자 분리 영역의 가장자리 끝부 부근의 실리콘 기판 표면에 1전도형 불순물 농도 조정 영역이 형성된다. 그 결과, 본 발명의 채용에 의해, N 채널 MOS 트렌지스터에 있어서는 협채널 효과 및 역협 채널 효과를, P 채널 MOS 트랜지스터에 있어서는 협채널 효과를 각각 효과적이면서 안정하게 억제하여, 각각의 트랜지스터에 있어서 미세한 소자 분리를 실현하는 것이 용이하게 된다.
Claims (6)
1전도형의 실리콘 기판의 표면상에 적어도 내산화성막을 형성하여, 해당 내산화성막의 표면상에 해당 실리콘 기판 표면의 소자 형성 예정 영역위를 덮는 포토 레지스트막 패턴을 형성하고, 해당 포토·레지스트막 패턴을 마스크로 하여 적어도 해당 내산화성막의 패터닝을 하는 단계와, 적어도 상기 포토·레지스트막 패턴을 마스크로 하여 소요 조건에서의 P형 불순물의 이온 주입을 행하여, 상기 실리콘 기판의 표면에 P형 이온 주입층을 형성하는 단계와, 상기 포토·레지스트막 패턴을 제거하는 단계와, 상기 내산화성막을 마스크로 한 소정 조건에서의 선택 산화에 의해 상기 실리콘 기판의 표면에 필드 산화막을 형성하는 동시에, 상기 소자 형성 예정 영역의 가장자리 끝부에 해당 필드 산화막에 접촉하는 1전도형 불순물 농도 조정 영역을형성하는 단계와, 상기 내산화성막을 제거하여, 소정 조건에서의 1전도형 불순물의 이온 주입등을 행하고, 상기 실리콘 기판중에 적어도 상기 필드 산화막의 밑바닥부가 평탄한 부분에 접촉하는 l전도형의 펀치 스루·스토퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제1항에 있어서, 상기 포토·레지스트막을 제거한 후, 열처리에 의해 상기 P형 이온 주입층을 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 1항 또는 제 2항에 있어서, 상기 P 화파 불순물의 이온 주입이, 경사 회전 이온 주입인 것을 특징으로 하는 반도체 장치 제조 방법.
1전도형의 실리콘 기판의 표면상에 적어도 내산화성막을 형성하고 해당 내산화성막의 표면상에 해당 실리콘 기판 표면의 소자 형성 예정 영역위를 덮는 포토·레지스트막 패턴을 형성하며 해당 포토·레지스트막 패턴을 마스크로 하여 적어도 해당 내산화성막의 패터닝을 행하는 해당 포토·레지스트막 패턴을 마스크로 하여 해당 실리콘 기판의 표면에 홈을 형성하는 단계와, 적어도 상기 프토·레지스트막 패턴을 마스크로 하여 소요 조건에서의 P형불순물의 경사 회전 이온 주입을 행하고, 상기 홈의 표면에 P형 이온 주입층을 형성하는 단계와, 상기 포토·레지스트막 패턴을 제거하는 단계와, 상기 내산화성막을 마스크로 한 소정 조건에서의 선택 산화에 의해 상기 실리콘 기판의 표면에 필드 산화막을 형성하는 동시에, 상기 소자 형성 예정 영역의 가장자리 끝부에 해당 필드 산화막에 접촉하는 1전도형 불순물 농도 조정 영역을 형성하는 단계와, 상기 내산화성막을 제거하여, 소정 조건에서의 1전도형 불순물의 이온 주입등을 행하고, 상기 실리콘 기판중에 적어도 상기 필드 산화막의 밑바닥부의 평탄한 부분과 접촉하는 1전도형의 펀치 스루·스토퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
제 4항에 있어서, 상기 포토·레지스트막을 제거한 후, 열처리에 의해 상기 P형 이온 주입층을 활성화하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
1전도형의 실리콘 기판의 표면상에 적어도 내산화성막을 형성하여, 해당 내산화성막의 표면상에 해당 실리콘 기판 표면의 소자 형성 예정 영역위를 덮는 포토 레지스트막 패턴을 형성하여, 해당 포토·레지스트막 패턴을 마스크로 하여 적어도 해당 내산화성막의 패터닝을 하는 단계와, 적어도 상기 포토·레지스트막 패턴을 마스크로 하여 소요 조건에서의 P형 불순물의 경사 회전 이온 주입을 행하고, 상기 실리콘 기판의 표면에 P형 이온 주입층을 형성하는 단계와, 적어도 상기 포토·레지스트막 패턴을 마스크로 한 에칭에 의해, 상기 실리콘 기판의 표면에 상기 1전도형 이온 주입층을 관통하는 소요의 깊이의 홈을 형성하는 단계와, 상기 포토·레지스트막 패턴을 제거하는 단계와, 상기 내산화성막을 마스크로 한 소정 조건에서의 선택 산화에 의해 상기 실리콘 기판의 표면에 필드 산화막을 형성하는 동시에, 상기 소자 형성 예정 영역의 가장자리 끝부에 해당 필드 산화막에 접촉하는 1전도형 불순물 농도 조정 영역을 형성하는 단계와, 상기 내산화성막을 제거하여, 소정 조건에서의 1전도형 불순물의 이온 주입등을 행하고, 상기 실리콘 기판중에 적어도 상기 필드 산화막의 밑바닥부의 평탄한 부분과 접촉하는 1전도형의 펀치 스루·스토퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229124A JP3047822B2 (ja) | 1996-08-29 | 1996-08-29 | 半導体装置の製造方法 |
| JP96-229124 | 1996-08-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980019219A true KR19980019219A (ko) | 1998-06-05 |
| KR100253448B1 KR100253448B1 (ko) | 2000-04-15 |
Family
ID=16887133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970045884A KR100253448B1 (ko) | 1996-08-29 | 1997-08-29 | 반도체 장치 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5940715A (ko) |
| JP (1) | JP3047822B2 (ko) |
| KR (1) | KR100253448B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW375772B (en) * | 1998-01-09 | 1999-12-01 | United Microelectronics Corp | Field implant method |
| JP5950507B2 (ja) * | 2011-05-02 | 2016-07-13 | キヤノン株式会社 | 半導体装置の製造方法およびｃｍｏｓイメージセンサーの製造方法 |
| US20200135898A1 (en) * | 2018-10-30 | 2020-04-30 | International Business Machines Corporation | Hard mask replenishment for etching processes |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3874919A (en) * | 1974-03-13 | 1975-04-01 | Ibm | Oxidation resistant mask layer and process for producing recessed oxide region in a silicon body |
| JPH04196341A (ja) * | 1990-11-28 | 1992-07-16 | Hitachi Ltd | 半導体装置の製造方法 |
| US5700728A (en) * | 1994-11-07 | 1997-12-23 | United Microelectronics Corporation | Method of forming an MNOS/MONOS by employing large tilt angle ion implantation underneath the field oxide |
| US5550074A (en) * | 1996-01-19 | 1996-08-27 | United Microelectronics Corp. | Process for fabricating MOS transistors having anti-punchthrough implant regions formed by the use of a phase-shift mask |
-
1996
- 1996-08-29 JP JP8229124A patent/JP3047822B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-29 KR KR1019970045884A patent/KR100253448B1/ko not_active IP Right Cessation
- 1997-08-29 US US08/920,903 patent/US5940715A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5940715A (en) | 1999-08-17 |
| KR100253448B1 (ko) | 2000-04-15 |
| JP3047822B2 (ja) | 2000-06-05 |
| JPH1074754A (ja) | 1998-03-17 |
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