JP3098612B2 - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- 229920005591 polysilicon Polymers 0.000 description 12
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体装置
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置を図４および
図５を参照しながら説明する。図４は従来のＭＯＳ型半
導体装置の斜断面図、図５はその平面図である。図４お
よび図５において、１はＮ型拡散領域、２はＰ型拡散領
域、３はＮ型のドレイン領域、４はドレインオフセット
領域、５はポリシリコンゲート、６はＰ型半導体基板、
７はＮ型拡散領域１とＰ型拡散領域２が交互に設けられ
た帯状のソース領域である。
図５を参照しながら説明する。図４は従来のＭＯＳ型半
導体装置の斜断面図、図５はその平面図である。図４お
よび図５において、１はＮ型拡散領域、２はＰ型拡散領
域、３はＮ型のドレイン領域、４はドレインオフセット
領域、５はポリシリコンゲート、６はＰ型半導体基板、
７はＮ型拡散領域１とＰ型拡散領域２が交互に設けられ
た帯状のソース領域である。
【０００３】この従来のＭＯＳ型半導体装置は、横型Ｎ
チャネルＭＯＳＦＥＴであり、Ｐ型半導体基板６に帯状
にポリシリコンゲート５を配し、その両側に帯状のソー
ス領域７と帯状のドレイン領域３を設けたものである。
そして、ソース領域７として、アバランシェ耐量を向上
させるために、Ｎ型拡散領域１とＰ型拡散領域２を帯状
方向Ａに交互に設けている。また、ポリシリコンゲート
５の長さＬは、帯状方向Ａのどの位置においても同じ長
さになっている。
チャネルＭＯＳＦＥＴであり、Ｐ型半導体基板６に帯状
にポリシリコンゲート５を配し、その両側に帯状のソー
ス領域７と帯状のドレイン領域３を設けたものである。
そして、ソース領域７として、アバランシェ耐量を向上
させるために、Ｎ型拡散領域１とＰ型拡散領域２を帯状
方向Ａに交互に設けている。また、ポリシリコンゲート
５の長さＬは、帯状方向Ａのどの位置においても同じ長
さになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の半導体装置では、ゲートにＯＮ
（オン）信号が入力されポリシリコンゲート５の下部に
チャネルが形成されても、ドレイン−ソース間を流れる
電流は図５の経路Ｘのようにしか流れない。ドレインオ
フセット領域４からＮ型拡散領域１の方向にのみ流れ、
Ｐ型拡散領域２の方向には流れないのである。すなわ
ち、ソース領域７付近でドレイン−ソース間電流が流れ
る経路が狭くなっていたのである。このため、ソース領
域をすべてＮ型拡散領域で構成した場合に比べて、単位
面積あたりのＯＮ抵抗（チャネル抵抗）が大きくなると
いう問題があった。
うに構成された従来の半導体装置では、ゲートにＯＮ
（オン）信号が入力されポリシリコンゲート５の下部に
チャネルが形成されても、ドレイン−ソース間を流れる
電流は図５の経路Ｘのようにしか流れない。ドレインオ
フセット領域４からＮ型拡散領域１の方向にのみ流れ、
Ｐ型拡散領域２の方向には流れないのである。すなわ
ち、ソース領域７付近でドレイン−ソース間電流が流れ
る経路が狭くなっていたのである。このため、ソース領
域をすべてＮ型拡散領域で構成した場合に比べて、単位
面積あたりのＯＮ抵抗（チャネル抵抗）が大きくなると
いう問題があった。
【０００５】この発明の目的は、上記問題点に鑑み、ア
バランシェ耐量レベルを下げることなく単位面積あたり
のＯＮ抵抗（チャネル抵抗）を低減することができるＭ
ＯＳ型半導体装置を提供することである。
バランシェ耐量レベルを下げることなく単位面積あたり
のＯＮ抵抗（チャネル抵抗）を低減することができるＭ
ＯＳ型半導体装置を提供することである。
【０００６】
【課題を解決するための手段】この目的を達成するため
にこの発明のＭＯＳ型半導体装置は、ゲートのソース領
域側の側面を交互に凹凸面にし、凹面に対向する下部に
ソース領域の第１導電型の拡散領域を配置し、凸面に対
向する下部にソース領域の第２導電型の拡散領域を配置
したことを特徴とする。
にこの発明のＭＯＳ型半導体装置は、ゲートのソース領
域側の側面を交互に凹凸面にし、凹面に対向する下部に
ソース領域の第１導電型の拡散領域を配置し、凸面に対
向する下部にソース領域の第２導電型の拡散領域を配置
したことを特徴とする。
【０００７】
【作用】この発明の構成によれば、アバランシェ耐量レ
ベルを向上させるために、ソース領域として第１導電型
の拡散領域と第２導電型の拡散領域を交互に帯状に形成
している。さらに、ゲートのソース領域側の側面を交互
に凹凸面にし、凹面に対向する下部にソース領域の第１
導電型の拡散領域を配置し、凸面に対向する下部にソー
ス領域の第２導電型の拡散領域を配置したことにより、
ゲートにＯＮ（オン）信号を印加した時に、ドレイン−
ソース間だけでなく、ゲートの凸部の下の隣合う第１導
電型の拡散領域に挟まれた領域にもチャネルが形成され
る。そのため、第１導電型のドレイン領域からの電流
は、第１導電型の拡散領域へ直接流れ込む以外に、隣合
う第１導電型の拡散領域に挟まれた領域に形成されたチ
ャネルを経由して第１導電型の拡散領域へ流れ込むよう
にもなる。したがってソース領域付近におけるドレイン
−ソース間電流の電流経路が広げられ、単位面積あたり
のＯＮ抵抗（チャネル抵抗）を低減することができる。
ベルを向上させるために、ソース領域として第１導電型
の拡散領域と第２導電型の拡散領域を交互に帯状に形成
している。さらに、ゲートのソース領域側の側面を交互
に凹凸面にし、凹面に対向する下部にソース領域の第１
導電型の拡散領域を配置し、凸面に対向する下部にソー
ス領域の第２導電型の拡散領域を配置したことにより、
ゲートにＯＮ（オン）信号を印加した時に、ドレイン−
ソース間だけでなく、ゲートの凸部の下の隣合う第１導
電型の拡散領域に挟まれた領域にもチャネルが形成され
る。そのため、第１導電型のドレイン領域からの電流
は、第１導電型の拡散領域へ直接流れ込む以外に、隣合
う第１導電型の拡散領域に挟まれた領域に形成されたチ
ャネルを経由して第１導電型の拡散領域へ流れ込むよう
にもなる。したがってソース領域付近におけるドレイン
−ソース間電流の電流経路が広げられ、単位面積あたり
のＯＮ抵抗（チャネル抵抗）を低減することができる。
【０００８】
【実施例】この発明の一実施例を図面に基づいて説明す
る。図１はこの発明の一実施例のＭＯＳ型半導体装置の
斜断面図、図２はその平面図、図３は図１のＴ−Ｔ’線
における断面図である。図１，図２，図３において、３
はＮ型（第１導電型）のドレイン領域、４はドレインオ
フセット領域、６はＰ型（第２導電型）半導体基板であ
り、これらは従来例と同じ構成である。また、１０はＮ
型拡散領域（第１導電型の拡散領域）８とＰ型拡散領域
（第２導電型の拡散領域）９とを交互に設けた帯状のソ
ース領域、１１はポリシリコンゲートである。
る。図１はこの発明の一実施例のＭＯＳ型半導体装置の
斜断面図、図２はその平面図、図３は図１のＴ−Ｔ’線
における断面図である。図１，図２，図３において、３
はＮ型（第１導電型）のドレイン領域、４はドレインオ
フセット領域、６はＰ型（第２導電型）半導体基板であ
り、これらは従来例と同じ構成である。また、１０はＮ
型拡散領域（第１導電型の拡散領域）８とＰ型拡散領域
（第２導電型の拡散領域）９とを交互に設けた帯状のソ
ース領域、１１はポリシリコンゲートである。
【０００９】このＭＯＳ型半導体装置は、図１に示すよ
うに、アバランシェ耐量を向上させるために、ソース領
域１０としてＮ型拡散領域８とＰ型拡散領域９を交互に
帯状に形成した横型ＮチャネルＭＯＳＦＥＴである。こ
のＭＯＳ型半導体装置の特徴は、ポリシリコンゲート１
１のソース領域１０側の側面を交互に凹凸面にし、凹面
に対向する下部にソース領域１０のＮ型拡散領域８を配
置し、凸面に対向する下部にソース領域１０のＰ型拡散
領域９を配置したことである。なお、ポリシリコンゲー
ト１１の突出部分の長さは、アバランシェ耐量への影響
が無いように短くしている。
うに、アバランシェ耐量を向上させるために、ソース領
域１０としてＮ型拡散領域８とＰ型拡散領域９を交互に
帯状に形成した横型ＮチャネルＭＯＳＦＥＴである。こ
のＭＯＳ型半導体装置の特徴は、ポリシリコンゲート１
１のソース領域１０側の側面を交互に凹凸面にし、凹面
に対向する下部にソース領域１０のＮ型拡散領域８を配
置し、凸面に対向する下部にソース領域１０のＰ型拡散
領域９を配置したことである。なお、ポリシリコンゲー
ト１１の突出部分の長さは、アバランシェ耐量への影響
が無いように短くしている。
【００１０】ポリシリコンゲート１１にＯＮ（オン）信
号が印加されると、図３に示すようにポリシリコンゲー
ト１１の下部のソース−ドレイン間にチャネルａが形成
される。このとき、Ｎ型拡散領域８どうしの間のポリシ
リコンゲート１１の下部にもチャネルｂが形成される。
このため、図２に示すように、ドレインオフセット領域
４からは、直接Ｎ型拡散領域８に流れ込む経路Ｙのよう
な電流以外に、チャネルｂに流れ込みチャネルｂを通っ
てＮ型拡散領域８に流れる経路Ｚのような電流も流れ
る。これはドレイン−ソース間電流の流れる経路を広げ
ることになり、その結果、単位面積あたりのＯＮ抵抗
（チャネル抵抗）を低減することができる。
号が印加されると、図３に示すようにポリシリコンゲー
ト１１の下部のソース−ドレイン間にチャネルａが形成
される。このとき、Ｎ型拡散領域８どうしの間のポリシ
リコンゲート１１の下部にもチャネルｂが形成される。
このため、図２に示すように、ドレインオフセット領域
４からは、直接Ｎ型拡散領域８に流れ込む経路Ｙのよう
な電流以外に、チャネルｂに流れ込みチャネルｂを通っ
てＮ型拡散領域８に流れる経路Ｚのような電流も流れ
る。これはドレイン−ソース間電流の流れる経路を広げ
ることになり、その結果、単位面積あたりのＯＮ抵抗
（チャネル抵抗）を低減することができる。
【００１１】このようにこの実施例によれば、ポリシリ
コンゲート１１のＰ型拡散領域９に面する部分をソース
領域１０方向に突出させることにより、ドレイン−ソー
ス間電流の経路を広げることができ、結果として、アバ
ランシェ耐量レベルを下げることなく単位面積あたりの
ＯＮ抵抗（チャネル抵抗）を低減することができる。な
お、この実施例ではＮチャネルＭＯＳ型半導体装置につ
いて説明したが、ＰチャネルＭＯＳ型半導体装置ついて
も同様のことが言える。
コンゲート１１のＰ型拡散領域９に面する部分をソース
領域１０方向に突出させることにより、ドレイン−ソー
ス間電流の経路を広げることができ、結果として、アバ
ランシェ耐量レベルを下げることなく単位面積あたりの
ＯＮ抵抗（チャネル抵抗）を低減することができる。な
お、この実施例ではＮチャネルＭＯＳ型半導体装置につ
いて説明したが、ＰチャネルＭＯＳ型半導体装置ついて
も同様のことが言える。
【００１２】
【発明の効果】この発明のＭＯＳ型半導体装置は、アバ
ランシェ耐量レベルを向上させるために、ソース領域と
して第１導電型の拡散領域と第２導電型の拡散領域を交
互に帯状に形成している。さらに、ゲートのソース領域
側の側面を交互に凹凸面にし、凹面に対向する下部にソ
ース領域の第１導電型の拡散領域を配置し、凸面に対向
する下部にソース領域の第２導電型の拡散領域を配置し
たことにより、ゲートにＯＮ（オン）信号を印加した時
に、ドレイン−ソース間だけでなく、ゲートの凸部の下
の隣合う第１導電型の拡散領域に挟まれた領域にもチャ
ネルが形成される。そのため、第１導電型のドレイン領
域からの電流は、第１導電型の拡散領域へ直接流れ込む
以外に、隣合う第１導電型の拡散領域に挟まれた領域に
形成されたチャネルを経由して第１導電型の拡散領域へ
流れ込むようにもなる。したがってソース領域付近にお
けるドレイン−ソース間電流の電流経路が広げられ、単
位面積あたりのＯＮ抵抗（チャネル抵抗）を低減するこ
とができる。
ランシェ耐量レベルを向上させるために、ソース領域と
して第１導電型の拡散領域と第２導電型の拡散領域を交
互に帯状に形成している。さらに、ゲートのソース領域
側の側面を交互に凹凸面にし、凹面に対向する下部にソ
ース領域の第１導電型の拡散領域を配置し、凸面に対向
する下部にソース領域の第２導電型の拡散領域を配置し
たことにより、ゲートにＯＮ（オン）信号を印加した時
に、ドレイン−ソース間だけでなく、ゲートの凸部の下
の隣合う第１導電型の拡散領域に挟まれた領域にもチャ
ネルが形成される。そのため、第１導電型のドレイン領
域からの電流は、第１導電型の拡散領域へ直接流れ込む
以外に、隣合う第１導電型の拡散領域に挟まれた領域に
形成されたチャネルを経由して第１導電型の拡散領域へ
流れ込むようにもなる。したがってソース領域付近にお
けるドレイン−ソース間電流の電流経路が広げられ、単
位面積あたりのＯＮ抵抗（チャネル抵抗）を低減するこ
とができる。
【図１】この発明の一実施例のＭＯＳ型半導体装置の斜
断面図。
断面図。
【図２】この発明の一実施例のＭＯＳ型半導体装置の平
面図。
面図。
【図３】図１のＴ−Ｔ’線における断面図。
【図４】従来のＭＯＳ型半導体装置の斜断面図。
【図５】従来のＭＯＳ型半導体装置の平面図。
３ ドレイン領域 ４ ドレインオフセット領域 ６ Ｐ型半導体基板 ８ Ｎ型拡散領域（第１導電型の拡散領域） ９ Ｐ型拡散領域（第２導電型の拡散領域） １０ ソース領域 １１ ポリシリコンゲート ａ，ｂ チャネル
Claims (1)
- 【請求項１】 半導体基板表面に帯状に形成した第１導
電型のドレイン領域と、前記半導体基板表面に第１導電
型の拡散領域と第２導電型の拡散領域を交互に帯状に形
成したソース領域と、前記半導体基板上に絶縁膜を介し
て前記ドレイン領域とソース領域の間に帯状に形成した
ゲートとを備えたＭＯＳ型半導体装置であって、 前記ゲートのソース領域側の側面を交互に凹凸面にし、
前記凹面に対向する下部に前記ソース領域の第１導電型
の拡散領域を配置し、前記凸面に対向する下部に前記ソ
ース領域の第２導電型の拡散領域を配置したことを特徴
とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04136944A JP3098612B2 (ja) | 1992-05-28 | 1992-05-28 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04136944A JP3098612B2 (ja) | 1992-05-28 | 1992-05-28 | Ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335563A JPH05335563A (ja) | 1993-12-17 |
| JP3098612B2 true JP3098612B2 (ja) | 2000-10-16 |
Family
ID=15187180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04136944A Expired - Fee Related JP3098612B2 (ja) | 1992-05-28 | 1992-05-28 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3098612B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5133510B2 (ja) * | 2005-08-24 | 2013-01-30 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
| WO2012120802A1 (ja) * | 2011-03-09 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101865840B1 (ko) | 2011-08-10 | 2018-06-08 | 삼성전자주식회사 | 반도체 소자 |
| US9059001B2 (en) * | 2011-12-16 | 2015-06-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with biased feature |
| JP5920407B2 (ja) | 2013-07-16 | 2016-05-18 | 株式会社デンソー | 半導体装置 |
-
1992
- 1992-05-28 JP JP04136944A patent/JP3098612B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335563A (ja) | 1993-12-17 |
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Legal Events
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