WO2011074124A1 - 半導体装置 - Google Patents

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WO2011074124A1
WO2011074124A1 PCT/JP2009/071186 JP2009071186W WO2011074124A1 WO 2011074124 A1 WO2011074124 A1 WO 2011074124A1 JP 2009071186 W JP2009071186 W JP 2009071186W WO 2011074124 A1 WO2011074124 A1 WO 2011074124A1
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trench
region
semiconductor device
conductivity type
electrode
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PCT/JP2009/071186
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ホンフェイ ルー
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富士電機ホールディングス株式会社
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1022—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the present invention relates to a semiconductor device having a trench gate structure.
  • IGBT Insulated Gate Bipolar Transistor
  • the planar gate IGBT includes a gate electrode on the surface of a semiconductor substrate.
  • the breakdown voltage class of 1700 V or less the use of IGBT having a trench gate structure has become the mainstream.
  • a gate electrode is embedded in a groove (trench) formed on the surface of a semiconductor substrate via an oxide film.
  • the trench gate structure can be a finer cell structure than the planar gate structure. Further, the trench gate structure does not have a JFET region (a portion where current is concentrated in a region sandwiched between adjacent p base regions) peculiar to the planar gate structure. Therefore, the on-voltage can be made lower in the trench gate structure than in the planar gate structure.
  • IE injection enhancement
  • the surface structure having the IE effect includes, for example, an IEGT (Injection Enhanced Gate Transistor) structure in which a part of the inversion layer channel is inactivated and holes are accumulated in the drift region near the channel portion (for example, Patent Document 1). reference.).
  • IEGT injection Enhanced Gate Transistor
  • IGBT having a microcell structure in which a p base layer is partially formed in a silicon mesa portion sandwiched between trench sidewalls (see, for example, Patent Document 2).
  • FIG. 20 is a plan layout diagram of the microcell structure IGBT described in Patent Document 2.
  • the gate insulating film, the interlayer insulating film, the emitter electrode, and the passivation film are omitted.
  • FIG. 21 is a cross-sectional view taken along a cutting line A-A ′ in FIG. A cut line A-A 'crosses the trench and the emitter cell.
  • it means that electrons or holes are majority carriers in layers and regions with n or p, respectively.
  • + and ⁇ attached to n and p mean that the impurity concentration is higher and lower than that of the layer or region not attached thereto.
  • the trench 1 is formed in a stripe shape.
  • the gate electrode 2 is embedded in the trench 1 via the gate insulating film 3.
  • the emitter cells 7 having the p base region 4, the n + emitter region 5 and the p + region 6 are arranged at predetermined intervals W in the mesa portion between the adjacent trenches 1.
  • the emitter cells 7 are alternately arranged with a predetermined distance L between mesa portions on both sides of the same trench 1.
  • an emitter electrode 10 is electrically connected to the n + emitter region 5 and the p + region 6 through a contact region 9 penetrating the interlayer insulating film 8.
  • the emitter electrode 10 and the gate electrode 2 are insulated by the interlayer insulating film 8.
  • a passivation film 11 is provided on the emitter electrode 10.
  • an n buffer layer 13, a p collector layer 14 and a collector electrode 15 are provided on the main surface of the n ⁇ layer 12 opposite to the main surface on the emitter cell 7 side.
  • a region surrounded by a two-dot chain line indicates the active unit cell 16.
  • the dimension of the active unit cell 16 in the longitudinal direction of the trench 1 is W / 2.
  • a so-called carrier storage trench bipolar transistor CSTBT Carrier Stored Trench-gate Bipolar Transistor
  • the CSTBT includes an n layer having a higher impurity concentration than the drift region in the vicinity of the channel.
  • holes are accumulated in the drift region (see, for example, Patent Document 3).
  • a structure in which a part of the trench gate is short-circuited to the emitter is known in order to suppress an electric field in the vicinity of the n layer near the channel.
  • a wide pitch structure is known in which a part of the trench pitch is lengthened to reduce the saturation current (see, for example, Patent Document 4).
  • the channel density of the trench IGBT is lower than the channel density that can be provided on the side surface of the trench in principle or design.
  • the manufacturing process of the trench gate structure is more complicated than the manufacturing process of the planar gate structure. Therefore, when the chip cost is compared between the trench gate IGBT and the planar gate IGBT, the trench gate IGBT becomes higher. Therefore, in order to provide a switching device with higher added value and lower cost, it is necessary to study a device structure that can be manufactured more simply while maintaining the performance of the IGBT.
  • an IGBT structure including a planar gate and a trench gate is known (see, for example, Patent Document 5).
  • FIG. 22 is a cross-sectional view of the IGBT described in Patent Document 5.
  • n + emitter region 5 is formed apart from trench 1 in p base region 4.
  • a structure similar to the device structure shown in FIG. 22 is also disclosed in another patent application (see, for example, Patent Document 6 and Patent Document 7).
  • Equation (1) W Trench is the width of the trench, and D Trench is the depth of the trench.
  • L is the distance between the emitter cells arranged on both sides of the same trench.
  • ⁇ 0 is the dielectric constant of vacuum, and ⁇ r is the relative dielectric constant of the gate insulating film.
  • t ox is the thickness of the gate insulating film.
  • the gate trench structure continuing from the region with the emitter cell is formed also in the region without the emitter cell between the emitter cells, the gate insulating film in the trench is long. Therefore, the mirror capacity is large.
  • the mirror capacitance increases, there is a problem that the drive loss of the element increases.
  • the turn-on and turn-off periods of the element become long. Therefore, there is a problem that the switching loss of the element itself increases.
  • the gate voltage is raised due to the influence of the bus (collector) voltage surge when the IGBT is off, the IGBT may malfunction and shift to the on state.
  • the present invention has been made in view of the above, and an object thereof is to provide a semiconductor device having a trench gate structure with a small mirror capacity.
  • a semiconductor device is provided apart from each other on a first conductive type semiconductor layer and a first main surface of the first conductive type semiconductor layer.
  • a trench deeper than the conductive semiconductor region is formed, a first insulating film provided in the trench, a first electrode embedded in the trench through the first insulating film, and the second conductive type
  • a second insulating film provided on a surface of a semiconductor region sandwiched between the first conductivity type semiconductor regions and an electrical connection between the first electrodes provided on the second insulating film And a second electrode that is provided on the surface of the first conductive semiconductor layer.
  • the semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the second electrode and the conductive region also serve as a wiring for transmitting a gate signal.
  • a semiconductor device is the semiconductor device according to the first aspect, wherein a plurality of trench groups each including a plurality of the trenches are arranged apart from each other, and in each of the trench groups, A plurality of the trenches are arranged side by side in a direction crossing the longitudinal direction of the trenches, and the cells are alternately arranged in adjacent trench groups.
  • the semiconductor device according to a fourth aspect of the present invention is the semiconductor device according to the third aspect, wherein the second electrode and the conductive region also serve as a wiring for transmitting a gate signal.
  • a semiconductor device is the semiconductor device according to the fourth aspect, wherein the third electrode electrically connected to the contact region and the second main surface of the first conductivity type semiconductor layer are provided. And a fourth electrode electrically connected to the second conductivity type semiconductor layer.
  • the semiconductor device according to claim 6 is the semiconductor device according to claim 1, wherein the trenches arranged on both sides of the cell are connected to each other, and the cell is arranged on both sides of the cell. It is provided in a region closed by the trench.
  • the semiconductor device according to a seventh aspect of the present invention is the semiconductor device according to the sixth aspect, wherein the second electrode and the conductive region also serve as a wiring for transmitting a gate signal.
  • the semiconductor device is the semiconductor device according to the sixth aspect, wherein the cells are also arranged in a part of a region between adjacent regions closed by the trench.
  • the second conductivity type semiconductor region provided in the cell between the regions closed by the trench extends longer in the longitudinal direction of the trench than the trench surrounding the region closed by the trench;
  • the surface of the region sandwiched between the first conductivity type semiconductor regions provided in the second conductivity type semiconductor region of the second conductivity type semiconductor region provided in the cell between the regions closed by the trench Further, the second electrode for electrically connecting the first electrodes to each other via the second insulating film is provided.
  • the semiconductor device according to claim 9 is the semiconductor device according to claim 8, wherein the second electrode and the conductive region also serve as a wiring for transmitting a gate signal.
  • a semiconductor device is the semiconductor device according to the eighth aspect, wherein a plurality of trench groups each including a plurality of the trenches are arranged apart from each other.
  • the plurality of trenches are arranged side by side in a direction crossing the longitudinal direction of the trenches, and the cells between the regions closed by the trenches are alternately arranged in adjacent trench groups. It is characterized by that.
  • the semiconductor device according to an eleventh aspect of the present invention is the semiconductor device according to the tenth aspect, wherein the second electrode and the conductive region also serve as a wiring for transmitting a gate signal.
  • a semiconductor device is the semiconductor device according to the eleventh aspect, wherein the third electrode electrically connected to the contact region and the second main surface of the first conductivity type semiconductor layer are provided. And a fourth electrode electrically connected to the second conductivity type semiconductor layer.
  • the trench gate structure is provided only in a region having cells, and is not provided in a region without cells between cells. Therefore, the gate insulating film in the gate trench structure is shorter than the conventional one. In addition, even if there is no trench gate structure in the cell-free region between the cells, the gate signal can be transmitted to the gate electrodes of the cells scattered in the island shape by the second electrode and the conductive region. it can.
  • the semiconductor device according to the present invention is a semiconductor device having a trench gate structure and has an effect that the mirror capacitance is small.
  • FIG. 1 is a plan layout diagram illustrating Example 1 of the semiconductor device according to the embodiment.
  • FIG. 2 is a cross-sectional view illustrating Example 1 of the semiconductor device according to the embodiment.
  • FIG. 3 is a sectional view showing Example 1 of the semiconductor device according to the embodiment.
  • FIG. 4 is a cross-sectional view illustrating Example 1 of the semiconductor device according to the embodiment.
  • FIG. 5 is a chip layout diagram showing Example 1 of the semiconductor device according to the embodiment.
  • FIG. 6 is a characteristic diagram showing a simulation result of the I ce -V ce characteristic of Example 1.
  • FIG. 7 is a characteristic diagram showing a simulation result of the I ce -V ce characteristic of Example 1.
  • FIG. 8 is a circuit diagram showing an evaluation circuit of a semiconductor device.
  • FIG. 9 is a characteristic diagram showing a simulation result of the turn-on process of the first embodiment.
  • FIG. 10 is a plan layout diagram illustrating Example 2 of the semiconductor device according to the embodiment.
  • FIG. 11 is a cross-sectional view illustrating a second example of the semiconductor device according to the embodiment.
  • FIG. 12 is a cross-sectional view illustrating Example 2 of the semiconductor device according to the embodiment.
  • FIG. 13 is a cross-sectional view illustrating a second example of the semiconductor device according to the embodiment.
  • FIG. 14 is a chip layout diagram showing Example 2 of the semiconductor device according to the embodiment.
  • FIG. 15 is a characteristic diagram showing a simulation result of the I ce -V ce characteristic of Example 2.
  • FIG. 16 is a characteristic diagram showing simulation results of the J ce -V ce characteristics of Examples 2 and 3.
  • FIG. 17 is a characteristic diagram showing a simulation result of the turn-on process of the second embodiment.
  • FIG. 18 is a plan layout diagram illustrating Example 3 of the semiconductor device according to the embodiment.
  • FIG. 19 is a cross-sectional view illustrating Example 3 of the semiconductor device according to the embodiment.
  • FIG. 20 is a plan layout view showing a conventional semiconductor device.
  • FIG. 21 is a cross-sectional view showing a conventional semiconductor device.
  • FIG. 22 is a cross-sectional view showing a conventional semiconductor device.
  • FIG. 1 is a plan layout diagram illustrating Example 1 of the semiconductor device according to the embodiment.
  • the gate insulating film, the interlayer insulating film, the emitter electrode, and the passivation film are omitted.
  • 2 is a cross-sectional view taken along the line BB in FIG.
  • the cutting line BB is along the first gate insulating film on the sidewall of the trench.
  • FIG. 3 is a cross-sectional view taken along the line CC in FIG.
  • the cutting line CC is along the second gate electrode and the conductive region.
  • FIG. 4 is a cross-sectional view taken along the line DD in FIG.
  • the cutting line DD crosses the second gate electrode and the emitter cell.
  • a plurality of island-shaped emitter cells (cells) 22 are provided on the first main surface of the n ⁇ layer 21 so as to be separated from each other.
  • the n ⁇ layer 21 (first conductivity type semiconductor layer) may be a part of an n-type semiconductor substrate, for example.
  • the emitter cell 22 is provided with a p base region (second conductivity type semiconductor region) 23 and an n + emitter region (first conductivity type semiconductor region) 24.
  • the p + region 31 may be provided in the p base region 23.
  • the p + region 31 is provided away from the trench 25.
  • a trench 25 is formed on both sides of the emitter cell 22.
  • the n + emitter region 24 is in contact with the side wall of the trench 25 in contact with the emitter cell 22.
  • the plurality of trenches 25 are arranged side by side in a direction crossing the longitudinal direction of the trenches 25.
  • a plurality of trench groups 32 each including a plurality of trenches 25 arranged side by side are provided.
  • the trench groups 32 are spaced apart from each other in the longitudinal direction of the trench 25.
  • the emitter cells 22 are arranged, for example, every other region with respect to a plurality of regions sandwiched between adjacent trenches 25.
  • the region where the emitter cell 22 is not disposed is the n ⁇ layer 21.
  • the emitter cells 22 are arranged alternately. That is, the emitter cells 22 and n In certain Trenches 32 - and repetition period of the layers 21, the emitter cells 22 and n in neighboring trench group 32 of the trench group 32 - the repetition period of the layers 21, half period shift ing.
  • a first gate electrode (first electrode) 26 is embedded in the trench 25 via a first gate insulating film (first insulating film, not shown).
  • a second gate electrode (second insulating film, not shown) is interposed via a second gate electrode (second insulating film).
  • Electrode) 27 is provided.
  • the second gate electrode 27 electrically connects the first gate electrodes 26 in the trenches 25 on both sides of the emitter cell 22.
  • a conductive region 28 is provided on the surface of a region sandwiched between adjacent trenches 25 of n ⁇ layer 21 via a third gate insulating film (third insulating film, not shown in the drawing).
  • the conductive region 28 electrically connects the second gate electrodes 27 to each other.
  • the second gate electrode 27 and the conductive region 28 also serve as a wiring for transmitting a gate signal.
  • the first gate electrode 26, the second gate electrode 27, and the conductive region 28 may be made of doped polysilicon, for example.
  • the first gate insulating film, the second gate insulating film, and the third gate insulating film may be formed of an oxide film, for example.
  • a contact region 29 is in contact with the n + emitter region 24 and the p + region 31.
  • the n + emitter region 24 and the p base region 23 are short-circuited by a contact region 29.
  • the contact region 29 is insulated from the second gate electrode 27 by an interlayer insulating film (not shown).
  • the emitter cell 22 of one trench group 32 and the emitter cell 22 of the other trench group 32 are separated by a distance L in the longitudinal direction of the trench 25.
  • the second gate electrode 27 and conductive region 28 of one trench group 32 and the second gate electrode 27 and conductive region 28 of the other trench group 32 are separated by a distance W / in the longitudinal direction of the trench 25. 2 apart.
  • the center point of the second gate electrode 27 in one trench group 32 and the center point of the adjacent conductive region 28 indicates the active unit cell 33. Accordingly, the dimension of the active unit cell 33 in the longitudinal direction of the trench 25 is W / 2.
  • the values of L and W in Example 1 are the values of L in the micro cell structure IGBT shown in FIG. It does not mean that it is the same as the value of W. That is, the value of L and the value of W in Example 1 may be the same as or different from the values of L and W in the microcell structure IGBT shown in FIG.
  • a breakdown voltage equivalent to that of the micro cell structure IGBT shown in FIG. 20 can be obtained.
  • the trenches 25 sandwiching the emitter cell 22 are connected to each other.
  • the emitter cell 22 may be provided in a region closed by the trench 25 having a planar shape.
  • the first main surface of the semiconductor device (the main surface on the same side as the first main surface of the n ⁇ layer 21) is covered with an interlayer insulating film 34.
  • An emitter electrode (third electrode) 35 is provided on the interlayer insulating film 34.
  • the emitter electrode 35 is electrically connected to a contact region 29 that penetrates the interlayer insulating film 34. That is, the emitter electrode 35 is electrically connected to the n + emitter region 24 and the p + region 31 through the contact region 29.
  • a p collector layer (second conductivity type semiconductor layer) 36 is provided on the second main surface of the semiconductor device. Further, as shown in the figure, between the p collector layer 36 and the n ⁇ layer 21, an n buffer layer or an n field stop layer (collectively referred to as an n buffer layer 37) having a lower resistivity than the n ⁇ layer 21. May be provided. Although the n buffer layer 37 may not be provided, it is assumed here that it is provided.
  • a collector electrode (fourth electrode) 38 is electrically connected to the p collector layer 36.
  • the semiconductor device is covered with a passivation film 39 provided on the uppermost layer of the first main surface.
  • the n + emitter region 24 is formed to be self-aligned with the second gate electrode 27.
  • a second gate insulating film 40 is provided between the second gate electrode 27 and the p base region 23.
  • the p + region 31 is provided adjacent to the n + emitter region 24.
  • the first gate insulating film 41 is provided along the side wall and the bottom surface of the trench 25. In the trench 25, a region inside the first gate insulating film 41 is filled with the first gate electrode 26. A third gate insulating film 42 is provided between the conductive region 28 and the n ⁇ layer 21.
  • the p base region 23 is shallower than the trench 25. Further, when the p base region 23 is formed in the semiconductor substrate by ion implantation and thermal diffusion of p-type impurities such as shelf ions, and then the first gate electrode 26, the second gate electrode 27, and the conductive region 28 are formed. The p base region 23 has a uniform depth.
  • first gate electrode 26, the second gate electrode 27, and the conductive region 28 are formed first, and p is formed on the semiconductor substrate so as to be self-aligned with the first gate electrode 26, the second gate electrode 27, and the conductive region 28.
  • Thermal diffusion may be performed by ion implantation of type impurities.
  • FIG. 5 is a chip layout diagram showing Example 1 of the semiconductor device according to the embodiment.
  • the second gate electrode 27 and the conductive region 28 also serve as the gate signal wiring 51.
  • the gate signal wiring 51 is electrically connected to the gate pad 55 via the gate signal wiring 53 provided inside the termination structure 52 on the outer periphery of the chip and the contact region 54.
  • an emitter pad is provided in a region surrounded by the termination structure 52 so as to cover a region excluding the gate pad 55.
  • the capacity of each part which becomes a mirror capacity newly when compared with the conventional microcell structure IGBT shown in FIG. 20 is as follows.
  • the capacitance C s of the third gate insulating film 42 between the conductive region 28 and the n ⁇ layer 21 is expressed by the following equation (2).
  • W Mesa is the width of the mesa portion between the trenches
  • 2L Gate is the length of the second gate insulating film 40 and the third gate insulating film 42 in the longitudinal direction of the trench 25.
  • the second gate insulating film 40 and the third gate insulating film 42 have the same dimension in the longitudinal direction of the trench 25.
  • the capacitance C bottom of the first gate insulating film 41 at the bottom of the trench between the first gate electrode 26 and the n ⁇ layer 21 is expressed by the following (4). It is expressed by an expression.
  • the capacitance C Trench_end of the first gate insulating film 41 at the trench end between the first gate electrode 26 and the n ⁇ layer 21 is expressed by the following equation (5).
  • the capacitances expressed by the above equations (2) to (5) become new mirror capacitances.
  • the mirror capacitance of the semiconductor device of Example 1 is smaller than the mirror capacitance C ex (see the above formula (1)) of the conventional microcell structure IGBT shown in FIG.
  • the mirror capacitance of the semiconductor device of Example 1 is reduced by the mirror capacitance C reduced expressed by the following equation (6) with respect to the mirror capacitance of the conventional microcell structure IGBT shown in FIG.
  • the value of W when the longitudinal dimension of the trench 25 of the active unit cell 33 is W / 2 is 31.6 ⁇ m.
  • the value of the depth D Trench of the trench 25 is set to 5 ⁇ m.
  • the value of the width W Trench of the trench 25 is 1.4 ⁇ m.
  • the value of L Gate when the length of the trench 25 in the longitudinal direction of the second gate insulating film 40 and the third gate insulating film 42 is 2 L Gate is 1 ⁇ m.
  • the value of the width W Mesa of the mesa portion between the trenches is set to 2.2 ⁇ m.
  • the value of the width W pbase of the p base region 23 is 10 ⁇ m.
  • the depth of the p base region 23 is 2.5 ⁇ m.
  • the value of the thickness t ox of the first gate insulating film 41, the second gate insulating film 40, and the third gate insulating film 42 is set to 0.1 ⁇ m.
  • the mirror capacitance of each part of the semiconductor device of Example 1 is calculated as follows.
  • the value of C s is 4.4 units.
  • the value of C sidewall is 10 units.
  • the value of C bottom is 2.4 units.
  • the value of C Trench_end is 12 units.
  • the value of the capacitance C gc ′ sidewall1 in the region excluding the C sidewall region is 70 units.
  • the value of the capacitance C gc′bottom of the region excluding the C bottom region is 16.8 units.
  • the value of the capacitance C gc ′ sidewall 2 in the region on the p base region 23 side is 40 units.
  • the total mirror capacitance C gc of the semiconductor device of Example 1 obtained by adding these is 155.6 units. Further, when the temperature is 425 K and the value of the collector-emitter voltage V ce is 2.0 V, the value of the on-current I on per active unit cell 33 is 1.782 ⁇ 10 ⁇ 4 A.
  • a conventional microcell structure IGBT shown in FIG. 20 is taken as a conventional example.
  • the distance L between the emitter cells 7 arranged on both sides of the same trench 1 is 8 ⁇ m.
  • the value of W when the longitudinal dimension of the trench 1 of the active unit cell 16 is W / 2 is 39.6 ⁇ m.
  • the depth D Trench value of the trench 1 is set to 5 ⁇ m.
  • the value of the width W Trench of the trench 1 is set to 1.4 ⁇ m.
  • the value of the width W Mesa of the mesa portion between the trenches is set to 2.2 ⁇ m.
  • the value of the width W pbase of the p base region 4 is 8 ⁇ m.
  • the value of the thickness t ox of the gate insulating film 3 is set to 0.1 ⁇ m.
  • the mirror capacitance of each part of the conventional semiconductor device is calculated as follows.
  • the value of C ex is 91.2 units.
  • the value of the capacitance C gc ′ sidewall 1 of the gate insulating film 3 on the trench sidewall between the gate electrode 2 and the n ⁇ layer 12 on the opposite side of the p base region 4 is 70 units.
  • the value of the capacitance C gc′bottom of the gate insulating film 3 at the bottom of the trench between the gate electrode 2 and the n ⁇ layer 12 is 16.8 units.
  • the value of the capacitance C gc ′ sidewall 2 in the region on the p base region 4 side is 35 units.
  • the total mirror capacitance C gc of the conventional semiconductor device obtained by adding these is 213 units.
  • the value of the on-current I on per active unit cell 16 is 1.780 ⁇ 10 ⁇ 4 A.
  • the mirror capacitance of the semiconductor device of the first embodiment is higher than that of the conventional example per active unit cell. 27% decrease.
  • the mirror capacitance of the semiconductor device of the first embodiment is reduced by 27% compared to the conventional example.
  • the mirror capacitance of the semiconductor device of Example 1 is reduced by 22% compared to the conventional example.
  • the active area of the semiconductor device of Example 1 is the same as that of the semiconductor device of the conventional example, so that the number of unit cells in the semiconductor device of Example 1 is This is because it increases in inverse proportion to.
  • the number of unit cells when the operating current density of the element is kept constant is the value of W of the conventional semiconductor device as the number of unit cells when there is no limit on scaling of the current density Multiply (39.6 ⁇ m) and divide by the W value (31.6 ⁇ m) of the semiconductor device of Example 1.
  • FIG. 6 and 7 are characteristic diagrams showing simulation results of the I ce -V ce characteristics of the semiconductor device of Example 1 and the conventional semiconductor device.
  • I ce is the collector-emitter current.
  • the simulation result shown in FIG. 6 is a result in an off state at room temperature.
  • FIG. 6 shows that the semiconductor device of Example 1 has a breakdown voltage equal to or higher than that of the conventional semiconductor device.
  • Simulation results shown in FIG. 7 is a temperature 425K, the gate - the value of the emitter voltage V ge is the result when the 15V. 7 that the semiconductor device of Example 1 has a higher saturation current density than the semiconductor device of the conventional example.
  • the semiconductor device of the first embodiment in order to reduce the saturation current density, the length of the n + emitter region 24 in the longitudinal direction of the trench 25 is shortened, the value of the L Gate is decreased, and Accordingly, the value of Wpbase may be reduced.
  • the simulation results shown in FIGS. 6 and 7 are under the following conditions.
  • the emitter length in the direction parallel to the trench is 2.4 ⁇ m.
  • the concentration of the n ⁇ layers 21 and 12 is 9 ⁇ 10 13 cm ⁇ 3 .
  • the peak concentration at a depth of 0.2 ⁇ m from the collector electrodes 38 and 15 is set to 3 ⁇ 10 17 cm ⁇ 3 .
  • the depth Xj of the pn junction between the p collector layers 36 and 14 and the n buffer layers 37 and 13 is set to 0.8 ⁇ m to 0.9 ⁇ m.
  • the thickness of the n buffer layers 37 and 13 is about 30 ⁇ m.
  • the peak concentration of the n buffer layers 37 and 13 near the depth Xj of the pn junction with the p collector layers 36 and 14 is set to 2.2 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of the semiconductor substrate is 115 ⁇ m.
  • the number of unit cells is 8.42 ⁇ 10 5 so that the value of the on-current I on is 150 A when the value of the gate-emitter voltage V ge is 15 V and the value of V ce is 2.0 V. To do. This corresponds to the case where there is no limitation on the scaling of the current density in the calculation result described above.
  • the mirror capacitance of the semiconductor device 61 can be evaluated by simulating the turn-on process of the semiconductor device 61 in the evaluation circuit in which the load resistor 62 is connected to the collector of the semiconductor device 61.
  • reference numeral 63 is a gate resistance
  • reference numeral 64 is a constant current source
  • reference numeral 65 is a power source.
  • 600 V is applied as the bus voltage V BUS to the collector of the semiconductor device 61
  • the value of the load resistance RL is about 4 ⁇ .
  • the value of the gate resistor R g and 10 [Omega, the value of peak current I pk of the constant current source 64 and 0.5A. Under these conditions, the mirror capacitance can be evaluated by simulating the turn-on process at a temperature of 425 K using the semiconductor device of Example 1 and the semiconductor device of the conventional example as the 120A class.
  • FIG. 9 is a characteristic diagram showing simulation results of the turn-on process of the semiconductor device of Example 1 and the conventional semiconductor device.
  • the stagnation period of the gate-emitter voltage Vge can be obtained.
  • the length of the stagnation period of the gate-emitter voltage Vge depends on the mirror capacitance. As the mirror capacitance increases, the stagnation period of the gate-emitter voltage Vge increases. Therefore, the magnitude of the mirror capacitance can be evaluated by obtaining the stagnation period of the gate-emitter voltage Vge .
  • the start time t1 of the stagnation period of the gate-emitter voltage V ge is 3.00 ⁇ 10 ⁇ 7 sec, and the stagnation of the gate-emitter voltage V ge The end time t2 of the period is 9.00 ⁇ 10 ⁇ 7 sec. Therefore, the stagnation period of the gate-emitter voltage V ge is 6.00 ⁇ 10 ⁇ 7 sec.
  • the start time t1 of the stagnation period of the gate-emitter voltage V ge is 3.00 ⁇ 10 ⁇ 7 sec
  • the end time t2 of the stagnation period of the gate-emitter voltage V ge is 1. 22 ⁇ 10 ⁇ 6 sec. Therefore, the stagnation period of the gate-emitter voltage V ge is 9.20 ⁇ 10 ⁇ 7 sec. From these results, the mirror capacitance of the semiconductor device of Example 1 is reduced by 34.78% compared to the conventional example.
  • the active area of the semiconductor device of the first embodiment is the same as that of the conventional semiconductor device, so that the number of unit cells of the semiconductor device of the first embodiment as described above. Will increase. As the number of unit cells increases, the mirror capacity reduction rate decreases.
  • FIG. 10 is a plan layout diagram illustrating Example 2 of the semiconductor device according to the embodiment.
  • the gate insulating film, the interlayer insulating film, the emitter electrode, and the passivation film are omitted.
  • FIG. 11 is a cross-sectional view taken along line EE in FIG.
  • the cutting line EE is along the first gate insulating film on the sidewall of the trench.
  • 12 is a cross-sectional view taken along a cutting line FF in FIG.
  • the cutting line FF is along the second gate electrode and the conductive region.
  • 13 is a cross-sectional view taken along a cutting line GG in FIG.
  • the cutting line GG crosses the trench, the second gate electrode and the emitter cell.
  • the semiconductor device of the second embodiment is different from the semiconductor device of the first embodiment in the following points.
  • the trenches 25 sandwiching the emitter cell 22 are connected so that, for example, the planar shape forms a loop. Therefore, the first gate electrode 26 appears in the cross section along the first gate insulating film 41 on the sidewall of the trench (see FIG. 11).
  • the emitter cell 22 is provided in a region closed by, for example, a loop-shaped trench 25.
  • the trench 25, the first gate electrode 26, and the first gate insulating film 41 appear in a cross section crossing the trench 25, the second gate electrode 27, and the emitter cell 22, and the p base region 23 is sandwiched between the trenches 25 (see FIG. 13). ).
  • emitter cells 71 are also arranged in a part of the region between adjacent regions closed by the trench 25. In the example shown in FIG. 10, for example, every other emitter cell 71 is arranged in a plurality of regions between adjacent regions closed by the trench 25. In adjacent trench groups 32, the emitter cells 71 are arranged alternately. That is, the emitter cells 71 and n In certain Trenches 32 - and repetition period of the layers 21, emitter cells 71 and n in neighboring trench group 32 of the trench group 32 - the repetition period of the layers 21, half period shift ing.
  • a second gate insulating film 72 is provided on the surface of the region sandwiched between the n + emitter regions 24 of the p base region 23. ing.
  • a second gate electrode 73 is provided on the second gate insulating film 72. Similar to the first embodiment, the second gate electrode 73 electrically connects the first gate electrodes 26 to each other.
  • the p base region 23 extends longer in the longitudinal direction of the trench 25 than the trench 25. Therefore, in the cross section along the second gate electrodes 27 and 73 and the conductive region 28, the emitter cell 71, the second gate insulating film 72, and the second gate electrode 73 disposed between the regions closed by the trench 25 are provided. Appears (see FIG. 12).
  • the cutting line HH in FIG. 10 does not cross the trench 25 but crosses the second gate electrode 73 and the emitter cell 71.
  • the configuration of the cross section along the cutting line HH is the same as the configuration of the cross section shown in FIG. 4 of the first embodiment, but in FIG. 4, the second gate electrode 27 and the second gate insulating film 40 are the second gate electrode, respectively. 73 and the second gate insulating film 72.
  • FIG. 14 is a chip layout diagram showing Example 2 of the semiconductor device according to the embodiment.
  • the second gate electrode 73 also serves as the gate signal wiring 51 together with the second gate electrode 27 and the conductive region 28.
  • Other configurations of the semiconductor device of the second embodiment are the same as those of the first embodiment.
  • the capacity of each part that becomes a mirror capacity newly when compared with the conventional microcell structure IGBT shown in FIG. 20 is as follows.
  • C s , C sidewall, and C bottom are expressed by the formulas (2), (3), and (4), respectively.
  • the capacitance C Trench_end of the first gate insulating film 41 at the trench end between the first gate electrode 26 and the n ⁇ layer 21 is expressed by the following equation (7).
  • the capacitances expressed by the above equations (2) to (4) and (7) become new mirror capacitances. .
  • the mirror capacitance of the semiconductor device of Example 2 is smaller than the mirror capacitance C ex (see the above formula (1)) of the conventional microcell structure IGBT shown in FIG.
  • the mirror capacitance of the semiconductor device of the second embodiment is reduced by the mirror capacitance C reduced expressed by the following equation (8) with respect to the mirror capacitance of the conventional microcell structure IGBT shown in FIG.
  • the value of W is 28 ⁇ m.
  • the value of D Trench is set to 5 ⁇ m.
  • the value of W Trench is set to 1.4 ⁇ m.
  • the value of L Gate is set to 0.8 ⁇ m.
  • the value of W Mesa is set to 2.2 ⁇ m.
  • the value of W pbase is set to 10 ⁇ m.
  • the value of t ox is set to 0.1 ⁇ m.
  • the mirror capacitance of each part of the semiconductor device of Example 2 is calculated as follows.
  • the value of C s is 3.52 units.
  • the value of C sidewall is 8 units.
  • the value of C bottom is 1.92 units.
  • the value of C Trench_end is 72.35 units.
  • the value of C gc'sidewall1 is 55 units.
  • the value of C gc′bottom is 26.4 units.
  • the value of C gc'sidewall2 is 80 units. Accordingly, the total mirror capacitance C gc of the semiconductor device of the second embodiment obtained by adding these is 247.19 units.
  • a conventional microcell structure IGBT shown in FIG. 20 is taken as a conventional example.
  • the value of L is 8 ⁇ m.
  • the value of W is 39.6 ⁇ m.
  • the value of D Trench is set to 5 ⁇ m.
  • the value of W Trench is set to 1.4 ⁇ m.
  • the value of W Mesa is set to 2.2 ⁇ m.
  • the value of W pbase is set to 8 ⁇ m.
  • the value of t ox is set to 0.1 ⁇ m.
  • the mirror capacitance of each part of the conventional semiconductor device is calculated as follows.
  • the value of the C ex becomes 179.2 units.
  • the value of C gc'sidewall1 is 55 units.
  • the value of C gc′bottom is 26.4 units.
  • the value of C gc'sidewall2 is 70 units. Therefore, the value of the total mirror capacitance C gc of the conventional semiconductor device obtained by adding these is 330.6 units.
  • the mirror capacitance of the semiconductor device of Example 2 is reduced by 25% per active unit cell compared to the conventional example.
  • the active area of the semiconductor device of Example 2 is the same as that of the conventional semiconductor device.
  • the reduction rate of the mirror capacitance is obtained by multiplying the reduction rate (25%) when the current density scaling is not limited by the W value (28 ⁇ m) of the semiconductor device of the second embodiment. Divided by the value of W (39.6 ⁇ m). That is, when the operating current density of the element is kept constant, the mirror capacitance of the semiconductor device of Example 2 is reduced by 18% compared to the conventional example.
  • FIG. 15 is a characteristic diagram showing simulation results of the I ce -V ce characteristics of the semiconductor device of Example 2 and the conventional semiconductor device.
  • the simulation results shown in FIG. 15 are results in an off state at room temperature. From FIG. 15, it can be seen that the semiconductor device of Example 2 has a breakdown voltage equivalent to that of the conventional semiconductor device.
  • FIG. 16 is a characteristic diagram showing simulation results of J ce -V ce characteristics of the semiconductor device of Example 2 and the conventional semiconductor device.
  • J ce is the collector-emitter current density.
  • the simulation result shown in FIG. 16 is a result when the temperature is 423 K and the value of the gate-emitter voltage Vge is 15V.
  • FIG. 16 shows that the semiconductor device of Example 2 has a higher saturation current density than the semiconductor device of the conventional example.
  • SCSOA Short Circuit Safe Operating Area
  • the simulation results shown in FIGS. 15 and 16 are under the following conditions.
  • the peak concentration at a depth of 0.2 ⁇ m from the collector electrodes 38 and 15 is set to 3 ⁇ 10 17 cm ⁇ 3 .
  • the depth Xj of the pn junction between the p collector layers 36 and 14 and the n buffer layers 37 and 13 is set to 0.8 ⁇ m to 0.9 ⁇ m.
  • the thickness of the n buffer layers 37 and 13 is about 30 ⁇ m.
  • the peak concentration of the n buffer layers 37 and 13 near the depth Xj of the pn junction with the p collector layers 36 and 14 is set to 2.2 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of the semiconductor substrate is 115 ⁇ m.
  • the concentration of the n ⁇ layer 21 is set to 6.5 ⁇ 10 13 cm ⁇ 3 .
  • the emitter length in the direction parallel to the trench is set to 0.6 ⁇ m.
  • the emitter length in the direction parallel to the trench in the three emitter cells 22 and 71 is 1.8 ⁇ m.
  • the semicircular portion of the loop-shaped trench 25 is approximated by a quadrangle.
  • the concentration of the n ⁇ layer 12 is 9 ⁇ 10 13 cm ⁇ 3 .
  • the emitter length in the direction parallel to the trench is 2.4 ⁇ m.
  • FIG. 17 shows the result of evaluating the mirror capacitance of the semiconductor device of Example 2 and the conventional semiconductor device using the evaluation circuit shown in FIG.
  • FIG. 17 is a characteristic diagram showing simulation results of the turn-on process of the semiconductor device of Example 2 and the conventional semiconductor device.
  • the simulation conditions are that the semiconductor device of Example 2 and the semiconductor device of the conventional example are both 150 A class, the operating temperature is 423 K, and the active area is 1 cm 2 .
  • the start time t1 and end time t2 of the stagnation period of the gate-emitter voltage Vge are obtained in the same manner as in the first embodiment.
  • t1 is 4.84 ⁇ 10 ⁇ 7 sec and t2 is 1.50 ⁇ 10 ⁇ 6 sec. Therefore, the stagnation period of the gate-emitter voltage V ge is 1.016 ⁇ 10 ⁇ 6 sec.
  • t1 is 3.01 ⁇ 10 ⁇ 7 sec and t2 is 1.77 ⁇ 10 ⁇ 6 sec. Therefore, the stagnation period of the gate-emitter voltage V ge is 1.469 ⁇ 10 ⁇ 6 sec.
  • the mirror capacitance of the semiconductor device of Example 2 is reduced by 30.83% compared to the conventional example. Further, the ratio (C gc / C ge ) between the mirror capacitance and the input capacitance C ge of the semiconductor device of Example 2 is about 1 ⁇ 4 of the ratio of the mirror capacitance and the input capacitance C ge of the conventional semiconductor device. Become.
  • FIG. 18 is a plan layout diagram illustrating Example 3 of the semiconductor device according to the embodiment.
  • the gate insulating film, the interlayer insulating film, the emitter electrode, and the passivation film are omitted.
  • FIG. 19 is a cross-sectional view taken along the line II in FIG.
  • the cutting line II is along the first gate insulating film on the trench sidewall not in contact with the n + emitter region 24.
  • the configurations of the cross sections along the cutting line EE, the cutting line FF, the cutting line GG, and the cutting line HH of FIG. 18 are respectively the cutting line EE and the cutting line FF of FIG. F, the configuration of the cross section along the cutting line GG and the cutting line HH is the same.
  • the semiconductor device of the third embodiment is different from the semiconductor device of the second embodiment in the following points.
  • both ends of the n + emitter region 24 are in contact with the trench sidewall (see FIG. 10).
  • the semiconductor device of Example 3 in the emitter cell 22 provided in the region closed by the trench 25, one end of the n + emitter region 24 is separated from the trench sidewall.
  • Other configurations are the same as those of the second embodiment.
  • the channel length of the semiconductor device of the third embodiment is shorter than that of the semiconductor device of the second embodiment, so that the saturation current density is suppressed. be able to.
  • the simulation result of the J ce -V ce characteristic of the semiconductor device of Example 3 is also shown in FIG. The simulation conditions are the same as those in the second embodiment.
  • FIG. 16 shows that the saturation current density of the semiconductor device of Example 3 is suppressed more than that of the semiconductor device of Example 2.
  • the trench gate structure is provided only in a region where the emitter cells 22 and 71 are present, and is not provided in a region between the emitter cells 22 and 71 where the emitter cells 22 and 71 are not present. Therefore, the first gate insulating film 41 in the gate trench structure is shorter than the conventional one. Further, the second gate electrodes 27 and 73 and the conductive region 28 can transmit a gate signal to the first gate electrodes 26 of the emitter cells 22 and 71 scattered in an island shape. In the second and third embodiments, a gate signal can also be transmitted to the second gate electrode 73. Therefore, the mirror capacity can be reduced. By Miller capacitance is reduced, the gate during turn-on and turn-off - stagnation period emitter voltage V ge is shortened.
  • the switching loss is reduced, and the trade-off between the turn-off loss Eoff and the on-voltage Von can be improved. Further, even when the gate voltage is raised due to the influence of the bus (collector) voltage surge in the off state, the amount of increase in the gate voltage is small, so that the probability of malfunctioning and transitioning to the on state is reduced.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made.
  • numerical values such as dimensions, concentrations, and electrical characteristics described in the embodiments are examples, and the present invention is not limited to these values.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the present invention similarly holds when the first conductivity type is p-type and the second conductivity type is n-type. .
  • the semiconductor device according to the present invention is useful for a semiconductor device having a trench gate structure, and is particularly suitable for an IGBT.

Landscapes

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Abstract

　ｎ－層（２１）の主面に、ｐベース領域（２３）およびｎ＋エミッタ領域（２４）を有する複数の島状のエミッタセル（２２）が互いに離れて設けられている。エミッタセル（２２）の両側にｐベース領域（２３）よりも深いトレンチ（２５）が形成されている。トレンチ（２５）内に第１ゲート絶縁膜（４１）を介して第１ゲート電極（２６）が埋め込まれている。ｐベース領域（２３）の、ｎ＋エミッタ領域（２４）に挟まれた領域の表面上に、第２ゲート絶縁膜（４０）を介して、第１ゲート電極（２６）同士を電気的に接続する第２ゲート電極（２７）が設けられている。ｎ－層（２１）の表面上に、第３ゲート絶縁膜（４２）を介して、第２ゲート電極（２７）同士を電気的に接続する導電領域（２８）が設けられている。第２ゲート電極（２７）から絶縁され、かつｎ＋エミッタ領域（２４）とｐベース領域（２３）とを短絡するコンタクト領域（２９）が設けられている。

Description

半導体装置
　本発明は、トレンチゲート構造を備えた半導体装置に関する。
　パワーデバイスは、インバータやコンバータ等の電力変換装置のスイッチング素子として、中心的な役割を果たしている。パワーデバイスの中でも特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）は、ゲート制御性が良くかつ伝導度変調効果による低オン電圧を達成することができる。それゆえ、ＩＧＢＴは、様々な電圧領域で広く使用されている。３３００Ｖ以上の耐圧クラスでは、主にプレーナーゲートＩＧＢＴが用いられている。プレーナーゲートＩＧＢＴは、半導体基板の表面にゲート電極を備えている。一方、１７００Ｖ以下の耐圧クラスでは、トレンチゲート構造のＩＧＢＴの適用が主流となっている。トレンチゲート構造のＩＧＢＴでは、半導体基板の表面に形成された溝（トレンチ）内に酸化膜を介してゲート電極が埋め込まれている。
　トレンチゲート構造は、プレーナーゲート構造よりも微細なセル構造にすることができる。また、トレンチゲート構造には、プレーナーゲート構造に特有のＪＦＥＴ領域（隣接したｐベース領域に挟まれている領域で、電流が集中する部分）がない。それゆえ、トレンチゲート構造では、プレーナーゲート構造よりもオン電圧を低くすることができる。また、ＩＧＢＴがオン状態であるとき、導通損失となるオン電圧降下の大半がドリフト領域での電圧降下である。そのため、キャリア（電子、ホール）をできるだけドリフト領域に閉じ込める、いわゆるＩｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ（ＩＥ）効果を強くすることも、低オン電圧につながる。このＩＥ効果を持つ表面構造には、例えば、反転層チャネルの一部を不活性にし、チャネル部近傍のドリフト領域にホールを溜め込む、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｄ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ）構造がある（例えば、特許文献１参照。）。また、トレンチ側壁に挟まれたシリコンメサ部に、部分的にｐベース層を形成するマイクロセル構造のＩＧＢＴがある（例えば、特許文献２参照。）。
　図２０に、特許文献２に記載のマイクロセル構造ＩＧＢＴの平面レイアウト図を示す。図２０では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図２１に、図２０の切断線Ａ－Ａ’における断面図を示す。切断線Ａ－Ａ’は、トレンチおよびエミッタセルを横切る。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
　図２０および図２１に示すように、トレンチ１は、ストライプ状に形成されている。ゲート電極２は、トレンチ１内にゲート絶縁膜３を介して埋め込まれている。ｐベース領域４、ｎ＋エミッタ領域５およびｐ＋領域６を備えたエミッタセル７は、隣り合うトレンチ１同士の間のメサ部分に所定の間隔Ｗおきに配置されている。エミッタセル７は、同一のトレンチ１に対して、その両側のメサ部分に所定の距離Ｌをあけて交互に配置されている。各エミッタセル７において、ｎ＋エミッタ領域５およびｐ＋領域６には、層間絶縁膜８を貫通するコンタクト領域９を介して、エミッタ電極１０が電気的に接続されている。エミッタ電極１０とゲート電極２とは、層間絶縁膜８により絶縁されている。エミッタ電極１０の上には、パッシベーション膜１１が設けられている。ｎ－層１２の、エミッタセル７側の主面と反対側の主面には、ｎバッファ層１３、ｐコレクタ層１４およびコレクタ電極１５が設けられている。図２０において、二点鎖線で囲む領域は活性部ユニットセル１６を示す。活性部ユニットセル１６の、トレンチ１の長手方向の寸法はＷ／２である。
　また、いわゆるキャリア蓄積トレンチバイポーラトランジスタＣＳＴＢＴ（Ｃａｒｒｉｅｒ　Ｓｔｏｒｅｄ　Ｔｒｅｎｃｈ－ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が知られている。ＣＳＴＢＴは、チャネルの近辺に、ドリフト領域よりも不純物濃度の濃いｎ層を備えている。それによって、ドリフト領域にホールが蓄積される（例えば、特許文献３参照。）。また、そのチャネル近辺のｎ層の近辺における電界を抑制するために、一部のトレンチゲートをエミッタに短絡する構造が知られている。また、短絡耐量を高くするために、一部のトレンチピッチを長くして飽和電流を減らすワイドピッチ構造が知られている（例えば、特許文献４参照。）。このように、トレンチＩＧＢＴのチャネル密度は、原理上または設計上、トレンチ側面に設けることが可能なチャネル密度よりも低くなっている。
　一方、トレンチゲート構造の製造工程は、プレーナーゲート構造の製造工程よりも複雑である。そのため、トレンチゲートＩＧＢＴとプレーナーゲートＩＧＢＴとでチップコストを比較すると、トレンチゲートＩＧＢＴの方が高くなる。従って、さらに高付加価値で低コストなスイッチングデバイスを提供するためには、ＩＧＢＴの性能を維持しながら、より簡素に製造することが可能なデバイス構造を検討する必要がある。その一例として、プレーナーゲートとトレンチゲートとを備えたＩＧＢＴの構造が知られている（例えば、特許文献５参照。）。
　図２２に、特許文献５に記載のＩＧＢＴの断面図を示す。図２２に示すように、ｐベース領域４においてトレンチ１から離れて、ｎ＋エミッタ領域５が形成されている。ｎ＋エミッタ領域５の一部にオーバーラップし、ｎ＋エミッタ領域５とトレンチ１との間のｐベース領域４の表面、並びにトレンチ１の側壁および底面に沿って、ゲート絶縁膜３およびゲート電極２が設けられている。従って、ｐベース領域４のトレンチ側壁部分とプレーナーゲート部の基板表面に沿って、反転層チャネルが形成される。図２２に示すデバイス構造と類似の構造は、別の特許出願においても開示されている（例えば、特許文献６、特許文献７参照。）。
特開平５－２４３５６１号公報 特開２００６－２１０５４７号公報 特開平８－３１６４７９号公報 特開２００３－２２４２７８号公報 米国特許第６３０３４１０号明細書 特開２００７－８８０１０号公報 特開２００７－２８１１４９号公報
　従来のマイクロセル構造ＩＧＢＴにおいて、前記エミッタセル間のゲート絶縁膜の容量Ｃｅｘは、次の（１）式で表される。このＣｅｘはミラー容量となる。ただし、（１）式において、ＷＴｒｅｎｃｈはトレンチの幅であり、ＤＴｒｅｎｃｈはトレンチの深さである。Ｌは、同一のトレンチの両側に配置されたエミッタセル間の距離である。ε０は真空の誘電率であり、εｒはゲート絶縁膜の比誘電率である。ｔｏｘはゲート絶縁膜の厚さである。
Figure JPOXMLDOC01-appb-M000001
　しかしながら、従来のマイクロセル構造ＩＧＢＴでは、エミッタセル間の、エミッタセルのない領域にも、エミッタセルのある領域から続くゲートトレンチ構造が形成されているため、トレンチ内のゲート絶縁膜が長い。そのため、ミラー容量が大きい。ミラー容量が大きくなると、素子の駆動損失が増大するという問題点がある。また、ミラー容量の充放電に時間がかかるため、素子のターンオンおよびターンオフの期間が長くなる。そのため、素子自体のスイッチング損失が増えるという問題点がある。また、ＩＧＢＴがオフ状態であるときに、バス（コレクタ）電圧サージの影響でゲート電圧が持ち上げられると、ＩＧＢＴが誤動作してオン状態に遷移する恐れがある。
　本発明は、上記に鑑みてなされたものであって、ミラー容量の小さいトレンチゲート構造の半導体装置を提供することを目的とする。
　上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型半導体層と、前記第１導電型半導体層の第１主面に互いに離れて設けられた複数の島状のセルと、前記セルに設けられた第２導電型半導体領域と、前記第２導電型半導体領域に設けられた第１導電型半導体領域と、前記セルの両側に前記第２導電型半導体領域よりも深いトレンチが形成され、該トレンチ内に設けられた第１絶縁膜と、前記第１絶縁膜を介して前記トレンチ内に埋め込まれた第１電極と、前記第２導電型半導体領域の、前記第１導電型半導体領域に挟まれた領域の表面上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた、前記第１電極同士を電気的に接続する第２電極と、前記第１導電型半導体層の表面上に設けられた第３絶縁膜と、前記第３絶縁膜上に設けられた、前記第２電極同士を電気的に接続する導電領域と、前記第２電極から絶縁され、かつ前記第２導電型半導体領域とその領域に設けられた前記第１導電型半導体領域とを短絡するコンタクト領域と、を備えることを特徴とする。
　また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。
　また、請求項３の発明にかかる半導体装置は、請求項１に記載の発明において、それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、隣り合うトレンチ群においては、前記セルが互い違いに配置されていることを特徴とする。
　また、請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。
　また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記コンタクト領域に電気的に接続する第３電極と、前記第１導電型半導体層の第２主面に設けられた第２導電型半導体層と、前記第２導電型半導体層に電気的に接続する第４電極と、を備えることを特徴とする。
　また、請求項６の発明にかかる半導体装置は、請求項１に記載の発明において、前記セルの両側に配置された前記トレンチ同士がつながっており、前記セルが、該セルの両側に配置された前記トレンチによって閉じられた領域に設けられていることを特徴とする。
　また、請求項７の発明にかかる半導体装置は、請求項６に記載の発明において、前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。
　また、請求項８の発明にかかる半導体装置は、請求項６に記載の発明において、隣り合う、前記トレンチによって閉じられた領域同士の間の一部の領域にも、前記セルが配置されており、前記トレンチによって閉じられた領域同士の間の前記セルに設けられた第２導電型半導体領域は、前記トレンチによって閉じられた領域を囲む該トレンチよりも該トレンチの長手方向に長く伸びており、前記トレンチによって閉じられた領域同士の間の前記セルに設けられた前記第２導電型半導体領域の、該第２導電型半導体領域に設けられた第１導電型半導体領域に挟まれた領域の表面上にも、前記第２絶縁膜を介して、前記第１電極同士を電気的に接続する前記第２電極が設けられていることを特徴とする。
　また、請求項９の発明にかかる半導体装置は、請求項８に記載の発明において、前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。
　また、請求項１０の発明にかかる半導体装置は、請求項８に記載の発明において、それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、隣り合うトレンチ群においては、前記トレンチによって閉じられた領域同士の間の前記セルが互い違いに配置されていることを特徴とする。
　また、請求項１１の発明にかかる半導体装置は、請求項１０に記載の発明において、前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする。
　また、請求項１２の発明にかかる半導体装置は、請求項１１に記載の発明において、前記コンタクト領域に電気的に接続する第３電極と、前記第１導電型半導体層の第２主面に設けられた第２導電型半導体層と、前記第２導電型半導体層に電気的に接続する第４電極と、を備えることを特徴とする。
　この発明によれば、トレンチゲート構造が、セルのある領域にのみ設けられており、セルとセルとの間の、セルのない領域には設けられていない。従って、ゲートトレンチ構造におけるゲート絶縁膜が従来よりも短い。また、セルとセルとの間の、セルのない領域にトレンチゲート構造がなくても、第２電極と導電領域とによって、島状に点在するセルのゲート電極にゲート信号を伝送することができる。
　本発明にかかる半導体装置は、トレンチゲート構造の半導体装置であってミラー容量が小さいという効果を奏する。
図１は、実施の形態にかかる半導体装置の実施例１を示す平面レイアウト図である。 図２は、実施の形態にかかる半導体装置の実施例１を示す断面図である。 図３は、実施の形態にかかる半導体装置の実施例１を示す断面図である。 図４は、実施の形態にかかる半導体装置の実施例１を示す断面図である。 図５は、実施の形態にかかる半導体装置の実施例１を示すチップレイアウト図である。 図６は、実施例１のＩｃｅ－Ｖｃｅ特性のシミュレーション結果を示す特性図である。 図７は、実施例１のＩｃｅ－Ｖｃｅ特性のシミュレーション結果を示す特性図である。 図８は、半導体装置の評価回路を示す回路図である。 図９は、実施例１のターンオン過程のシミュレーション結果を示す特性図である。 図１０は、実施の形態にかかる半導体装置の実施例２を示す平面レイアウト図である。 図１１は、実施の形態にかかる半導体装置の実施例２を示す断面図である。 図１２は、実施の形態にかかる半導体装置の実施例２を示す断面図である。 図１３は、実施の形態にかかる半導体装置の実施例２を示す断面図である。 図１４は、実施の形態にかかる半導体装置の実施例２を示すチップレイアウト図である。 図１５は、実施例２のＩｃｅ－Ｖｃｅ特性のシミュレーション結果を示す特性図である。 図１６は、実施例２および３のＪｃｅ－Ｖｃｅ特性のシミュレーション結果を示す特性図である。 図１７は、実施例２のターンオン過程のシミュレーション結果を示す特性図である。 図１８は、実施の形態にかかる半導体装置の実施例３を示す平面レイアウト図である。 図１９は、実施の形態にかかる半導体装置の実施例３を示す断面図である。 図２０は、従来の半導体装置を示す平面レイアウト図である。 図２１は、従来の半導体装置を示す断面図である。 図２２は、従来の半導体装置を示す断面図である。
　以下に、本発明にかかる半導体装置の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施例１）
　図１は、実施の形態にかかる半導体装置の実施例１を示す平面レイアウト図である。図１では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図２は、図１の切断線Ｂ－Ｂにおける断面図である。切断線Ｂ－Ｂは、トレンチ側壁の第１ゲート絶縁膜に沿う。図３は、図１の切断線Ｃ－Ｃにおける断面図である。切断線Ｃ－Ｃは、第２ゲート電極および導電領域に沿う。図４は、図１の切断線Ｄ－Ｄにおける断面図である。切断線Ｄ－Ｄは、第２ゲート電極およびエミッタセルを横切る。
　図１に示すように、実施例１の半導体装置では、ｎ－層２１の第１主面に複数の島状のエミッタセル（セル）２２が互いに離れて設けられている。ｎ－層２１（第１導電型半導体層）は、例えばｎ型半導体基板の一部であってもよい。エミッタセル２２には、ｐベース領域（第２導電型半導体領域）２３およびｎ＋エミッタ領域（第１導電型半導体領域）２４が設けられている。また、図示例のように、ｐベース領域２３にｐ＋領域３１が設けられていることもある。ｐ＋領域３１は、トレンチ２５から離れて設けられている。
　エミッタセル２２の両側には、トレンチ２５が形成されている。エミッタセル２２に接するトレンチ２５の側壁には、ｎ＋エミッタ領域２４が接している。複数のトレンチ２５は、トレンチ２５の長手方向と交差する方向に並んで配置されている。このように並んで配置された複数のトレンチ２５からなるトレンチ群３２が複数設けられている。トレンチ群３２同士は、トレンチ２５の長手方向に互いに離れて配置されている。トレンチ群３２において、エミッタセル２２は、隣り合うトレンチ２５によって挟まれる複数の領域に対して例えば一つおきに配置されている。隣り合うトレンチ２５によって挟まれる複数の領域のうち、エミッタセル２２が配置されていない領域は、ｎ－層２１となる。隣り合うトレンチ群３２において、エミッタセル２２は互い違いに配置されている。すなわち、あるトレンチ群３２においてエミッタセル２２およびｎ－層２１の繰り返しの周期と、このトレンチ群３２の隣のトレンチ群３２におけるエミッタセル２２およびｎ－層２１の繰り返しの周期とは、半周期ずれている。
　トレンチ２５内には、第１ゲート絶縁膜（第１絶縁膜、図示省略）を介して第１ゲート電極（第１電極）２６が埋め込まれている。ｐベース領域２３の、ｎ＋エミッタ領域２４に挟まれた領域の表面上には、第２ゲート絶縁膜（第２絶縁膜、図には現れていない）を介して第２ゲート電極（第２電極）２７が設けられている。第２ゲート電極２７は、エミッタセル２２の両側のトレンチ２５内の第１ゲート電極２６同士を電気的に接続している。ｎ－層２１の、隣り合うトレンチ２５によって挟まれる領域の表面上には、第３ゲート絶縁膜（第３絶縁膜、図には現れていない）を介して導電領域２８が設けられている。導電領域２８は、第２ゲート電極２７同士を電気的に接続している。第２ゲート電極２７および導電領域２８は、ゲート信号を伝送する配線を兼ねている。第１ゲート電極２６、第２ゲート電極２７および導電領域２８は、例えばドープトポリシリコンで形成されていてもよい。第１ゲート絶縁膜、第２ゲート絶縁膜および第３ゲート絶縁膜は、例えば酸化膜で形成されていてもよい。
　ｎ＋エミッタ領域２４およびｐ＋領域３１には、コンタクト領域２９が接触している。ｎ＋エミッタ領域２４とｐベース領域２３とは、コンタクト領域２９により短絡されている。コンタクト領域２９は、図示省略した層間絶縁膜により第２ゲート電極２７から絶縁されている。
　隣り合うトレンチ群３２において、一方のトレンチ群３２のエミッタセル２２と他方のトレンチ群３２のエミッタセル２２とは、トレンチ２５の長手方向に距離Ｌだけ離れている。隣り合うトレンチ群３２において、一方のトレンチ群３２の第２ゲート電極２７および導電領域２８と他方のトレンチ群３２の第２ゲート電極２７および導電領域２８とは、トレンチ２５の長手方向に距離Ｗ／２だけ離れている。隣り合うトレンチ群３２において、一方のトレンチ群３２のある第２ゲート電極２７の中心点およびその隣の導電領域２８の中心点と、他方のトレンチ群３２の第２ゲート電極２７の中心点および導電領域２８の中心点と、で囲まれる矩形領域（図１において、二点鎖線で囲む領域）は、活性部ユニットセル３３を示す。従って、活性部ユニットセル３３の、トレンチ２５の長手方向の寸法はＷ／２である。
　なお、図２０に示すマイクロセル構造ＩＧＢＴの説明においてもＬおよびＷを用いているが、実施例１におけるＬの値およびＷの値が、それぞれ図２０に示すマイクロセル構造ＩＧＢＴにおけるＬの値およびＷの値と同じであることを意味しているわけではない。つまり、実施例１におけるＬの値およびＷの値は、それぞれ図２０に示すマイクロセル構造ＩＧＢＴにおけるＬの値およびＷの値と同じであってもよいし、異なっていてもよい。Ｌの値を調整することによって、図２０に示すマイクロセル構造ＩＧＢＴと同等の耐圧を得ることができる。図１に示す平面レイアウトにおいて、エミッタセル２２を挟むトレンチ２５同士がつながっており、例えば平面形状がループ状のトレンチ２５によって閉じられた領域にエミッタセル２２が設けられていてもよい。
　図２～図４に示すように、半導体装置の第１主面（ｎ－層２１の第１主面と同じ側の主面）は、層間絶縁膜３４により覆われている。層間絶縁膜３４の上には、エミッタ電極（第３電極）３５が設けられている。エミッタ電極３５は、層間絶縁膜３４を貫通するコンタクト領域２９に電気的に接続している。つまり、エミッタ電極３５は、コンタクト領域２９を介して、ｎ＋エミッタ領域２４およびｐ＋領域３１に電気的に接続している。
　半導体装置の第２主面には、ｐコレクタ層（第２導電型半導体層）３６が設けられている。また、図示例のように、ｐコレクタ層３６とｎ－層２１との間に、ｎ－層２１よりも抵抗率の低いｎバッファ層またはｎフィールドストップ層（まとめてｎバッファ層３７とする）が設けられていることもある。ｎバッファ層３７が設けられていない場合もあるが、ここでは設けられているとして説明する。ｐコレクタ層３６には、コレクタ電極（第４電極）３８が電気的に接続している。半導体装置は、その第１主面の最上層に設けられたパッシベーション膜３９により覆われている。
　図２および図４に示すように、ｎ＋エミッタ領域２４は、第２ゲート電極２７に対して自己整合するように形成されている。第２ゲート電極２７とｐベース領域２３との間には、第２ゲート絶縁膜４０が設けられている。ｐベース領域２３において、ｐ＋領域３１は、ｎ＋エミッタ領域２４に隣接して設けられている。
　図３に示すように、第１ゲート絶縁膜４１は、トレンチ２５の側壁および底面に沿って設けられている。トレンチ２５において、第１ゲート絶縁膜４１の内側の領域は、第１ゲート電極２６で埋められている。導電領域２８とｎ－層２１との間には、第３ゲート絶縁膜４２が設けられている。ｐベース領域２３はトレンチ２５よりも浅い。また、棚素イオン等のｐ型不純物のイオン注入および熱拡散により半導体基板にｐベース領域２３を形成してから、第１ゲート電極２６、第２ゲート電極２７および導電領域２８を形成する場合には、ｐベース領域２３の深さは均一となる。あるいは、第１ゲート電極２６、第２ゲート電極２７および導電領域２８を先に形成し、第１ゲート電極２６、第２ゲート電極２７および導電領域２８に対して自己整合するように半導体基板にｐ型不純物をイオン注入し、熱拡散を行ってもよい。
　図５は、実施の形態にかかる半導体装置の実施例１を示すチップレイアウト図である。図５に示すように、各トレンチ群３２において、第２ゲート電極２７および導電領域２８がゲート信号配線５１を兼ねている。ゲート信号配線５１は、チップ外周部の終端構造部５２の内側に設けられたゲート信号配線５３と、コンタクト領域５４とを介して、ゲートパッド５５に電気的に接続されている。図示省略したが、終端構造部５２によって囲まれる領域において、ゲートパッド５５を除く領域を覆うように、エミッタパッドが設けられている。
　実施例１の半導体装置において、図２０に示す従来のマイクロセル構造ＩＧＢＴと比べたときに新たにミラー容量となる各部の容量は、以下の通りとなる。導電領域２８とｎ－層２１との間の第３ゲート絶縁膜４２の容量Ｃｓは、次の（２）式で表される。ただし、（２）式において、ＷＭｅｓａはトレンチ間のメサ部分の幅であり、２ＬＧａｔｅは、第２ゲート絶縁膜４０および第３ゲート絶縁膜４２の、トレンチ２５の長手方向の長さである。ここでは、特に限定しないが、第２ゲート絶縁膜４０と第３ゲート絶縁膜４２とで、トレンチ２５の長手方向の寸法が同じであるとしている。
Figure JPOXMLDOC01-appb-M000002
　第２ゲート電極２７および導電領域２８の下側の領域において、第１ゲート電極２６とｐベース領域２３の反対側のｎ－層２１との間のトレンチ側壁における第１ゲート絶縁膜４１の容量Ｃｓｉｄｅｗａｌｌは、次の（３）式で表される。
Figure JPOXMLDOC01-appb-M000003
　第２ゲート電極２７および導電領域２８の下側の領域において、第１ゲート電極２６とｎ－層２１との間のトレンチ底における第１ゲート絶縁膜４１の容量Ｃｂｏｔｔｏｍは、次の（４）式で表される。
Figure JPOXMLDOC01-appb-M000004
　第１ゲート電極２６とｎ－層２１との間のトレンチ端における第１ゲート絶縁膜４１の容量ＣＴｒｅｎｃｈ＿ｅｎｄは、次の（５）式で表される。
Figure JPOXMLDOC01-appb-M000005
　実施例１の半導体装置と図２０に示す従来のマイクロセル構造ＩＧＢＴとを比べると、上記（２）式から（５）式で表される容量は、新たなミラー容量となる。しかし、ユニットセル単位で比較すると、実施例１の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量Ｃｅｘ（前記（１）式参照）よりも小さくなる。実施例１の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量に対して、次の（６）式で表されるミラー容量Ｃｒｅｄｕｃｅｄ分、減少する。
Figure JPOXMLDOC01-appb-M000006
　次に、実施例１の半導体装置によるミラー容量の低減効果について、例を挙げて説明する。実施例１の半導体装置において、活性部ユニットセル３３の、トレンチ２５の長手方向の寸法をＷ／２とするときのＷの値を３１．６μｍとする。トレンチ２５の深さＤＴｒｅｎｃｈの値を５μｍとする。トレンチ２５の幅ＷＴｒｅｎｃｈの値を１．４μｍとする。第２ゲート絶縁膜４０および第３ゲート絶縁膜４２の、トレンチ２５の長手方向の長さを２ＬＧａｔｅとするときのＬＧａｔｅの値を１μｍとする。トレンチ間のメサ部分の幅ＷＭｅｓａの値を２．２μｍとする。ｐベース領域２３の幅Ｗｐｂａｓｅの値を１０μｍとする。ｐベース領域２３の深さを２．５μｍとする。第１ゲート絶縁膜４１、第２ゲート絶縁膜４０および第３ゲート絶縁膜４２の厚さｔｏｘの値を０．１μｍとする。ゲート酸化膜はＳｉＯ２とする。
　この条件のとき、実施例１の半導体装置の各部のミラー容量を計算すると、次のようになる。各容量の大きさの単位をε０×εｒ／ｔｏｘ＝３４５．２μＦとする。前記Ｃｓの値は４．４単位となる。前記Ｃｓｉｄｅｗａｌｌの値は１０単位となる。前記Ｃｂｏｔｔｏｍの値は２．４単位となる。前記ＣＴｒｅｎｃｈ＿ｅｎｄの値は１２単位となる。第１ゲート電極２６とｎ－層２１との間のトレンチ側壁における第１ゲート絶縁膜４１のうち、前記Ｃｓｉｄｅｗａｌｌの領域を除く領域の容量Ｃｇｃ’ｓｉｄｅｗａｌｌ１の値は７０単位となる。第１ゲート電極２６とｎ－層２１との間のトレンチ底における第１ゲート絶縁膜４１のうち、前記Ｃｂｏｔｔｏｍの領域を除く領域の容量Ｃｇｃ’ｂｏｔｔｏｍの値は１６．８単位となる。第１ゲート電極２６とｎ－層２１との間のトレンチ側壁における第１ゲート絶縁膜４１のうち、ｐベース領域２３側の領域の容量Ｃｇｃ’ｓｉｄｅｗａｌｌ２の値は４０単位となる。
　従って、これらを加算した実施例１の半導体装置の全ミラー容量Ｃｇｃの値は１５５．６単位となる。また、温度が４２５Ｋでコレクタ－エミッタ間電圧Ｖｃｅの値が２．０Ｖのときの活性部ユニットセル３３当たりのオン電流Ｉｏｎの値は１．７８２×１０－４Ａである。
　比較として、図２０に示す従来のマイクロセル構造ＩＧＢＴを従来例とする。従来例の半導体装置において、同一のトレンチ１の両側に配置されたエミッタセル７間の距離Ｌを８μｍとする。活性部ユニットセル１６の、トレンチ１の長手方向の寸法をＷ／２とするときのＷの値を３９．６μｍとする。トレンチ１の深さＤＴｒｅｎｃｈの値を５μｍとする。トレンチ１の幅ＷＴｒｅｎｃｈの値を１．４μｍとする。トレンチ間のメサ部分の幅ＷＭｅｓａの値を２．２μｍとする。ｐベース領域４の幅Ｗｐｂａｓｅの値を８μｍとする。ゲート絶縁膜３の厚さｔｏｘの値を０．１μｍとする。
　この条件のとき、従来例の半導体装置の各部のミラー容量を計算すると、次のようになる。前記Ｃｅｘの値は９１．２単位となる。ゲート電極２とｐベース領域４の反対側のｎ－層１２との間のトレンチ側壁におけるゲート絶縁膜３の容量Ｃｇｃ’ｓｉｄｅｗａｌｌ１の値は７０単位となる。ゲート電極２とｎ－層１２との間のトレンチ底におけるゲート絶縁膜３の容量Ｃｇｃ’ｂｏｔｔｏｍの値は１６．８単位となる。ゲート電極２とｎ－層１２との間のトレンチ側壁におけるゲート絶縁膜３のうち、ｐベース領域４側の領域の容量Ｃｇｃ’ｓｉｄｅｗａｌｌ２の値は３５単位となる。
　従って、これらを加算した従来例の半導体装置の全ミラー容量Ｃｇｃの値は２１３単位となる。また、温度が４２５Ｋでコレクタ－エミッタ間電圧Ｖｃｅの値が２．０Ｖのときの活性部ユニットセル１６当たりのオン電流Ｉｏｎの値は１．７８０×１０－４Ａである。
　上述した計算結果に基づいて、実施例１の半導体装置と従来例の半導体装置とで全ミラー容量を比較すると、実施例１の半導体装置のミラー容量は、従来例に対して活性部ユニットセル当たり２７％減少する。電流密度のスケーリングに制限がない場合、実施例１の半導体装置のミラー容量は、従来例に対して２７％減少する。素子の動作電流密度を一定に保つ必要がある場合、実施例１の半導体装置のミラー容量は、従来例に対して２２％減少する。これは、素子の動作電流密度を一定に保つ場合、実施例１の半導体装置の活性面積が従来例の半導体装置と同じになるため、実施例１の半導体装置におけるユニットセルの数が、ユニット長に反比例して多くなるからである。実施例１の半導体装置について、素子の動作電流密度を一定に保つ場合のユニットセルの数は、電流密度のスケーリングに制限がない場合のユニットセルの数に従来例の半導体装置の前記Ｗの値（３９．６μｍ）を掛けて実施例１の半導体装置の前記Ｗの値（３１．６μｍ）で割った値となる。
　図６および図７は、実施例１の半導体装置および従来例の半導体装置のＩｃｅ－Ｖｃｅ特性のシミュレーション結果を示す特性図である。Ｉｃｅは、コレクタ－エミッタ間電流である。図６に示すシミュレーション結果は、室温でのオフ状態における結果である。図６より、実施例１の半導体装置は、従来例の半導体装置と同等以上の耐圧を有することがわかる。図７に示すシミュレーション結果は、温度が４２５Ｋで、ゲート－エミッタ間電圧Ｖｇｅの値が１５Ｖのときの結果である。図７より、実施例１の半導体装置は、従来例の半導体装置よりも飽和電流密度が高いことがわかる。実施例１の半導体装置において、短絡耐量ＳＣＳＯＡ（Ｓｈｏｒｔ　Ｃｉｒｃｕｉｔ　Ｓａｆｅ　Ｏｐｅｒａｔｉｎｇ　Ａｒｅａ）との関係などによって飽和電流密度を制限する必要がある場合、従来例の半導体装置と同等のオン電流密度（例えば、Ｖｃｅ＝２．０Ｖ、Ｖｇｅ＝１５Ｖでの電流密度）を維持できる程度まで飽和電流密度を低減すればよい。実施例１の半導体装置において、飽和電流密度を低減するには、ｎ＋エミッタ領域２４の、トレンチ２５の長手方向の長さを短くしたり、前記ＬＧａｔｅの値を小さくしたり、またそれらに応じて前記Ｗｐｂａｓｅの値を小さくすればよい。
　図６および図７に示すシミュレーション結果は、以下の条件におけるものである。実施例１の半導体装置および従来例の半導体装置のエミッタセル２２，７において、トレンチに平行な方向のエミッタ長さを２．４μｍとする。ｎ－層２１，１２の濃度を９×１０１３ｃｍ－３とする。ｐコレクタ層３６，１４において、コレクタ電極３８，１５から０．２μｍの深さにおけるピーク濃度を３×１０１７ｃｍ－３とする。ｐコレクタ層３６，１４とｎバッファ層３７，１３とのｐｎ接合の深さＸｊを０．８μｍ～０．９μｍとする。ｎバッファ層３７，１３の厚さを約３０μｍとする。ｎバッファ層３７，１３の、ｐコレクタ層３６，１４とのｐｎ接合の深さＸｊ付近におけるピーク濃度を２．２×１０１５ｃｍ－３とする。半導体基板の厚さを１１５μｍとする。ゲート－エミッタ間電圧Ｖｇｅの値が１５Ｖで、Ｖｃｅの値が２．０Ｖのときにオン電流Ｉｏｎの値が１５０Ａとなるように、ユニットセルの数を８．４２×１０５個とする。これは、上述した計算結果における電流密度のスケーリングに制限がない場合に相当する。
　また、図８に示すように、半導体装置６１のコレクタに負荷抵抗６２を接続した評価回路において、半導体装置６１のターンオン過程をシミュレーションすることにより、半導体装置６１のミラー容量を評価することができる。図８において、符号６３はゲート抵抗であり、符号６４は定電流源であり、符号６５は電源である。図８に示す評価回路において、半導体装置６１のコレクタにバス電圧ＶＢＵＳとして６００Ｖを印加し、負荷抵抗ＲＬの値を約４Ωとする。ゲート抵抗Ｒｇの値を１０Ωとし、定電流源６４のピーク電流Ｉｐｋの値を０．５Ａとする。この条件で、実施例１の半導体装置および従来例の半導体装置を１２０Ａクラスとし、４２５Ｋの温度でのターンオン過程をシミュレーションすることにより、ミラー容量を評価することができる。
　図９は、実施例１の半導体装置および従来例の半導体装置のターンオン過程のシミュレーション結果を示す特性図である。図９に示す特性図において、同図に破線の直線で示すように、ゲート－エミッタ間電圧Ｖｇｅの特性曲線を外挿することにより、ゲート－エミッタ間電圧Ｖｇｅの停滞期の開始時刻ｔ１および終了時刻ｔ２を求めることができる。終了時刻ｔ２から開始時刻ｔ１を引くことによって、ゲート－エミッタ間電圧Ｖｇｅの停滞期間を求めることができる。ゲート－エミッタ間電圧Ｖｇｅの停滞期間の長さは、ミラー容量の大きさに依存する。ミラー容量が大きくなると、ゲート－エミッタ間電圧Ｖｇｅの停滞期間が長くなる。従って、ゲート－エミッタ間電圧Ｖｇｅの停滞期間を求めることによって、ミラー容量の大きさを評価することができる。
　図９に示すように、実施例１の半導体装置について、ゲート－エミッタ間電圧Ｖｇｅの停滞期の開始時刻ｔ１は３．００×１０－７ｓｅｃであり、ゲート－エミッタ間電圧Ｖｇｅの停滞期の終了時刻ｔ２は９．００×１０－７ｓｅｃである。従って、ゲート－エミッタ間電圧Ｖｇｅの停滞期間は６．００×１０－７ｓｅｃである。従来例の半導体装置について、ゲート－エミッタ間電圧Ｖｇｅの停滞期の開始時刻ｔ１は３．００×１０－７ｓｅｃであり、ゲート－エミッタ間電圧Ｖｇｅの停滞期の終了時刻ｔ２は１．２２×１０－６ｓｅｃである。従って、ゲート－エミッタ間電圧Ｖｇｅの停滞期間は９．２０×１０－７ｓｅｃである。これらの結果より、実施例１の半導体装置のミラー容量は、従来例に対して３４．７８％減少することになる。
　素子の動作電流密度を一定に保つ必要がある場合、実施例１の半導体装置の活性面積が従来例の半導体装置と同じになるので、上述したように実施例１の半導体装置のユニットセルの数が増える。ユニットセルの数が増える分、ミラー容量の低減率が小さくなる。実施例１の半導体装置の前記Ｗの値（３１．６μｍ）および従来例の半導体装置の前記Ｗの値（３９．６μｍ）を用いると、実施例１の半導体装置のミラー容量は、従来例に対して２７．７５％（＝３４．７８％／（３９．６μｍ／３１．６μｍ））減少する。
（実施例２）
　図１０は、実施の形態にかかる半導体装置の実施例２を示す平面レイアウト図である。図１０では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図１１は、図１０の切断線Ｅ－Ｅにおける断面図である。切断線Ｅ－Ｅは、トレンチ側壁の第１ゲート絶縁膜に沿う。図１２は、図１０の切断線Ｆ－Ｆにおける断面図である。切断線Ｆ－Ｆは、第２ゲート電極および導電領域に沿う。図１３は、図１０の切断線Ｇ－Ｇにおける断面図である。切断線Ｇ－Ｇは、トレンチ、第２ゲート電極およびエミッタセルを横切る。
　図１０～図１４に示すように、実施例２の半導体装置が実施例１の半導体装置と異なるのは、以下の点である。平面レイアウトにおいて、エミッタセル２２を挟むトレンチ２５同士が、例えば平面形状がループ状をなすようにつながっている。従って、トレンチ側壁の第１ゲート絶縁膜４１に沿う断面には、第１ゲート電極２６が現れる（図１１参照）。エミッタセル２２は、例えばループ状のトレンチ２５によって閉じられた領域に設けられている。トレンチ２５、第２ゲート電極２７およびエミッタセル２２を横切る断面には、トレンチ２５、第１ゲート電極２６および第１ゲート絶縁膜４１が現れ、ｐベース領域２３がトレンチ２５によって挟まれる（図１３参照）。
　また、隣り合う、トレンチ２５によって閉じられた領域同士の間の一部の領域にも、エミッタセル７１が配置されている。図１０に示す例では、隣り合う、トレンチ２５によって閉じられた領域同士の間の複数の領域に対して、例えば一つおきにエミッタセル７１が配置されている。隣り合うトレンチ群３２において、エミッタセル７１は互い違いに配置されている。すなわち、あるトレンチ群３２においてエミッタセル７１およびｎ－層２１の繰り返しの周期と、このトレンチ群３２の隣のトレンチ群３２におけるエミッタセル７１およびｎ－層２１の繰り返しの周期とは、半周期ずれている。
　トレンチ２５によって閉じられた領域同士の間に配置されたエミッタセル７１において、ｐベース領域２３の、ｎ＋エミッタ領域２４に挟まれた領域の表面上には、第２ゲート絶縁膜７２が設けられている。第２ゲート絶縁膜７２の上には、第２ゲート電極７３が設けられている。第２ゲート電極７３は、実施例１と同様に、第１ゲート電極２６同士を電気的に接続している。
　トレンチ２５によって閉じられた領域同士の間に配置されたエミッタセル７１において、ｐベース領域２３は、トレンチ２５よりもトレンチ２５の長手方向に長く伸びている。従って、第２ゲート電極２７，７３および導電領域２８に沿う断面には、トレンチ２５によって閉じられた領域同士の間に配置されたエミッタセル７１、第２ゲート絶縁膜７２および第２ゲート電極７３が現れる（図１２参照）。図１０の切断線Ｈ－Ｈは、トレンチ２５を横切らずに、第２ゲート電極７３およびエミッタセル７１を横切る。この切断線Ｈ－Ｈにおける断面の構成は、実施例１の図４に示す断面の構成と同様であるが、図４において第２ゲート電極２７および第２ゲート絶縁膜４０がそれぞれ第２ゲート電極７３および第２ゲート絶縁膜７２となる。
　図１４は、実施の形態にかかる半導体装置の実施例２を示すチップレイアウト図である。図１４に示すように、実施例２では、各トレンチ群３２において、第２ゲート電極７３も、第２ゲート電極２７および導電領域２８とともに、ゲート信号配線５１を兼ねている。実施例２の半導体装置のその他の構成は、実施例１と同様である。
　実施例２の半導体装置において、図２０に示す従来のマイクロセル構造ＩＧＢＴと比べたときに新たにミラー容量となる各部の容量は、以下の通りとなる。Ｃｓ、ＣｓｉｄｅｗａｌｌおよびＣｂｏｔｔｏｍは、それぞれ（２）式、（３）式および（４）式で表される。
　第１ゲート電極２６とｎ－層２１との間のトレンチ端における第１ゲート絶縁膜４１の容量ＣＴｒｅｎｃｈ＿ｅｎｄは、次の（７）式で表される。
Figure JPOXMLDOC01-appb-M000007
　実施例２の半導体装置と図２０に示す従来のマイクロセル構造ＩＧＢＴとを比べると、上記（２）式から（４）式および（７）式で表される容量は、新たなミラー容量となる。しかし、ユニットセル単位で比較すると、実施例２の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量Ｃｅｘ（前記（１）式参照）よりも小さくなる。実施例２の半導体装置のミラー容量は、図２０に示す従来のマイクロセル構造ＩＧＢＴのミラー容量に対して、次の（８）式で表されるミラー容量Ｃｒｅｄｕｃｅｄ分、減少する。
Figure JPOXMLDOC01-appb-M000008
　次に、実施例２の半導体装置によるミラー容量の低減効果について、例を挙げて説明する。実施例２の半導体装置において、前記Ｗの値を２８μｍとする。前記ＤＴｒｅｎｃｈの値を５μｍとする。前記ＷＴｒｅｎｃｈの値を１．４μｍとする。前記ＬＧａｔｅの値を０．８μｍとする。前記ＷＭｅｓａの値を２．２μｍとする。前記Ｗｐｂａｓｅの値を１０μｍとする。前記ｔｏｘの値を０．１μｍとする。
　この条件のとき、実施例２の半導体装置の各部のミラー容量を計算すると、次のようになる。前記Ｃｓの値は３．５２単位となる。前記Ｃｓｉｄｅｗａｌｌの値は８単位となる。前記Ｃｂｏｔｔｏｍの値は１．９２単位となる。前記ＣＴｒｅｎｃｈ＿ｅｎｄの値は７２．３５単位となる。前記Ｃｇｃ’ｓｉｄｅｗａｌｌ１の値は５５単位となる。前記Ｃｇｃ’ｂｏｔｔｏｍの値は２６．４単位となる。前記Ｃｇｃ’ｓｉｄｅｗａｌｌ２の値は８０単位となる。従って、これらを加算した実施例２の半導体装置の全ミラー容量Ｃｇｃの値は２４７．１９単位となる。
　比較として、図２０に示す従来のマイクロセル構造ＩＧＢＴを従来例とする。従来例の半導体装置において、前記Ｌの値を８μｍとする。前記Ｗの値を３９．６μｍとする。前記ＤＴｒｅｎｃｈの値を５μｍとする。前記ＷＴｒｅｎｃｈの値を１．４μｍとする。前記ＷＭｅｓａの値を２．２μｍとする。前記Ｗｐｂａｓｅの値を８μｍとする。前記ｔｏｘの値を０．１μｍとする。
　この条件のとき、従来例の半導体装置の各部のミラー容量を計算すると、次のようになる。前記Ｃｅｘの値は１７９．２単位となる。前記Ｃｇｃ’ｓｉｄｅｗａｌｌ１の値は５５単位となる。Ｃｇｃ’ｂｏｔｔｏｍの値は２６．４単位となる。Ｃｇｃ’ｓｉｄｅｗａｌｌ２の値は７０単位となる。従って、これらを加算した従来例の半導体装置の全ミラー容量Ｃｇｃの値は３３０．６単位となる。
　実施例２の半導体装置と従来例の半導体装置とで全ミラー容量を比較すると、実施例２の半導体装置のミラー容量は、従来例に対して活性部ユニットセル当たり２５％減少する。素子の動作電流密度を一定に保つ場合、実施例２の半導体装置の活性面積が従来例の半導体装置と同じになる。この場合のミラー容量の低減率は、電流密度のスケーリングに制限がない場合の低減率（前記２５％）に実施例２の半導体装置の前記Ｗの値（２８μｍ）を掛けて従来例の半導体装置の前記Ｗの値（３９．６μｍ）で割った値となる。すなわち、素子の動作電流密度を一定に保つ場合、実施例２の半導体装置のミラー容量は、従来例に対して１８％減少する。
　図１５は、実施例２の半導体装置および従来例の半導体装置のＩｃｅ－Ｖｃｅ特性のシミュレーション結果を示す特性図である。図１５に示すシミュレーション結果は、室温でのオフ状態における結果である。図１５より、実施例２の半導体装置は、従来例の半導体装置と同等の耐圧を有することがわかる。
　図１６は、実施例２の半導体装置および従来例の半導体装置のＪｃｅ－Ｖｃｅ特性のシミュレーション結果を示す特性図である。Ｊｃｅは、コレクタ－エミッタ間電流密度である。図１６に示すシミュレーション結果は、温度が４２３Ｋで、ゲート－エミッタ間電圧Ｖｇｅの値が１５Ｖのときの結果である。図１６より、実施例２の半導体装置は、従来例の半導体装置よりも飽和電流密度が高いことがわかる。実施例２の半導体装置において、短絡耐量ＳＣＳＯＡ（Ｓｈｏｒｔ　Ｃｉｒｃｕｉｔ　Ｓａｆｅ　Ｏｐｅｒａｔｉｎｇ　Ａｒｅａ）との関係などによって飽和電流密度を制限する必要がある場合、チャネルの長さを調整したり、トレンチ２５の長手方向の長さを調整したりすればよい。
　図１５および図１６に示すシミュレーション結果は、以下の条件におけるものである。ｐコレクタ層３６，１４において、コレクタ電極３８，１５から０．２μｍの深さにおけるピーク濃度を３×１０１７ｃｍ－３とする。ｐコレクタ層３６，１４とｎバッファ層３７，１３とのｐｎ接合の深さＸｊを０．８μｍ～０．９μｍとする。ｎバッファ層３７，１３の厚さを約３０μｍとする。ｎバッファ層３７，１３の、ｐコレクタ層３６，１４とのｐｎ接合の深さＸｊ付近におけるピーク濃度を２．２×１０１５ｃｍ－３とする。半導体基板の厚さを１１５μｍとする。
　実施例２の半導体装置において、ｎ－層２１の濃度を６．５×１０１３ｃｍ－３とする。実施例２の半導体装置のエミッタセル２２，７１において、トレンチに平行な方向のエミッタ長さを０．６μｍとする。実施例２の半導体装置では、エミッタセル２２，７１が三つ連なっているので、この三つのエミッタセル２２，７１でのトレンチに平行な方向のエミッタ長さは１．８μｍとなる。ループ状のトレンチ２５の半円形状部分を四角形で近似する。従来例の半導体装置において、ｎ－層１２の濃度を９×１０１３ｃｍ－３とする。従来例の半導体装置のエミッタセル７において、トレンチに平行な方向のエミッタ長さを２．４μｍとする。
　また、実施例２の半導体装置および従来例の半導体装置について、実施例１と同様に、図８に示す評価回路を用いてミラー容量を評価した結果を図１７に示す。図１７は、実施例２の半導体装置および従来例の半導体装置のターンオン過程のシミュレーション結果を示す特性図である。シミュレーションの条件は、実施例２の半導体装置および従来例の半導体装置のいずれも、１５０Ａクラスとし、動作温度を４２３Ｋとし、活性面積を１ｃｍ２とする。
　図１７に基づいて、実施例１と同様にしてゲート－エミッタ間電圧Ｖｇｅの停滞期の開始時刻ｔ１および終了時刻ｔ２を求める。実施例２の半導体装置について、ｔ１は４．８４×１０－７ｓｅｃであり、ｔ２は１．５０×１０－６ｓｅｃである。従って、ゲート－エミッタ間電圧Ｖｇｅの停滞期間は１．０１６×１０－６ｓｅｃである。従来例の半導体装置について、ｔ１は３．０１×１０－７ｓｅｃであり、ｔ２は１．７７×１０－６ｓｅｃである。従って、ゲート－エミッタ間電圧Ｖｇｅの停滞期間は１．４６９×１０－６ｓｅｃである。
　これらの結果より、実施例２の半導体装置のミラー容量は、従来例に対して３０．８３％減少する。また、実施例２の半導体装置のミラー容量と入力容量Ｃｇｅとの比（Ｃｇｃ／Ｃｇｅ）は、従来例の半導体装置のミラー容量と入力容量Ｃｇｅとの比の１／４程度になる。
（実施例３）
　図１８は、実施の形態にかかる半導体装置の実施例３を示す平面レイアウト図である。図１８では、ゲート絶縁膜、層間絶縁膜、エミッタ電極およびパッシベーション膜が省略されている。図１９は、図１８の切断線Ｉ－Ｉにおける断面図である。切断線Ｉ－Ｉは、ｎ＋エミッタ領域２４に接していないトレンチ側壁の第１ゲート絶縁膜に沿う。図１８の切断線Ｅ－Ｅ、切断線Ｆ－Ｆ、切断線Ｇ－Ｇおよび切断線Ｈ－Ｈにおける断面の構成は、それぞれ実施例２の図１０の切断線Ｅ－Ｅ、切断線Ｆ－Ｆ、切断線Ｇ－Ｇおよび切断線Ｈ－Ｈにおける断面の構成と同じである。
　図１８および図１９に示すように、実施例３の半導体装置が実施例２の半導体装置と異なるのは、以下の点である。実施例２の半導体装置では、ｎ＋エミッタ領域２４の両端がトレンチ側壁に接している（図１０参照）。それに対して、実施例３の半導体装置では、トレンチ２５によって閉じられた領域に設けられているエミッタセル２２において、ｎ＋エミッタ領域２４の一方の端部がトレンチ側壁から離れていることである。その他の構成は実施例２と同じである。
　ｎ＋エミッタ領域２４の一方の端部がトレンチ側壁から離れていることによって、実施例３の半導体装置のチャネルの長さが実施例２の半導体装置よりも短くなるので、飽和電流密度を抑制することができる。実施例３の半導体装置のＪｃｅ－Ｖｃｅ特性のシミュレーション結果を図１６に併せて示す。シミュレーションの条件は、実施例２と同じである。図１６より、実施例３の半導体装置は、実施例２の半導体装置よりも飽和電流密度が抑制されていることがわかる。
　実施の形態によれば、トレンチゲート構造が、エミッタセル２２，７１のある領域にのみ設けられており、エミッタセル２２，７１間の、エミッタセル２２，７１のない領域には設けられていない。従って、ゲートトレンチ構造における第１ゲート絶縁膜４１が従来よりも短い。また、第２ゲート電極２７，７３および導電領域２８によって、島状に点在するエミッタセル２２，７１の第１ゲート電極２６にゲート信号を伝送することができる。実施例２および実施例３では、第２ゲート電極７３にもゲート信号を伝送することができる。従って、ミラー容量を小さくすることができる。ミラー容量が小さくなることによって、ターンオン時およびターンオフ時のゲート－エミッタ間電圧Ｖｇｅの停滞期間が短くなる。それによって、スイッチング損失が低減されるので、ターンオフ損失Ｅｏｆｆとオン電圧Ｖｏｎとのトレードオフを改善することができる。また、オフ状態のときにバス（コレクタ）電圧サージの影響でゲート電圧が持ち上げられても、ゲート電圧の上昇量が少ないので、誤動作してオン状態に遷移する確率が減る。
　以上において本発明は、上述した各実施例に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度や電気的な特性などの数値は一例であり、本発明はそれらの値に限定されるものではない。また、各実施例では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、トレンチゲート構造を備えた半導体装置に有用であり、特にＩＧＢＴに適している。
　２１　第１導電型半導体層
　２２，７１　セル
　２３　第２導電型半導体領域
　２４　第１導電型半導体領域
　２５　トレンチ
　２６　第１電極
　２７，７３　第２電極
　２８　導電領域
　２９　コンタクト領域
　３２　トレンチ群
　３５　第３電極
　３６　第２導電型半導体層
　３８　第４電極
　４０，７２　第２絶縁膜
　４１　第１絶縁膜
　４２　第３絶縁膜

Claims (12)

  1. 　第１導電型半導体層と、
    　前記第１導電型半導体層の第１主面に互いに離れて設けられた複数の島状のセルと、
    　前記セルに設けられた第２導電型半導体領域と、
    　前記第２導電型半導体領域に設けられた第１導電型半導体領域と、
    　前記セルの両側に前記第２導電型半導体領域よりも深いトレンチが形成され、該トレンチ内に設けられた第１絶縁膜と、
    　前記第１絶縁膜を介して前記トレンチ内に埋め込まれた第１電極と、
    　前記第２導電型半導体領域の、前記第１導電型半導体領域に挟まれた領域の表面上に設けられた第２絶縁膜と、
    　前記第２絶縁膜上に設けられた、前記第１電極同士を電気的に接続する第２電極と、
    　前記第１導電型半導体層の表面上に設けられた第３絶縁膜と、
    　前記第３絶縁膜上に設けられた、前記第２電極同士を電気的に接続する導電領域と、
    　前記第２電極から絶縁され、かつ前記第２導電型半導体領域とその領域に設けられた前記第１導電型半導体領域とを短絡するコンタクト領域と、
    　を備えることを特徴とする半導体装置。
  2. 　前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項１に記載の半導体装置。
  3. 　それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、
    　それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、
    　隣り合うトレンチ群においては、前記セルが互い違いに配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項３に記載の半導体装置。
  5. 　前記コンタクト領域に電気的に接続する第３電極と、
    　前記第１導電型半導体層の第２主面に設けられた第２導電型半導体層と、
    　前記第２導電型半導体層に電気的に接続する第４電極と、
    　を備えることを特徴とする請求項４に記載の半導体装置。
  6. 　前記セルの両側に配置された前記トレンチ同士がつながっており、
    　前記セルが、該セルの両側に配置された前記トレンチによって閉じられた領域に設けられていることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項６に記載の半導体装置。
  8. 　隣り合う、前記トレンチによって閉じられた領域同士の間の一部の領域にも、前記セルが配置されており、
    　前記トレンチによって閉じられた領域同士の間の前記セルに設けられた第２導電型半導体領域は、前記トレンチによって閉じられた領域を囲む該トレンチよりも該トレンチの長手方向に長く伸びており、
    　前記トレンチによって閉じられた領域同士の間の前記セルに設けられた前記第２導電型半導体領域の、該第２導電型半導体領域に設けられた第１導電型半導体領域に挟まれた領域の表面上にも、前記第２絶縁膜を介して、前記第１電極同士を電気的に接続する前記第２電極が設けられていることを特徴とする請求項６に記載の半導体装置。
  9. 　前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項８に記載の半導体装置。
  10. 　それぞれが複数の前記トレンチを含む複数のトレンチ群が互いに離れて配置されており、
    　それぞれの前記トレンチ群においては、前記トレンチの長手方向と交差する方向に複数の前記トレンチが並んで配置されており、
    　隣り合うトレンチ群においては、前記トレンチによって閉じられた領域同士の間の前記セルが互い違いに配置されていることを特徴とする請求項８に記載の半導体装置。
  11. 　前記第２電極および前記導電領域は、ゲート信号を伝送する配線を兼ねることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記コンタクト領域に電気的に接続する第３電極と、
    　前記第１導電型半導体層の第２主面に設けられた第２導電型半導体層と、
    　前記第２導電型半導体層に電気的に接続する第４電極と、
    　を備えることを特徴とする請求項１１に記載の半導体装置。
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