KR101130019B1 - 전력용 반도체 디바이스 - Google Patents

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Abstract

본 발명은 아발란치 브레이크 다운(avalanche breakdown) 발생 영역을 N+ 소스 영역이 아닌 다른 영역(예를 들면, P+ 프레임 영역)으로 유도하여, 기생 바이폴라 트랜지스터의 턴-온 현상을 억제하고, 이에 따라 소자 내량을 향상시킬 수 있는 전력용 반도체 디바이스에 관한 것이다.
이를 위해 본 발명은 제1도전형 반도체 기판에 형성된 제1도전형 에피텍셜층; 상기 에피텍셜층의 둘레를 따라 깊이 방향으로 형성되고, 사각 라인 형태를 하는 제2도전형 메인 프레임; 상기 메인 프레임의 중앙을 따라 깊이 방향으로 형성되고, 상호간 이격된 라인 형태를 하는 제2도전형 서브 프레임; 및 상기 서브 프레임을 중심으로, 상기 서브 프레임과 상기 메인 프레임 사이의 영역에 형성된 다수의 소자 영역으로 이루어진 전력용 반도체 디바이스를 개시한다.

Description

전력용 반도체 디바이스{Power semiconductor device}
본 발명은 전력용 반도체 디바이스에 관한 것이다.
일반적으로 전력용 반도체 디바이스(예를 들면 Power MOSFET 또는 IGBT)는 주로 평면 또는 트렌치 형태로 제조되고 있다. 상기 전력용 반도체 디바이스는 작은 스위칭 손실과 도통 손실을 가지며 충분히 높은 항복 전압(break-down voltage)을 가지며 낮은 드레인-소스간 온저항(Rds(ON))을 갖는 것을 요구하고 있다. 이러한 전력용 반도체 디바이스는 스위칭 모드 파워 서플라이, DC-DC 컨버터, 형광등용 전자식 안정기, 전동기용 인버터 등의 소자들에 사용되어, 상기 소자들의 에너지 효율을 높이고 발열을 줄임으로써, 최종적인 제품의 크기를 줄일 수 있다.
일례로, 평면 형태의 전력용 반도체 디바이스는 드레인 역할을 하는 N+　반도체　기판, 반도체 기판　상에　형성된　N-　에피텍셜층, 에피텍셜층의 표면에　형성된　P-　바디 영역,　에피텍셜층　및 바디 영역 상에　형성된　게이트 전극,　게이트 전극 양단의　바디 영역 표면에　형성된　N+　소스 영역을　포함한다.
이러한, 전력용 반도체 디바이스의 항복 전압 및 온저항 특성을 향상시키기 위해서는 반도체 기판 상에 에피텍셜층을　필수적으로 형성하여야 하기 때문에, 전력용 반도체 디바이스의 내부에 바이폴라 트랜지스터가 기생적으로 형성된다. 일례로, N+ 소스 영역, P- 바디 영역, N- 에피텍셜층이 각각 에미터, 베이스, 콜렉터의 역할을 하여 NPN 기생 바이폴라 트랜지스터가 형성된다.
일단　기생 바이폴라 트랜지스터가 턴온되면, 바이폴라　트랜지스터의　전류　증폭 특성에 의해 전류의　밀도가 자체적으로　증가하고, 밀도가　제일　높은　부분에서　소자가　파괴된다. 이러한 현상을 아발란치 브레이크 다운(avalanche breakdown)이라 한다.
본 발명은 아발란치 브레이크 다운(avalanche breakdown) 발생 영역을 N+ 소스 영역이 아닌 다른 영역(예를 들면, P+ 프레임 영역)으로 유도하여, 기생 바이폴라 트랜지스터의 턴-온 현상을 억제하고, 이에 따라 소자 내량을 향상시킬 수 있는 전력용 반도체 디바이스에 관한 것이다.
본 발명에 따른 전력용 반도체 디바이스는 제1도전형 반도체 기판에 형성된 제1도전형 에피텍셜층; 상기 에피텍셜층의 둘레를 따라 깊이 방향으로 형성되고, 사각 라인 형태를 하는 제2도전형 메인 프레임; 상기 메인 프레임의 중앙을 따라 깊이 방향으로 형성되고, 상호간 이격된 라인 형태를 하는 제2도전형 서브 프레임; 및 상기 서브 프레임을 중심으로, 상기 서브 프레임과 상기 메인 프레임 사이의 영역에 형성된 다수의 소자 영역을 포함한다.
상기 소자 영역은 상기 메인 프레임으로부터 상기 서브 프레임까지 깊이 방향으로 형성된 다수의 제2도전형 영역; 상기 각각의 제2도전형 영역에서 깊이 방향으로 서로 이격되어 형성된 다수의 제1도전형 영역; 상기 에피텍셜층의 표면으로서 서로 이격된 제2도전형 영역에 걸쳐 형성된 게이트 산화막; 상기 게이트 산화막 위에 형성된 게이트 전극; 상기 게이트 전극을 덮는 절연막; 상기 절연막을 통해 노출된 상기 제1,2도전형 영역에 증착된 소스 메탈; 및 상기 반도체 기판의 저면에 증착된 드레인 메탈을 포함한다. 상기 제1도전형 영역은 상기 서브 프레임으로부터 이격되어 형성된다.
상기 서로 이격된 서브 프레임은 상기 에피텍셜층과 스페리컬 정션 구조를 이룬다.
상기 제2도전형 영역은 P- 영역과 P+ 영역의 이중 깊이로 형성될 수 있다. 상기 제2도전형 영역은 P- 영역의 내측에 P++ 영역을 갖는 플랫 바텀 형태일 수 있다.
아발란치 브레이크 다운 현상은 상기 서브 프레임과 상기 에피텍셜층의 정션에서 발생된다. 아발란치 브레이크 다운 현상은 상기 제1도전형 영역이 형성되지 않은 서브 프레임과 에피텍셜층의 정션에서 발생된다.
본 발명에 따른 전력용 반도체 디바이스는 분리된 P+ 프레임을 적용하여, 액티브 셀의 P- 바디 영역의 실린더리컬 정션(cylindrical junction)보다 전계 집중 효과가 큰 스페리컬 정션(spherical junction)을 이용하여 아발란치 브레이크 다운(avalanche breakdown)의 발생 영역을 N+ 소스 영역이 아닌 P+ 프레임으로 유도할 수 있다.
이에 따라 기생 NPN 트랜지스터의 턴-온을 막을 뿐만 아니라, 소자의 파괴 내량을 증가시킬 수 있다.
도 1a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 1b는 부분 확대 평면도이고, 도 1c는 부분 확대 단면도이며, 도 1d는 기생 NPN 트랜지스터의 턴온에 의해 소자가 파괴되는 현상을 도시한 것이다.
도 2a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 2b는 부분 확대 평면도이고, 도 2c는 부분 확대 단면도이다.
도 3a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 3b는 부분 확대 평면도이고, 도 3c는 부분 확대 단면도이다.
도 4a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 4b는 부분 확대 평면도이고, 도 4c는 부분 확대 단면도이다.
도 5는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 다른 개략 평면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 1b는 부분 확대 평면도이고, 도 1c는 부분 확대 단면도이며, 도 1d는 기생 NPN 트랜지스터의 턴-온에 의해 소자가 파괴되는 현상을 도시한 것이다.
전력용 반도체 디바이스(100')는, 도 1a 내지 도 1d에 도시된 바와 같이, 제1도전형 반도체 기판(110), 제1도전형 에피텍셜층(120), 제2도전형 영역(130), 제1도전형 영역(140), 제2도전형 메인 프레임(151), 제2도전형 서브 프레임(152), 게이트 산화막(160), 게이트 전극(170), 절연막(180), 소스 메탈(191) 및 드레인 메탈(192)을 포함한다.
여기서, 상기 제2도전형 메인 프레임(151)은, 도 1a에 도시된 바와 같이, 상기 에피텍셜층(120)의 둘레를 따라 상기 에피텍셜층(120)의 깊이 방향으로 형성되고, 또한 대략 사각 라인 형태로 형성된다. 또한, 상기 제2도전형 메인 프레임(151)은 예를 들면 P+형 불순물에 의해 형성될 수 있다.
더불어, 상기 제2도전형 서브 프레임(152)은 상기 메인 프레임(151)의 대략 중앙을 따라 상기 에피텍셜층(120)의 깊이 방향으로 형성되고, 상기 메인 프레임(151)을 중앙에서 연결하는 대략 라인 형태를 한다.
한편, 소자 영역은 상기 서브 프레임(152)을 중심으로, 상기 서브 프레임(152)과 상기 메인 프레임(151) 사이의 두 영역에 형성된다. 즉, 소자 영역은 서브 프레임(152)을 중심으로 양분되어 형성된다.
상기 소자 영역을 좀더 구체적으로 설명한다.
상기 소자 영역은, 도 1b 내지 도 1d에 도시된 바와 같이, 제1도전형 반도체 기판(110), 제1도전형 에피텍셜층(120), 제2도전형 영역(130), 제1도전형 영역(140), 게이트 산화막(160), 게이트 전극(170), 절연막(180), 소스 메탈(191) 및 드레인 메탈(192)을 포함한다.
상기 제1도전형 반도체 기판(110)은 고농도의 N+형 불순물이 주입된 실리콘 기판(110)일 수 있으며, 두께는 대략 50~400㎛ 정도일 수 있다.
상기 제1도전형 에피텍셜층(120)은 도전 가능한 저농도의 N-형 불순물이 주입된 실리콘층일수 있으며, 두께는 대략 3~150㎛ 정도일 수 있다.
상기 제2도전형 영역(130)은 상기 서브 프레임(152)으로부터 메인 프레임(151)까지 대략 직선 형태로 형성되며, 다수개가 이격되어 형성된다. 이러한 제2도전형 영역(130)은 P+형 및 P-형 불순물이 이중으로 주입되어 형성되며, 깊이는 대략 1~5㎛ 정도일 수 있으나, 이러한 수치로 본 발명을 한정하는 것은 아니다. 여기서, P+형 영역이 P-형 영역에 비해 상대적으로 더 깊게 형성된다. 여기서, 상기 P+ 형역은 상기 서브 프레임(152)과 상기 메인 프레임(151)을 상호간 연결하기 때문에, 도 1a에서 서브 프레임(152)을 중심으로 스트라이프 형태로 도시되어 있다.
상기 제1도전형 영역(140)은 상기 제2도전형 영역(130)을 따라 양측에 각각 형성되어 있다. 더불어, 이러한 제1도전형 영역(140)은 일정 간격 이격되어 상기 제2도전형 영역(130)을 관통하여 서로 연결되기도 함으로써, 평면의 형태가 대략 "H"자 형태를 한다. 더욱이, 상기 제1도전형 영역(140)은 상기 서브 프레임(152)에 연결되어 있기도 하다. 이러한 제1도전형 영역(140)은 N+형 불순물이 주입되어 형성되며 깊이는 대략 1~3㎛ 정도일 수 있으나, 이러한 수치로 본 발명을 한정하는 것은 아니다.
상기 게이트 산화막(160)은 상기 에피텍셜층(120) 위에 형성되어 있으며, 이는 인접한 두 개의 제2도전형 영역(130)에 걸쳐 형성되어 있다. 좀 더 구체적으로 설명하면, 상기 게이트 산화막(160)은 상기 두 개의 제1도전형 영역(140)에 걸쳐 형성되어 있다.
상기 게이트 전극(170)은 상기 게이트 산화막(160) 위에 형성되어 있으며, 이는 통상의 도핑된 폴리실리콘일 수 있다. 그러나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
상기 절연막(180)은 상기 게이트 전극(170) 및 제1도전형 영역(140)의 일부를 덮는다. 이러한 절연막(180)은 통상의 PSG(phosphosilicate glass)나 BPSG(boro-phospho silicate glass) 일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
상기 소스 메탈(191)은 상기 제1도전형 영역(140) 및 제2도전형 영역(130)을 덮는다. 물론, 상기 소스 메탈(191)은 절연막(180)에 의해 게이트 전극(170)과 절연된다. 이러한 소스 메탈(191)은 통상의 알루미늄 및 그 등가물중에서 선택된 어느 하나로 형성될 수 있으며 여기서 그 종류를 한정하는 것은 아니다. 실질적으로, 도 1b를 참조하면, 상기 소스 메탈(191)은 콘택 영역을 통하여 상기 제1도전형 영역(140) 및 제2도전형 영역(130)에 연결된다.
상기 드레인 메탈(192)은 상기 반도체 기판(110)의 하면에 형성되어 있으며, 이는 통상의 니켈/팔라듐/골드 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 여기서 그 종류를 한정하는 것은 아니다.
더욱이, 도면에는 도시되어 있지 않지만 상기 게이트 전극(170)은 게이트 메탈이라고 불리는 소자의 특정 부위에 연결되어 있다.
이러한 상태에서 상기 게이트 메탈(도시되지 않음)에 일정 값 이상의 전압을 인가하고, 또한 소스 메탈(191)과 드레인 메탈(192) 사이에도 전압을 인가하게 되면, 드레인 메탈(192)에서 소스 메탈(191)쪽으로 일정량의 전류가 흐르게 된다. 즉, 게이트 메탈에 인가된 전압으로 인하여 제1도전형 영역(140)의 외측인 제2도전형 영역(130)의 표면에 채널이 형성됨으로써, 소스 메탈(191)로부터의 전자가 제1도전형 영역(140), 제2도전형 영역(130)에 형성된 채널, 에피텍셜층(120)(드리프트 영역) 및 반도체 기판(110)을 통하여 드레인 메탈(192)까지 흐르게 된다.
도 2a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 2b는 부분 확대 평면도이고, 도 2c는 부분 확대 단면도이다.
도 2a 내지 도 2c에 도시된 전력용 반도체 디바이스(200')는 도 1a 내지 도 1d에 도시된 전력용 반도체 디바이스(100')와 거의 동일하다. 다만, 제2도전형 영역(230)이 이중 깊이 형태가 아닌 플랫 바텀(flat bottom) 형태이다. 즉, 전반적으로 P-형 불순물이 주입된 영역의 대략 중앙에 P++형 불순물이 주입된 형태를 한다. 따라서, 도 2a에서 이중 깊이의 P+형 영역이 없기 때문에 도 1a와 달리 스트라이프 형태를 도시하지 않았다. 그러나, 나머지 구조는 도 1a에 도시된 전력용 반도체 디바이스(100')와 동일하다. 여기서, 제2도전형 메인 프레임은 도면 부호 251로, 제2도전형 서브 프레임은 도면 부호 252로 표시하였다.
대체로 1a 내지 도 1d, 그리고 도 2a 내지 도 2c에 도시된 전력용 반도체 디바이스(100',200')에는, 아발란치 브레이크 다운의 발생 위치가 게이트 전극(170)(폴리 실리콘)에 인접한 제2도전형 영역(130,230)의 모서리에서 주로 발생된다. 즉, 아발란치 전류가 제1도전형 영역(140)에 형성되는 저항층(RBE)를 통하여 소스 메탈(191)쪽으로 흐르게 된다. 이때, 저항층(RBE)의 전압이 제1도전형 영역(140)(N+ 소스 영역)과 제2도전형 영역(130,230)(P- 바디 영역)에 쇼트된 다이오드의 턴-온 전압을 초과하게 되면, 결국 다이오드가 활성화되어 NPN 기생 트랜지스터가 턴-온된다. 따라서, 소자 영역이 래치-업(latch-up)되고, 이에 따라 소자가 파괴된다.
도 3a는 싱글 P+ 프레임을 갖는 이중 깊이의 P+ 액티브 셀을 도시한 개략 평면도이고, 도 3b는 부분 확대 평면도이고, 도 3c는 부분 확대 단면도이다. 여기서, 도 1a 내지 도 1d에 도시된 것과 동일한 구성에 대해서는 설명을 생략한다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명에 따른 전력용 반도체 디바이스(100)는 제2도전형 메인 프레임(151)이 제1도전형 에피텍셜층(120)의 둘레를 따라 깊이 방향으로 형성되고, 또한 사각 라인 형태로 형성되어 있다. 더불어, 제2도전형 서브 프레임(152a)은 상기 메인 프레임(151)의 중앙을 따라 깊이 방향으로 형성되고, 또한 상호간 이격된 다수의 라인 형태로 형성되어 있다. 즉, 상기 서브 프레임(152a)은 대략 섬 형태로 형성되어 있으며, 상기 서브 프레임(152a)과 서브 프레임(152a)의 사이에는 제1도전형 에피텍셜층(120)이 형성되어 있다. 물론, 상기 에피텍셜층(120) 및 서브 프레임(152a)에는 산화막(160) 및 게이트 전극(170)이 순차적으로 형성되어 있다. 즉, 도 1a 내지 도 1d에 도시된 반도체 장치(100')에서는 서브 프레임(152)이 하나의 라인 형태로 형성되어 있으나, 본 발명에 따른 전력용 반도체 디바이스(100)에서는 서브 프레임(152a)이 다수의 이격된 라인 형태로 형성되어 있다.
또한, 상기 각각 분리된 서브 프레임(152a)으로부터 메인 프레임(151)까지는 제2도전형 영역(130a)이 형성되어 있다. 여기서, 상기 제2도전형 영역(130a)은 P- 영역과 P+ 영역을 갖는 이중 깊이 형태일 수 있다.
더불어, 상기 제2도전형 영역(130a)에는 상기 서브 프레임(152a)으로부터 연결되지 않고 이격 및 분리되어 제1도전형 영역(140a)이 형성되어 있다. 즉, 도 1a 내지 도 1d에 도시된 반도체 장치(100')에서는 제1도전형 영역(140)이 서브 프레임(152)에 연결된 구조였으나, 여기서는 제2도전형 영역(140a)이 상기 서브 프레임(152a)으로부터 분리 및 이격되어 형성된 구조이다.
이와 같이 하여, 상기 서로 이격 및 분리되어 형성된 제2도전형의 서브 프레임(152a)은, 도 3c에 도시된 바와 같이, 에피텍셜층(120)과 자연스럽게 실린더리컬 정션이 아닌 스페리컬 정션을 이루게 된다. 따라서, 상기 스페리컬 정션 영역에서 전계 집중 현상이 상대적으로 더 잘 일어나게 되고, 이에 따라 아발란치 브레이크 다운 현상이 제1도전형 영역(140a)(N+ 소스)이 아닌 상기 서브 프레임(152a)과 에피텍셜층(120) 사이의 스페리컬 정션 영역에서 잘 일어나게 된다. 이에 따라, 제1도전형 영역(140a) 및 제2도전 영역(130a)에서 형성되는 NPN 기생 트랜지스터의 턴-온을 막을 수 있고, 이에 따라 소자의 파괴 내량을 향상시킬 수 있다.
더욱이, 상기 서브 프레임(152a)에는 제1도전형 영역(140a)(N+ 소스)이 형성되지 않고 분리 및 이격되어 있음으로써, 아발란치 전류가 소스 메탈(191)쪽으로 흐르기 더욱 어려운 구조이고, 따라서 소자의 파괴 내량이 더욱 향상된다.
도 4a는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 개략 평면도이고, 도 4b는 부분 확대 평면도이고, 도 4c는 부분 확대 단면도이다.
여기서, 도 2a 내지 도 2c에 도시된 것과 동일한 구성에 대해서는 설명을 생략한다.
도 4a 내지 도 4c에 도시된 바와 같이, 본 발명에 따른 전력용 반도체 디바이스(200)는 제2도전형 메인 프레임(251)이 제1도전형 에피텍셜층(120)의 둘레를 따라 깊이 방향으로 형성되고, 또한 사각 라인 형태로 형성되어 있다. 더불어, 제2도전형 서브 프레임(252a)은 상기 메인 프레임(251)의 중앙을 따라 깊이 방향으로 형성되고, 또한 상호간 이격된 다수의 라인 형태로 형성되어 있다. 즉, 상기 서브 프레임(252a)은 대략 섬 형태로 형성되어 있으며, 상기 서브 프레임(252a)과 서브 프레임(252a)의 사이에는 제1도전형 에피텍셜층(120)이 형성되어 있다. 물론, 상기 에피텍셜층(120) 및 서브 프레임(252a)에는 산화막(160) 및 게이트 전극(170)이 순차적으로 형성되어 있다. 즉, 도 1a 내지 도 1d에 도시된 반도체 장치(200')에서는 서브 프레임(252)이 하나의 라인 형태로 형성되어 있으나, 본 발명에 따른 전력용 반도체 디바이스(200)에서는 서브 프레임(252a)이 다수의 이격된 라인 형태로 형성되어 있다.
또한, 상기 각각 분리된 서브 프레임(252a)으로부터 메인 프레임(251)까지는 제2도전형 영역(230a)이 형성되어 있다. 여기서, 상기 제2도전형 영역(230a)은 P- 영역과 P++ 영역을 갖는 플랫 바텀 형태일 수 있다.
더불어, 상기 제2도전형 영역(230a)에는 상기 서브 프레임(152a)으로부터 연결되지 않고 이격 및 분리되어 제1도전형 영역(240a)이 형성되어 있다. 즉, 도 2a 내지 도 2c에 도시된 반도체 장치(200')에서는 제1도전형 영역(140)이 서브 프레임(152)에 연결된 구조였으나, 여기서는 제2도전형 영역(240a)이 상기 서브 프레임(252a)으로부터 분리 및 이격되어 형성된 구조이다.
이와 같이 하여, 상기 서로 이격 및 분리되어 형성된 제2도전형의 서브 프레임(252a)은 에피텍셜층(120)과 자연스럽게 실린더리컬 정션이 아닌 스페리컬 정션을 이루게 된다. 따라서, 상기 스페리컬 정션 영역에서 전계 집중 현상이 상대적으로 더 잘 일어나게 되고, 이에 따라 아발란치 브레이크 다운 현상이 제1도전형 영역(240a)(N+ 소스)이 아닌 상기 서브 프레임(252a)과 에피텍셜층(120) 사이의 스페리컬 정션 영역에서 잘 일어나게 된다. 이에 따라, 제1도전형 영역(240a) 및 제2도전 영역(230a)에서 형성되는 NPN 기생 트랜지스터의 턴-온을 막을 수 있고, 이에 따라 소자의 파괴 내량을 향상시킬 수 있다.
더욱이, 상기 서브 프레임(252a)에는 제1도전형 영역(240a)(N+ 소스)이 형성되지 않고 분리 및 이격되어 있음으로써, 아발란치 전류가 소스 메탈(191)쪽으로 흐르기 더욱 어려운 구조이고, 따라서 소자의 파괴 내량이 더욱 향상된다.
도 5는 싱글 P+ 프레임을 갖는 플랫 바텀 P- 웰 액티브 셀을 도시한 다른 개략 평면도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 전력용 반도체 디바이스(300)는 제2도전형 메인 프레임(351)이 제1도전형 에피텍셜층(120)의 둘레를 따라 깊이 방향으로 형성되고, 또한 사각 라인 형태로 형성되어 있다. 더불어, 상기 제2도전형 메인 프레임(351)의 내측에는 대략 동일 거리 이격되고 상호간 수평을 이루는 2개의 제2도전형 서브 프레임(352a, 352b)이 형성되어 있다. 여기서, 제2도전형 메인 프레임(351)과 제2도전형 서브 프레임(352a) 사이의 거리 L1, 제2도전형 서브 프레임(352a,352b) 사이의 거리 L2, 그리고 제2도전형 서브 프레임(352b)과 제2도전형 메인 프레임(351) 사이의 거리 L3는 모두 동일하다. 더불어, 도면에서는 두개의 제2도전형 서브 프레임(352a, 352b)이 도시되어 있으나, 이러한 갯수로 본 발명이 한정되는 것은 아니다. 물론, 상기 제2도전형의 서브 프레임(352a,352b)은 각각 분리 및 이격되어 형성되어 있으며, 따라서 에피텍셜층(120)과 실린더리컬 정션이 아닌 스페리컬 정션들을 이루게 된다. 따라서, 상기 스페리컬 정션 영역에서 전계 집중 현상이 상대적으로 더 잘 일어나게 되고, 이에 따라 아발란치 브레이크 다운 현상이 제1도전형 영역(240a)(N+ 소스)이 아닌 상기 서브 프레임(352a,352b)과 에피텍셜층(120) 사이의 스페리컬 정션 영역에서 잘 일어나게 된다.
이상에서 설명한 것은 본 발명에 따른 전력용 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200,300; 전력용 반도체 디바이스
110; 제1도전형 반도체 기판 120; 제1도전형 에피텍셜층
130; 제2도전형 영역 140; 제1도전형 영역
151; 제2도전형 메인 프레임 152; 제2도전형 서브 프레임
160; 게이트 산화막 170; 게이트 전극
180; 절연막 191; 소스 메탈
192; 드레인 메탈

Claims (8)

  1. 제1도전형 반도체 기판에 형성된 제1도전형 에피텍셜층;
    상기 에피텍셜층의 둘레를 따라 깊이 방향으로 형성되고, 사각 라인 형태를 하는 제2도전형 메인 프레임;
    상기 메인 프레임의 중앙을 따라 깊이 방향으로 형성되고, 상호간 이격된 적어도 한 라인 형태를 하는 제2도전형 서브 프레임; 및
    상기 서브 프레임을 중심으로, 상기 서브 프레임과 상기 메인 프레임 사이의 영역에 형성된 다수의 소자 영역을 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 소자 영역은
    상기 메인 프레임으로부터 상기 서브 프레임까지 깊이 방향으로 형성된 다수의 제2도전형 영역;
    상기 각각의 제2도전형 영역에서 깊이 방향으로 서로 이격되어 형성된 다수의 제1도전형 영역;
    상기 에피텍셜층의 표면으로서 서로 이격된 제2도전형 영역에 걸쳐 형성된 게이트 산화막;
    상기 게이트 산화막 위에 형성된 게이트 전극;
    상기 게이트 전극을 덮는 절연막;
    상기 절연막을 통해 노출된 상기 제1,2도전형 영역에 증착된 소스 메탈; 및
    상기 반도체 기판의 저면에 증착된 드레인 메탈을 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제1도전형 영역은 상기 서브 프레임으로부터 이격되어 형성된 것을 특징으로 하는 전력용 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 서로 이격된 서브 프레임은 상기 에피텍셜층과 스페리컬 정션 구조를 이루는 것을 특징으로 하는 전력용 반도체 디바이스.
  5. 제 2 항에 있어서,
    상기 제2도전형 영역은 P- 영역과 P+ 영역의 이중 깊이로 형성된 것을 특징으로 하는 전력용 반도체 디바이스.
  6. 제 2 항에 있어서,
    상기 제2도전형 영역은 P- 영역의 내측에 P++ 영역을 갖는 플랫 바텀 형태인 것을 특징으로 하는 전력용 반도체 디바이스.
  7. 제 1 항에 있어서,
    아발란치 브레이크 다운 현상은 상기 서브 프레임과 상기 에피텍셜층의 정션에서 발생됨을 특징으로 하는 전력용 반도체 디바이스.
  8. 제 3 항에 있어서,
    아발란치 브레이크 다운 현상은 상기 제1도전형 영역이 형성되지 않은 서브 프레임과 에피텍셜층의 정션에서 발생됨을 특징으로 하는 전력용 반도체 디바이스.
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US5136349A (en) 1989-08-30 1992-08-04 Siliconix Incorporated Closed cell transistor with built-in voltage clamp

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