JPH07297401A - 拡張ドレインｒｅｓｕｒｆ横型ｄｍｏｓ素子並びに製造方法 - Google Patents
拡張ドレインｒｅｓｕｒｆ横型ｄｍｏｓ素子並びに製造方法Info
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Abstract
(57)【要約】
【目的】高電圧ＭＯＳトランジスタ素子の導通時抵抗値
を改善することを目的とする。 【構成】ＭＯＳトランジスタ素子のゲートフィールド酸
化物を切りつめ、ドレイン領域を可能な限りチャンネル
領域に近づけて生成できるようにし、ドレインとソース
との間の距離を短くして導通時抵抗値を減少させる。
を改善することを目的とする。 【構成】ＭＯＳトランジスタ素子のゲートフィールド酸
化物を切りつめ、ドレイン領域を可能な限りチャンネル
領域に近づけて生成できるようにし、ドレインとソース
との間の距離を短くして導通時抵抗値を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の分野で
あり、主として高電圧ＣＭＯＳ素子並びに製造方法に関
する。
あり、主として高電圧ＣＭＯＳ素子並びに製造方法に関
する。
【０００２】
【従来の技術】制御並びにドライバ機能と組み合わされ
た集積回路は、しばしばスマートパワー素子と称され
る。スマートパワー素子は高い知的機能と低い電力消費
とを結びつける。これらは典型的にパワー金属酸化半導
体、ＭＯＳ、電解効果トランジスタ、ＦＥＴ、とをそれ
らの出力段の中に有し、典型的には５ボルトまたはそれ
未満のロジック電圧である、通常の相補金属酸化半導
体、ＣＭＯＳ、とは反対に１５−１８ボルトのような高
電圧で動作するように設計されており、また単独のチッ
プ上にドライバ機能と制御機能とが具備されるように、
同一の集積回路上に論理素子が組み込まれている。スマ
ートパワー素子に関しては、液晶表示器、ＬＣＤ、表示
装置、電子／機械素子、自動車用電子機器、投影式テレ
ビジョン、および高解像度、ＨＤＴＶ、の様な多くのア
プリケーションが存在している。
た集積回路は、しばしばスマートパワー素子と称され
る。スマートパワー素子は高い知的機能と低い電力消費
とを結びつける。これらは典型的にパワー金属酸化半導
体、ＭＯＳ、電解効果トランジスタ、ＦＥＴ、とをそれ
らの出力段の中に有し、典型的には５ボルトまたはそれ
未満のロジック電圧である、通常の相補金属酸化半導
体、ＣＭＯＳ、とは反対に１５−１８ボルトのような高
電圧で動作するように設計されており、また単独のチッ
プ上にドライバ機能と制御機能とが具備されるように、
同一の集積回路上に論理素子が組み込まれている。スマ
ートパワー素子に関しては、液晶表示器、ＬＣＤ、表示
装置、電子／機械素子、自動車用電子機器、投影式テレ
ビジョン、および高解像度、ＨＤＴＶ、の様な多くのア
プリケーションが存在している。
【０００３】高電圧、ＨＶ、ＭＯＳ素子を製造するため
の技術は論文名称”高電圧薄層素子（ＲＥＳＵＲＦ素
子）”ＩＥＤＭ会報、１９７９年、頁２３８−２４１に
記述されている。この技術は素子のドレインとチャンネ
ル領域との間に、浅い軽くドープされた領域を使用す
る。この浅い軽くドープされた領域はドリフト領域と称
されるが、それは少量の電流キャリア（電子または”ホ
ール”であるキャリア）のためであり、これらは不純物
のドーピングが低レベルであるために利用可能であっ
て、この素子は縮退表面電界、ＲＥＳＵＲＦ、素子とし
て知られている。
の技術は論文名称”高電圧薄層素子（ＲＥＳＵＲＦ素
子）”ＩＥＤＭ会報、１９７９年、頁２３８−２４１に
記述されている。この技術は素子のドレインとチャンネ
ル領域との間に、浅い軽くドープされた領域を使用す
る。この浅い軽くドープされた領域はドリフト領域と称
されるが、それは少量の電流キャリア（電子または”ホ
ール”であるキャリア）のためであり、これらは不純物
のドーピングが低レベルであるために利用可能であっ
て、この素子は縮退表面電界、ＲＥＳＵＲＦ、素子とし
て知られている。
【０００４】ＲＥＳＵＲＦ技術は高電圧Ｎチャンネル横
型工重拡散ＭＯＳ、高電圧ＮＭＯＳ、素子並びに、高電
圧Ｐチャンネル横型二重拡散ＭＯＳ、高電圧ＰＭＯＳ、
素子を製造する際に使用されている。しかしながらこの
様なＲＥＳＵＲＦ高電圧素子を含む、スマートパワー素
子の設計並びに製造には問題が存在する。典型的には高
電圧ＰＭＯＳ素子のドレイン、ソース間の導通時抵抗値
は比較的高い。例えば文献名称”コプレーナＣＭＯＳパ
ワースイッチ”ＩＥＥＥジャーナル．固体回路、巻ＳＣ
−１６、頁２１２−２２６、１９８１年６月に記述され
ている高電圧ＰＭＯＳ素子は、軽くドープされたピンチ
抵抗値をドリフト領域として使用している。同様に、高
電圧ＮＭＯＳ素子のドレイン、ソース間導通時抵抗値は
半導体ドリフト領域の長さに依存する。
型工重拡散ＭＯＳ、高電圧ＮＭＯＳ、素子並びに、高電
圧Ｐチャンネル横型二重拡散ＭＯＳ、高電圧ＰＭＯＳ、
素子を製造する際に使用されている。しかしながらこの
様なＲＥＳＵＲＦ高電圧素子を含む、スマートパワー素
子の設計並びに製造には問題が存在する。典型的には高
電圧ＰＭＯＳ素子のドレイン、ソース間の導通時抵抗値
は比較的高い。例えば文献名称”コプレーナＣＭＯＳパ
ワースイッチ”ＩＥＥＥジャーナル．固体回路、巻ＳＣ
−１６、頁２１２−２２６、１９８１年６月に記述され
ている高電圧ＰＭＯＳ素子は、軽くドープされたピンチ
抵抗値をドリフト領域として使用している。同様に、高
電圧ＮＭＯＳ素子のドレイン、ソース間導通時抵抗値は
半導体ドリフト領域の長さに依存する。
【０００５】図１は従来からの方法で製造された高電圧
ＮＭＯＳ素子６と高電圧ＰＭＯＳ素子７とを含む集積回
路の断面図を図示する。ＮＭＯＳ素子６はドリフト領域
２１をドレイン２２とチャンネル領域２９との間に有す
る。ゲートフィールド酸化物２３がドレイン２２に隣接
したドリフト領域２１の基板部を覆っている。素子６が
導通になると、電流はドレイン２２からチャンネル領域
２９にドリフト領域２１を通って流れ、ドリフト領域２
１内に軽くドープされたｎ型物質のバルク抵抗値が原因
の抵抗値に直面する。このバルク抵抗値の値はドリフト
領域２１の長さｄ４に比例する。長さｄ４はフィールド
酸化物２３の長さｄ３に依存するが、それはドリフト領
域２１がチャンネル領域２９と接触する部分であるフィ
ールド酸化物２３の縁まで貫通していなければならない
ためである。ドリフト領域２１のこのバルク抵抗値は素
子６のドレイン、ソース間導通時全抵抗値、Ｒ
ｄｓ（ｏｎ）、のかなりの割合となる。
ＮＭＯＳ素子６と高電圧ＰＭＯＳ素子７とを含む集積回
路の断面図を図示する。ＮＭＯＳ素子６はドリフト領域
２１をドレイン２２とチャンネル領域２９との間に有す
る。ゲートフィールド酸化物２３がドレイン２２に隣接
したドリフト領域２１の基板部を覆っている。素子６が
導通になると、電流はドレイン２２からチャンネル領域
２９にドリフト領域２１を通って流れ、ドリフト領域２
１内に軽くドープされたｎ型物質のバルク抵抗値が原因
の抵抗値に直面する。このバルク抵抗値の値はドリフト
領域２１の長さｄ４に比例する。長さｄ４はフィールド
酸化物２３の長さｄ３に依存するが、それはドリフト領
域２１がチャンネル領域２９と接触する部分であるフィ
ールド酸化物２３の縁まで貫通していなければならない
ためである。ドリフト領域２１のこのバルク抵抗値は素
子６のドレイン、ソース間導通時全抵抗値、Ｒ
ｄｓ（ｏｎ）、のかなりの割合となる。
【０００６】さらに図１を参照すると、ＰＭＯＳ素子７
も同様にドリフト領域４１をドレイン４２とチャンネル
領域４９との間に有する。ゲートフィールド酸化物４３
がドレイン４２に隣接したドリフト領域４１の基板部を
覆っている。素子７が導通になると、電流はドレイン４
２からチャンネル領域４９にドリフト領域４１を通って
流れ、ドリフト領域４１内に軽くドープされたｐ型物質
のバルク抵抗値が原因の抵抗値に直面する。このバルク
抵抗値の値はドリフト領域４１の長さｄ２に比例する。
長さｄ２はフィールド酸化物４３の長さｄ１に依存する
が、それはドリフト領域４１がチャンネル領域４９と接
触する部分であるフィールド酸化物４３の縁まで貫通し
ていなければならないためである。ドリフト領域４１の
このバルク抵抗値は素子７のドレイン、ソース間導通時
全抵抗値、Ｒｄｓ（ｏｎ）、のかなりの割合となる。
も同様にドリフト領域４１をドレイン４２とチャンネル
領域４９との間に有する。ゲートフィールド酸化物４３
がドレイン４２に隣接したドリフト領域４１の基板部を
覆っている。素子７が導通になると、電流はドレイン４
２からチャンネル領域４９にドリフト領域４１を通って
流れ、ドリフト領域４１内に軽くドープされたｐ型物質
のバルク抵抗値が原因の抵抗値に直面する。このバルク
抵抗値の値はドリフト領域４１の長さｄ２に比例する。
長さｄ２はフィールド酸化物４３の長さｄ１に依存する
が、それはドリフト領域４１がチャンネル領域４９と接
触する部分であるフィールド酸化物４３の縁まで貫通し
ていなければならないためである。ドリフト領域４１の
このバルク抵抗値は素子７のドレイン、ソース間導通時
全抵抗値、Ｒｄｓ（ｏｎ）、のかなりの割合となる。
【０００７】従って、本発明の目的は、低い導通時抵抗
値を有する高電圧ＰＭＯＳ並びにＮＭＯＳ素子を含むス
マートパワー素子を製造するための簡単な方法を提供す
ることである。
値を有する高電圧ＰＭＯＳ並びにＮＭＯＳ素子を含むス
マートパワー素子を製造するための簡単な方法を提供す
ることである。
【０００８】その他の目的並びに特長は当該技術分野で
通常の技量を有する者には、以下の図面並びに仕様を参
照することにより明らかとなろう。
通常の技量を有する者には、以下の図面並びに仕様を参
照することにより明らかとなろう。
【０００９】
【発明の要約】本発明によれば高電圧ＭＯＳ素子のＲＥ
ＳＵＲＦドリフト領域を覆って成長されるゲートフィー
ルド酸化物が省略されていて、その他の場合に可能であ
るよりもドレインをチャンネル領域に更に近くに形成で
きるようにしている。ドレインとチャンネル領域との間
の物理的な距離を短くすることで、高電圧素子のドレイ
ン、ソース間導通時抵抗値が小さくなり、これによって
高電圧素子の性能が改善される。
ＳＵＲＦドリフト領域を覆って成長されるゲートフィー
ルド酸化物が省略されていて、その他の場合に可能であ
るよりもドレインをチャンネル領域に更に近くに形成で
きるようにしている。ドレインとチャンネル領域との間
の物理的な距離を短くすることで、高電圧素子のドレイ
ン、ソース間導通時抵抗値が小さくなり、これによって
高電圧素子の性能が改善される。
【００１０】
【実施例】本発明の提出された実施例を次に説明する。
表Ａは図中並びに以下の説明で使用される構成要素名と
参照番号のリストを含み、一方、表Ｂは種々の構成要素
の機能、特定の実施例および代わりの例を提供する。表
Ａ並びにＢはここでも参照されており、本明細書の一部
を構成する。
表Ａは図中並びに以下の説明で使用される構成要素名と
参照番号のリストを含み、一方、表Ｂは種々の構成要素
の機能、特定の実施例および代わりの例を提供する。表
Ａ並びにＢはここでも参照されており、本明細書の一部
を構成する。
【００１１】図２は本発明に基づき形成され、高電圧Ｐ
ＭＯＳ（ＨＶ ＰＭＯＳ）トランジスタ７を含む集積回
路の断面図を示す。高電圧ＰＭＯＳ素子７は高電圧ＰＭ
ＯＳ素子７を半導体基板１０から絶縁するウェル４０の
内部に形成される。基板１０は好適に比較的高い抵抗
率、およそ８〜１２ ０ｈｍ−ｃｍを備えたｎ型シリコ
ンである。
ＭＯＳ（ＨＶ ＰＭＯＳ）トランジスタ７を含む集積回
路の断面図を示す。高電圧ＰＭＯＳ素子７は高電圧ＰＭ
ＯＳ素子７を半導体基板１０から絶縁するウェル４０の
内部に形成される。基板１０は好適に比較的高い抵抗
率、およそ８〜１２ ０ｈｍ−ｃｍを備えたｎ型シリコ
ンである。
【００１２】図２において、高電圧ＰＭＯＳ素子７はｎ
ウェル４０内部に横たわるｐタンク４１を有する。ｐタ
ンク４１はＲＥＳＵＲＦドリフト領域を用意する。高電
圧ドレイン４２はｐタンク４１の内部に形成される。高
電圧ソース４４はｎウェル４０内部に形成され、ｐタン
ク４１からチャンネル領域４９によって分離されてい
る。高電圧ｎウェル接続部４５がｎウェル４０の内部に
形成されている。高電圧ゲートフィールド酸化物４３が
ドリフト領域ｐタンク４１の部分を覆っている。ゲート
酸化物４７がチャンネル領域４９並びにドリフト領域４
１を覆っており、高電圧ゲートフィールド酸化物４３に
接続している。高電圧ゲート電極４６がゲート酸化物４
７とゲートフィールド酸化物４３とを覆っている。ゲー
トフィールド酸化分４３は切りつめられており、距離ｄ
１がゲートフィールド酸化物４３を成長させるために使
用されるプロセスでの、最小成長寸法よりも好適に小さ
くなるようにしている。ドレイン電極１０１がドレイン
４２に接続している。ソース電極１０３はソース４４並
びにウェル接続部４５に接続している。内部レベル酸化
物１５０がゲート電極４６とドレイン電極１０１とソー
ス電極１０３との間に存在する。内部レベル酸化物１５
０は、ゲート電極４６をドレイン電極１０１とソース電
極１０３とから電気的に絶縁している。
ウェル４０内部に横たわるｐタンク４１を有する。ｐタ
ンク４１はＲＥＳＵＲＦドリフト領域を用意する。高電
圧ドレイン４２はｐタンク４１の内部に形成される。高
電圧ソース４４はｎウェル４０内部に形成され、ｐタン
ク４１からチャンネル領域４９によって分離されてい
る。高電圧ｎウェル接続部４５がｎウェル４０の内部に
形成されている。高電圧ゲートフィールド酸化物４３が
ドリフト領域ｐタンク４１の部分を覆っている。ゲート
酸化物４７がチャンネル領域４９並びにドリフト領域４
１を覆っており、高電圧ゲートフィールド酸化物４３に
接続している。高電圧ゲート電極４６がゲート酸化物４
７とゲートフィールド酸化物４３とを覆っている。ゲー
トフィールド酸化分４３は切りつめられており、距離ｄ
１がゲートフィールド酸化物４３を成長させるために使
用されるプロセスでの、最小成長寸法よりも好適に小さ
くなるようにしている。ドレイン電極１０１がドレイン
４２に接続している。ソース電極１０３はソース４４並
びにウェル接続部４５に接続している。内部レベル酸化
物１５０がゲート電極４６とドレイン電極１０１とソー
ス電極１０３との間に存在する。内部レベル酸化物１５
０は、ゲート電極４６をドレイン電極１０１とソース電
極１０３とから電気的に絶縁している。
【００１３】次に図３Ａ〜３Ｊには、図２と類似したト
ランジスタを形成するための提出された工程が説明され
ている。
ランジスタを形成するための提出された工程が説明され
ている。
【００１４】図３Ａはｎ型基板１０を示しその上に、表
面に窒化物層１２０が蒸着された第１酸化物層１１０が
成長される。次に、窒化物層１２０はマスクをされてエ
ッチングされる。
面に窒化物層１２０が蒸着された第１酸化物層１１０が
成長される。次に、窒化物層１２０はマスクをされてエ
ッチングされる。
【００１５】図３Ｂは打ち込み後のｎ型不純物４０Ａを
示す。Ｎ型不純物４０Ａは例えば、砒素または燐が考え
られる。フォトレジスト１３０Ｂが不純物４０Ａが不必
要に挿入されることを防止している。打ち込みは酸化物
層１１０並びに窒化物層１２０を通して生じる。不純物
４０Ａはタンク４０を形成するために使用される。
示す。Ｎ型不純物４０Ａは例えば、砒素または燐が考え
られる。フォトレジスト１３０Ｂが不純物４０Ａが不必
要に挿入されることを防止している。打ち込みは酸化物
層１１０並びに窒化物層１２０を通して生じる。不純物
４０Ａはタンク４０を形成するために使用される。
【００１６】図３Ｃは拡散ステップの結果を示し、これ
はｎ型不純物４０Ａに高電圧ｎウェル４０を形成させ
る。拡散は不純物を基板１０の内部、およそ８マイクロ
メータの深さまで浸透させる。およそ１．５ｅ１６／ｃ
ｍ３程度のｎ型不純物濃度でｎウェル４０としては十分
である。
はｎ型不純物４０Ａに高電圧ｎウェル４０を形成させ
る。拡散は不純物を基板１０の内部、およそ８マイクロ
メータの深さまで浸透させる。およそ１．５ｅ１６／ｃ
ｍ３程度のｎ型不純物濃度でｎウェル４０としては十分
である。
【００１７】図３Ｄは打ち込み後のｐ型打ち込み４１Ａ
を図示する。Ｐ型不純物４１Ａは例えば硼素が考えられ
る。フォトレジスト１３０Ｄが不純物４１Ａが不必要に
挿入されるのを防止する。不純物４１Ａはｎウェル４０
内部に打ち込まれる。
を図示する。Ｐ型不純物４１Ａは例えば硼素が考えられ
る。フォトレジスト１３０Ｄが不純物４１Ａが不必要に
挿入されるのを防止する。不純物４１Ａはｎウェル４０
内部に打ち込まれる。
【００１８】図３Ｅは拡散ステップの結果を図示し、こ
れは高電圧ドリフト領域ｐタンク４１を形成する。ドリ
フト領域４１の深さは１〜２マイクロメータに制限され
ており、ソース、ドレイン電圧（Ｖｄｓ）が供給された
ことに応答して、ドリフト領域４１の中に空乏領域が形
成された際に、結果として出来る電界が素子の表面に突
き当たって、良く知られているＲＥＳＵＲＦ素子の動作
に従って、表面部での電圧傾斜を小さくするようしてい
る。およそ８．０ｅ１６／ｃｍ３程度のｐ型不純物濃度
でドリフト領域ｐタンク４１としては十分である。
れは高電圧ドリフト領域ｐタンク４１を形成する。ドリ
フト領域４１の深さは１〜２マイクロメータに制限され
ており、ソース、ドレイン電圧（Ｖｄｓ）が供給された
ことに応答して、ドリフト領域４１の中に空乏領域が形
成された際に、結果として出来る電界が素子の表面に突
き当たって、良く知られているＲＥＳＵＲＦ素子の動作
に従って、表面部での電圧傾斜を小さくするようしてい
る。およそ８．０ｅ１６／ｃｍ３程度のｐ型不純物濃度
でドリフト領域ｐタンク４１としては十分である。
【００１９】図３Ｆはフィールド酸化物１１とゲートフ
ィールド酸化物４３とを図示し、これは窒化物１２０で
覆われていない領域の上に熱的に成長させられる。ゲー
トフィールド酸化物４３の幅ｄ５は、窒化物層１２０内
の開口の寸法で決定される。幅ｄ５の最小寸法は、一般
的に、最小成長形状寸法と称され、窒化物層１２０の中
に開口を形成するために使用された手順に依存する。こ
の実施例では、窒化物の中に作ることの出来る最小寸法
開口はおよそ１．５マイクロメータである。幅ｄ５はお
よそ３．０マイクロメータである。酸化物が成長した
後、窒化物１２０は取り除かれる。ダミー酸化物１４０
が次に露出された領域を覆って成長させられる。
ィールド酸化物４３とを図示し、これは窒化物１２０で
覆われていない領域の上に熱的に成長させられる。ゲー
トフィールド酸化物４３の幅ｄ５は、窒化物層１２０内
の開口の寸法で決定される。幅ｄ５の最小寸法は、一般
的に、最小成長形状寸法と称され、窒化物層１２０の中
に開口を形成するために使用された手順に依存する。こ
の実施例では、窒化物の中に作ることの出来る最小寸法
開口はおよそ１．５マイクロメータである。幅ｄ５はお
よそ３．０マイクロメータである。酸化物が成長した
後、窒化物１２０は取り除かれる。ダミー酸化物１４０
が次に露出された領域を覆って成長させられる。
【００２０】図３Ｇは部分高電圧ゲート酸化物４７Ａを
図示し、これは酸化物を素子の上に蒸着し、パターン化
し、そして酸化物層をエッチングすることで形成され
る。酸化物４７Ａの厚さは、以降の手順で追加される酸
化物が組み合わされて、図３Ｉに図示する高電圧ゲート
酸化物４７の最終的な厚さとなるように選定される。部
分高電圧ゲート酸化物４７Ａの厚さは、例えば８００オ
ングストロームである。
図示し、これは酸化物を素子の上に蒸着し、パターン化
し、そして酸化物層をエッチングすることで形成され
る。酸化物４７Ａの厚さは、以降の手順で追加される酸
化物が組み合わされて、図３Ｉに図示する高電圧ゲート
酸化物４７の最終的な厚さとなるように選定される。部
分高電圧ゲート酸化物４７Ａの厚さは、例えば８００オ
ングストロームである。
【００２１】図３Ｈは薄い酸化物層１１２を図示してお
り、これは素子の上に酸化物を蒸着することで形成され
る。酸化物層１１２は図示されてはいない低電圧素子の
ゲート酸化物を形成しても良い。酸化物層１１２は部分
ゲート酸化物４７Ａを覆っている。酸化物層１１２は例
えば３５０オングストロームの厚さである。酸化物層１
１２と部分ゲート酸化物４７Ａは共に図３Ｉに図示され
るゲート酸化物４７を構成する。
り、これは素子の上に酸化物を蒸着することで形成され
る。酸化物層１１２は図示されてはいない低電圧素子の
ゲート酸化物を形成しても良い。酸化物層１１２は部分
ゲート酸化物４７Ａを覆っている。酸化物層１１２は例
えば３５０オングストロームの厚さである。酸化物層１
１２と部分ゲート酸化物４７Ａは共に図３Ｉに図示され
るゲート酸化物４７を構成する。
【００２２】図３Ｉは、本発明に基づいてフィールド酸
化物４３をマスキングしかつエッチングした結果を図示
しており、最小成長形状寸法よりも小さな、一部を省略
されたゲートフィールド酸化物４３を形成している。ｐ
＋不純物４２がドリフト領域４１に打ち込まれてドレイ
ン４２を形成する。ｐ＋不純物４４がｎウェル４０に打
ち込まれてソース４４を形成する。フォトレジスト、図
示せず、が不純物４２並びに不純物４４が不必要に挿入
されるのを防止している。端を切りつめられたフィール
ド酸化物４３はドレイン４２が好適にチャンネル領域４
９の近くに挿入されることを可能とする。
化物４３をマスキングしかつエッチングした結果を図示
しており、最小成長形状寸法よりも小さな、一部を省略
されたゲートフィールド酸化物４３を形成している。ｐ
＋不純物４２がドリフト領域４１に打ち込まれてドレイ
ン４２を形成する。ｐ＋不純物４４がｎウェル４０に打
ち込まれてソース４４を形成する。フォトレジスト、図
示せず、が不純物４２並びに不純物４４が不必要に挿入
されるのを防止している。端を切りつめられたフィール
ド酸化物４３はドレイン４２が好適にチャンネル領域４
９の近くに挿入されることを可能とする。
【００２３】図３Ｊにおいて、多結晶シリコンが蒸着さ
れかつエッチングされて高電圧ゲート電極４６を形成す
る。高電圧ｎ＋ｎウエル接続部４５が打ち込まれる。ド
レイン４２、ソース４４および接続部４５は、ほぼ同じ
深さとなるように拡散される。厚い酸化物層が素子の上
に蒸着され、マスクしてエッチングされて内部レベル酸
化物１５０を形成する。図１に図示する、ドレイン接点
１０１並びにソース接点１０３は、例えば多結晶シリコ
ンの様な導電性物質を素子の上に蒸着し、マスクしてエ
ッチングすることにより形成されている。良く知られて
いる手順を続けて集積回路を完成させる。
れかつエッチングされて高電圧ゲート電極４６を形成す
る。高電圧ｎ＋ｎウエル接続部４５が打ち込まれる。ド
レイン４２、ソース４４および接続部４５は、ほぼ同じ
深さとなるように拡散される。厚い酸化物層が素子の上
に蒸着され、マスクしてエッチングされて内部レベル酸
化物１５０を形成する。図１に図示する、ドレイン接点
１０１並びにソース接点１０３は、例えば多結晶シリコ
ンの様な導電性物質を素子の上に蒸着し、マスクしてエ
ッチングすることにより形成されている。良く知られて
いる手順を続けて集積回路を完成させる。
【００２４】再び図２を参照すると、ゲートフィールド
酸化物４３が切りつめられる大きさは素子７で計画され
ている運転電圧に依存している。距離ｄ２は十分長くし
て、ドレイン接点１０１とソース接点１０３の間に供給
されるドレイン、ソース電圧（Ｖｄｓ）がＲＥＳＵＲＦ
ドリフト領域４１内で電圧破壊を起こさないようにしな
ければならない。ドリフト領域４１の破壊電圧は距離ｄ
２とドリフト領域４１の不純物濃度とによって決定され
る。距離ｄ１はドレイン４２の横型拡散距離を考慮して
選択され、距離ｄ１は破壊を生じることなくドリフト領
域４１のバルク抵抗値を好適に最小とするように出来る
だけ短くする。ドリフト領域４１の不純物濃度は距離ｄ
２が最小となるように好適に選択される。
酸化物４３が切りつめられる大きさは素子７で計画され
ている運転電圧に依存している。距離ｄ２は十分長くし
て、ドレイン接点１０１とソース接点１０３の間に供給
されるドレイン、ソース電圧（Ｖｄｓ）がＲＥＳＵＲＦ
ドリフト領域４１内で電圧破壊を起こさないようにしな
ければならない。ドリフト領域４１の破壊電圧は距離ｄ
２とドリフト領域４１の不純物濃度とによって決定され
る。距離ｄ１はドレイン４２の横型拡散距離を考慮して
選択され、距離ｄ１は破壊を生じることなくドリフト領
域４１のバルク抵抗値を好適に最小とするように出来る
だけ短くする。ドリフト領域４１の不純物濃度は距離ｄ
２が最小となるように好適に選択される。
【００２５】素子７のＲｄｓ（ｏｎ）はドリフト領域４
１のバルク抵抗値とチャンネル４９のバルク抵抗値とを
構成する。ドリフト領域４１のバルク抵抗値は素子７の
Ｒｄｓ（ｏｎ）のほとんど主要な部分を占める；ドリフ
ト領域４１のバルク抵抗値を最小化することは好適にＲ
ｄｓ（ｏｎ）を小さくすることである。例えばおよそ３
０ボルトのＶｄｓで動作するように定格されているＰＭ
ＯＳ素子は距離ｄ１がほぼ１．４マイクロメータそして
距離ｄ２がほぼ２．２マイクロメータで構成される。Ｒ
ｄｓ（ｏｎ）はおよそ１．８ｍｏｈｍ−ｃｍ２である。
従来技術である図１に図示される従来技術による素子７
の距離ｄ１はおよそ３．０マイクロメータ、そして距離
ｄ２はおよそ３．８マイクロメータである。従来技術に
よる素子７のＲｄｓ（ｏｎ）はおよそ２．４ｍｏｈｍ−
ｃｍ２である。
１のバルク抵抗値とチャンネル４９のバルク抵抗値とを
構成する。ドリフト領域４１のバルク抵抗値は素子７の
Ｒｄｓ（ｏｎ）のほとんど主要な部分を占める；ドリフ
ト領域４１のバルク抵抗値を最小化することは好適にＲ
ｄｓ（ｏｎ）を小さくすることである。例えばおよそ３
０ボルトのＶｄｓで動作するように定格されているＰＭ
ＯＳ素子は距離ｄ１がほぼ１．４マイクロメータそして
距離ｄ２がほぼ２．２マイクロメータで構成される。Ｒ
ｄｓ（ｏｎ）はおよそ１．８ｍｏｈｍ−ｃｍ２である。
従来技術である図１に図示される従来技術による素子７
の距離ｄ１はおよそ３．０マイクロメータ、そして距離
ｄ２はおよそ３．８マイクロメータである。従来技術に
よる素子７のＲｄｓ（ｏｎ）はおよそ２．４ｍｏｈｍ−
ｃｍ２である。
【００２６】一般的に、もしも従来技術による素子７の
Ｒｄｓ（ｏｎ）がチャンネル４９の距離で支配されてい
るのであれば、素子７のＲｄｓ（ｏｎ）は従来技術によ
る素子７のＲｄｓ（ｏｎ）よりもおよそ５％から１０％
低くなるはずである。もしも従来技術による素子７のＲ
ｄｓ（ｏｎ）かドリフト領域４１のバルク抵抗値で支配
されているのであれば、素子７のＲｄｓ（ｏｎ）は従来
技術による素子７のＲｄｓ（ｏｎ）よりもおよそ１５％
から２５％低くなるはずである。
Ｒｄｓ（ｏｎ）がチャンネル４９の距離で支配されてい
るのであれば、素子７のＲｄｓ（ｏｎ）は従来技術によ
る素子７のＲｄｓ（ｏｎ）よりもおよそ５％から１０％
低くなるはずである。もしも従来技術による素子７のＲ
ｄｓ（ｏｎ）かドリフト領域４１のバルク抵抗値で支配
されているのであれば、素子７のＲｄｓ（ｏｎ）は従来
技術による素子７のＲｄｓ（ｏｎ）よりもおよそ１５％
から２５％低くなるはずである。
【００２７】まだ図２を参照すると、拡張されたドレイ
ン４２は従来技術による素子７よりもドリフト領域４１
とより広い接触領域を有しており、これもまた好適に素
子７のＲｄｓ（ｏｎ）を減少させる。
ン４２は従来技術による素子７よりもドリフト領域４１
とより広い接触領域を有しており、これもまた好適に素
子７のＲｄｓ（ｏｎ）を減少させる。
【００２８】本発明は、ほぼ１５ボルトから１００ボル
トのドレイン、ソース電圧で動作するように設計されて
いるスマートパワー素子の中で使用される、高電圧ＰＭ
ＯＳおよび高電圧ＮＭＯＳトランジスタの多くの形式に
対して好適に適用できる。本発明は、ほぼ１５ボルトか
ら１００ボルトのドレイン、ソース電圧で動作するよう
に設計されている、高電圧ＰＭＯＳおよび高電圧ＮＭＯ
Ｓ単体トランジスタの多くの形式に対して好適に適用で
きる。
トのドレイン、ソース電圧で動作するように設計されて
いるスマートパワー素子の中で使用される、高電圧ＰＭ
ＯＳおよび高電圧ＮＭＯＳトランジスタの多くの形式に
対して好適に適用できる。本発明は、ほぼ１５ボルトか
ら１００ボルトのドレイン、ソース電圧で動作するよう
に設計されている、高電圧ＰＭＯＳおよび高電圧ＮＭＯ
Ｓ単体トランジスタの多くの形式に対して好適に適用で
きる。
【００２９】本発明の別の特長は、より低い比Ｒ
ｄｓ（ｏｎ）のために高電圧ＭＯＳ素子がより小さく作
れることである。これはより多くの高電圧ＭＯＳ素子を
ひとつの集積回路上に配置することを、好適に可能とす
るであろう。
ｄｓ（ｏｎ）のために高電圧ＭＯＳ素子がより小さく作
れることである。これはより多くの高電圧ＭＯＳ素子を
ひとつの集積回路上に配置することを、好適に可能とす
るであろう。
【００３０】本発明の別の特長は、距離ｄ１がより短い
ために高電圧ＭＯＳ素子がより小さく作れることであ
る。これはより多くの高電圧ＭＯＳ素子をひとつの集積
回路上に配置することを、好適に可能とするであろう。
ために高電圧ＭＯＳ素子がより小さく作れることであ
る。これはより多くの高電圧ＭＯＳ素子をひとつの集積
回路上に配置することを、好適に可能とするであろう。
【００３１】本発明は好適に種々のトポロジー形状、例
えば正方形状ドリフト領域４１、または円形状ドリフト
領域４１を用いて好適に実施することができる。
えば正方形状ドリフト領域４１、または円形状ドリフト
領域４１を用いて好適に実施することができる。
【００３２】本発明の別の特長は、これが追加のマスク
手順を必要とせず、ほとんどのＣＭＯＳ並びにＣＭＯＳ
／ＳＯＩ製造工程に適用可能な点にある。
手順を必要とせず、ほとんどのＣＭＯＳ並びにＣＭＯＳ
／ＳＯＩ製造工程に適用可能な点にある。
【００３３】本発明の別の特長は、集積回路上のその他
の種類の素子とは独立に高電圧素子のＲｄｓ（ｏｎ）を
最小化するように、高電圧素子の最適化を可能とする点
である。
の種類の素子とは独立に高電圧素子のＲｄｓ（ｏｎ）を
最小化するように、高電圧素子の最適化を可能とする点
である。
【００３４】本発明を図示された実施例を参照して説明
してきたが、この説明が制限的な意味合いで解釈される
ことを意図するものではない。本発明の種々のその他の
実施例が、当業者にはこの説明を参照することによって
明らかであろう。例えば、種々の構成要素のこれに代わ
る例の非排他的な組み合わせが表Ｂにあげられている。
代替の実施例として、提出された実施例では素子はウェ
ル４０で絶縁されているので、ＮまたはＰタイプいずれ
の基板１０でも使用できよう。代替の実施例として、ゲ
ート酸化物４７を形成するために単一の酸化物蒸着が使
用できよう。代替の実施例として、ウェル４０の代わり
に軽くドープされたＲＥＳＵＲＦ領域の下に、ｅｐｉ層
または別の構造を使用できよう。
してきたが、この説明が制限的な意味合いで解釈される
ことを意図するものではない。本発明の種々のその他の
実施例が、当業者にはこの説明を参照することによって
明らかであろう。例えば、種々の構成要素のこれに代わ
る例の非排他的な組み合わせが表Ｂにあげられている。
代替の実施例として、提出された実施例では素子はウェ
ル４０で絶縁されているので、ＮまたはＰタイプいずれ
の基板１０でも使用できよう。代替の実施例として、ゲ
ート酸化物４７を形成するために単一の酸化物蒸着が使
用できよう。代替の実施例として、ウェル４０の代わり
に軽くドープされたＲＥＳＵＲＦ領域の下に、ｅｐｉ層
または別の構造を使用できよう。
【００３５】図３Ａ〜３Ｊは高電圧ＰＭＯＳ素子の構成
を図示する。高電圧ＮＭＯＳ素子は図２並びに図３Ａ〜
３Ｊの中で、ｐ型不純物と示されている部分をｎ型不純
物に置き換え、ｎ型不純物と示されている部分をｐ型不
純物に置き換えることにより、同様の手順で形成するこ
とができる。図２を参照すると、高電圧ＮＭＯＳ素子７
のｎ＋ドレイン４２が、切りつめられたゲートフィール
ド酸化物４３に隣接して、好適にチャンネル領域４９の
近くに存在する。
を図示する。高電圧ＮＭＯＳ素子は図２並びに図３Ａ〜
３Ｊの中で、ｐ型不純物と示されている部分をｎ型不純
物に置き換え、ｎ型不純物と示されている部分をｐ型不
純物に置き換えることにより、同様の手順で形成するこ
とができる。図２を参照すると、高電圧ＮＭＯＳ素子７
のｎ＋ドレイン４２が、切りつめられたゲートフィール
ド酸化物４３に隣接して、好適にチャンネル領域４９の
近くに存在する。
【００３６】本発明は、図２に図示されるように単一ゲ
ートフィールド酸化物４３並びにソース４４を有する、
片面トランジスタとして実現することも、または複数の
ゲートフィールド酸化物４３並びにソース４４ほ有す
る、鏡像トランジスタとして実現することも可能であ
る。
ートフィールド酸化物４３並びにソース４４を有する、
片面トランジスタとして実現することも、または複数の
ゲートフィールド酸化物４３並びにソース４４ほ有す
る、鏡像トランジスタとして実現することも可能であ
る。
【００３７】従って、添付の特許請求の範囲が従来技術
から見て、この様な変化並びに変更か含まれるように、
出来るだけ広く解釈されることを意図している。
から見て、この様な変化並びに変更か含まれるように、
出来るだけ広く解釈されることを意図している。
【００３８】以上の説明に関し更に以下の項を開示す
る。 （１）高電圧金属酸化物半導体、ＭＯＳ、素子の製造方
法であって：軽くドープされたドリフト領域を覆う厚い
ゲートフィールド酸化物形状を有し、該厚いゲートフィ
ールド酸化物が前記ゲートフィールド酸化物形状を超え
て広がる薄いゲート酸化物で覆われている、高電圧ＭＯ
Ｓ素子を用意し；厚いゲートフィールド酸化物と覆って
いる薄いゲート酸化物の一部を、軽くドープされたドリ
フト領域の一部が曝し出され、厚いゲートフィールド酸
化物形状の残された幅が、厚いゲートフィールド酸化物
形状の最小成長形状寸法よりもかなり小さくなるように
除去し；そして軽くドープされたドリフト領域の曝し出
された部分にドレインを形成する、以上の手順を含む前
記製造方法。
る。 （１）高電圧金属酸化物半導体、ＭＯＳ、素子の製造方
法であって：軽くドープされたドリフト領域を覆う厚い
ゲートフィールド酸化物形状を有し、該厚いゲートフィ
ールド酸化物が前記ゲートフィールド酸化物形状を超え
て広がる薄いゲート酸化物で覆われている、高電圧ＭＯ
Ｓ素子を用意し；厚いゲートフィールド酸化物と覆って
いる薄いゲート酸化物の一部を、軽くドープされたドリ
フト領域の一部が曝し出され、厚いゲートフィールド酸
化物形状の残された幅が、厚いゲートフィールド酸化物
形状の最小成長形状寸法よりもかなり小さくなるように
除去し；そして軽くドープされたドリフト領域の曝し出
された部分にドレインを形成する、以上の手順を含む前
記製造方法。
【００３９】（２）第１項記載の方法において：高電圧
ＭＯＳ素子を用意する手順が、高電圧ＰＭＯＳ素子を用
意する、前記方法。
ＭＯＳ素子を用意する手順が、高電圧ＰＭＯＳ素子を用
意する、前記方法。
【００４０】（３）第１項記載の方法において：高電圧
ＭＯＳ素子を用意する手順が、軽くドープされたドリフ
ト領域に隣接したチャンネル領域を有する素子を用意
し；そして厚いゲートフィールド酸化物の一部を除去す
る手順が、軽くドープされたドリフト領域の曝し出され
た部分がチャンネル領域から予め定められた距離となる
ように制御される、前記方法。
ＭＯＳ素子を用意する手順が、軽くドープされたドリフ
ト領域に隣接したチャンネル領域を有する素子を用意
し；そして厚いゲートフィールド酸化物の一部を除去す
る手順が、軽くドープされたドリフト領域の曝し出され
た部分がチャンネル領域から予め定められた距離となる
ように制御される、前記方法。
【００４１】（４）高電圧金属酸化物半導体、ＭＯＳ素
子であって：切りつめられた縁を有し軽くドープされた
ドリフト領域の上を覆い、厚いゲートフィールド酸化物
形状の幅が厚いゲートフィールド酸化物形状の最小成長
形状寸法よりもかなり小さくなるようになされている、
厚いゲートフィールド酸化物形状を含む、前記高電圧Ｍ
ＯＳ素子。
子であって：切りつめられた縁を有し軽くドープされた
ドリフト領域の上を覆い、厚いゲートフィールド酸化物
形状の幅が厚いゲートフィールド酸化物形状の最小成長
形状寸法よりもかなり小さくなるようになされている、
厚いゲートフィールド酸化物形状を含む、前記高電圧Ｍ
ＯＳ素子。
【００４２】（５）第４項記載の高電圧ＭＯＳ素子にお
いて：チャンネル領域が軽くドープされた領域とソース
との間に存在し；そしてドレインがゲートフィールド酸
化物の切りつめられた縁に近接して存在する、前記高電
圧ＭＯＳ素子。
いて：チャンネル領域が軽くドープされた領域とソース
との間に存在し；そしてドレインがゲートフィールド酸
化物の切りつめられた縁に近接して存在する、前記高電
圧ＭＯＳ素子。
【００４３】（６）第５項記載の高電圧ＭＯＳ素子にお
いて：ドレインのチャンネル領域からの距離が、ソース
とドレインとの間に供給される動作電圧がドリフト領域
内での電圧破壊を生じるのを防止するために必要な最小
距離にほぼ等しい、前記高電圧ＭＯＳ素子。
いて：ドレインのチャンネル領域からの距離が、ソース
とドレインとの間に供給される動作電圧がドリフト領域
内での電圧破壊を生じるのを防止するために必要な最小
距離にほぼ等しい、前記高電圧ＭＯＳ素子。
【００４４】（７）第５項記載の高電圧ＭＯＳ素子にお
いて：素子がＰＭＯＳ素子である、前記高電圧ＭＯＳ素
子。
いて：素子がＰＭＯＳ素子である、前記高電圧ＭＯＳ素
子。
【００４５】（８）高電圧ＰＭＯＳまたはＮＭＯＳトラ
ンジスタ７の導通時抵抗値が、ドレイン領域４２が他の
可能な方法よりもチャンネル領域４９により近く打ち込
めるように、ゲートフィールド酸化物４３を切りつめる
ことによって改善されている。ドレイン４２とチャンネ
ル領域４９との間の物理的な距離ｄ２を短くすることに
より、高電圧素子のドレイン、ソース間の導通時抵抗値
が減少され、これによって高電圧素子７の性能が改善さ
れる。
ンジスタ７の導通時抵抗値が、ドレイン領域４２が他の
可能な方法よりもチャンネル領域４９により近く打ち込
めるように、ゲートフィールド酸化物４３を切りつめる
ことによって改善されている。ドレイン４２とチャンネ
ル領域４９との間の物理的な距離ｄ２を短くすることに
より、高電圧素子のドレイン、ソース間の導通時抵抗値
が減少され、これによって高電圧素子７の性能が改善さ
れる。
【００４６】
【表１】
【００４７】
【表２】
【図１】典型的な高電圧ＰＭＯＳ素子並びに高電圧ＮＭ
ＯＳ素子を図示する、従来技術による集積回路の断面
図。
ＯＳ素子を図示する、従来技術による集積回路の断面
図。
【図２】本発明に基づき形成された高電圧ＰＭＯＳ素子
並びに高電圧ＮＭＯＳ素子を図示する、集積回路の断面
図
並びに高電圧ＮＭＯＳ素子を図示する、集積回路の断面
図
【図３】本発明に基づく図２と同様な高電圧素子を構成
するための提案された方法を図示する、断面図。
するための提案された方法を図示する、断面図。
６ … 高電圧ＮＭＯＳトランジスタ ７ … 高電圧ＰＭＯＳトランジスタ １０ … 半導体基板 ２０ … 高電圧ｐウェル ２１ … 高電圧ドリフト領域（ｎ）タンク ２２ … 高電圧ｎ＋ドレイン ２３ … 高電圧ＮＭＯＳゲートフィールド酸化物 ２７ … 高電圧ＮＭＯＳゲート酸化物 ２９ … 高電圧ＮＭＯＳチャンネル領域 ４０ … 高電圧ｎウェル ４１ … 高電圧ドリフト領域（ｐ）タンク ４２ … 高電圧ｐ＋ドレイン ４３ … 高電圧ＰＭＯＳゲートフィールド酸化物 ４４ … 高電圧ｐ＋ソース ４５ … 高電圧ｎウェル接続領域 ４６ … 高電圧ＰＭＯＳゲート電極 ４７ … 高電圧ＰＭＯＳゲート酸化物 ４９ … 高電圧ＰＭＯＳチャンネル領域 １０１ … 高電圧ドレイン電極 １０３ … 高電圧ソース電極 １１０ … 第１酸化物 １１２ … 薄い酸化物 １２０ … 窒化物層 １３０ … フォトレジストパターン １４０ … ダミー酸化物 １５０ … 層間酸化物
Claims (2)
- 【請求項１】高電圧金属酸化物半導体、ＭＯＳ、素子の
製造方法であって：軽くドープされたドリフト領域を覆
う厚いゲートフィールド酸化物形状を有し、該厚いゲー
トフィールド酸化物が前記ゲートフィールド酸化物形状
を超えて広がる薄いゲート酸化物で覆われている、高電
圧ＭＯＳ素子を用意し；厚いゲートフィールド酸化物と
覆っている薄いゲート酸化物の一部を、軽くドープされ
たドリフト領域の一部が曝し出され、厚いゲートフィー
ルド酸化物形状の残された幅が、厚いゲートフィールド
酸化物形状の最小成長形状寸法よりもかなり小さくなる
ように除去し；そして軽くドープされたドリフト領域の
曝し出された部分にドレインを形成する、以上の手順を
含む前記製造方法。 - 【請求項２】高電圧金属酸化物半導体、ＭＯＳ素子であ
って：切りつめられた縁を有し軽くドープされたドリフ
ト領域の上を覆い、厚いゲートフィールド酸化物形状の
幅が厚いゲートフィールド酸化物形状の最小成長形状寸
法よりもかなり小さくなるようになされている、厚いゲ
ートフィールド酸化物形状を含む、前記高電圧ＭＯＳ素
子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22491994A | 1994-04-08 | 1994-04-08 | |
| US224919 | 1994-04-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297401A true JPH07297401A (ja) | 1995-11-10 |
Family
ID=22842775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7120341A Pending JPH07297401A (ja) | 1994-04-08 | 1995-04-10 | 拡張ドレインｒｅｓｕｒｆ横型ｄｍｏｓ素子並びに製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5548147A (ja) |
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