JP2004095888A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】フリンジ容量の低減化を最も効率良く実現するとともに、上記した不純物の抜け等の問題を可及的に抑止する。
【解決手段】半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の両側にソース／ドレイン４が形成されてなるＭＯＳトランジスタにおいて、サイドウォール膜５を２層（薄い第１の膜５ａ及びこれを覆う第２の膜５ｂ）とし、第１の膜５ａの下方、即ちゲート電極３の側面下部のみを局所的な低誘電率領域として低誘電率材料６で埋め込み、これを覆うように第２の膜５ｂを形成する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート及びソース／ドレインを有してなる、ＭＯＳトランジスタ等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及び高性能化が進むにつれて、半導体装置に対する各種の要求が益々高まりつつある。そのなかでも、ゲート絶縁膜の薄膜化及びサイドウォール絶縁膜の薄膜化の要求が強く、これに起因して主にゲート電極と半導体基板との間で生じる寄生容量であるフリンジ容量の増加が問題視されている。このフリンジ容量の低減化を図る従来技術として、例えば特開平９−２４６５４４号公報に、ゲート電極及びゲート絶縁膜とサイドウォール絶縁膜との間における側面全面に空洞を設ける技術が開示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記した従来技術では、フリンジ容量の低減化には効果が大きい反面、そもそも空洞を形成することが容易ではなく、しかも閾値電圧制御の容易化のためにゲート電極に導入した不純物がその後の熱処理工程で前記空洞から抜け易いという問題がある。
【０００４】
本発明は、フリンジ容量の低減化を最も効率良く実現するとともに、上記した不純物の抜け等の問題を可及的に抑止し、作製も比較的容易な半導体装置及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００６】
本発明は、ゲート及びソース／ドレインを含む半導体装置及びその製造方法を対象とする。
【０００７】
本発明の半導体装置は、前記ゲートの側面を覆うサイドウォール膜を備え、前記ゲートの前記側面の下部のみに、前記サイドウォール膜で覆われた局所的な低誘電率領域を有する。この低誘電率領域は、所定の低誘電率材料で充填されるか、又は空洞とすることが好適である。
【０００８】
本発明の半導体装置の製造方法は、前記ゲートの側面を覆う薄い第１の膜を形成する工程と、前記第１の膜の下部のみを除去する工程と、前記第１の膜の除去された前記ゲートの前記側面の下部のみに局所的に低誘電率の材料を埋め込む工程と、前記低誘電率の材料を覆うように前記第１の膜に第２の膜を形成する工程とを含む。
【０００９】
本発明の半導体装置の製造方法は、前記ゲートの側面を覆う薄い第１の膜を形成する工程と、前記第１の膜の下部のみを除去する工程と、前記第１の膜に比して低被覆段差性となる条件で第２の膜を前記第１の膜に形成し、前記ゲートの前記側面の下部に空洞を形成する工程とを含む。
【００１０】
本発明の半導体装置の製造方法は、前記ゲートの下部の一部位を除去してノッチ形状に加工する工程と、前記一部位のみに局所的に低誘電率の材料を埋め込む工程と、前記低誘電率の材料を覆うように前記ゲートの側面にサイドウォール膜を形成する工程とを含む。
【００１１】
本発明の半導体装置の製造方法は、前記ゲートの下部の一部位を除去してノッチ形状に加工する工程と、前記一部位を埋め込まない程度に低被覆段差性となる条件でサイドウォール膜を前記ゲートの側面に形成し、前記ゲートの前記側面の下部に空洞を形成する工程とを含む。
【００１２】
【発明の実施の形態】
−本発明の基本骨子−
本発明者は、フリンジ容量の低減化を図るに際して、上記した不純物の抜け等を抑止する観点を付加し考察した結果、フリンジ容量の低減化に最も効果的な部位のみに必要最小限の局所的な低誘電率領域を形成することに想到した。フリンジ容量は主にゲート電極端と半導体基板との間における寄生容量であることから、この寄生容量発生に最も寄与する部位であるゲート電極の側面下部に低誘電率領域を形成すれば良い。
【００１３】
（第１の態様）
ここでは、図１に示すように、半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の両側にソース／ドレイン４が形成されてなるＭＯＳトランジスタにおいて、サイドウォール膜５を２層（薄い第１の膜５ａ及びこれを覆う第２の膜５ｂ）とし、第１の膜５ａの下方、即ちゲート電極３の側面下部のみを局所的な低誘電率領域として低誘電率材料６で埋め込み、これを覆うように第２の膜５ｂを形成する。
【００１４】
（第２の態様）
ここでは、図２に示すように、図１と同様のＭＯＳトランジスタにおいて、サイドウォール膜５を２層（薄い第１の膜５ａ及びこれを覆う第２の膜５ｂ）として、第１の膜５ａをゲート電極３の側面上部のみに形成し、ゲート電極３の側面下部のみを低誘電率領域として、これを埋め込まない低被覆段差性となる条件で第２の膜５ｂを形成し、サイドウォール膜５で囲まれた局所的な空洞７を形成する。
【００１５】
（第３の態様）
ここでは、図３に示すように、図１と同様のＭＯＳトランジスタにおいて、ゲート電極３の側壁下部（及びゲート絶縁膜２）の一部をエッチングにより除去してノッチ形状とし、この部位を局所的な低誘電率領域として低誘電率材料６を埋め込み、これを覆うようにサイドウォール膜８を形成する。
【００１６】
（第４の態様）
ここでは、図４に示すように、図１と同様のＭＯＳトランジスタにおいて、ゲート電極３の側壁下部（及びゲート絶縁膜２）の一部をエッチングにより除去してノッチ形状とし、この部位を局所的な低誘電率領域として、これを埋め込まない低被覆段差性となる条件でサイドウォール膜８を形成し、このサイドウォール膜８で囲まれた局所的な空洞７を形成する。
【００１７】
なお、特開平４−１５２５３５公報には、サイドウォール膜の下部を高誘電体膜、上部を低誘電体膜で形成してなる半導体装置が開示されているが、これはＬＤＤ部分の低電界化及びゲート−配線間の寄生容量の低減化を図ることを目的としており、本発明とは構成もさることながら、目的及び効果も全く異なる別発明である。
【００１８】
−具体的な諸実施形態−
上述した本発明の基本骨子の内容を踏まえ、本発明を適用した好適な諸実施形態について図面を参照しながら詳細に説明する。
【００１９】
（第１の実施形態）
本実施形態では、ゲート電極及びソース／ドレインを有するＭＯＳトランジスタ構造の半導体装置の構成及びその製造方法を開示する。ここでは便宜上、ＭＯＳトランジスタの構成をその製造工程と共に説明する。
【００２０】
図５は、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図５（ａ）に示すように、例えばｐ型のシリコン半導体基板１１上にゲート絶縁膜１２を介してＣＶＤ法等により多結晶シリコン膜（不図示）を堆積し、これら多結晶シリコン膜及びゲート絶縁膜１２を電極形状にパターニングすることにより、ゲート電極１３を形成する。
【００２１】
続いて、図５（ｂ）に示すように、ゲート電極１３を覆うように半導体装置１１上に例えばシリコン酸化膜（不図示）をＣＶＤ法等により堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することにより、ゲート電極１３及びゲート絶縁膜１２の側面のみに薄い第１の膜１４ａを形成する。
【００２２】
続いて、図５（ｃ）に示すように、例えばウェットエッチングにより、第１の膜１４ａの下部のみを選択的に除去し、ゲート電極１３の側面下部の表面を露出させる。このとき、ゲート電極１３の露出した側面下部が低誘電率領域１５となる。
【００２３】
続いて、図５（ｄ）に示すように、ゲート電極１３及び第１の膜１４ａをマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層に一対のエクステンション領域１６を形成する。
【００２４】
続いて、図５（ｅ）に示すように、低誘電率領域１５を埋め込むようにゲート電極１３上に低誘電率材料２１を形成し、これをエッチング（例えばエッチバック）して低誘電率領域１５のみに残す。ここで、低誘電率材料２１としては、例えばＳｉＯＦ、アリールエーテル系有機低誘電率材料、フルオロカーボン系低誘電率材料、ハイドロジェンシロセスキオキサン系低誘電率材料、ハイドロメチルシロセスキオキサン系低誘電率材料、ポーラスキオキサン系低誘電率材料、及びポーラスアリールエーテル系低誘電率材料等が用いられる。
【００２５】
続いて、図５（ｆ）に示すように、ゲート電極１３を覆うようにＣＶＤ法等により例えばシリコン窒化膜（不図示）を堆積した後、このシリコン窒化膜の全面を異方性エッチング（エッチバック）し、第１の膜１４ａの側面及び低誘電率材料２１により充填された低誘電率領域１５を覆う第２の膜１４ｂを形成する。このとき、第１，第２の膜１４ａ，１４ｂで低誘電率領域１５を囲むサイドウォール膜１４が形成される。
【００２６】
続いて、図５（ｇ）に示すように、ゲート電極１３及びサイドウォール膜１４をマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層にエクステンション領域１６と一部重畳するようにソース／ドレイン１７を形成する。
【００２７】
しかる後、層間絶縁膜やコンタクトホール、各種配線層等を形成し、ＭＯＳトランジスタを完成させる。
【００２８】
（第２の実施形態）
図６は、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図６（ａ）に示すように、例えばｐ型のシリコン半導体基板１１上にゲート絶縁膜１２を介してＣＶＤ法等により多結晶シリコン膜（不図示）を堆積し、これら多結晶シリコン膜及びゲート絶縁膜１２を電極形状にパターニングすることにより、ゲート電極１３を形成する。
【００２９】
続いて、図６（ｂ）に示すように、ゲート電極１３を覆うように半導体装置１１上に例えばシリコン酸化膜（不図示）をＣＶＤ法等により堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することにより、ゲート電極１３及びゲート絶縁膜１２の側面のみに薄い第１の膜１４ａを形成する。
【００３０】
続いて、図６（ｃ）に示すように、例えばウェットエッチングにより、第１の膜１４ａの下部のみを選択的に除去し、ゲート電極１３の側面下部の表面を露出させる。このとき、ゲート電極１３の露出した側面下部が低誘電率領域１５となる。
【００３１】
続いて、図６（ｄ）に示すように、ゲート電極１３及び第１の膜１４ａをマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層に一対のエクステンション領域１６を形成する。
【００３２】
続いて、低誘電率領域１５を埋め込まない程度に低被覆段差性（ステップカバレッジの低い）となる条件でゲート電極１３及び第１の膜１４ａを覆うシリコン酸化膜（不図示）を形成する。このシリコン酸化膜は低温酸化（ＬＴＯ）法やスパッタ法により形成すれば良く、例えば平行平板プラズマＣＶＤ装置を用いて４００Ｗの高周波（ＲＦ）電力を投入して４００℃の低温条件で形成する。そして、図６（ｅ）に示すように、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、低誘電率領域１５を覆う第２の膜１４ｂを形成する。このとき、第１の膜１４ａの側面を覆い当該第１の膜１４ａと共に空洞２２とされた低誘電率領域１５を囲むサイドウォール膜１４が形成される。
【００３３】
続いて、図６（ｆ）に示すように、ゲート電極１３及びサイドウォール膜１４をマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層にエクステンション領域１６と一部重畳するようにソース／ドレイン１７を形成する。
【００３４】
しかる後、層間絶縁膜やコンタクトホール、各種配線層等を形成し、ＭＯＳトランジスタを完成させる。
【００３５】
（第３の実施形態）
図７は、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図７（ａ）に示すように、例えばｐ型のシリコン半導体基板１１上にゲート絶縁膜１２を介してＣＶＤ法等により多結晶シリコン膜（不図示）を堆積し、これら多結晶シリコン膜及びゲート絶縁膜１２を電極形状にパターニングすることにより、ゲート電極１３を形成する。
【００３６】
続いて、図７（ｂ）に示すように、ゲート電極１３の側壁面下部及びゲート絶縁膜１２の一部をエッチングにより除去してノッチ形状とする。このノッチ部位が低誘電率領域１８となる。
【００３７】
続いて、図７（ｃ）に示すように、ゲート電極１３をマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層に一対のエクステンション領域１６を形成する。
【００３８】
続いて、図７（ｄ）に示すように、低誘電率領域１８を埋め込むようにゲート電極１３上に低誘電率材料２３を形成し、これをエッチング（例えばエッチバック）して低誘電率領域１８のみに残す。ここで、低誘電率材料２３としては、例えばＳｉＯＦ、アリールエーテル系有機低誘電率材料、フルオロカーボン系低誘電率材料、ハイドロジェンシロセスキオキサン系低誘電率材料、ハイドロメチルシロセスキオキサン系低誘電率材料、ポーラスキオキサン系低誘電率材料、及びポーラスアリールエーテル系低誘電率材料等が用いられる。
【００３９】
続いて、図７（ｅ）に示すように、ゲート電極１３を覆うようにＣＶＤ法等により例えばシリコン窒化膜（不図示）を堆積した後、このシリコン窒化膜の全面を異方性エッチング（エッチバック）し、ゲート電極１３の側面及び低誘電率材料２３により充填された低誘電率領域１５を覆うサイドウォール膜１９を形成する。
【００４０】
続いて、図７（ｆ）に示すように、ゲート電極１３及びサイドウォール膜１９をマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層にエクステンション領域１６と一部重畳するようにソース／ドレイン１７を形成する。
【００４１】
しかる後、層間絶縁膜やコンタクトホール、各種配線層等を形成し、ＭＯＳトランジスタを完成させる。
【００４２】
（第４の実施形態）
図８は、本実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図８（ａ）に示すように、例えばｐ型のシリコン半導体基板１１上にゲート絶縁膜１２を介してＣＶＤ法等により多結晶シリコン膜（不図示）を堆積し、これら多結晶シリコン膜及びゲート絶縁膜１２を電極形状にパターニングすることにより、ゲート電極１３を形成する。
【００４３】
続いて、図８（ｂ）に示すように、ゲート電極１３の側壁下部及びゲート絶縁膜１２の一部をエッチングにより除去してノッチ形状とする。このノッチ部位が低誘電率領域１８となる。
【００４４】
続いて、図８（ｃ）に示すように、ゲート電極１３をマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層に一対のエクステンション領域１６を形成する。
【００４５】
続いて、図８（ｄ）に示すように、低誘電率領域１８を埋め込まない程度に低被覆段差性（ステップカバレッジの低い）となる条件でゲート電極１３及び第１の膜１４ａを覆うシリコン酸化膜（不図示）を形成する。このシリコン酸化膜は低温酸化（ＬＴＯ）法やスパッタ法により形成すれば良く、例えば平行平板プラズマＣＶＤ装置を用いて４００Ｗの高周波（ＲＦ）電力を投入して４００℃の低温条件で形成する。そして、このシリコン酸化膜の全面を異方性エッチング（エッチバック）し、空洞２４とされた低誘電率領域１８を囲むサイドウォール膜１９を形成する。
【００４６】
続いて、図８（ｅ）に示すように、ゲート電極１３及びサイドウォール膜１９をマスクとしてｎ型不純物、例えばリン（Ｐ）等をイオン注入し、半導体基板１１の表層にエクステンション領域１６と一部重畳するようにソース／ドレイン１７を形成する。
【００４７】
しかる後、層間絶縁膜やコンタクトホール、各種配線層等を形成し、ＭＯＳトランジスタを完成させる。
【００４８】
なお、第１〜第４の実施形態では、エクステンション領域を備えたＬＤＤ構造のソース／ドレインを形成する場合を例示したが、本発明は単にシングルドレイン構造のＭＯＳトランジスタにも適用可能である。また、バルク型のＭＯＳトランジスタに限定されず、ＭＩＳトランジスタやＳＯＩ型のＭＯＳトランジスタ、ダブルゲート型のＭＯＳトランジスタ等にも適用可能である。また、ソース／ドレインの両側ではなく片側のみに低誘電率領域を設けるようにしても良い。
【００４９】
−本実施形態のＭＯＳトランジスタのフリンジ容量−
ここで、第２の実施形態（第２の態様）によるＭＯＳトランジスタを例に採り、低誘電率領域（空洞）の高さ（幅を一定値（例えば１０ｎｍ）で統一すれば、実質的には空洞のサイズ）とフリンジ容量との関係について調べた。図９にこのシミュレーション実験の結果を示す。
【００５０】
図９において、横軸が空洞の高さ、左縦軸がフリンジ容量、右縦軸が当該空洞を持たない従来のデバイス構造の値で正規化したフリンジ容量の相対値をそれぞれ示している。図示のように、局所的に高さ１５ｎｍ程度の空洞を形成するだけで、空洞を持たない従来構造に比して２０％以上フリンジ容量が削減される。また、同様のシミュレーションにより、高さが僅か５ｎｍで幅が５ｎｍの極微小な空洞を局所的に形成するだけでも、空洞を持たない従来構造に比して１０％以上フリンジ容量が削減される。この場合、空洞の高さを更に高くしても、さほどのフリンジ容量の低下は見られない。
【００５１】
従って、本実施形態のように、最もフリンジ容量を低下させる効果の大きい部位（ゲート電極の側面下部）に限定して、この部位に局所的に必要最小限の空洞を形成することにより、特開平９−２４６５４４公報の発明とは異なりゲート電極に導入した不純物がその後の熱処理工程で前記空洞から抜けることなく、フリンジ容量を十分に低減化することが可能となる。なお、この効果は第２の実施形態のみならず、第１，第３，第４の実施形態でも同様である。
【００５２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５３】
（付記１）ゲート及びソース／ドレインを含む半導体装置であって、
前記ゲートの側面を覆うサイドウォール膜を備え、
前記ゲートの前記側面の下部のみに、前記サイドウォール膜で覆われた局所的な低誘電率領域を有することを特徴とする半導体装置。
【００５４】
（付記２）前記低誘電率領域は、前記サイドウォール膜に比して低誘電率の材料からなることを特徴とする付記１に記載の半導体装置。
【００５５】
（付記３）前記サイドウォール膜は、
前記ゲートの前記側面の上部のみに直接形成された第１の膜と、
前記ゲートの前記側面の下部のみに直接形成された前記低誘電率領域を覆うように前記第１膜に形成された第２の膜と
を含むことを特徴とする付記２に記載の半導体装置。
【００５６】
（付記４）前記低誘電率領域は空洞であることを特徴とする付記１に記載の半導体装置。
【００５７】
（付記５）前記サイドウォール膜は、
前記ゲートの前記側面の上部のみに直接形成された第１の膜と、
前記第１の膜を覆い、前記側面の下部のみに空洞を形成する第３の膜と
を含むことを特徴とする付記４に記載の半導体装置。
【００５８】
（付記６）前記ゲートは、前記側壁下部の一部位が除去されてノッチ状に前記低誘電率領域が形成されていることを特徴とする付記１に記載の半導体装置。
【００５９】
（付記７）前記低誘電率領域は、前記サイドウォール膜に比して低誘電率の材料からなることを特徴とする付記６に記載の半導体装置。
【００６０】
（付記８）前記低誘電率領域は空洞であることを特徴とする付記６に記載の半導体装置。
【００６１】
（付記９）ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
前記ゲートの側面を覆う薄い第１の膜を形成する工程と、
前記第１の膜の下部のみを除去する工程と、
前記第１の膜の除去された前記ゲートの前記側面の下部のみに局所的に低誘電率の材料を埋め込む工程と、
前記低誘電率の材料を覆うように前記第１の膜に第２の膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６２】
（付記１０）ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
前記ゲートの側面を覆う薄い第１の膜を形成する工程と、
前記第１の膜の下部のみを除去する工程と、
前記第１の膜に比して低被覆段差性となる条件で第２の膜を前記第１の膜に形成し、前記ゲートの前記側面の下部に空洞を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６３】
（付記１１）ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
前記ゲートの側壁下部の一部位を除去してノッチ形状に加工する工程と、
前記一部位のみに局所的に低誘電率の材料を埋め込む工程と、
前記低誘電率の材料を覆うように前記ゲートの側面にサイドウォール膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６４】
（付記１２）ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
前記ゲートの側壁下部の一部位を除去してノッチ形状に加工する工程と、
前記一部位を埋め込まない程度に低被覆段差性となる条件でサイドウォール膜を前記ゲートの側面に形成し、前記ゲートの前記側面の下部に空洞を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００６５】
【発明の効果】
本発明によれば、フリンジ容量の低減化を最も効率良く実現するとともに、上記した不純物の抜け等の問題を可及的に抑止し、作製も比較的容易な半導体装置が実現する。
【図面の簡単な説明】
【図１】本発明の第１の態様を説明するための概略断面図である。
【図２】本発明の第２の態様を説明するための概略断面図である。
【図３】本発明の第３の態様を説明するための概略断面図である。
【図４】本発明の第４の態様を説明するための概略断面図である。
【図５】第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】第３の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】第４の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】第２の実施形態によるＭＯＳトランジスタについて、低誘電率領域（空洞）の高さとフリンジ容量との関係を示す特性図である。
【符号の説明】
１，１１　シリコン半導体基板
２，１２　ゲート絶縁膜
３，１３，ゲート電極
４，１７　ソース／ドレイン
５，８，１４，１９　サイドウォール膜
５ａ，１４ａ　第１の膜
５ｂ，１４ｂ　第２の膜
６，２１，２３　低誘電率材料
７，２２，２４　空洞
１５，１８　低誘電率領域
１６　エクステンション領域

Claims (10)

  1. ゲート及びソース／ドレインを含む半導体装置であって、
    前記ゲートの側面を覆うサイドウォール膜を備え、
    前記ゲートの前記側面の下部のみに、前記サイドウォール膜で覆われた局所的な低誘電率領域を有することを特徴とする半導体装置。
  2. 前記低誘電率領域は、前記サイドウォール膜に比して低誘電率の材料からなることを特徴とする請求項１に記載の半導体装置。
  3. 前記サイドウォール膜は、
    前記ゲートの前記側面の上部のみに直接形成された第１の膜と、
    前記ゲートの前記側面の下部のみに直接形成された前記低誘電率領域を覆うように前記第１膜に形成された第２の膜と
    を含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記低誘電率領域は空洞であることを特徴とする請求項１に記載の半導体装置。
  5. 前記サイドウォール膜は、
    前記ゲートの前記側面の上部のみに直接形成された第１の膜と、
    前記第１の膜を覆い、前記側面の下部のみに空洞を形成する第３の膜と
    を含むことを特徴とする請求項４に記載の半導体装置。
  6. 前記ゲートは、側壁下部の一部位が除去されてノッチ状に前記低誘電率領域が形成されていることを特徴とする請求項１に記載の半導体装置。
  7. ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
    前記ゲートの側面を覆う薄い第１の膜を形成する工程と、
    前記第１の膜の下部のみを除去する工程と、
    前記第１の膜の除去された前記ゲートの前記側面の下部のみに局所的に低誘電率の材料を埋め込む工程と、
    前記低誘電率の材料を覆うように前記第１の膜に第２の膜を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  8. ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
    前記ゲートの側面を覆う薄い第１の膜を形成する工程と、
    前記第１の膜の下部のみを除去する工程と、
    前記第１の膜に比して低被覆段差性となる条件で第２の膜を前記第１の膜に形成し、前記ゲートの前記側面の下部に空洞を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  9. ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
    前記ゲートの側壁下部の一部位を除去してノッチ形状に加工する工程と、
    前記一部位のみに局所的に低誘電率の材料を埋め込む工程と、
    前記低誘電率の材料を覆うように前記ゲートの側面にサイドウォール膜を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  10. ゲート及びソース／ドレインを含む半導体装置の製造方法であって、
    前記ゲートの側壁下部の一部位を除去してノッチ形状に加工する工程と、
    前記一部位を埋め込まない程度に低被覆段差性となる条件でサイドウォール膜を前記ゲートの側面に形成し、前記ゲートの前記側面の下部に空洞を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
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