KR20180041978A - 초정렬 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 에피텍셜 베이스를 갖는 이종접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 그 특징적인 구성은, 일측면은 반도체 영역; 반도체 영역상에 상부 영역을 가지는 intrinsic 컬렉터; intrinsic 컬렉터의 상부 영역의 측면에 형성된 측면 절연영역; 측면 절연 영역 및 intrinsic 컬렉터의 표면 상부에 성장된 에피텍셜 베이스 영역; 에페텍셜 베이스 영역 상부에 적층되어 있으며, 함께 intrinsic 컬렉터의 표면 상부에 intrinsic컬렉터 윈도우를 정의하는 폴리실리콘층과 제 1 절연층; 폴리실리콘층의 하단, 제1절연층의 측면, 에피텍셜 베이스 상단에 형성되어 extrinsic 에피텍셜 베이스와 폴리실리콘층을 전기적으로 연결하는 실리콘층 영역; 폴리실리콘층 측면과 에미터 윈도우를 정의하는 스페이서 하단을 전기적으로 분리하는 산화막층 영역; 폴리실리콘층의 상단를 전기적으로 분리하는 제2절연막층 영역; 및 상기 에미터 영역을 통해 상기 베이스 상부와 접촉되고 상기 제 2 절연층 상부에 형성된 에미터 폴리실리콘층을 포함하여 구성되되, 상기 베이스의 extrinsic 영역에서, 상기 에피텍셜 베이스층과 상기 실리콘막과 상기 폴리실리콘층과 상기 제 2 절연층의 상부 일부분에 상기 에미터 폴리 실리콘이 형성된 것을 특징으로 한다.

Description

초정렬 바이폴라 트랜지스터 및 그 제조방법{Super Self-Alignment Bipolar Transistor and Method of Manufacturing the same}
본 발명은 초정렬 바이폴라 트랜지스터 및 그 제조방법에 관한 것으로, 구체적으로는 에피텍셜 베이스를 갖는 이종접합 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
에피텍셜 SiGe 베이스 바이폴라 트랜지스터들은 당업계에 잘 알려진 소자로서, 예를 들어 John D. Cressler et al.에 의한 "Sub-30-ps ECL Circiut Operation at Liquid-Nitrogen Temperature Using Self-Aligned Epitaxial Si-Ge Base Bipolar Transistor" (IEEE Electron Devices Letters, Vol.12, No.4, April 1991 pp166-168)에 개시되어 있다.
이하, 종래기술에 의한 이종접합 바이폴라 트랜지스터들을 첨부한 도면을 참조하여 설명한다.
도 1은 미국특허 US6,316,818B1호에 의한 종래기술에 의한 바이폴라 트랜지스터를 도시한 도면이다.
도 2의 바이폴라 트랜지스터는 먼저, 기판(201)상에 형성된 베리드층(202, 203), 내부에 SIC(Selectively-Implanted Collector)영역이 형성된 실리콘층(204), 분리영역(205), 컬렉터싱커(260)가 형성되어 있고, 전체 구조상에 실리콘질화막(207)을 증착하여 패터닝하고, 그 위에 3중층(208:80,81,82)의 베이스층을 형성한다. 3중층은 에피텍셜 Si/Si-Ge/Si층으로 구성된다.
그러나, 이와 같은 종래기술에 의한 바이폴라 트랜지스터의 경우, 베이스를 에피텍시하기 전에 실리콘질화막을 습식식각 또는 건식식각으로 패턴을 형성해야 하는데, 건식식각으로 식각하는 경우는 실리콘 표면이 손상될 수 있고, 습식식각의 경우는 CD(Critical Dimension)를 제어가 어려운 문제점이 있다. 또한, extrinsic 베이스층(208)에 컨택 형성을 위하여 높은 농도로 보론(B) 도핑을 실시하고 확산공정을 실시하여 오믹컨택을 형성하는 이와 같은 구조는 확산공정시 고온의 열공정이 필요하여 에피텍시로 형성된 베이스층(208)이 strain relaxation되어 막질이 저하될 수 있는 문제점이 있다.
또한, 다중층(208)상에 저항 감소를 위해 실리사이드를 형성하는 경우, aggllomeration이 생겨 컨택이 다중층(208)의 3개층과 불균일하게 접촉될 수 있는 문제점이 있다. 또한, 실리사이드 형성을 위하여 사용된 금속이 컬렉터 쪽으로 침투하여 발생하는 접합 스파이크(junction spike)등이 생겨날 수 있어서, 심한 경우 컬렉터와 베이스간에 단락을 유발할 수도 있는 문제점이 있다.
다음으로, 도 2 는 미국특허 US5,323,032호에 의한 종래기술에 의한 바이폴라 트랜지스터를 도시한 도면이다.
도 2의 바이폴라 트랜지스터는 기판(301)상에 형성된 n+ 베리드층(302), n+형 컬렉터 P 확산층(306) 및 n- 형 에피텍셜층(303)을 구비하고, n- 형 에피텍셜층(303)은 LOCOS 산화막(305)에 의해 분리되어 있다. 한편, 상기 전체 구조상에 실리콘 질화막(321)이 콜렉터 영역을 정의하는 윈도우를 포함하여 형성되어 있으며, 그 상에 p+ 베이스 컨택층(316)을 구비한다. 폴리실리콘층(317)은 n+형 컬렉터 P 확산층(306)과 컨택을 형성하는 기능을 수행하고, 도면부호 322는 실리콘 산화막이다. 베이스 컨택층(316)과 실리콘 산화막(322)은 마스크를 이용하여 건식식각을 통해 에미터 영역에서 오프닝이 형성되어 있다.
상술한 구조에서 분자빔 에피텍셜 성장에 의해 intrinsic 베이스층(324,325)을 선택적 성장 기법을 통해서 실리콘 계열의 물질이 노출된 부분에만 성장시킨다. 이와 같은 선택적 성장기법에 의해 베이스층(324,325)는 서로 접속된다.
그러나. 도 2의 바이폴라트랜지스터의 형성공정에 의하여, 선택적 성장기법을 통해서 에피텍셜층을 성장시키면 로컬로딩효과가 발생하는 문제점이 있다. "로컬로딩효과"란 선택적 성장기법을 통하여 실리콘 위에만 실리콘층 등을 성장시키는 경우, 대상 기판인 웨이퍼상에 노출된 실리콘의 면적에 따라서 성장되는 실리콘층의 두께가 변화되는 현상이다(Akihiko et. al., "Local Loading Effect in Selective Silicon Epitaxy", Japanese Journal of Applied Physics, Vol. 23, No. 6, June, 1984 pp.L391-393 참조). 따라서, 도 2의 구조에서 선택적 성장공정이 수행되는 전체 웨이퍼에서 실리콘 산화막의 면적과 실리콘의 면적을 비교할 때, 실리콘 면적이 상대적으로 작아 로컬로딩효과가 발생되게 된다. 이러한 로컬로딩효과에 의하여 바이폴라트랜지스터의 특성이 웨이퍼 내, 혹은 웨이퍼 간에 서로 다를 수 있어 양산성은 현저히 저하될 수 있는 문제점이 있다.
미국 등록특허 US 5,323,032(1994.06.21)
따라서, 본 발명은 상술한 종래기술에 의한 문제점을 해결하기 위한 이종접합 바이폴라 트랜지스터 및 그 제조방법을 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 양산 가능한 새로운 구조를 갖는 이종 접합 바이폴라 트랜지스터 및 그 제조방법을 제공한다.
본 발명의 또다른 목적은 컬렉터와 베이스를 또 베이스와 에미터를 자기정렬 할 수 있는 이종접합 트랜지스터를 제공한다.
상술한 목적을 달성하기 위한 기술적 수단으로, 본 발명의 일측면은 반도체 영역; 반도체 영역상에 상부 영역을 가지는 intrinsic 컬렉터; intrinsic 컬렉터의 상부 영역의 측면에 형성된 측면 절연영역; 측면 절연 영역 및 intrinsic 컬렉터의 표면 상부에 성장된 에피텍셜 베이스 영역; 에페텍셜 베이스 영역 상부에 적층되어 있으며, 함께 intrinsic 컬렉터의 표면 상부에 intrinsic컬렉터 윈도우를 정의하는 폴리실리콘층과 제 1 절연층; 폴리실리콘층의 하단, 제1절연층의 측면, 에피텍셜 베이스 상단에 형성되어 extrinsic 에피텍셜 베이스와 폴리실리콘층을 전기적으로 연결하는 실리콘층 영역; 폴리실리콘층 측면과 에미터 윈도우를 정의하는 스페이서 하단을 전기적으로 분리하는 산화막층 영역; 폴리실리콘층의 상단를 전기적으로 분리하는 제2절연막층 영역; 및 상기 에미터 영역을 통해 상기 베이스 상부와 접촉되고 상기 제 2 절연층 상부에 형성된 에미터 폴리실리콘층을 포함하여 구성되되, 상기 베이스의 extrinsic 영역에서, 상기 에피텍셜 베이스층과 상기 실리콘막과 상기 폴리실리콘층과 상기 제 2 절연층의 상부 일부분에 상기 에미터 폴리 실리콘이 형성된 것을 특징으로 하는 바이폴라 트랜지스터를 제공한다.
본 발명의 다른 측면은 반도체 영역, 반도체 영역 상에 형성된 intrinsic 컬렉터, intrinsic 컬렉터의 상부에 형성된 측면 절연영역을 포함하는 바이폴라 트랜지스터의 이종접합 베이스를 제조하는 방법에 있어서, 측면 절연 영역 및 intrinsic 컬렉터의 표면 상부에 비선택적 성장기술을 이용하여 베이스를 형성하는 단계;
제 1 절연층과 폴리실리콘층 을 차례로 적층하는 단계; 폴리실리콘층과 제 1 절연층을 식각하여 상기 intrinsic 컬렉터의 윈도우를 정의하는 단계; 상기 전체 구조상에 제1절연층을 언더컷 형상으로 식각하여 에피텍셜 성장기술을 이용하여 실리콘막을 형성시 언더컷 내부에도 실리콘막이 형성되도록 하는 단계; 상기 실리콘막을 산화하는 단계; 상기 전체 구조상에 스페이서막을 형성하여 에미터 영역을 정의하는 단계; 및
상기 전체 구조상에 에미터 폴리실리콘층을 적층하고, 에미터 전극 영역을 제외한 나머지 영역의 상기 에미터 폴리실리콘층, 상기 제 2 절연층을 연속적으로 식각하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법을 제공한다.
또한, Si/Si-Ge-C/Si층의 베이스를 형성하는 단계 이전에, 자연 산화막을 제거하기 위하여 950℃ 이상의 온도에서 H2 베이킹 공정을 수행할 수 있다.
바람직하게, 상기 베이스는 도핑되지 않은 Si층, 도핑된 Si1-xGexCy층(여기서, 0≤x<0.5이고 0≤y<0.5) 및 도핑되지 않은 Si1-kGekCl층(여기서, 0≤k<0.5이고 0≤l<0.5)을 포함하여 구성될 수 있다. “Si1-xGexCy층(여기서, 0≤x<0.5이고 0≤y<0.5)”는 x와 y의 변화에 따라 Si, SiGe, SiGeC 등 Si, Ge 및 C의 다양한 조합이 가능함을 의미한다.
한편, 도핑되지 않은 Si층, 도핑된 Si1-xGexCy층 및 도핑되지 않은 Si1-kGekCl층 각각의 두께는 50~1000Å일 수 있다.
또한, 제 1 절연층은 실리콘산화막(O), 실리콘질화막(N) 또는 이들의 조합으로 이루어진 다중층(ON, ONO 등)이 가능하다.
바람직하게는, 폴리실리콘층은 100~10000Å 두께를 갖고, 제 1 절연층은 100~10000Å두께를 가질 수 있다.
상술한 본 발명에 의하면, 에피텍셜 베이스층을 비선택적 성장 기법(Non Selective Epitaxial Growth)으로 성장하여 로컬로딩효과를 배제시켰음에도 통상 선택적 성장기법(Selective Epitaxial Growth)에 의해서만 구현하는 초자기정렬구조의 이종접합 바이폴라 트랜지스터를 구현하였다.
컬렉터, 베이스, 에미터가 자기정렬된 초자기정렬구조이므로 컬렉터와 베이스가 자기정렬되어 컬렉터와 베이스간 기생접합용량을 최소화하고 균일한 특성을 얻고, 베이스와 에미터가 자기정렬되어 intrinsic베이스와 extrinsic베이스 간격을 줄여 베이스 저항을 낮추고, 웨이퍼 내에서 베이스 저항이 균일한 전기적 특성을 갖는 효과를 가지고 있다.
또, extrinsic 베이스층 및 intrinsic 베이스층을 형성하는데 있어서, 종래 기술의 경우 베이스층이 실리콘질화막층 위에 형성되어 베이스 전극과의 접촉이 폴리실리콘층 또는 실리콘층에 불균일하게 접촉되어 양호한 베이스 컨택을 형성하기가 어렵게 되어 컨택 신뢰성이 저하되는 문제점을 해결할 수 있는 효과가 있다.　 본 발명에 따르면, 베이스 금속 전극이 직접 extrinsic 베이스층으로 사용된 폴리실리콘층에 접촉되므로 양호하고 균일한 오믹 접촉을 이룰 수 있는 장점이 있다.
또한, 종래 기술로는 extrinsic 베이스층의 저항을 낮추기 위해 금속실리사이드를 형성하는 경우 agglomeration이 생겨 컨택이 Si/Si-Ge-C/Si으로 이루어진 다중층과 불균일하게 이루어져 베이스 컨택의 신뢰성에 문제점이 있고, 컬렉터 쪽으로 금속실리사이드가 침투하여 접합 스파이크 등이 생겨날 수 있어서 베이스와 컬렉터간에 단락을 유발할 수 있는 문제점이 있었다.
본 발명에서는 베이스층을 비선택적으로 성장하므로 로컬로딩효과도 피할 수 있고 초자기정렬 구조를 구현하므로 기생접합용량 및 베이스 저항을 줄이고, 베이스 금속 전극이 직접 폴리실리콘층에 접촉되므로 웨이퍼 내에서 소자의 전기적 특성이 균일하게 되는 장점이 있어 양산성 있게 집적회로 제작에 적용할 수 있는 효과가 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
이하, 도 3a 내지 도 3h를 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.
도 3a을 참조하면, 제 1 도전형(예를 들어 p형, 이하 'p형'이라 함)의 실리콘 기판(1)에는 제 2도전형의 도펀트(예를 들어, n형, 이하 'n형'이라 함)인 비소(As) 등의 이온으로 도핑된 n+베리드층(4)이 형성된다. 다음으로, 기판(1) 상에 에피텍시로 예컨대 1㎛ 정도의 n형 실리콘층(6,7)층이 형성되고, 공지의 방식에 의해 보론(B)등의 이온으로 p+ 도핑된 베리드층(3)이 절연영역(5)이 형성될 일부분에 형성되고, 이후 절연영역(5)이 LOCOS 또는 트렌치 형성방식에 의해 형성된다. 한편, n형 실리콘층(6)은 일반적인 방식으로 컬렉터 싱커가 형성될 영역(6)에만 예컨대 P(Phosphorus)등의 n형의 도펀트에 의해 도핑되어, n+베리드층(4)과 접속된다.
도 3b를 참조하면, 상기 전체 구조상에 베이스층(8)을 에피성장하기 전에 자연 산화막을 제거하기 위하여 950℃ 이상의 온도에서 H2 베이킹 공정을 수행하는 것이 바람직하다. 상기 전체 구조상에 베이스층인 3중층(8)을 대략 1000Å 두께로 형성하고, 이 때 인-시튜로 보론(B)을 1.0E19~5.0E20/㎤로 도핑을 실시한다. 3중층의 첫번째층은 대략 300Å 두께로 실리콘층을 에피 성장시키고, 두번째층으로 Si-Ge-C 합금층을 대략 300Å 두께로 형성한다. 세번째층은 대략 300Å 두께로 실리콘층을 에피 성장시킨다. 여기서, Si-Ge-C 합금을 포함하는 3중층(8)은 비선택적 성장 기법(Non Selective Epitaxial Growth)에 의해서 성장된다. 일반적으로 선택적 성장기법은 local loading effect가 존재하는 것으로 알려져 있다. 이 효과는 선택적 성장기법을 통하여 실리콘 위에만 실리콘층 등을 성장시키는 경우, 대상 기판인 웨이퍼상에 노출된 실리콘의 면적에 따라서 성장되는 실리콘층의 두께가 변화되는 현상이다. 따라서, 본 실시예에서 노출된 기판 전체면에 실리콘층을 에피성장하는 비선택적 공정을 실시함으로써 로컬로딩효과가 원천적으로 발생하지 않도록 하였다.
다음으로, 실리콘산화막(9)을 LPCVD 장비를 이용하여 400Å 두께로 증착하고, 다음으로 폴리실리콘막(10)을 그 위에 3000Å 두께로 증착한다.
이 폴리실리콘층(10)은 베이스층과의 접촉과 베이스 전극과의 컨택을 위해 고농도의 p형 도핑이 필요하다. 따라서, B등의 이온을 약 1.0E20/㎤ 의 농도를 갖도록 도핑한다. 다음으로, 플라즈마증폭화학기상증착(PECVD) 등의 증착장비를 이용하여 질화막(11)을 1000Å 두께로 형성한다.
도 3c를 참조하면, intrinsic 영역을 오프닝하고 나머지 영역을 마스킹하는 포토레지스트등의 식각마스크(12)를 이용하여 반응성이온 식각(Reactive Ion Etch)을 실시하여 질화막(11) 및 폴리실리콘층(10)을 차례로 식각한다. 이 경우, 폴리실리콘층(10)을 건식식각하는 과정에서 베이스 영역이 실리콘산화막(9)으로 보호되어 손상을 피할 수 있게 된다.
그런 다음, 이들을 마스크로 하여 컬렉터에 예컨대 P(Phosphorus)를 1.0E16~1.0E18/cm3의 농도로 선택적으로 도핑하여 SIC(Selectively-Implanted Collector)를 형성한다. 이 공정은 intrinsic 컬렉터 영역의 농도를 선택적으로 증가시킴으로써 컬렉터 베이스간의 접합용량을 감소시켜 트랜지스터의 속도 증가에 기여하게 된다.
도 3d를 참조하면, 포토레지스트등의 식각마스크(12)를 제거하고 6:1 BHF 등의 불산용액을 이용하여 실리콘산화막(9)을 과도식각하여 폴리실리콘막 하단에 언더컷을 형성시킨다.
도 3e를 참조하면, 상기 전체 구조상에 에피텍셜 방법으로 실리콘막(13)을 성장시켜 intrinsic베이스 영역과 폴리실리콘막 하단에 형성된 언더컷 부분은 단결정 실리콘이 성장되고 폴리산화막(10) 측면과 질화막(11) 상단에는 폴리실리콘막(13)이 성장 된다. 다음으로 저온 산화 공정을 수행하면 폴리실리콘 하단의 언더컷 영역(14)은 실리콘막으로, 나머지 intrinsic 베이스 영역, 폴리실리콘 측면, 질화막 상단은 실리콘산화막이 형성 된다. 그 후 플라즈마증폭화학기상증착(PECVD) 등의 증착장비를 이용하여 질화막을 3000Å 두께로 증착하고 건식 식각을 수행하여 스페이스(15)를 형성한다. 이때 폴리실리콘 하단의 언더컷에 형성된 실리콘막은 폴리실콘막(10)과 베이스막(8)을 연결시키고 intrinsic베이스 영역의 실리콘산화막은 베이스 표면을 보호하고, 폴리실리콘 측면의 실리콘산화막과 스페이스 하단의 실리콘산화막은 extrinsin베이스와 에미터간을 전기적으로 분리하는 역할을 한다.
도 3f를 참조하면, 20:1 BHF 등의 불산용액을 이용하여 실리콘산화막(13)을 과도식각하여 스페이스 하단에 언더컷을 형성시킨다. 이때 intrinsic베이스에 형성되었던 실리콘산화막은 단결정 실리콘 산화막으로 베이스 표면을 매끄러운 상태로 유지시켜준다
상기 전체 구조상에 에미터를 형성할 에미터 폴리실리콘층(16)을 상압기상증착(Atomospheric Pressure Chemical Vapour Deposition) 장비를 이용하여 에미터 폴리실리콘층(15)을 2000Å 두께로 증착한다. 에미터 폴리실리콘층(15)은 인시튜로 인(P)을 도핑하여 1.0E20~2.0E21/㎤의 불순물 농도로 만든다. 그 후, 에미터 전극영역을 정의하기 위하여 식각마스크로 에미터 전극영역을 마스킹하고 에미터 폴리실리콘층(16)과 실리콘질화막(11)을 건식식각한다.
도 3g를 참조하면, extrinsic베이스 전극영역을 마스킹하고 폴리실리콘막(10)과 실리콘산화막(9), 베이스막(8)을 순차적으로 건식식각 한다. 잔류하는 실리콘산화막을 제거하고 Ti 실리사이드 형성공정을 실시한다. 이때 실리사이드 형성 공정을 실시하면 외부(extrinsic) 베이스 영역(18), 폴리실리콘 에미터 영역(19), 실리콘 컬렉터 영역(17)이 동시에 실리사이드가 형성된다.
특히 extrinsic베이스 영역에서 본 실시예에 따르면, 실리사이드 공정이 3중층(12)상에 형성되지 않고 폴리실리콘층(10) 상에만 선택적으로 형성된다. 도 1의 종래기술에서와 같이, 3중층(8)에 실리사이드를 형성하는 경우는 계면에 agglomeration이 생겨서 실리콘층 또는 Si-Ge-C 합금층에 컨택이 형성될 수 있어 extrinsic 베이스 저항(Rb,ext)이 불균일할 수 있다.
마지막으로 도 3h를 참조하면, 상기 전체 구조상에 실리콘산화막 등의 절연막을 4000Å 정도의 두께로 층간절연막(20)을 증착하고, 내부에 에미터, 베이스 및 컬렉터를 형성하기 위한 컨택홀을 만든다. 그런 다음, 전체적으로 알루미늄등의 금속층(21)을 10000Å 두께로 증착한다. 그리고, 식각마스크를 잔류시켜 에미터, 베이스 및 컬렉터 전극을 형성한다.
본 발명의 사상이나 범위로부터 이탈됨이 없이 본 발명의 다양한 변경이 가능해질 수 있다. 따라서, 본 발명에 따른 구현 예에 대한 상기의 설명은 예시의 목적으로만 제공될 것이며, 첨부된 청구 범위 및, 그것의 등가물에 의해서 한정되는 본 발명을 제한하기 위한 목적을 위해서 제공되는 것은 아니다.
1: 기판 3: p+ 도핑된 베리드층
4: n+베리드층 5: 절연영역
6, 7: n형 실리콘층 8: 베이스층
9: 실리콘산화막 10: 폴리실리콘막
11: 질화막 12: 식각마스크
13: 실리콘막 14: 언더컷 영역
15: 스페이스 16: 폴리실리콘층
17: 실리콘 컬렉터 영역 18: 외부 베이스 영역
19: 폴리실리콘 에미터 영역 20: 층간절연막
21: 금속층

Claims (4)

  1. 반도체 영역;
    반도체 영역상에 상부 영역을 가지는 intrinsic 컬렉터; intrinsic 컬렉터의 상부 영역의 측면에 형성된 측면 절연영역;
    측면 절연 영역 및 intrinsic 컬렉터의 표면 상부에 성장된 에피텍셜 베이스 영역;
    에페텍셜 베이스 영역 상부에 적층되어 있으며, 함께 intrinsic 컬렉터의 표면 상부에 intrinsic컬렉터 윈도우를 정의하는 폴리실리콘층과 제 1 절연층;
    폴리실리콘층의 하단, 제1절연층의 측면, 에피텍셜 베이스 상단에 형성되어 extrinsic 에피텍셜 베이스와 폴리실리콘층을 전기적으로 연결하는 실리콘층 영역;
    폴리실리콘층 측면과 에미터 윈도우를 정의하는 스페이서 하단을 전기적으로 분리하는 산화막층 영역;
    폴리실리콘층의 상단를 전기적으로 분리하는 제2절연막층 영역; 및
    상기 에미터 영역을 통해 상기 베이스 상부와 접촉되고 상기 제 2 절연층 상부에 형성된 에미터 폴리실리콘층을 포함하여 구성되되,
    상기 베이스의 extrinsic 영역에서, 상기 에피텍셜 베이스층과 상기 실리콘막과 상기 폴리실리콘층과 상기 제 2 절연층의 상부 일부분에 상기 에미터 폴리 실리콘이 형성된 것을 특징으로 하는 바이폴라 트랜지스터.
  2. 제 1 항에 있어서,
    상기 베이스는 도핑되지 않은 Si층, 도핑된 Si1-xGexCy층(여기서, 0≤x<0.5이고 0≤y<0.5) 및 도핑되지 않은 Si1-kGekCl층(여기서, 0≤k<0.5이고 0≤l<0.5)을 포함하여 구성된 것을 특징으로 하는 바이폴라 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 2 절연층은 실리콘산화막, 실리콘질화막 또는 이들의 조합으로이루어진 다중층인 것을 특징으로 하는 바이폴라 트랜지스터.
  4. 반도체 영역, 상기 반도체 영역 상에 형성된 intrinsic 컬렉터, 상기 intrinsic 컬렉터의 상부에 형성된 측면 절연영역을 포함하는 바이폴라 트랜지스터의 베이스를 제조하는 방법에 있어서,
    상기 측면 절연 영역 및 상기 intrinsic 컬렉터의 표면 상부에 비선택적 성장기술을 이용하여 베이스를 형성하는 단계;
    제 1 절연층과 폴리실리콘층, 제2절연층을 차례로 적층하는 단계;
    상기 제 2 절연층과 폴리실리콘층을 식각하여 상기 intrinsic 컬렉터의 윈도우를 정의하는 단계;
    상기 제1절연층을 불산용액으로 실리콘산화막을 과도식각하여 폴리실리콘막 하단에 언더컷을 형성하는 단계;
    상기 전체 구조상에 에피텍셜 방법으로 실리콘막을 성장시켜 intrinsic베이스 영역과 폴리실리콘막 하단에 형성된 언더컷 부분은 단결정 실리콘이 성장되고 폴리산화막 측면과 질화막 상단에는 폴리실리콘막를 성장하는 단계;
    상기 전체 구조상에 산화 공정을 수행하여 폴리실리콘 하단의 언더컷 영역은 실리콘막으로, 나머지 intrinsic 베이스 영역, 폴리실리콘 측면, 질화막 상단은 실리콘산화막을 형성하는 단계;
    상기 전체 구조상에 질화막을 증착하고 건식 식각을 수행하여 스페이스를 형성하여 에미터 영역을 정의하는 단계;
    상기 전체 구조상에 실리콘산화막을 과도습식식각하여 스페이스 하단에 언더컷을 형성하는 단계; 및
    상기 전체 구조상에 에미터 폴리실리콘층을 적층하고, 에미터 전극 영역을 제외한 나머지 영역의 상기 에미터 폴리실리콘층, 상기 제 2 절연층을 연속적으로 식각하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010370A (ko) * 1992-10-30 1994-05-26 김광호 반도체 장치의 제조 방법
US5323032A (en) 1991-09-05 1994-06-21 Nec Corporation Dual layer epitaxtial base heterojunction bipolar transistor
KR19980045419A (ko) * 1996-12-10 1998-09-15 양승택 바이폴라 트랜지스터 제조방법
JPH10284504A (ja) * 1997-04-01 1998-10-23 Samsung Electron Co Ltd バイポーラトランジスター及びその製造方法
KR20030047274A (ko) * 2001-12-10 2003-06-18 주식회사 타키오닉스 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323032A (en) 1991-09-05 1994-06-21 Nec Corporation Dual layer epitaxtial base heterojunction bipolar transistor
KR940010370A (ko) * 1992-10-30 1994-05-26 김광호 반도체 장치의 제조 방법
KR19980045419A (ko) * 1996-12-10 1998-09-15 양승택 바이폴라 트랜지스터 제조방법
JPH10284504A (ja) * 1997-04-01 1998-10-23 Samsung Electron Co Ltd バイポーラトランジスター及びその製造方法
KR20030047274A (ko) * 2001-12-10 2003-06-18 주식회사 타키오닉스 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법

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