KR20220044646A - 댐 구조체를 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20220044646A
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Abstract

멀티 스택 트랜지스터 구조체의 어레이가 제공되며, 상기 멀티 스택 트랜지스터 구조체는 어레이에서 복수의 행과 복수의 열로 배열되며, 상기 각 스택 트랜지스터 구조체는 두 개 이상의 수직으로 배열된 트랜지스터 스택을 포함하며, 댐 구조체가 동일한 열의 인접한 두 행 사이에 형성되어 인접한 두 행 중 하나의 멀티 스택 트랜지스터 구조체가 동일한 열에 있는 상기 인접한 두 행 중 다른 행의 멀티 스택 트랜지스터 구조체와 전기적으로 분리된다.

Description

댐 구조체를 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES HAVING DAM STRUCTURES AND METHOD OF MANUFACTURING THE SAME}
본 개시의 예시적인 실시 예와 일치하는 장치 및 방법은 각각 2개 이상의 트랜지스터 스택을 포함하는 멀티 스택 트랜지스터 구조체의 어레이에 관한 것이다.
종래의 평면 전계 효과 트랜지스터(FET)와는 달리, 핀 전계 효과 트랜지스터(fin field-effect transistors; finFET) 및 나노 시트 트랜지스터는 게이트 올 어라운드(gate-all-around; GAA) 구조로 둘러싸여 있는 채널 구조체를 통한 전류 흐름의 개선된 제어를 달성하는 것이 특징으로 게이트로 둘러싸인 채널 구조체를 통한 전류 흐름의 개선된 제어와 더 큰 소자 밀도 이득을 달성한다.
그러나, 기존의 고밀도 트랜지스터 제조 공정은 나노 시트 트랜지스터 제조에 적합하지 않을 수 있다.
이 배경 기술에 개시된 정보는 본 출원의 실시 예를 달성하기 전에 이미 발명자들에게 공지되어 있거나 실시 예를 달성하는 과정에서 획득된 기술 정보이다. 따라서 이미 공중에게 알려진 선행 기술을 형성하지 않는 정보를 포함할 수 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 댐 구조체를 포함하는 멀티 스택 트랜지스터 어레이를 제공하는 것이다.
일 실시 예에 따르면, 멀티 스택 트랜지스터 구조체의 어레이가 제공되며, 상기 멀티 스택 트랜지스터 구조체는 어레이에서 복수의 행 및 복수의 열로 배열되고, 상기 각 멀티 스택 트랜지스터 구조체는 두 개 이상의 수직으로 배열된 트랜지스터 스택을 포함하고, 댐 구조체는 동일한 열의 인접한 두 행 사이에 형성되어 인접한 두 행 중 하나의 멀티 스택 트랜지스터 구조가 상기 동일한 열에 있는 인접한 두 행 중 다른 하나의 스택 트랜지스터 구조체로부터 전기적으로 절연된다.
일 실시 예에 따르면, 멀티 스택 트랜지스터 구조체의 어레이가 제공되며, 상기 멀티 스택 트랜지스터 구조체는 어레이에서 복수의 행 및 복수의 열로 배열되고, 상기 각 멀티 스택 트랜지스터 구조체는 두 개 이상의 수직으로 배열된 트랜지스터 스택을 포함하고, 댐 구조체는 동일한 열의 인접한 두 행과 동일한 행의 인접한 두 열 사이에 형성되어 인접한 두 행 중 하나의 멀티 스택 트랜지스터 구조체는 동일한 열의 인접한 두 행 중 다른 하나의 멀티 스택 트랜지스터 구조체와 전기적으로 절연되며, 인접한 두 열 중 하나의 멀티 스택 트랜지스터 구조체는 동일한 행의 인접한 두 열 중 다른 열의 멀티 스택 트랜지스터 구조와 전기적으로 분리된다.
일 실시 예에 따르면, 다중 스택 트랜지스터 구조의 어레이를 제조하는 방법이 제공된다. 상기 방법은 다음을 포함할 수 있다: 어레이에 복수의 행과 복수의 열로 배열된 멀티 스택 트랜지스터 구조체를 제공하고, 각각의 멀티 스택 트랜지스터 구조체는 제1 트랜지스터 스택 및 상기 제1 트랜지스터 위에 형성된 제2 트랜지스터 스택을 포함하며; 복수의 제1 트렌치를 형성하기 위해 멀티 스택 트랜지스터 구조체를 행으로 분할하는 복수의 제1 라인을 따라 게이트 컷 패터닝을 수행하고; 어레이에서 인접한 행의 멀티 스택 트랜지스터 구조체로부터 한 행의 멀티 스택 트랜지스터 구조체를 분리하기 위해 제1 트렌치에 댐 구조체를 형성하고; 및 댐 구조체를 형성한 후, 상기 각 멀티 스택 트랜지스터 구조체의 제1 트랜지스터 스택의 제1 소스/드레인 영역에 랜딩되는 적어도 제1 소스/드레인 콘택 구조체를 형성하는 것을 포함한다.
상기 실시 예에 따른 멀티 스택 트랜지스터 구조체의 어레이에 포함된 댐 구조체로 인해, 멀티 스택 트랜지스터 구조체 사이의 전기적 단락을 방지하는 멀티 스택 트랜지스터 구조체의 수율을 증가시킬 수 있다.
본 개시의 실시예들에 따르면 멀티 스택 트랜지스터 어레이는 인접한 멀티 스택 트랜지스터 구조체를 분리하는 댐 구조체를 포함하므로, 인접한 멀티 스택 트랜지스터 구조체 사이의 전기적 단락을 방지할 수 있다.
본 발명의 개념의 예시적인 실시 예는 첨부된 도면과 함께 취해진 다음의 상세한 설명으로부터 보다 명확하게 이해될 것이다:
도 1a는 일 실시 예에 따른 멀티-스택 나노 시트 구조체를 예시한다.
도 1b는 일 실시 예에 따라 소스/드레인 영역 및 소스/드레인 콘택 구조체가 형성된 도 1a의 멀티 스택 나노 시트 구조체의 사시도를 예시한다.
도 2는 일 실시 예에 따른, 행으로 분할된 멀티-스택 나노 시트 구조체의 어레이의 평면도를 예시한다..
도 3a 및 도 3b 내지 도 8a 및 8b는 실시 예들에 따른, 멀티-스택 나노 시트 구조체들의 어레이를 제조하는 방법을 예시한다.
도 9는 일 실시 예에 따른, 행 및 열로 분할된 멀티-스택 나노 시트 구조체의 어레이의 평면도를 도시한다.
도 10은 실시 예들에 따른 멀티-스택 나노 시트 구조체들의 어레이를 제조하는 방법을 설명하는 플로우 차트를 예시한다.
도 11은 일 실시 예에 따른 반도체 모듈의 개략적인 평면도를 도시한다.
도 12는 일 실시 예에 따른 전자 시스템의 개략적인 블록도를 예시한다.
본 명세서에서 설명하는 실시 예는 모두 예시적인 실시 예이므로, 본 개시는 이에 한정되지 않고 다양한 형태로 구현될 수 있다. 이하의 설명에서 제공되는 각각의 실시 예는 본 명세서에서 제공되거나 제공되지 않는 다른 예 또는 다른 실시 예의 하나 이상의 특징과 연관되는 것으로부터 배제되지 않고 본 개시와 일치한다. 예를 들어, 특정 예 또는 실시 예에서 설명된 사항이 다른 예 또는 실시 예에서 설명되지 않더라도, 그 설명에서 달리 언급되지 않는 한 다른 예 또는 실시 예와 관련되거나 결합된 것으로 이해될 수 있다. 또한, 본 개시의 개념의 원리, 측면, 예 및 실시 예에 대한 모든 설명은 구조적 및 기능적 등가물을 포함하도록 의도된 것임을 이해해야 한다. 또한 이러한 균등물은 현재 잘 알려진 균등물뿐만 아니라 향후 개발될 균등물, 즉 구조에 관계없이 동일한 기능을 수행하도록 발명된 모든 장치를 포함하는 것으로 이해되어야 한다. 예를 들어, 본 명세서에서 설명하는 MOSFET은 본 발명의 개념이 적용될 수 있는 한 다른 형태 또는 형태의 트랜지스터를 취할 수 있다.
반도체 소자의 요소, 구성 요소, 층, 패턴, 구조, 영역 등(이하 총칭하여 "요소")이 반도체 소자의 다른 요소에 *?*"너머에", "위에", "상에", "아래에", "하부에", "연결된" 또는 "결합된"것으로 지칭될 때, 다른 요소에 바로 너머에, 위에, 상에, 아래에, 하부에, 연결 또는 결합되거나 또는 중간 요소(들)가 존재하는 것으로 이해될 수 있다. 대조적으로, 반도체 소자의 요소가 반도체 소자의 다른 요소에 "바로 너머에", "바로 위에", "바로 상에", "바로 아래에", "바로 하부에", "직접 연결된" 또는 "직접 결합된" 것으로 언급될 때, 개재 요소는 존재하지 않는다. 유사한 번호는 본 명세서 전체에 걸쳐 유사한 요소를 지칭한다.
"너머에", "위에", "상에", "상부에", "아래에", "하부에", "밑에" 등과 같은 공간 관련 용어가 여기에서 그림에 예시된 것처럼 한 요소와 다른 요소의 관계의 설명의 편의를 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 동작중인 반도체 소자의 다른 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면에서 반도체 소자가 뒤집힌 경우, 다른 요소 "아래에" 또는 "하부에"로 설명된 요소는 다른 요소 "위"로 향하게 된다. 따라서, "아래"라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 반도체 소자는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에서 사용되는 공간적으로 상대적인 설명어는 그에 따라 해석된다. 또한, 복수의 반도체 구조체가 배열된 어레이의 "행"및 "열"과 같은 용어는 어레이가 90도 회전될 때 "열" 및 "행"으로 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "적어도 하나"와 같은 표현은 요소 목록 앞에 올 때 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 예를 들어, "a, b 및 c 중 적어도 하나"라는 표현은 a 만, b 만, c 만, a와 b 모두, a와 c 모두, b와 c 모두, 또는 a, b 및 c 모두를 포함하는 것으로 이해해야 한다.
비록 제1, 제2, 제3, 제4 등의 용어가 본 명세서에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되어서는 안된다는 것을 이해할 것이다. 이 용어는 한 요소를 다른 요소와 구별하는 데만 사용된다. 따라서, 아래에서 논의되는 제1 요소는 본 개시의 교시에서 벗어나지 않고 제2 요소로 명명될 수 있다.
또한, 본 개시의 장치 또는 구조를 제조하는 실시 예에서 단계 또는 동작이 다른 단계 또는 동작보다 나중에 설명되지만, 상기 단계 또는 동작은 다른 단계 또는 작업이 상기 단계 또는 작업 후에 수행되는 것으로 설명되지 않는 한 다른 단계 또는 동작보다 늦게 수행될 수 있음을 이해할 것이다.
많은 실시 예가 실시 예(및 중간 구조)의 개략적인 예시인 단면 예시를 참조하여 본 명세서에서 설명된다. 따라서, 예를 들어 제조 기술 및/또는 공차(tolerances)의 결과로서 도면의 형상의 변화가 예상된다. 따라서, 실시 예는 본 명세서에 예시된 영역의 특정 형상에 제한되는 것으로 해석되어서는 안 되며, 예를 들어 제조에 따른 형상의 편차(deviations)를 포함해야 한다. 예를 들어, 직사각형으로 예시된 주입된 영역(implanted region)은 일반적으로 주입된 영역에서 주입되지 않은 영역으로의 이진 변화(binary change)보다는 그 가장자리에서 라운드진 또는 곡선 형상 및/또는 주입 농도의 기울기를 가질 것이다. 마찬가지로, 주입에 의해 형성된 매립 영역은 매립 영역과 주입이 일어나는 표면 사이의 영역에 일부 주입을 초래할 수 있다. 따라서, 도면에 도시된 영역은 본질적으로 개략적이고 그 형상은 소자의 영역의 실제 형상을 설명하기 위한 것이 아니며 본 개시의 범위를 제한하려는 의도가 아니다. 또한, 도면에서 층 및 영역의 크기 및 상대적 크기는 명확성을 위해 과장될 수 있다.
간결함을 위해, 나노 시트 트랜지스터를 포함하는 반도체 소자에 대한 종래의 소자는 본 명세서에서 상세히 설명될 수도 있고 그렇지 않을 수도 있다.
도 1a는 일 실시 예에 따른 멀티-스택 나노 시트 구조체를 예시한다.
도 1a에 도시된 멀티 스택 나노 시트 구조체(100A)는 일 실시 예에 따라 기판(105) 상에 D3 방향으로 수직으로 적층된 제1 나노 시트 스택(101) 및 제2 나노 시트 스택(102)을 포함한다. 제1 나노 시트 스택(101)은 제1 나노 시트 스택(101) 내의 전류 흐름을 위한 채널로서 복수의 제1 나노 시트 층(110)을 포함하고, 제2 나노 시트 스택(102)은 제2 나노 시트 스택(102) 내의 전류 흐름을 위한 채널로서 복수의 제2 나노 시트 층(120)을 포함한다. 제1 및 제2 나노 시트 층(110, 120)은 예를 들어 실리콘(Si)으로 형성된 기판(105)을 기반으로 에피택시에 의해 성장될 수 있다.
제1 및 제2 나노 시트 층(110, 120)은 2개의 나노 시트 트랜지스터로서의 멀티 스택 나노 시트 구조체(100)를 완성하기 위해 소스/드레인 영역이 성장될 제1 및 제2 게이트 구조체(115, 125)의 두 대향 측면에 형성된 개방 단부를 제외하고는 각각 제1 및 제2 게이트 구조체(115, 125)에 의해 완전히 둘러싸여 있다. 도 1a에서, 소스/드레인 영역은 제1 및 제2 나노 시트 스택(101, 202)의 채널 길이 방향인 D2 방향으로 제1 및 제2 나노 시트 층들(110, 120)이 제1 및 제2 게이트 구조체(115, 125)를 각각 관통하는 형태를 취하는 방식을 보여주기 위해 제1 및 제2 나노 시트 구조체(100)에서 의도적으로 생략되었다.
제1 및 제2 게이트 구조체(115, 125)는 텅스텐(W) 또는 알루미늄(Al)과 같은 도체 금속으로 형성될 수 있으나 이에 제한되지 않는다. 제1 및 제2 게이트 구조체(115, 125)는 또한 제1 및 제2 나노 시트 스택(101, 102)으로부터 형성되는 나노 시트 트랜지스터의 종류에 따라 다른 일 함수 물질 또는 특성을 가질 수 있다.
이러한 멀티-스택 나노 시트 구조체(100A)는 실시 예에 따라 반도체 소자에서 단일 나노 시트 구조보다 훨씬 더 큰 소자 밀도 이득을 달성하기 위해 제공된다.
도 1b는 일 실시 예에 따라 소스/드레인 영역 및 소스/드레인 콘택 구조체가 형성된 도 1a의 멀티 스택 나노 시트 구조체의 사시도를 예시한다.
도 1b를 참조하면, 멀티 스택 나노 시트 구조체(100B)는 도 1a의 동일한 제1 및 제2 나노 시트 스택(101, 102)을 포함하므로, 중복되는 설명은 여기서 생략한다. 그러나, 일 실시 예에 따라 도 1b에 도시된 바와 같이 멀티 스택 나노 시트 구조체(100B)는 2개의 나노 시트 트랜지스터를 구성하기 위해 제1 및 제2 나노 시트 스택(101, 102)에 대한 소스/드레인 영역(111, 112, 113, 114) 및 소스/드레인 콘택 구조체(121, 122, 123, 124)를 더 포함한다.
제1 및 제2 소스/드레인 영역(111, 112)은 제1 나노 시트 층(110)으로부터 에피택셜 성장될 수 있으며, 제3 및 제4 소스/드레인 영역(113, 114)도 제2 나노 시트 층(120)으로부터 에피택셜 성장될 수 있다. 소스/드레인 영역(111, 112, 113 114)은 제1 및 제2 나노 시트 스택(101, 102)으로부터 형성될 나노 시트 트랜지스터의 종류에 따라 n 형 도펀트(예: 인 또는 비소) 또는 p 형 도펀트(예: 붕소 또는 갈륨)로 도핑된 Si 또는 Si 화합물을 포함할 수 있다. 소스/드레인 영역(111, 112, 113, 114)은 제1 내지 제4 소스/드레인 콘택 구조체(121, 122, 123, 124)를 통한 내부 라우팅을 위해 전원 또는 다른 회로 요소(도시되지 않음)에 각각 연결될 것이다. 제1 내지 제4 소스/드레인 콘택 구조체(121, 122, 123, 124)는 코발트(Co), 텅스텐(W), 루테늄(Ru) 또는 이들의 조합과 같은 전도체 금속 물질로 형성되나, 이에 제한되지 않는다.
멀티 스택 나노 시트 구조체(100B)는 또한 적어도 제2 게이트 구조체(125)에 대한 게이트 입력 신호를 수신하기 위해 제2 게이트 구조체(125) 상에 형성된 게이트 콘택 구조체(126)를 포함한다. 일 실시 예에 따르면, 제1 및 제2 게이트 구조체(115, 125)는 서로 연결되어 게이트 콘택 구조체(126)를 통해 공통 게이트 입력 신호를 수신할 수 있다. 게이트 콘택 구조체(126)는 제1 내지 제4 소스/드레인 콘택 구조체(121, 122, 123, 124)를 구성하는 동일한 물질로 형성될 수 있다.
도 1b는 제1 내지 제4 소스/드레인 영역(111, 112, 113, 114)이 형성된 제1 및 제2 게이트 구조체(115, 125)의 두 개의 대향 표면 상에 스페이서 층(151)이 형성되는 것을 도시한다. 스페이서 층(151)은 제1 및 제2 게이트 구조체(115, 125)와 제1 내지 제4 소스/드레인 영역(111, 112, 113, 114) 사이의 커패시턴스 발생을 줄이기 위해 제공된다. 스페이서 층(151)은 실리콘 질화물(SiN) 및/또는 예를 들어 실리콘 붕소 탄화물 질화물(SiBCN)과 같은 하나 이상의 저 유전율 유전 물질로 형성될 수 있다.
멀티 스택 나노 시트 구조체(100B)에서, 제2 나노 시트 스택(102)의 제3 및 제4 소스/드레인 영역(113, 114)은 각각 제1 나노 시트 스택(101)의 제1 및 제2 소스/드레인 영역(111, 112)과 수직으로 중첩될 수 있다. 이 경우, 제1 나노 시트 스택(101)의 제1 및 제2 소스/드레인 영역(111, 112)과 각각 수직으로 중첩되는 제2 나노 시트 스택(102)의 제3 및 제4 소스/드레인 영역(113, 114) 때문에, 제3 및 제4 소스/드레인 콘택 구조체(123, 124)도 연결되는 상부 금속 패턴(미도시)에 연결된 제1 및 제2 소스/드레인 콘택 구조체(121, 122)는 제1 나노 시트 스택(101)의 제1 및 제2 소스/드레인 영역(111, 112)과 각각 연결되기 위해 아래로 직접 연장되지 않을 수 있다. 따라서, 제2 나노 시트 스택(102)의 제3 및 제4 소스/드레인 영역(113, 114)의 상면에 제3 및 제4 소스/드레인 콘택 구조체(123, 124)가 각각 연결될 때, 제1 및 제2 소스/드레인 콘택 구조체(121, 122)는 제1 나노 시트 스택(101)의 제1 및 제2 소스/드레인 영역(111, 112)의 상면에 각각 연결되지 않을 수 있다. 일 실시 예에 따르면, 도 1b에 도시된 바와 같이, 이러한 문제를 해결하기 위해, 제1 및 제2 소스/드레인 콘택 구조체(121, 122)는 구부러져 제1 나노 시트 스택(101)의 제1 및 제2 소스/드레인 영역(111, 112)의 측면에 각각 측면 접촉할 수 있다.
제1 및 제2 나노 시트 스택(101, 102)을 갖는 상기 멀티 스택 나노 시트 구조체(100B)와 같은 단일 멀티 스택 나노 시트 구조체는 다음과 같이 복수의 멀티 스택 나노 시트 구조체의 어레이를 제조함으로써 얻어진다.
도 2는 일 실시 예에 따른, 행으로 분할된 멀티-스택 나노 시트 구조의 어레이의 평면도를 도시한다.
도 2는 멀티-스택 나노 시트 구조의 어레이(10)를 포함하는 반도체 소자를 도시한다. 상기 멀티-스택 나노 시트 구조의 어레이(10)는 일 실시 예에 따른 댐 구조체(150)에 의해 제1 내지 제3 행(R1, R2 R3)으로 분할된 복수의 멀티 스택 나노 시트 구조체를 포함한다. 예를 들어, 제2 행(R2)은 어레이(10)의 기판(105)(미도시) 상에 채널 길이 방향인 D2 방향으로 정렬된 제2, 제1 및 제3 멀티 스택 나노 시트 구조체(200, 100, 300)를 포함한다. 어레이(10)는 또한 제1 내지 제3 열(C1, C2 C3)을 갖는 멀티-스택 나노 시트 구조체를 도시한다. 예를 들어, 제2 열(C2)은 기판(105) 상에 채널 폭 방향인 D1 방향으로 순서대로 배열된 제4, 제1 및 제5 멀티 스택 나노 시트 구조체(400, 100, 500)를 포함한다.
어레이(10)의 행과 열의 수와 어레이(10)의 한 행과 한 열에 포함되는 멀티 스택 나노 시트 구조체의 개수는 위와 같이 3개로 제한되지 않으므로, 어레이(10)는 멀티 스택 나노 시트 구조체의 서로 다른 수의 행과 열을 제공하고 단일 행과 단일 열에 다양한 멀티 스택 나노 시트 구조체를 제공할 수 있다. 그러나, 일 실시 예에 따라, 각 행의 멀티 스택 나노 시트 구조체의 수는 동일할 수 있고, 각 열의 멀티 스택 나노 시트 구조체의 수는 동일할 수 있다.
다시 도 2를 참조하면, 어레이(10)는 제1 내지 제3 열(C1, C2 C3) 각각에서 채널 폭 방향으로 연장된 게이트 구조체(107) 및 제1 내지 제3 행(R1, R2 R3) 각각에서 채널 길이 방향으로 연장된 핀 영역(117)을 도시한다. 도 2는 또한 스페이서 층(151)이 소스/드레인 영역이 형성될 게이트 구조체(107)의 양측에 형성되는 것을 도시한다.
제1 내지 제5 멀티-스택 나노 시트 구조체(100, 200, 300, 400, 500)를 포함하는 어레이(10)의 각 멀티-스택 나노 시트 구조체는 도 1b에 도시된 멀티-스택 나노 시트 구조체(100B)와 동일한 구조를 가질 것이다. 따라서, 중복되는 설명은 아래에 제공되지 않을 수 있다.
각 멀티 스택 나노 시트 구조체에 대응하는 게이트 구조체(107)는 상부 및 하부 나노 시트 스택의 상부 및 하부 게이트 구조체를 포함한다. 예를 들어, 어레이(10)의 제2 행(R2) 및 제2 열(C2)의 제1 멀티 스택 나노 시트 구조체(100)에 대응하는 게이트 구조체(107)는 제1 및 제2 게이트 구조체(115, 125)를 포함한다. 각 멀티 스택 나노 시트 구조체에 대응하는 게이트 구조체(107) 아래의 핀 영역(117)(미도시)은 상부 및 하부 나노 시트 스택의 나노 시트 층을 포함한다. 예를 들어, 어레이(10)의 제2 행(R2) 및 제2 열(C2)의 멀티 스택 나노 시트 구조체(100)에 대응하는 게이트 구조체(107) 아래의 핀 영역(117)은 제1 및 제2 게이트 구조체(115, 125)로 둘러싸인 제1 및 제2 나노 시트 층(110, 120)을 포함한다.
게이트 구조체(107) 및 스페이서 층(151) 외부의 핀 영역(117)에서, 소스/드레인 영역은 각각의 멀티-스택 나노 시트 구조체의 하부 및 상부 나노 시트 스택 각각에 대해 형성되어야 한다. 예를 들어, 어레이(10)의 제2 행(R2) 및 제2 열(C2)의 제1 멀티 스택 나노 시트 구조체(100)에 대응하는 핀 영역(117)에서, 멀티 스택 나노 시트 구조체(100B)의 제1 및 제2 나노 시트 스택(101, 102)의 제1 내지 제4 소스/드레인 영역(111, 112, 113, 114)이 형성될 것이다. 소스/드레인 영역(111, 112, 113, 114)을 포함하는 이러한 소스/드레인 영역은 간결함을 위해 도 2에 도시되지 않는다.
또한, 게이트 구조체(107) 외부의 핀 영역(117)에서, 소스/드레인 콘택 구조체는 상부 나노 시트 스택의 소스/드레인 영역의 상면에 수직으로 랜딩한다. 예를 들어, 어레이(10)의 제2 행(R2) 및 제2 열(C2)의 제1 멀티 스택 나노 시트 구조체(100)에 대응하는 핀 영역(117)에서, 제3 및 제4 소스/드레인 영역(113, 114)의 상면에 수직으로 랜딩하는 제3 및 제4 소스/드레인 콘택 구조체(123, 124)가 도시되어 있다.
도 2는 또한 하부 나노 시트 스택의 소스/드레인 콘택 구조체가 하부 나노 시트 스택의 소스/드레인 영역의 측면에 측면 랜딩하는 것을 도시한다. 하부 나노 시트 스택의 소스/드레인 영역이 상부 나노 시트 스택의 소스/드레인 영역과 수직으로 중첩되어 상부 메탈 패턴(미도시)에서 연장된 소스/드레인 콘택 구조체가 하부 나노 시트 스택의 이러한 소스/드레인 영역의 상면에 랜딩할 수 없기 때문에, 이러한 소스/드레인 콘택 구조체는 도 2의 게이트 구조체(107) 및 핀 영역(117) 외부에 도시되어 있다. 예를 들어, 제1 및 제2 소스/드레인 영역(111, 112)의 측면에 측면 랜딩되는 제1 및 제2 소스/드레인 콘택 구조체(121, 122)는 제2 행(R2) 및 제2 열(C2)의 멀티 스택 나노 시트 구조체(100)의 게이트 구조체(107) 및 핀 영역(117) 외부에 도시되어 있다.
또한, 도 2는 멀티-스택 나노 시트 구조체에 대한 게이트 입력 신호를 수신하기 위해 멀티-스택 나노 시트 구조체 각각에 대해 게이트 구조체(107) 상에 게이트 콘택 구조체(126)가 형성된 것을 도시한다.
일 실시 예에 따르면, 어레이(10) 내의 멀티 스택 나노 시트 구조체를 행으로 분할하는 댐 구조체(150)는 기판(105)까지 수직으로 연장된다. 이 댐 구조체(150)는 어레이(10) 제조 공정 중간에 형성되며, 제1 및 제2 소스/드레인 영역(111, 113)의 측면에 각각 측면 접촉하는 제1 및 제2 소스/드레인 콘택 구조체(121, 122)를 형성하기 위한 습식 식각 공정을 수행하기 전에 형성된다. 이는 습식 식각 공정에 사용되는 습식 식각액이 어레이(10)에서 각각 위아래로 배열된 인접한 제4 및 제5 멀티 스택 나노 시트 구조체(400, 500) 중 적어도 하나의 영역으로 확산될 수 있기 때문이다. 습식 식각액이 인접한 제4 또는 제5 멀티 스택 나노 시트 구조체(400, 500)의 영역으로 확산되고, 습식 식각에 의해 형성된 개구부가 이 영역에 연결되며, 제1 또는 제2 소스/드레인 콘택 구조체(121, 122)도 이 영역에 연결되면, 제1 멀티 스택 나노 시트 구조체(100)와 제4 또는 제5 멀티 스택 나노 시트 구조체(400 또는 500) 사이에 전기적 단락이 발생한다. 다만, 도 2에 도시된 바와 같이 댐 구조체(150)가 형성되는 경우, 댐 구조체(150)는 습식 식각액이 이 영역으로 퍼지는 것을 방지하여 전기적 단락 가능성을 방지할 수 있다.
댐 구조체(250)는 실시 예들에 따라 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)과 같은 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
한편, 제1 멀티 스택 나노 시트 구조체(100)는 제2 행(R2)에서 그 좌측에 배치된 제2 멀티-스택 나노 시트 구조체(200)와 제1 및 제3 소스/드레인 영역과 제1 및 제3 소스/드레인 콘택 구조체를 공유한다. 또한, 제1 멀티-스택 나노 시트 구조체(100)는 제2 행(R2)에서 그 우측에 배치된 제3 멀티-스택 나노 시트 구조체(300)와 제2 및 제4 소스/드레인 영역과 제2 및 제4 소스/드레인 콘택 구조체를 공유한다. 따라서, 댐 구조체(150)는 동일한 행에서 제1 멀티 스택 나노 시트 구조체(100)에 인접한 제2 및 제3 멀티 스택 나노 시트 구조체로부터 제1 멀티 스택 나노 시트 구조체(100)를 분리하기 위해서는 필요하지 않을 수 있다.
도 3a 및 도 3b 내지 도 8a 및 8b는 실시 예들에 따른, 멀티-스택 나노 시트 구조체들의 어레이를 제조하는 방법을 예시한다.
그러나, 도 3a 및 3b 내지 도 8a 및 도 8b는 단일 멀티 스택 나노 시트 구조체를 제조하는 공정을 도시하고 있으며, 상기 공정은 어레이(10)의 모든 멀티 스택 나노 시트 구조체에 대해 전체적으로 동시에 수행될 수 있다. 도 3a 및 3b 내지 도 8a 및 도 8b는 도 1a, 도 1b 및 도 2를 참조하여 상술한 멀티 스택 나노 시트 구조체(100)의 동일한 요소를 포함할 수 있으므로, 이하에서 중복되는 설명은 생략한다.
도 3a 및 3b 내지 도 8a 및 도 8b는 일 실시 예에 따라 도 2에 도시된 멀티-스택 나노 시트 구조체의 어레이(10)로서 이 어레이가 완성되기 이전의 복수의 멀티-스택 나노 시트 구조체의 어레이에 포함된 멀티-스택 나노 시트 구조체의 2 개의 단면도를 도시한다. 도 3a 및 3b 내지 도 8a 및 도 8b의 이러한 단면도들은 도 2의 제1 멀티 스택 나노 시트 구조체(100)에 그려진 선 I-I' 및 II-II'에 대응하는 멀티 스택 나노 시트 구조체 상의 선 I-I ' 및 II-II'을 따라 취해진 것이다.
도 3a를 참조하면, 멀티 스택 나노 시트 구조체는 분리 층(131)을 사이에 두고 기판(105) 상에 순차적으로 적층된 제1 및 제2 나노 시트 스택(101A, 102A)을 포함한다. 도 3a에 도시된 멀티 스택 나노 시트 구조체는 도 2의 멀티 스택 나노 시트 구조체(100B)로서 완성되기 이전의 예비 멀티 스택 나노 시트 구조체이다.
분리 층(131)은 제1 및 제2 나노 시트 스택(101A, 102A)의 모든 측면을 덮는다. 제1 나노 시트 스택(101A)은 기판(105) 상에 교대로 형성된 3 개의 제1 희생 나노 시트 층(110S)과 2 개의 제1 나노 시트 층(110A)을 포함하고, 제2 나노 시트 스택(102A)은 제1 나노 시트 스택(101A) 상에 교대로 형성된 3 개의 제2 희생 나노 시트 층(120S) 및 2 개의 제2 나노 시트 층(120A)을 포함한다.
그러나, 도 3a는 제1 및 제2 나노 시트 스택(101A, 102A)이 각각 2 개의 나노 시트 층과 3 개의 희생 나노 시트 층을 가지고 있음을 도시하며, 제1 및 제2 나노 시트 스택(101A, 102A) 각각에서 나노 시트 층과 희생 나노 시트 층의 수는 이에 제한되지 않는다. 일 실시 예에 따르면, 제1 희생 나노 시트 층(110S)과 제1 나노 시트 층(110A)은 원하는 개수의 희생 나노 시트 층(110S)과 나노 시트 층(110A)이 교대로 적층될 때까지 하나하나의 층을 차례로 에피택셜 성장시켜 형성할 수 있다. 마찬가지로, 제2 희생 나노 시트 층(120S) 및 제2 나노 시트 층(120A)을 형성하여 제2 나노 시트 스택(102A)을 쌓을 수 있다. 일 실시 예에 따르면, 제1 나노 시트 스택(101A)의 나노 시트 층의 수 및 희생 나노 시트 층의 수는 제2 나노 시트 스택(102A)의 것과 다를 수 있다.
제1 및 제2 나노 시트 스택(101A, 102A)은 각각 제1 및 제2 더미 게이트(115D, 125D)에 의해 둘러싸이며, 이는 이후 단계에서 실제 게이트 구조체로 대체될 것이기 때문에 이와 같이 지칭된다.
제1 더미 게이트(115D)는, 제2 나노 시트 스택(102A) 아래에 형성된 제1 나노 시트 스택(101A)의 모든 측면을 덮도록 제1 나노 시트 스택(101A) 상에 예를 들어 리소그래피 및 에칭에 의해 형성된다. 구체적으로, 제1 더미 게이트(115D)는 제1 나노 시트 스택(101A)의 모든 측면에 형성된 분리 층(131)을 둘러싸도록 형성된다. 다음으로, 제2 더미 게이트(125D)는 제1 더미 게이트(115D) 상에, 예를 들어 리소그래피 및 에칭에 의해 형성되어 제2 나노 시트 스택(102A)의 모든 측면뿐만 아니라 상부도 덮는다. 구체적으로, 제2 더미 게이트(125D)는 제2 나노 시트 스택(102A)의 모든 측면 및 상면에 형성된 분리 층(131)을 둘러싼다.
제1 더미 게이트(115D)는 비정질 실리콘(a-Si) 또는 다결정 실리콘(poly-Si)을 포함할 수 있고, 제2 더미 게이트(125D)는 동일하거나 상이한 a-SI 또는 폴리-Si를 포함할 수 있다.
기판(105) 상에, 얕은 트렌치 분리(STI) 영역(106)이 형성되어 멀티 스택 나노 시트 구조체(200)를 인접한 멀티 스택 나노 시트 구조체 또는 다른 회로 요소로부터 분리한다. STI 영역(106)은 실리콘 산화물(SiOx)로 형성될 수 있고, 분리 층(131)도 STI 영역(106)과 동일하거나 상이한 SiOx로 형성될 수 있으며, 제1 및 제2 희생 나노 시트 층(110S, 120S)은 실리콘-게르마늄(SiGe)으로 형성될 수 있으며, 제1 및 제2 나노 시트 층(110A, 120A)은 Si로 형성될 수 있다. 일 실시 예에 따르면, 희생 나노 시트 층은 SiGe 35%일 수 있으며, 이는 SiGe 화합물이 35%의 Ge 및 65%의 Si로 구성됨을 의미한다.
도 3b를 참조하면, 제1 및 제3 소스/드레인 영역(111, 113)은 각각 그 주변에 희생 층(141S) 및 층간 유전체(ILD) 층(141)과 함께 형성된다. 제1 및 제3 소스/드레인 영역(111, 113)은 각각 제1 및 제2 나노 시트 층(110A, 120A)으로부터 에피택셜 성장된다.
ILD 층(141)은 로우-k 유전체를 갖는 SiO2와 같은 산화물을 벌크 증착함으로써 형성될 수 있다. 희생 층(141S)은 알루미늄 산화물(Al2O3)또는 란탄 산화물(LaO)과 같은 산화물 물질로 형성되어 그 위에 습식 식각을 용이하게 하여 후술할 소스/드레인 콘택 구조체를 형성할 수 있다.
도 3b는 또한 2 개의 소스/드레인 영역을 서로 격리시키기 위해 제1 및 제3 소스/드레인 영역(111, 113) 사이에 또 다른 분리 층(132)이 형성되는 것을 도시한다.
도 4a 및 도 4b는 일 실시 예에 따른 게이트-컷 패터닝이 수행되는 복수의 초기 멀티-스택 나노 시트 구조체의 어레이에 포함된 멀티-스택 나노 시트 구조체의 두 단면도를 도시한다.
도 4a 및 도 4b을 참조하면, 상기 어레이에 게이트-컷 패터닝이 수행된다. 게이트-컷 패터닝은 후속 단계에서 도 2에 도시된 댐 구조체(150)가 형성될 라인(미도시)을 따라 건식 식각, 습식 식각 또는 이들의 조합으로 수행된다. 도 4a 및 도 4b는 모두 댐 구조체(150)가 형성될 멀티 스택 나노 시트 구조체(100)의 양측에 D2 방향으로 연장되는 트렌치(H)가 형성되는 것을 도시한다.
도 5a 및 도 5b는 일 실시 예에 따라 도 4a 및 4b의 단계에서 형성된 트렌치가 댐 구조체로 채워진 것을 도시한다.
도 5a 및 도 5b를 참조하면, 이전 단계에서 멀티 스택 나노 시트 구조체(100)를 포함하는 어레이에 형성된 트렌치(H)는 댐 구조체(150)로 채워져 어레이 내의 하나 이상의 멀티-스택 나노 시트 구조체가 개별 목적을 위해 절단되기 전에 열 방향으로 인접한 멀티-스택 나노 시트 구조체로부터 멀티-스택 나노 시트 구조체(200)를 전기적으로 분리한다. 댐 구조체(150)는 SiO, SiN 또는 SiOxNy와 같은 저 유전체 물질로 형성될 수 있다.
도 6a 및 6b는 일 실시 예에 따라 더미 게이트를 제거하고 대신 대체 금속 게이트를 형성하는 멀티 스택 나노 시트 구조체를 도시한다.
도 6a 및 도 6b을 참조하면, 제1 및 제2 희생 나노 시트 층(110S, 120S)과 함께 제1 및 제2 더미 게이트(115D, 125D)가 제거된다. 분리 층(131)의 제2 나노 시트 스택(102A)의 상면과 제1 및 제2 나노 시트 스택(101A, 102A)의 측면에 형성된 부분은 제거될 수 있으나, 기판(105)과 제1 나노 시트 스택(101A) 사이에 형성된 분리 층(131)의 일부(131R) 및 제1 및 제2 나노 시트 스택(101A, 102A) 사이의 분리 층(131)의 부분은 제거되지 않을 수 있다. 이러한 제거 작업은 건식 식각, 습식 식각, 반응성 이온 에칭(RIE) 및/또는 화학적 산화물 제거(chemical oxide removal; COR) 공정에 의해 수행될 수 있다.
다음으로, 전술한 제거 작업에 의해 생성된 공간은 제1 및 제2 대체 메탈 게이트로 채워지며, 이들은 도 1b에 도시된 제1 및 제2 게이트 구조체(115, 125)를 각각 구성한다. 제1 및 제2 게이트 구조체(115, 125)가 상기 공간에 채워질 때, 하프늄(Hf) 기반의 고유전율 유전체층과 티타늄(Ti), 탄탈륨(Ta) 또는 그 화합물의 일 함수 금속층의 조합 층(116)이 먼저 증착된 다음 텅스텐 또는 알루미늄이 증착되어, 예를 들어 화학 기상 증착(CVD) 또는 유동성 CVD(FCVD)에 의해 제1 및 제2 게이트 구조체(115, 125)를 형성할 수 있다. 제1 및 제2 게이트 구조체(115, 125)는 제1 및 제2 게이트 구조체(115, 125)로부터 구축되는 트랜지스터 구조의 유형에 따라 조합 층(116)의 일 함수 금속층의 물질 및 특성면에서 서로 구별될 수 있다. 제1 및 제2 게이트 구조체(115, 125)를 형성하는 상세한 기술은 당 업계에 잘 알려져 있으므로 여기서는 생략한다.
또한, 도 6a는 적어도 제2 게이트 구조체(125)에 대한 게이트 입력 신호를 수신하는 게이트 콘택 구조체(126)가 제2 게이트 구조체(125) 상에 형성되는 것을 도시한다. 게이트 콘택 구조체(126)는 제1 내지 제4 소스/드레인 콘택 구조체(121, 122, 123, 124)를 형성하는 물질과 동일한 물질로 형성될 수 있다.
도 7a 및 도 7b는 일 실시 예에 따라 소스/드레인 영역을 둘러싸는 ILD 층이 멀티 스택 나노 시트 구조체 내에서 패터닝되는 것을 예시한다.
도 7b를 참조하면, 제3 소스/드레인 영역(113) 주위에 형성된 ILD 층(141)은 예를 들어 건식 식각에 의해 패터닝되어 제3 소스/드레인 콘택 구조체(123)를 형성하기 위한 개구부(S1)가 형성된다. 개구부(S1)는 ILD 층(141)을 통해 연장되어 제3 소스/드레인 영역(113)의 상면을 노출시킨다. ILD 층(141)은 예를 들어 건식 식각 및 습식 식각에 의해 추가로 패터닝되어 이후 단계에서 제1 소스/드레인 콘택 구조체(121)를 형성하기 위한 개구부(S2)가 형성된다. 개구부(S2)는 분리 층(132) 및 희생 층(141S)을 통해 연장되어 제1 소스/드레인 영역(111)의 측면을 노출시킨다.
여기서, 일 실시 예에 따른 멀티 스택 나노 시트 구조체(200)의 측면에 형성된 댐 구조체(150)로 인해, 희생 층(141S)을 통한 습식 식각을 위한 불산, 질산, 아세트산의 혼합물과 같은 식각액은 멀티 스택 나노 시트 구조체의 어레이에서 인접한 멀티 스택 나노 시트 구조체의 영역으로 확산될 수 없다.
한편, 댐 구조체(150)는 제1 및 제2 게이트 구조체(115, 125)가 형성되기 이전에 도 5a 및 도 5b를 참조하여 설명한 이전 단계에서 형성되어 멀티 스택 나노 시트 구조체(200)와 열 방향으로 인접하는 멀티 스택 나노 시트 구조체 사이의 전기적 단락을 방지한다. 그러나, 실시 예에 따라 댐 구조체(150)는 현재 단계에서 제1 소스/드레인 콘택 구조체(121)를 위한 개구부(S2)를 제공하기 위해 습식 식각이 수행되기 전에는 언제든지 형성될 수 있다.
도 8a 및 도 8b는 소스/드레인 콘택 구조체가 멀티 스택 나노 시트 구조체 내에 형성되는 것을 예시한다.
도 8b를 참조하면, 도 2에 도시된 멀티 스택 나노 시트 구조체(100)와 같은 멀티 스택 나노 시트 구조체(200)를 완성하기 위해 이전 단계에서 형성된 개구부(S2, S1) 내에 제1 및 제3 소스/드레인 콘택 구조체(121, 123)가 각각 형성된다.
여기서, 제1 및 제2 나노 시트 스택(101A, 102A)의 제2 및 제4 소스/드레인 콘택 구조체(122, 124)는 또한 제1 및 제2 나노 시트 스택(101A, 102A)에 대해 각각 제1 및 제3 소스/드레인 콘택 구조체(121, 123)와 동일하거나 유사한 방식으로 형성될 수 있다고 이해된다.
상기 실시 예에서, 댐 구조체(150)와 같은 댐 구조체는 멀티-스택 나노 시트 구조체의 어레이의 행들 사이에 형성되어 열 방향으로 인접한 행들에 있는 멀티-스택 나노 시트 구조체로부터 동일한 행의 멀티-스택 나노 시트 구조체를 전기적으로 분리한다. 그러나 본 발명은 이에 한정되지 않는다. 일 실시 예에 따르면, 댐 구조체(150)는 멀티-스택 나노 시트 구조의 어레이의 행들 뿐만 아니라 열들 사이에서 멀티-스택 나노 시트 구조체를 분리하도록 확장될 수 있다.
도 9는 일 실시 예에 따른, 행 및 열로 분할된 멀티-스택 나노 시트 구조체의 어레이의 평면도를 도시한다.
도 9에 도시된 멀티-스택 나노 시트 구조체의 어레이(20)는 일 실시 예에 따라 도 2에 도시된 댐 구조체(150)의 확장된 형태인 댐 구조체(250)에 의해 제1 내지 제3 열(C1, C2 C3) 및 제1 내지 제3 행(R1, R2 R3)으로 분할된 복수의 멀티 스택 나노 시트 구조체를 포함한다. 어레이(20) 내의 각각의 멀티-스택 나노 시트 구조체는 도 1b 및 도 2에 도시된 멀티-스택 나노 시트 구조체(100)와 동일한 구조를 가지므로, 따라서 중복되는 설명은 이하에서 제공되지 않을 수 있다.
댐 구조체(250)와 댐 구조체(150)의 차이에 추가하여, 어레이(20)에 포함된 멀티-스택 나노 시트 구조체는 행 방향으로 인접한 멀티-스택 나노 시트 구조체와 소스/드레인 영역 및 소스/드레인 콘택 구조체 중 어느 것도 공유하지 않는다는 점에서 어레이(20)는 도 2의 어레이(10)와 상이하다. 예를 들어, 제2 행(R2) 및 제2 열(C2)의 멀티 스택 나노 시트 구조체(100)는 도 2의 어레이(10)에서 동일한 위치에 있는 멀티 스택 나노 시트 구조체(200)와는 다르게, 동일한 행에 있는 인접한 멀티 스택 나노 시트 구조체(200 또는 300)와 소스/드레인 영역을 공유하지 않는다. 이것은 어레이(20)가 댐 구조체(150)가 열들 사이에서 연장된 댐 구조체(250)를 갖는 이유이다. 댐 구조체(250)로 인해, 행 방향으로 인접한 두 개의 멀티 스택 나노 시트 구조체 사이, 예를 들어 멀티 스택 나노 시트 구조체(100, 200) 사이에서도 전기적 단락이 방지될 수 있다.
어레이(20)를 제조하는 방법은 도 3a 및 3b 내지 도 8a 및 도 8b를 참조하여 상술한 어레이(10) 제조 방법과 유사할 수 있으므로, 중복되는 설명은 생략한다.
그러나, 어레이(20)를 제조하는 방법은 행 방향의 게이트-컷 패터닝과 반대로 열 방향으로 핀-컷 패터닝하는 단계를 필요로 한다. 이러한 핀-컷 패터닝은 게이트-컷 패터닝 시에 수행될 수 있으며, 이에 따라 도 9에 도시된 바와 같이 댐 구조체(250)가 형성된다.
지금까지, 본 개시는 복수의 멀티 스택 나노 시트 구조체의 어레이를 제조하는 것과 관련하여 설명되었다. 그러나 본 개시는 이에 한정되지 않고 실시 예에 따르면, 하나 이상의 평면 트랜지스터 구조체, finFET 구조체 및 나노 시트 구조체를 포함하는 멀티 스택 평면 트랜지스터 구조체, 멀티 스택 finFET 구조체 및 하이브리드 멀티 구조체와 같은 복수의 상이한 유형의 멀티 스택 트랜지스터 구조체의 어레이를 제조하는 데 적용될 수 있다.
도 10은 실시 예들에 따른 멀티-스택 나노 시트 구조체들의 어레이를 제조하는 방법을 설명하는 플로우 차트를 예시한다.
단계 S10에서, 복수의 행과 열로 배열된 복수의 멀티 스택 트랜지스터 구조체가 어레이로 제공되고, 각 멀티 스택 트랜지스터 구조체는 제1 트랜지스터 스택 및 상기 제1 트랜지스터 스택(도 1b, 도 3a-3b 및 도 9 참조) 상에 형성된 제2 트랜지스터 스택을 포함한다. 이때, 멀티 스택 트랜지스터 구조체의 어레이는 기판 상에 형성될 수 있으며, 제1 및 제2 트랜지스터 스택은 각각 제1 및 제2 더미 게이트로 둘러싸여있다. 제1 및 제2 트랜지스터 스택은 각각 나노 시트 스택을 위한 나노 시트 층, finFET 스택을 위한 핀 구조와 같은 복수의 제1 채널 층 및 복수의 제2 채널 층을 포함할 수 있다. 또한, 제1 트랜지스터 스택은 제1 및 제2 소스/드레인 영역을 포함할 수 있고, 제2 트랜지스터 스택은 각각 제1 및 제2 소스/드레인 영역과 수직으로 중첩되는 제3 및 제4 소스/드레인 영역을 포함할 수 있다.
단계 S20에서, 멀티 스택 트랜지스터 구조체를 행으로 분할하는 복수의 제1 라인을 따라 게이트-컷 패터닝을 수행하여 복수의 제1 트렌치를 형성하고, 또한 멀티 스택 트랜지스터 구조체를 열로 분할하는 복수의 제2 라인을 따라 핀-컷 패터닝을 수행하여 복수의 제2 트렌치를 형성한다(도 4a-4b 및 도 9 참조).
S30 단계에서, 제1 및 제2 트렌치에 댐 구조체를 형성하여 멀티 스택 트랜지스터 구조체를 행과 열로 분리한다(도 3, 도 5a-5b 및 도 9 참조). 댐 구조체는 SiO, SiN 또는 SiOxNy와 같은 저 유전체 물질로 형성될 수 있다.
단계 S40에서, 제1 및 제2 트랜지스터 스택을 각각 둘러싸는 제1 및 제2 더미 게이트를 제거하고 각각 제1 및 제2 대체 메탈 게이트로 교체한다(도 6a-6b 및 도 9 참조). 제1 희생 나노 시트 층 및 제2 희생 나노 시트 층도 또한 제거되어 각각 제1 및 제2 대체 메탈 게이트로 교체될 수 있다.
단계 S50에서, 제2 트랜지스터 스택의 제3 소스/드레인 영역에 연결될 제3 소스/드레인 콘택 구조체를 형성하기 위한 제1 개구부는, 예를 들어 건식 식각에 의해 형성되고, 제1 트랜지스터 스택의 제1 소스/드레인 영역에 연결될 제1 소스/드레인 콘택 구조체를 형성하기 위한 제2 개구부, 예를 들어 적어도 습식 식각에 의해 형성되어, 각각의 멀티 스택 트랜지스터 구조에 대하여 제1 소스/드레인 콘택 구조체와의 연결을 위해 제1 소스/드레인 영역의 측면을 개방한다(도 7a-7b 및 도 9 참조). 제2 개구부는 댐 구조체를 노출시킬 수도 있다. 이때, 초기 단계에서 형성된 댐 구조체로 인해 습식 식각을 위한 불산, 질산, 아세트산의 혼합물과 같은 식각액은 멀티 스택 트랜지스터 구조체의 어레이에서 인접한 멀티 스택 트랜지스터 구조체의 영역으로 확산될 수 없다.
단계 S60에서, 멀티 스택 트랜지스터 구조체의 각각의 제1 및 제2 트랜지스터 스택의 제1 및 제3 소스/드레인 영역에 연결되도록 이전 단계에서 형성된 제2 및 제1 개구부에 각각 제1 및 제3 소스/드레인 콘택 구조체가 형성된다(도 8a-8b 및 도 9 참조).
도 10을 참조하여 설명된 상술한 방법은 행과 열로 분할된 멀티 스택 트랜지스터 구조체의 어레이의 제조에 적용될 수 있다(도 9의 어레이(20) 참조). 그러나, 이 방법은 또한, 어레이에 포함된 각 멀티 스택 트랜지스터 구조체가 동일한 행에 있는 인접한 멀티 스택 트랜지스터 구조체와 제1 및 제3 소스/드레인 영역과 대응하는 제1 및 제3 소스/드레인 콘택 구조체를 공유할 때, 행으로 분할된 멀티 스택 트랜지스터 구조체의 어레이(도 2의 어레이(10) 참조)의 제조에 적용될 수 있으며, 단계 S20에서 핀-컷 패터닝 및 제2 트렌치에 댐 구조체를 증착하는 것은 생략된다.
도 10을 참조하여 설명한 전술된 방법이 도 2에 도시된 어레이(10)와 같이 행으로 분할된 멀티 스택 트랜지스터 구조체의 어레이에만 적용되며, 댐 구조체는 어레이의 모든 인접한 행을 분할하기 위해 제1 트렌치에 형성되어 임의의 한 행의 멀티 스택 트랜지스터 구조체가 임의의 인접한 행의 멀티 스택 트랜지스터 구조체들과 전기적으로 절연될 수 있다. 이 경우, 각각의 멀티 스택 트랜지스터 구조체는 동일한 열에서 인접한 멀티 스택 트랜지스터 소자와 제1 내지 제4 소스/드레인 영역 중 적어도 하나 및 제1 내지 제4 소스/드레인 콘택 구조체 중 적어도 하나를 공유한다. 또한, 동일한 행의 가장 왼쪽 및 가장 오른쪽 멀티 스택 트랜지스터 소자를 제외하고, 동일한 행의 각 멀티 스택 트랜지스터 소자는 동일한 행의 왼쪽에 배치된 멀티 스택 트랜지스터 소자와 제1 및 제3 소스/드레인 영역과 제1 및 제3 소스/드레인 콘택 구조체를 공유할 수 있으며, 오른쪽에 배치된 멀티 스택 트랜지스터 소자와 제2 및 제4 소스/드레인 영역과 제2 및 제4 소스/드레인 콘택 구조체를 공유할 수 있다.
반대로, 상술한 방법이 도 9에 도시된 어레이(20)와 같이 행과 열로 분할된 멀티 스택 트랜지스터 구조체의 어레이에만 적용되는 경우, 댐 구조체는 어레이의 모든 인접 행과 모든 인접 열을 분할하기 위해 제1 트렌치뿐만 아니라 제2 트렌치에도 형성되어 임의의 한 행에 있는 멀티 스택 트랜지스터 구조체가 임의의 인접한 행에 있는 멀티 스택 트랜지스터 구조체들로부터 전기적으로 절연될 수 있으며, 그리고 또한, 임의의 한 열에 있는 멀티 스택 트랜지스터 구조체는 임의의 인접한 열에 있는 멀티 스택 트랜지스터 구조들로부터 전기적으로 절연될 수 있다. 이 경우, 멀티 스택 트랜지스터 구조체는 동일한 행 또는 열에서 인접한 멀티 스택 트랜지스터 구조체와 제1 내지 제4 소스/드레인 영역 및 제1 내지 제4 소스/드레인 콘택 구조체를 공유하지 않는다.
상술한 멀티 스택 트랜지스터 구조체의 어레이 제조 방법에 따르면, 하부 트랜지스터 스택에 대한 소스/드레인 콘택 구조체를 형성하는 단계 이전의 게이트-컷 패터닝 단계에서 유전체 댐 구조체를 형성함으로써 어레이에서 인접한 멀티 스택 트랜지스터 구조체들 사이의 전기적 단락을 방지할 수 있으며, 또한 멀티 스택 트랜지스터 구조체가 멀티 스택 트랜지스터로 완성된 후 개별 게이트 커팅을 위해 나중에 패터닝 및 몰딩 프로세스를 수행할 필요가 없다.
도 11은 일 실시 예에 따른 반도체 모듈의 개략적인 평면도를 도시한다.
도 11을 참조하면, 일 실시 예에 따른 반도체 모듈(1000)은 모듈 기판(1100)에 실장된 프로세서(1200) 및 반도체 소자(1300)를 포함할 수 있다. 프로세서(1200) 및/또는 반도체 소자(1300)는 상기 실시 예에서 설명된 하나 이상의 멀티 스택 트랜지스터 구조체를 포함할 수 있다.
도 12는 일 실시 예에 따른 전자 시스템의 개략적인 블록도를 예시한다.
도 12를 참조하면, 일 실시 예에 따른 전자 시스템(2000)은 버스(2400)를 이용하여 데이터 통신을 수행하는 마이크로 프로세서(2100), 메모리(2200) 및 사용자 인터페이스(2300)를 포함할 수 있다. 마이크로 프로세서(2100)는 중앙 처리 장치(CPU) 또는 애플리케이션 프로세서(AP)를 포함할 수 있다. 전자 시스템(2000)은 마이크로 프로세서(2100)와 직접 통신하는 RAM(Random Access Memory)(2500)을 더 포함할 수 있다. 마이크로 프로세서(2100) 및/또는 RAM(2500)은 단일 모듈 또는 패키지로 구현될 수 있다. 사용자 인터페이스(2300)는 전자 시스템(2000)에 데이터를 입력하거나 전자 시스템(2000)으로부터 데이터를 출력하는 데 사용될 수 있다. 예를 들어, 사용자 인터페이스(2300)는 키보드, 터치 패드, 터치 스크린, 마우스, 스캐너, 음성 감지기, 액정 디스플레이(LCD), 마이크로 발광 장치(LED), 유기 발광 다이오드(OLED) 장치, 액티브 매트릭스 발광 다이오드(AMOLED) 장치, 프린터, 조명 또는 기타 다양한 입출력 장치를 제한없이 포함할 수 있다. 메모리(2200)는 마이크로 프로세서(2100)의 동작 코드, 마이크로 프로세서(2100)에서 처리된 데이터 또는 외부 장치로부터 수신된 데이터를 저장할 수 있다. 메모리(2200)는 메모리 컨트롤러, 하드 디스크 또는 솔리드 스테이트 드라이브(SSD)를 포함할 수 있다.
전자 시스템(2000)의 적어도 마이크로 프로세서(2100), 메모리(2200) 및/또는 RAM(2500)은 상기 실시 예에서 설명된 하나 이상의 멀티 스택 트랜지스터 구조체를 포함할 수 있다.
상술한 내용은 예시적인 실시 예를 예시한 것이며 이를 제한하는 것으로 해석되어서는 안된다. 예를 들어, 멀티 스택 트랜지스터 구조체의 어레이를 제조하기 위해 위에서 설명된 하나 이상의 단계는 프로세스를 단순화하기 위해 생략될 수 있다. 몇몇 예시적인 실시 예가 설명되었지만, 당업자는 본 개시에서 실질적으로 벗어나지 않고 상기 실시 예에서 많은 수정이 가능하다는 것을 쉽게 이해할 것이다.

Claims (10)

  1. 복수의 행과 복수의 열로 배열되어 어레이를 구성하는 멀티 스택 트랜지스터 구조체들, 상기 각 멀티 스택 트랜지스터 구조체는 두 개 이상의 수직으로 배열된 트랜지스터 스택을 포함하며;
    상기 어레이의 동일한 열에 있는 인접한 두 행 사이에 형성되는 댐 구조체를 포함하며,
    상기 댐 구조체는 상기 인접한 두 행 중 하나의 멀티 스택 트랜지스터 구조체를 상기 동일한 열에 있는 상기 인접한 두 개의 행의 다른 하나의 멀티 스택 트랜지스터 구조체와 전기적으로 절연시키는 반도체 소자.
  2. 제1항에 있어서,
    상기 각 멀티 스택 트랜지스터 구조체는:
    제1 및 제2 소스/드레인 영역을 포함하는 제1 트랜지스터 스택;
    상기 제1 트랜지스터 스택 상에 형성되며, 상기 제1 및 제2 소스/드레인 영역과 각각 수직으로 중첩되는 제3 및 제4 소스/드레인 영역을 포함하는 제2 트랜지스터 스택;
    상기 제1 및 제2 소스/드레인 영역의 측면에 각각 랜딩하는 제1 및 제2 소스/드레인 콘택 구조체; 및
    상기 제3 및 제4 소스/드레인 영역의 상면에 각각 랜딩하는 제3 및 제4 소스/드레인 콘택 구조체를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    각 행에 있는 상기 멀티 스택 트랜지스터 구조체들 중 적어도 하나의 상기 제1 및 제2 소스/드레인 콘택 구조체 중 적어도 하나가 상기 댐 구조체와 접하며,
    각 행의 상기 제3 및 제4 소스/드레인 콘택 구조체는 상기 댐 구조체와 채널 폭 방향으로 이격되는 반도체 소자.
  4. 제3항에 있어서,
    상기 멀티 스택 트랜지스터 구조체들 중 적어도 하나는 동일한 행에 있는 인접하는 멀티 스택 트랜지스터 구조체와 상기 제1 내지 제4 소스/드레인 영역 중 적어도 하나 및 상기 제1 내지 제4 소스/드레인 콘택 구조체 중 적어도 하나를 공유하는 반도체 소자.
  5. 제2항에 있어서,
    상기 동일한 행에 있는 상기 멀티 스택 트랜지스터 구조체들은 채널 길이 방향으로 배열되며,
    상기 동일한 행에 있는 상기 멀티 스택 트랜지스터 구조체들 중 적어도 두 개는 상기 어레이의 평면도에서 적어도 두 개의 상기 멀티 스택 트랜지스터 구조체의 제1 내지 제4 소스/드레인 영역과 제3 및 제4 소스/드레인 콘택 구조체가 배치되는 동일한 핀 영역을 공유하는 반도체 소자.
  6. 제5항에 있어서,
    동일한 열에 있는 상기 멀티 스택 트랜지스터 구조체들은 채널 폭 방향으로 배열되며,
    동일한 열에 있는 상기 각 멀티 스택 트랜지스터 구조체는 그 제1 및제2 소스/드레인 콘택 구조체 사이에서 상기 채널 폭 방향으로 연장되는 게이트 구조체를 포함하며,
    상기 게이트 구조체들은 상기 댐 구조체에 의해 분할되는 반도체 소자.
  7. 제2항에 있어서,
    상기 댐 구조체는 인접한 두 개의 열 사이에서 더 연장되어 상기 어레이의 상기 멀티 스택 트랜지스터가 각각 상기 어레이의 임의의 인접하는 멀티 스택 트랜지스터 구조체로부터 전기적으로 절연되는 반도체 소자.
  8. 복수의 행과 복수의 열로 배열되어 어레이를 구성하는 멀티 스택 트랜지스터 구조체들, 상기 각 멀티 스택 트랜지스터 구조체는 두 개 이상의 수직으로 배열된 트랜지스터 스택을 포함하며;
    동일한 열에서 인접하는 두 개의 행 및 동일한 행에서 인접하는 두 개의 열 사이에 형성되는 댐 구조체를 포함하며,
    상기 댐 구조체는 인접하는 두 개의 행 중 하나의 멀티 스택 트랜지스터 구조체를 동일한 열에 있는 인접하는 두 개의 행 중 다른 하나의 멀티 스택 트랜지스터 구조체와 전기적으로 절연시키며, 인접하는 두 개의 열 중 하나의 멀티 스택 트랜지스터 구조체를 동일한 행에 있는 상기 인접하는 두 개의 열 중 다른 하나의 멀티 스택 트랜지스터 구조체와 전기적으로 절연시키는 반도체 소자.
  9. 제8항에 있어서,
    상기 각 멀티 스택 트랜지스터 구조체는:
    제1 및 제2 소스/드레인 영역을 포함하는 제1 트랜지스터 스택;
    상기 제1 트랜지스터 스택 상에 형성되며, 상기 제1 및 제2 소스/드레인 영역과 각각 수직으로 중첩되는 제3 및 제4 소스/드레인 영역을 포함하는 제2 트랜지스터 스택;
    상기 제1 및 제2 소스/드레인 영역의 측면에 각각 랜딩하는 제1 및 제2 소스/드레인 콘택 구조체; 및
    상기 제3 및 제4 소스/드레인 영역의 상면에 각각 랜딩하는 제3 및 제4 소스/드레인 콘택 구조체를 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 어레이의 상기 멀티 스택 트랜지스터 구조체들 중 적어도 하나의 상기 제1 및 제2 소스/드레인 콘택 구조체 중 적어도 하나가 상기 댐 구조체와 접하며,
    상기 제3 및 제4 소스/드레인 콘택 구조체는 상기 댐 구조체와 이격되는 반도체 소자.
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287406B2 (en) * 2013-06-06 2016-03-15 Macronix International Co., Ltd. Dual-mode transistor devices and methods for operating same
US10043796B2 (en) 2016-02-01 2018-08-07 Qualcomm Incorporated Vertically stacked nanowire field effect transistors
US10546925B2 (en) 2017-11-02 2020-01-28 International Business Machines Corporation Vertically stacked nFET and pFET with dual work function
US10833078B2 (en) 2017-12-04 2020-11-10 Tokyo Electron Limited Semiconductor apparatus having stacked gates and method of manufacture thereof
US11616053B2 (en) 2018-09-05 2023-03-28 Tokyo Electron Limited Method to vertically route a logic cell incorporating stacked transistors in a three dimensional logic device
US10741456B2 (en) 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor
US11742410B2 (en) 2019-01-03 2023-08-29 Intel Corporation Gate-all-around integrated circuit structures having oxide sub-fins
US11764263B2 (en) 2019-01-04 2023-09-19 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using multiple bottom-up oxidation approaches
US20200294969A1 (en) * 2019-03-15 2020-09-17 Intel Corporation Stacked transistors with dielectric between source/drain materials of different strata

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