CN115734603A - 凹入式存取装置及形成凹入式存取装置的方法 - Google Patents

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Abstract

本申请案涉及凹入式存取装置及形成凹入式存取装置的方法。一种形成凹入式存取装置的方法包括在半导体材料中形成沟槽。用低k栅极绝缘体材料加衬垫于所述沟槽的侧壁及底部。所述低k栅极绝缘体材料以其介电常数k不大于4.0为特征。在所述低k栅极绝缘体材料之上且在所述沟槽底部之上的所述沟槽的底部部分中形成牺牲材料。在所述牺牲材料上方且在所述低k栅极绝缘体材料的横向内侧的所述沟槽的上部分中形成高k栅极绝缘体材料，所述低k栅极绝缘体材料在所述沟槽的所述上部分中。所述高k栅极绝缘体材料以其介电常数k大于4.0为特征。用具有高于所述高k栅极绝缘体材料的底部的顶部的导电栅极替换所述牺牲材料。在所述沟槽的相对横向侧上的所述半导体材料的上部分中形成一对源极/漏极区。

Description

凹入式存取装置及形成凹入式存取装置的方法
技术领域
本文中所公开的实施例涉及凹入式存取装置及形成凹入式存取装置的方法。
背景技术
凹入式存取装置是具有掩埋在半导电材料中形成的沟槽内的栅极构造的场效应晶体管。栅极构造包含栅极绝缘体，所述栅极绝缘体加衬垫于沟槽及所述沟槽内的所述栅极绝缘体的横向内侧的导电栅极材料。在沟槽的相对侧中的每一者上的半导电材料的最外区中形成源极/漏极区。当两个源极/漏极区处于不同电压且将合适电压施加到导电栅极材料时，电流(Ion)沿着沟槽侧壁并围绕沟槽的基底在源极/漏极区之间流动通过半导电材料(即，形成导电沟道，电流通过所述导电沟道在两个源极/漏极区之间流动)。凹入式存取装置通常缺少非易失性电荷存储装置(但可被制造成包含此非易失性电荷存储装置)，且无论如何均可用于存储器电路系统，例如DRAM电路系统中。可期望在凹入式存取装置中获得高装置导通电流(Ion)及低装置关断电流(例如，泄漏电流Ioff)。
发明内容
本公开的一方面提供一种凹入式存取装置，其包括：导电栅极，其在半导体材料中的沟槽中；栅极绝缘体，其在所述导电栅极与所述半导体材料之间沿着所述导电栅极的侧壁并围绕所述导电栅极的底部延伸；一对源极/漏极区，其在所述沟槽的相对横向侧上的所述半导体材料的上部分中；沟道区，其在所述一对源极/漏极区下方的所述半导体材料中，沿着所述沟槽的侧壁并围绕所述沟槽的底部延伸；且所述栅极绝缘体包括低k材料及高k材料，所述低k材料以其介电常数k不大于4.0为特征，所述高k材料以其介电常数k大于4.0为特征，所述低k材料完全沿着所述导电栅极的所有所述侧壁延伸且直接在所述导电栅极的所述底部之下，所述高k材料在所述低k材料的横向内侧且是(a)及(b)中的至少一者，其中：(a)：不完全沿着所述导电栅极的所有所述侧壁延伸；及(b)：不直接在所述导电栅极的所述底部之下。
本公开的另一方面提供DRAM电路系统，其包括个别地包括凹入式存取装置的多个存储器单元，其中所述凹入式存取装置包括：导电栅极，其在半导体材料中的沟槽中；栅极绝缘体，其在所述导电栅极与所述半导体材料之间沿着所述导电栅极的侧壁并围绕所述导电栅极的底部延伸；一对源极/漏极区，其在所述沟槽的相对横向侧上的所述半导体材料的上部分中；沟道区，其在所述一对源极/漏极区下方的所述半导体材料中，沿着所述沟槽的侧壁并围绕所述沟槽的底部延伸；且所述栅极绝缘体包括低k材料及高k材料，所述低k材料以其介电常数k不大于4.0为特征，所述高k材料以其介电常数k大于4.0为特征，所述低k材料完全沿着所述导电栅极的所有所述侧壁延伸且直接在所述导电栅极的所述底部之下，所述高k材料在所述低k材料的横向内侧且是(a)及(b)中的至少一者，其中：(a)：不完全沿着所述导电栅极的所有所述侧壁延伸；及(b)：不直接在所述导电栅极的所述底部之下。
本公开的另一方面提供一种形成凹入式存取装置的方法，其中所述方法包括：在半导体材料中形成沟槽；用低k栅极绝缘体材料加衬垫于所述沟槽的侧壁及底部，所述低k栅极绝缘体材料以其介电常数k不大于4.0为特征；在所述低k栅极绝缘体材料之上且在所述沟槽底部之上的所述沟槽的底部部分中形成牺牲材料；在所述牺牲材料上方且在所述低k栅极绝缘体材料的横向内侧的所述沟槽的上部分中形成高k栅极绝缘体材料，所述低k栅极绝缘体材料在所述沟槽的所述上部分中，所述高k栅极绝缘体材料以其介电常数k大于4.0为特征；用具有高于所述高k栅极绝缘体材料的底部的顶部的导电栅极替换所述牺牲材料；在所述沟槽的相对横向侧上的所述半导体材料的上部分中形成一对源极/漏极区；及使沟道区在所述一对源极/漏极区下方的所述半导体材料中且沿着所述沟槽侧壁并围绕所述沟槽底部延伸。
本公开的另一方面提供一种形成凹入式存取装置的方法，其中所述方法包括：在半导体材料中形成沟槽；用低k栅极绝缘体材料加衬垫于所述沟槽的侧壁及底部，所述低k栅极绝缘体材料以其介电常数k不大于4.0为特征；在所述低k栅极绝缘体材料的侧壁之上且直接在所述低k栅极绝缘体材料的底部上方的所述沟槽中形成高k栅极绝缘体材料，所述高k栅极绝缘体材料以其介电常数k大于4.0为特征；在所述高k栅极绝缘体材料的侧壁及底部之上的所述沟槽中形成导电栅极，所述高k栅极绝缘体材料具有低于所述导电栅极的顶部的顶部；在所述沟槽的相对横向侧上的所述半导体材料的上部分中形成一对源极/漏极区；及使沟道区在所述一对源极/漏极区下方的所述半导体材料中且沿着所述沟槽侧壁并围绕所述沟槽底部延伸。
附图说明
图1是根据本发明的实施例的DRAM中的多个凹入式存取装置的图解横截面视图。
图2-5是根据本发明的实施例的一或多个凹入式存取装置的图解横截面视图。
图6-15展示根据本发明的实施例的形成凹入式存取装置的实例方法。
图16是根据本发明的实施例的DRAM电路系统的图解示意性及结构视图。
具体实施方式
本发明的实施例涵盖例如可能在DRAM构造中的凹入式存取装置，及形成凹入式存取装置的方法。首先参考图1描述第一实例实施例，图1展示包括存储器阵列或存储器阵列区域10的衬底构造8的实例片段，在一个实施例中所述存储器阵列或存储器阵列区域包括存储器单元114，所述存储器单元个别地包括凹入式存取装置/晶体管116及电荷存储装置118(例如，电容器)。存储器单元114已相对于基底衬底11制造。基底衬底11可包括导电/导体/传导(即，本文中为电)、半导电/半导体/半传导及绝缘/绝缘体/绝缘性(即，本文中为电)材料中的任何一或多者。材料可在图1所描绘材料的旁边、竖向内侧或竖向外侧。例如，集成电路系统的其它部分或完全制造组件可设置在基底衬底11上方、周围或内的某处。用于操作存储器阵列内的组件的控制及/或其它外围电路系统也可被制造，且可或可不完全或部分在存储器阵列或子阵列内。此外，多个子阵列也可独立地、串联地或以其它方式彼此相对地制造及操作。如本文献中所使用，“子阵列”也可被视为阵列。
实例基底衬底11包括半导体材料12(例如，适当及不同掺杂的单晶硅及/或其它半导电材料)，所述半导体材料包括一对凹入式存取装置116。图1展示作为存储器电路系统的部分的凹入式存取装置116，尽管根据本发明的凹入式存取装置可在任何集成电路系统中。论述主要关于单个凹入式存取装置116进行。此凹入式存取装置包括半导体材料12中的沟槽19中的导电栅极18(例如，掩埋式存取线)。在一个实施例中，导电栅极18基本上由金属材料组成或由金属材料组成。实例导电栅极18具有可为平面的顶部31(如所展示)。绝缘体材料73(例如，二氧化硅、氮化硅、具有不大于4.0的介电常数k的材料或具有大于4.0的介电常数k的材料)可在导电栅极18之上。绝缘体材料70(例如，二氧化硅及/或氮化硅)可在半导体材料12之上。栅极绝缘体20在导电栅极18与半导体材料12之间沿着导电栅极18的侧壁21并围绕底部23延伸。
一对源极/漏极区24、26在沟槽19的相对横向侧上的半导体材料12的上部分中。源极/漏极区24、26中的每一者可能包括其中具有导电率增加掺杂剂的至少一部分(此导电率增加掺杂剂的最大浓度在相应源极/漏极区24、26内)，例如以使此部分导电(例如，具有至少1019个原子/立方厘米的最大掺杂剂浓度)。因此，每一源极/漏极区24、26的全部或仅一部分可具有此最大浓度的导电率增加掺杂剂(由点画所指示)。源极/漏极区24及/或26可包含其它掺杂区(未展示)，例如晕区、LDD区等。
在所描绘实例中，所述一对源极/漏极区的源极/漏极区中的一者(例如，区26)横向位于导电栅极18之间且由紧邻的凹入式存取装置116共享。所述一对源极/漏极区中的个别者的源极/漏极区中的其它者(例如，区24)不由紧邻的凹入式存取装置116共享。数字线130直接电耦合到所述一个共享源极/漏极区26。一对电容器118个别地直接电耦合到其它源极/漏极区24中的一者。
实例凹入式存取装置116包括沟道区27，所述沟道区在所述一对源极/漏极区24、26下方的半导体材料12中且沿着沟槽19的侧壁25并围绕沟槽19的底部28延伸。沟道区27可适当地掺杂有可能与源极/漏极区24、26中的掺杂剂相反的导电类型的导电率增加掺杂剂，且例如在所述沟道中的最大浓度不大于1×1016个原子/立方厘米。当将合适电压施加到导电栅极18时，导电沟道在靠近栅极绝缘体20的沟道区27内(例如，沿着沟道电流流动线/路径29)形成使得电流可在一对源极/漏极区24与26之间流动。
栅极绝缘体20包括低k材料30(在一些实施例中被称为低k栅极绝缘体材料)及高k材料32(在一些实施例中被称为高k栅极绝缘体材料)。低k材料30以其介电常数k不大于4.0(例如，不小于0.5)为特征且高k材料32以其介电常数k大于4.0(例如，不大于60)为特征。在一个实施例中且如所展示，低k材料30完全沿着导电栅极18的所有侧壁21延伸且直接在导电栅极18的底部23之下。高k材料32在低k材料30的横向内侧且是(a)及(b)中的至少一者，其中：
(a)：不完全地沿着导电栅极18的所有侧壁21延伸；及
(b)：不直接在导电栅极18的底部23之下。
在一个实施例中，高k材料是(a)，在一个实施例中是(b)，且在一个实施例中是(a)及(b)。图1展示其中高k材料32是(a)、(b)以及(a)及(b)中的每一者的实例。在一个实施例中，低k材料30具有高于导电栅极18的顶部31的顶部35。低k材料30与高k材料32一样可为同质的或非同质的。
在一个实施例中，低k材料30具有3.0到4.0的介电常数k且高k材料32具有10.0到40.0的介电常数k。仅举例来说，实例低k材料是二氧化硅、氮氧化硅、碳掺杂二氧化硅及碳掺杂氮氧化硅中的一或多者(其中的任一者可为或可不为化学计量的)。仅举例来说，实例高k材料是氧化铪、氧化锆、氧化镧、氧化镥、氧化钛及氧化锶中的一或多者(其中的任一者可为或可不为化学计量的)。
在一个实施例中，高k材料32薄于低k材料30。在一个此实施例中，高k材料32具有为低k材料30的最大横向厚度的1％到60％、在一个此实施例中不超过低k材料30的最大横向厚度的50％且在一个此实施例中不超过低k材料30的最大横向厚度的10％的最大横向厚度。特定实例是针对低k材料30的10到50埃及针对高k材料32的1到50埃。
在一个实施例中，高k材料32覆盖导电栅极18的侧壁的10％到95％。在本文中，有关特定数字表述的“覆盖”百分比的“侧壁”是关于导电栅极的所有外表面，但无关于(即，不包含)导电栅极的最低范围(例如，底部23)及最高范围(例如，顶部31)。在一个此实施例中，高k材料32覆盖不足导电栅极18的侧壁的50％，且在一个此实施例中覆盖导电栅极18的侧壁的10％到25％。
在一个实施例中，高k材料32在导电栅极18的顶部31旁边，在所述导电栅极的顶部的高度处(例如，在高度E处)。在一个此实施例中，高k材料32具有在导电栅极18的顶部31的高度处的顶部33且在一个此实施例中顶部31及33是个别地平面并共同共面的。
如本文中关于其它实施例所展示及/或描述的(若干)任何其它属性或方面可用于参考以上实施例所展示及描述的实施例中。
在图2中展示包括一对凹入式存取装置116a的替代实例实施例构造8a。在适当情况下已使用来自上述实施例的类似编号，其中一些构造差异用后缀“a”指示。在构造8a中，栅极绝缘体20a的高k材料32a直接在导电栅极18的底部23之下且高k材料32a的顶部33低于导电栅极18的顶部31(例如，高k材料32a是(a)而非(b)[即，“非(b)”中固有的“非”“非”双重否定意味着所述栅极绝缘体直接在所述导电栅极的底部之下])。在构造8a中，高k材料32a在导电栅极18的两个横向侧上从导电栅极18的顶部31竖直凹入。而且，在构造8a中，高k材料32a覆盖超过导电栅极18的侧壁的50％，且在一个此实施例中覆盖导电栅极18的侧壁的60％到85％。可使用如本文中关于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
在图3中展示包括一对凹入式存取装置116b的替代实例实施例构造8b。在适当情况下已使用来自上述实施例的类似编号，其中一些构造差异用后缀“b”指示。在构造8b中，栅极绝缘体20b的高k材料32b不直接在导电栅极18的底部23之下且完全沿着导电栅极18的所有侧壁21延伸(例如，高k材料32b不是(a)而是(b))。可使用如本文中关于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
在图4中展示包括一对凹入式存取装置116c的替代实例实施例构造8c。在适当情况下已使用来自上述实施例的类似编号，其中一些构造差异用后缀“c”指示。在构造8c中，栅极绝缘体20c的高k材料32c在导电栅极18的两个横向侧上从导电栅极18的顶部31竖直凹入且高k材料32c不直接在导电栅极18的底部23之下(例如，高k材料32c是(a)及(b))。可使用如本文中关于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
在图5中展示包括一对凹入式存取装置116d的替代实例实施例构造8d。在适当情况下已使用来自上述实施例的类似编号，其中一些构造差异用后缀“d”指示。在构造8d中，栅极绝缘体32d的高k材料32d在导电栅极18的顶部31的旁边、在导电栅极18的顶部31的高度处，其中高k材料32d具有高于导电栅极18的顶部31的高度的顶部33d。在一个此实施例中且如所展示，高k材料32d不直接在导电栅极18的底部23之下(例如，高k材料32d是(b)而非(a))。可使用如本文中关于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
本发明的一些实施例相对于现有技术的一些构造的可能(尽管不是必需的)优点是当存在LDD结时，在此结处减少被称为栅极引发漏极泄漏(GIDL)的现象。与一些现有技术栅极构造的导电多晶硅上金属材料相反，此减少的GIDL可实现全金属材料栅极18的使用，其可由此增加栅极18的导电率(降低电阻)。
本发明的实施例涵盖形成凹入式存取装置的方法。本发明的实施例涵盖独立于制造方法的凹入式存取装置。然而，此凹入式存取装置可具有如本文在方法实施例中所描述的属性中的任一者。同样，所描述方法实施例可并入、形成及/或具有关于结构实施例所描述的属性中的任一者。
参考图6-12描述根据本发明的实施例的形成凹入式存取装置的实例方法。来自以上实施例的类似编号已用于先前构造。论述主要在单个凹入式存取装置的制造中进行。
参考图6，已在半导体材料12中形成沟槽19(例如，通过光刻及蚀刻)。绝缘体材料70可在半导体材料12之上且如果是这样的话，那么也可形成穿过绝缘体材料70的沟槽19。沟槽19的侧壁25及底部28已加衬垫有以其介电常数k不大于4.0为特征的低k栅极绝缘体材料30。在一个实施例中，半导体材料12包括硅且用低k栅极绝缘体材料30加衬垫于沟槽侧壁25及沟槽底部28包括使此硅氧化以形成SiO2(例如，通过原位蒸汽产生)。在一个此实施例中，SiO2层(未展示)可在此氧化之前原子层沉积在沟槽侧壁25及沟槽底部28之上。无论如何，在此氧化期间，侧壁25及底部28可分别横向向外及向下移动，这是由于通过此氧化将材料12转化为材料30。
参考图7，已在低k栅极绝缘体材料30之上且在沟槽底部28之上的沟槽19的底部部分中形成牺牲材料50。此可包括任何合适导电、绝缘及/或半导电材料，其中TiN仅是一个实例。此可通过以下步骤来形成：过度填充来自图6的沟槽19的剩余体积，然后回蚀以使其不被接纳在沟槽19的横向外侧及上方。在一个实施例中且如所展示，在用低k栅极绝缘体材料30加衬垫于沟槽19的侧壁25及底部28之后，已形成牺牲材料50以填充超过沟槽19的剩余体积的一半，例如其中期望待形成的最终高k栅极绝缘体材料在不足待形成导电栅极的侧壁的50％之上。
参考图8，已在牺牲材料50上方且在低k栅极绝缘体材料30的横向内侧的沟槽19的上部分中形成高k栅极绝缘体材料32，所述低k栅极绝缘体材料在沟槽19的上部分中。高k栅极绝缘体材料32以其介电常数k大于4.0为特征。在一个实施例中且如所展示，已形成高k栅极绝缘体材料32以完全覆盖牺牲材料50的顶部51。替代地，且仅举例来说，此可不如此形成，例如通过使用沉积技术以用于以高度选择性的方式形成高k栅绝缘体材料32以沉积在(直接抵靠在)低k栅绝缘体材料30上而非牺牲材料50(未展示)上。
参考图9，且在一个实施例中，已移除高k栅极绝缘体材料32(例如，通过无掩模各向异性蚀刻)以防中心覆盖牺牲材料50的顶部51。
参考图10，已从沟槽19移除牺牲材料50(未展示)(例如，通过各向同性蚀刻)。
参考图11，已形成导电栅极18以具有高于高k栅极绝缘体材料32的底部85的顶部31。此可举例来说通过用导电材料填充沟槽19的剩余体积且移除回导电材料以具有如所展示的实例构造来形成。此仅是用导电栅极18替换牺牲材料50(未展示)的一个实例，所述导电栅极具有高于高k栅极绝缘体材料32的底部85的顶部31。
图12展示高k栅极绝缘体材料32从导电栅极18上方的实例后续移除。由此形成大致如图1中关于组件/材料18、32所展示的构造。
无论如何，且如图1中所展示，在实例方法中，在沟槽19的相对横向侧上的半导体材料12的上部分中形成一对源极/漏极区24、26。此外，沟道区27在所述一对源极/漏极区下方的半导体材料12中且沿着沟槽侧壁25并围绕沟槽底部28延伸。在一个实施例中，所述替换包括各向同性地蚀刻牺牲材料，其中此各向同性蚀刻是从此各向同性蚀刻的开始到结束选择性地相对于高k及低k栅极绝缘体材料进行。在一个实施例中，导电栅极18的顶部31形成为平面的且高k栅极绝缘体材料32的顶部33形成为平面的并与导电栅极18的顶部31共面。替代及/或额外处理可用以形成图2-5的构造中的任一者。
可使用如本文中关于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
参考图13-15以及图2及/或4描述形成凹入式存取装置的替代实例方法。在适当情况下已使用来自上述实施例的类似编号。
参考图13，已在半导体材料12中形成沟槽19。沟槽19的侧壁25及底部28已加衬垫有以其介电常数k不大于4.0为特征的低k栅极绝缘体材料30。
参考图14，已在低k栅极绝缘体材料30的侧壁60之上且直接在低k栅极绝缘体材料30的底部91上方的沟槽19中形成高k栅极绝缘体材料32。高k栅极绝缘体材料32以其介电常数k大于4.0为特征。
参考图15，已在高k栅极绝缘体材料32的侧壁95及底部93之上的沟槽19中形成导电栅极18。高k栅极绝缘体材料32具有高于导电栅极18的顶部31的顶部33。在一个实施例中，形成高k栅极绝缘体材料32以在使其顶部33低于导电栅极18的顶部31之前使其顶部33高于导电栅极18的顶部31(图14)。在一个此实施例中，从此各向同性蚀刻的开始到结束选择性地相对于低k栅极绝缘体材料30蚀刻高k栅极绝缘体材料32以使高k栅极绝缘体材料32的顶部33低于导电栅极18的顶部31。
参考图2及/或4，在沟槽19的相对横向侧上的半导体材料12的上部分中形成一对源极/漏极区24、26。沟道区27最终设置在一对源极/漏极区24、26下方的半导体材料12中且沿着沟槽侧壁25并围绕沟槽底部28延伸。可使用如本文中关于其它实施例所展示及/或描述的(若干)任何其它属性或方面。
图16图解地且示意性地说明根据本发明的方面的DRAM电路系统110的一部分，其中凹入式存取装置116包括其一部分。使用与上述实施例类似的编号。电路系统110包括存储器阵列10，所述存储器阵列包括存储器单元114，所述存储器单元个别地包括凹入式存取装置116及电荷存储装置118。晶体管116个别地包括其间具有栅极18的两个源极/漏极区24、26，所述栅极是存储器阵列10的多个字线150中的一者的部分。所述源极/漏极区中的一者(例如，24)电耦合(例如，直接电耦合)到电荷存储装置118中的一者。所述源极/漏极区中的另一者(例如，26)电耦合到存储器阵列10的多个感测线155中的一者。作为电容器的实例电荷存储装置118使其节点中的一者直接电耦合到凹入式存取装置晶体管116的源极/漏极区24且使另一节点直接电耦合到单元板166。取决于应用，实例单元板166可处于任何合适参考电压，包含举例来说0V、电力供应电压VCC、VCC的一半等。DRAM电路系统110包括外围电路系统，所述外围电路系统包括例如字线驱动器电路系统178及感测线放大器电路系统180。字线150从存储器阵列10延伸到字线驱动器电路系统178且感测线155从存储器阵列10延伸到感测线放大器电路系统180。举例来说，外围电路系统可完全横向位于存储器阵列10旁边。此可部分横向位于存储器阵列10旁边及/或完全或部分在存储器阵列10上方或下方。无论如何，可设置额外外围电路系统(未展示)。字线150及感测线155个别地包括一或多种导电材料(例如，金属材料)且它们可彼此不同。
(若干)以上处理或构造可被视为是相对于组件阵列，所述组件阵列形成为此类组件的单个堆叠或单个层叠或形成在此类组件的单个堆叠或单个层叠内，此类组件在下伏基底衬底上方或作为下伏基底衬底的部分(尽管，单个堆叠/层叠可具有多个层面)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路系统也可作为所完成构造的部分形成在任何地方，且在一些实施例中可在阵列之下(例如，阵列下CMOS)。无论如何，一或多个额外的此(类)堆叠/层叠可经设置或制造在图中所展示或上文所描述的位置上方及/或下方。此外，(若干)组件阵列在不同堆叠/层叠中可相对彼此相同或不同且不同堆叠/层叠相对彼此可具有相同厚度或不同厚度。中介结构可设置在竖直紧邻的堆叠/层叠(例如，额外电路系统及/或电介质层)之间。而且，不同堆叠/层叠可相对彼此电耦合。可单独地及循序地(例如，一个在另一个顶上)制造多个堆叠/层叠，或可基本上同时制造两个或更多个堆叠/层叠。
上文所论述的组合件及结构可用于集成电路/电路系统中且可并入电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如举例来说相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
在本文献中，除非另有指示，否则“竖向”、“更高”、“上”、“下”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“之下”、“下面”、“上”、“下”大体上指代竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)并可相对于在制造期间处理衬底的方向，且竖直是大体上正交于水平的方向。“完全水平”指代沿着主衬底表面的方向(即，与其不成角度)并可相对于在制造期间处理衬底的方向。此外，如本文中所使用的“竖直”及“水平”是相对彼此且独立于衬底在三维空间中的定向的大体上垂直的方向。另外，“竖向延伸(elevationally-extending/extend(ing)elevationally)”是指与完全水平成至少45°角的方向。此外，相对于场效应晶体管的“竖向延伸(extend(ing)elevationally/elevationally-extending)”、“水平延伸(extend(ing)horizontally/horizontally-extending)”等指代电流在操作时在源极/漏极区之间流动所沿着的晶体管的沟道长度的定向。针对双极结型晶体管，“竖向延伸(extend(ing)elevationally、elevationally-extending)”、“水平延伸(extend(ing)horizontally、horizontally-extending)”等指代电流在操作时在发射极与集电极之间流动所沿的基极长度的定向。在一些实施例中，竖向延伸的任何组件、特征及/或区竖直延伸或在垂线的10°内延伸。
此外，“直接在…上方”、“直接在…下方”及“直接在…之下”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。而且，前面没有“直接”的“上方”的使用仅要求所陈述区/材料/组件的在另一所陈述区/材料/组件上方的某个部分在另一所陈述区/材料/组件竖向外侧(即，独立于两个所陈述区/材料/组件是否存在任何横向重叠)。类似地，前面没有“直接”的“下方”及“之下”的使用仅要求所陈述区/材料/组件在另一所陈述区/材料/组件下方/之下的某个部分在另一所陈述区/材料/组件竖向内侧(即，独立于两个所陈述区/材料/组件是否存在任何横向重叠)。
本文中所描述的材料、区及结构中的任一者可为同质的或非同质的，且无论如何在其所覆盖的任何材料之上可为连续的或不连续的。在为任何材料提供一或多种实例组合物的情况下，那种材料可包括此一或多种组合物、基本上由此一或多种组合物组成或由此一或多种组合物组成。此外，除非另有陈述，否则可使用任何合适的现存或未来开发的技术来形成每种材料，例如原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入。
另外，“厚度”本身(没有前面的方向形容词)被定义为从具有不同组合物的紧邻材料的或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定的厚度或可变厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且由于厚度可变，此材料或区将具有某个最小厚度及某个最大厚度。如本文中所使用，“不同组合物”仅要求两种所陈述材料或区的可彼此直接抵靠的那些部分在化学及/或物理上不同，例如前提是此类材料或区不是同质的。如果两种所陈述材料或区不彼此直接抵靠，那么“不同组合物”仅要求两种所陈述材料或区的彼此最接近的那些部分在化学及/或物理上不同，前提是此类材料或区不是同质的。在本文献中，当材料、区或结构相对于彼此存在至少某个物理触碰接触时，所陈述材料、区或结构彼此“直接抵靠”。相比之下，前面没有“直接”的“之上”、“上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中(若干)中介材料、(若干)区或(若干)结构未导致所陈述材料、区或结构相对于彼此物理触碰接触的构造。
在本文中，如果在正常操作时电流能够从一者连续地流动到另一者且在充分产生亚原子正及/或负电荷时主要通过移动所述电荷来进行此流动，那么区-材料-组件相对于彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，在直接电耦合的区-材料-组件之间没有中介电子组件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔丝等)。
本文献中“行”及“列”的任何使用是为了方便区分特征的一个系列或定向与特征的另一系列或定向且已或可沿着其形成组件。“行”及“列”独立于功能而关于区、组件及/或特征的任何系列同义地使用。无论如何，行可为笔直及/或弯曲的及/或相对于彼此平行及/或不平行，列也可如此。此外，行与列可相对于彼此成90°或成一或多个其它角度(即，除了直角之外)相交。
本文中的导电/导体/传导材料中的任一者的组合物可为金属材料及/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金及任何一或多种导电金属化合物中的任一者或组合。
在本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积及/或形成(forming/formation)的“选择性”的任何使用是一种所陈述材料相对于另一(若干)所陈述材料以至少2:1的体积比如此作用的此种动作。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是针对沉积、生长或形成的至少前75埃相对于另一或多种所陈述材料以至少2:1的体积比沉积、生长或形成一种材料。
除非另有指示，否则本文中“或”的使用涵盖任一者及两者。
结论
在一些实施例中，一种凹入式存取装置包括半导体材料中的沟槽中的导电栅极。栅极绝缘体在所述导电栅极与所述半导体材料之间沿着所述导电栅极的侧壁并围绕所述导电栅极的底部延伸。一对源极/漏极区在所述沟槽的相对横向侧上的所述半导体材料的上部分中。所述半导体材料中的沟道区在所述一对源极/漏极区下方且沿着所述沟槽的侧壁并围绕所述沟槽的底部延伸。所述栅极绝缘体包括低k材料及高k材料。所述低k材料以其介电常数k不大于4.0为特征。所述高k材料以其介电常数k大于4.0为特征。所述低k材料完全沿着所述导电栅极的所有所述侧壁延伸且直接在所述导电栅极的所述底部之下。所述高k材料在所述低k材料的横向内侧且是(a)及(b)中的至少一者，其中：
(a)：不完全沿着所述导电栅极的所有所述侧壁延伸；及
(b)：不直接在所述导电栅极的所述底部之下。
在一些实施例中，一种形成凹入式存取装置的方法包括在半导体材料中形成沟槽。用低k栅极绝缘体材料加衬垫于所述沟槽的侧壁及底部。所述低k栅极绝缘体材料以其介电常数k不大于4.0为特征。在所述低k栅极绝缘体材料之上且在所述沟槽底部之上的所述沟槽的底部部分中形成牺牲材料。在所述牺牲材料上方且在所述低k栅极绝缘体材料的横向内侧的所述沟槽的上部分中形成高k栅极绝缘体材料，所述低k栅极绝缘体材料在所述沟槽的所述上部分中。所述高k栅极绝缘体材料以其介电常数k大于4.0为特征。用具有高于所述高k栅极绝缘体材料的底部的顶部的导电栅极替换所述牺牲材料。在所述沟槽的相对横向侧上的所述半导体材料的上部分中形成一对源极/漏极区。使沟道区在所述一对源极/漏极区下方的所述半导体材料中且沿着所述沟槽侧壁并围绕所述沟槽底部延伸。
在一些实施例中，一种形成凹入式存取装置的方法包括在半导体材料中形成沟槽。用低k栅极绝缘体材料加衬垫于所述沟槽的侧壁及底部。所述低k栅极绝缘体材料以其介电常数k不大于4.0为特征。在所述低k栅极绝缘体材料的侧壁之上且直接在所述低k栅极绝缘体材料的底部上方的所述沟槽中形成高k栅极绝缘体材料。所述高k栅极绝缘体材料以其介电常数k大于4.0为特征。在所述高k栅极绝缘体材料的侧壁及底部之上的所述沟槽中形成导电栅极。所述高k栅极绝缘体材料具有低于所述导电栅极的顶部的顶部。在所述沟槽的相对横向侧上的所述半导体材料的上部分中形成一对源极/漏极区。使沟道区在所述一对源极/漏极区下方的所述半导体材料中且沿着所述沟槽侧壁并围绕所述沟槽底部延伸。
依照法规，本文中所公开的主题已以或多或少特定于结构及方法特征的语言进行描述。然而，应理解，权利要求书不限于所展示及描述的特定特征，因为本文中所公开的手段包括实例实施例。因此，权利要求书应被赋予按字面表述的全范围，且应根据等效原则进行适当解释。

Claims (35)

1.一种凹入式存取装置，其包括：
导电栅极，其在半导体材料中的沟槽中；
栅极绝缘体，其在所述导电栅极与所述半导体材料之间沿着所述导电栅极的侧壁并围绕所述导电栅极的底部延伸；
一对源极/漏极区，其在所述沟槽的相对横向侧上的所述半导体材料的上部分中；
沟道区，其在所述一对源极/漏极区下方的所述半导体材料中，沿着所述沟槽的侧壁并围绕所述沟槽的底部延伸；且
所述栅极绝缘体包括低k材料及高k材料，所述低k材料以其介电常数k不大于4.0为特征，所述高k材料以其介电常数k大于4.0为特征，所述低k材料完全沿着所述导电栅极的所有所述侧壁延伸且直接在所述导电栅极的所述底部之下，所述高k材料在所述低k材料的横向内侧且是(a)及(b)中的至少一者，其中：
(a)：不完全沿着所述导电栅极的所有所述侧壁延伸；及
(b)：不直接在所述导电栅极的所述底部之下。
2.根据权利要求1所述的凹入式存取装置，其包括所述(a)。
3.根据权利要求2所述的凹入式存取装置，其中所述高k材料直接在所述导电栅极的所述底部之下。
4.根据权利要求2所述的凹入式存取装置，其中所述高k材料覆盖所述导电栅极的所述侧壁的10％到95％。
5.根据权利要求4所述的凹入式存取装置，其中所述高k材料覆盖不足所述导电栅极的所述侧壁的50％。
6.根据权利要求5所述的凹入式存取装置，其中所述高k材料覆盖所述导电栅极的所述侧壁的10％到25％。
7.根据权利要求4所述的凹入式存取装置，其中所述高k材料覆盖超过所述导电栅极的所述侧壁的50％。
8.根据权利要求7所述的凹入式存取装置，其中所述高k材料覆盖所述导电栅极的所述侧壁的60％到85％。
9.根据权利要求1所述的凹入式存取装置，其包括所述(b)。
10.根据权利要求9所述的凹入式存取装置，其中所述高k材料完全沿着所述导电栅极的所有所述侧壁延伸。
11.根据权利要求1所述的凹入式存取装置，其包括所述(a)及所述(b)。
12.根据权利要求1所述的凹入式存取装置，其包括所述(a)，所述高k材料在所述导电栅极的两个横向侧上从所述导电栅极的顶部竖直凹入。
13.根据权利要求1所述的凹入式存取装置，其中所述高k材料在所述导电栅极的顶部旁边，在所述导电栅极的所述顶部的高度处。
14.根据权利要求13所述的凹入式存取装置，其中所述高k材料具有在所述导电栅极的所述顶部的所述高度处的顶部。
15.根据权利要求14所述的凹入式存取装置，其中所述导电栅极的所述顶部及所述高k材料的所述顶部是平面且共同共面的。
16.根据权利要求13所述的凹入式存取装置，其中所述高k材料具有高于所述导电栅极的所述顶部的所述高度的顶部。
17.根据权利要求16所述的凹入式存取装置，其中所述低k材料具有高于所述导电栅极的所述顶部的所述高度的顶部。
18.根据权利要求1所述的凹入式存取装置，其中所述低k材料具有3.0到4.0的介电常数k且所述高k材料具有10.0到40.0的介电常数k。
19.根据权利要求1所述的凹入式存取装置，其中所述高k材料薄于所述低k材料。
20.根据权利要求19所述的凹入式存取装置，其中所述高k材料具有为所述低k材料的最大横向厚度的1％到60％的最大横向厚度。
21.根据权利要求20所述的凹入式存取装置，其中所述高k材料具有不超过所述低k材料的最大横向厚度的50％的最大横向厚度。
22.根据权利要求21所述的凹入式存取装置，其中所述高k材料具有不超过所述低k材料的最大横向厚度的10％的最大横向厚度。
23.根据权利要求1所述的凹入式存取装置，其中所述导电栅极基本上由金属材料组成或由金属材料组成。
24.一种DRAM电路系统，其包括多个存储器单元，所述多个存储器单元个别地包括根据权利要求1所述的凹入式存取装置。
25.一种形成凹入式存取装置的方法，其包括：
在半导体材料中形成沟槽；
用低k栅极绝缘体材料加衬垫于所述沟槽的侧壁及底部，所述低k栅极绝缘体材料以其介电常数k不大于4.0为特征；
在所述低k栅极绝缘体材料之上且在所述沟槽底部之上的所述沟槽的底部部分中形成牺牲材料；
在所述牺牲材料上方且在所述低k栅极绝缘体材料的横向内侧的所述沟槽的上部分中形成高k栅极绝缘体材料，所述低k栅极绝缘体材料在所述沟槽的所述上部分中，所述高k栅极绝缘体材料以其介电常数k大于4.0为特征；
用具有高于所述高k栅极绝缘体材料的底部的顶部的导电栅极替换所述牺牲材料；
在所述沟槽的相对横向侧上的所述半导体材料的上部分中形成一对源极/漏极区；及
使沟道区在所述一对源极/漏极区下方的所述半导体材料中且沿着所述沟槽侧壁并围绕所述沟槽底部延伸。
26.根据权利要求25所述的方法，其中所述半导体材料包括硅，用所述低k栅极绝缘体材料对所述沟槽侧壁及所述沟槽底部进行所述加衬垫包括使所述硅氧化以形成SiO2。
27.根据权利要求26所述的方法，其包括在所述氧化之前在所述沟槽侧壁及所述沟槽底部之上原子层沉积SiO2层。
28.根据权利要求25所述的方法，其包括在用所述低k栅极绝缘体材料对所述沟槽侧壁及所述沟槽底部进行所述加衬垫之后形成所述牺牲材料以填充超过所述沟槽的剩余体积的一半。
29.根据权利要求25所述的方法，其包括：
形成所述高k栅极绝缘体材料以完全覆盖所述牺牲材料的顶部；及
在所述替换之前移除所述高k栅极绝缘体材料以防中心覆盖所述牺牲材料的所述顶部。
30.根据权利要求25所述的方法，其中所述替换包括各向同性地蚀刻所述牺牲材料，所述各向同性蚀刻是从所述各向同性蚀刻的开始到结束选择性地相对于所述高k及低k栅极绝缘体材料进行。
31.根据权利要求25所述的方法，其包括将所述导电栅极的所述顶部形成为平面的且将所述高k栅极绝缘体材料的顶部形成为平面的并与所述导电栅极的所述顶部共面。
32.根据权利要求25所述的方法，其中所述高k栅极绝缘体材料薄于所述低k栅极绝缘体材料。
33.一种形成凹入式存取装置的方法，其包括：
在半导体材料中形成沟槽；
用低k栅极绝缘体材料加衬垫于所述沟槽的侧壁及底部，所述低k栅极绝缘体材料以其介电常数k不大于4.0为特征；
在所述低k栅极绝缘体材料的侧壁之上且直接在所述低k栅极绝缘体材料的底部上方的所述沟槽中形成高k栅极绝缘体材料，所述高k栅极绝缘体材料以其介电常数k大于4.0为特征；
在所述高k栅极绝缘体材料的侧壁及底部之上的所述沟槽中形成导电栅极，所述高k栅极绝缘体材料具有低于所述导电栅极的顶部的顶部；
在所述沟槽的相对横向侧上的所述半导体材料的上部分中形成一对源极/漏极区；及
使沟道区在所述一对源极/漏极区下方的所述半导体材料中且沿着所述沟槽侧壁并围绕所述沟槽底部延伸。
34.根据权利要求33所述的方法，其中形成所述高k栅极绝缘体材料以在使其顶部低于所述导电栅极的所述顶部之前使其顶部高于所述导电栅极的所述顶部。
35.根据权利要求34所述的方法，其包括从所述各向同性蚀刻的开始到结束选择性地相对于所述低k栅极绝缘体材料各向同性地蚀刻所述高k栅极绝缘体材料以使所述高k栅极绝缘体材料的所述顶部低于所述导电栅极的所述顶部。
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