TWI553862B - 具有無結垂直柵電晶體的半導體器件及製造方法 - Google Patents

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Description

具有無結垂直柵電晶體的半導體器件及製造方法
本發明涉及一種半導體器件及其製造方法，更具體而言，涉及一種具有無結垂直柵電晶體的半導體器件及其製造方法。
隨著半導體器件集成度的增加，設計規則餘量減少。這種設計規則餘量的減少在高密度半導體器件的技術發展方面造成了限制。
近年來，研究集中在允許形成具有非常高密度的單元的4F2(F：在給定工藝條件下可獲得的最小圖案尺寸)佈局的發展上。具體來說，已經研究了源極和漏極形成在1F2中的垂直溝道電晶體。
然而，隨著溝道區域減少到30nm或更小，由於工藝困難和半導體器件的尺寸縮小所導致的漏電流增加，變得越來越難以提高集成度。
例如，韓國專利申請No.0784930公開了一種具有垂直溝道雙柵結構的存儲單元，其具有NPN結結構的有源區，所述申請的全部內容通過引用合併於此。
本發明提供一種半導體器件，其可以解決將不同種類的雜質注入到源極區、漏極區和體區中所造成的漏電流的問題。
另外，本發明提供一種製造半導體器件的方法，所述方法能夠解決雜質注入的複雜性和困難。
根據本發明的一個方面，一種半導體器件包括：活性柱，從基板垂直地突出，包括第一雜質區、自所述第一雜質區下部起的第二雜質區和第三雜質區；柵電極，形成在所述第二雜質區的側壁之上；以及位線，在與所述柵電極相交的方向上排列，且每個位線與所述第一雜質區接觸；其中，所述第一雜質區、所述第二雜質區、所述第三雜質區包括相同導電率的雜質。
根據本發明的另一方面，一種製造半導體器件的方法，包括：形成多個活性柱，每個活性柱具有形成在基板之上的第一雜質區和順序形成在所述第一雜質區上的第二雜質區和第三雜質區；形成位於所述基板上的相鄰活性柱之間的位線，以與所述基板電隔離而與所述第一雜質區的一個側表面接觸；以及在與所述位線相交的方向上在所述第二雜質區的側壁上形成柵電極。
根據本發明的又一個方面，一種製造半導體器件的方法，包括：形成嵌入在基板內的多個位線；在所述位線上形成活性柱，每個活性柱包括與所述位線接觸的第一雜質區以及順序地形成在所述第一雜質區上的第二雜質區和第三雜質區；以及在與所述位線相交的方 向上在所述第二雜質區的側壁上形成柵電極。
根據本發明，半導體器件採用了無結垂直柵 電晶體且沒有結電流洩露，所述無結垂直柵電晶體通過以相同濃度將雜質注入到源極區、漏極區和體區中而形成，由此提供了良好的電特性和可靠性，並通過形成4F2的單元結構來實現了器件的高度集成。
另外，由於根據本發明的半導體器件在源極 和體之間以及在漏極和體之間在摻雜濃度方面沒有差異，與使用現有的結晶體管的情況相比，在源極和體之間以及在漏極和體之間的結處電場強度變弱，所以半導體器件較少地受到碰撞電離或柵致漏泄(GIDL)的影響。
此外，根據本發明，半導體器件採用無結垂 直柵電晶體，因此雖然沒有體接觸也不受浮體效應的影響，所述浮體效應由於在器件操作中產生的空穴而造成體電壓的增加。
根據本發明，通過將相同種類的雜質注入到 源極區、漏極區和體區中，所述製造半導體器件的方法可以解決雜質注入的複雜性和困難，由此提高生產率和產量。
100‧‧‧半導體器件
110‧‧‧基板
120‧‧‧活性柱
120a‧‧‧第一雜質區
120b‧‧‧第二雜質區
120c‧‧‧第三雜質區
125‧‧‧第一隔離層
130‧‧‧位線
140‧‧‧第二隔離層
150‧‧‧柵絕緣層
150a‧‧‧垂直絕緣部分
150b‧‧‧水平絕緣部分
160‧‧‧柵電極
170‧‧‧第三隔離層
通過參考附圖對以下實施例的詳細描述，本發明的上述和其他方面、特點和優勢將變得明顯，其中：圖1是根據本發明第一實施例的具有無結垂直柵電晶體的半導體器件的一部分的透視圖； 圖2是圖1的半導體器件的平面圖；圖3是沿著圖2的線A-A’獲得的橫截面圖；圖4是沿著圖2的線B-B’獲得的橫截面圖；圖5是依賴于根據本發明第一實施例的具有無結垂直柵電晶體的DRAM的有源區中的雜質摻雜濃度、描述柵極電壓和漏極電流之間的關係的圖；圖6是依賴于本發明第一實施例的具有根據無結垂直柵電晶體的DRAM的有源區中的矽厚度、描述柵極電壓和漏極電流之間的關係的圖；圖7是根據本發明第二實施例的具有無結垂直柵電晶體的半導體器件的一部分的透視圖；圖8是依賴于根據本發明第一實施例的具有無結垂直柵電晶體的DRAM的柵絕緣層厚度、描述柵極電壓和漏極電流之間的關係的圖；圖9是依賴於施加到根據本發明第一實施例的具有無結垂直柵電晶體的DRAM的有源區的柵極電壓、描述漏極電壓和漏極電流之間的關係的圖；圖10是依賴于根據本發明第一實施例的具有無結垂直柵電晶體的DRAM的有源區的矽厚度、描述漏極電壓和漏極電流之間的關係的圖；圖11是根據本發明第三實施例的具有無結垂直柵電晶體的半導體器件的一部分的截面圖；圖12、15、18、21、24、27和30是根據本發明實施例的製造半導體器件的方法的平面圖；圖13、16、19、22、25、28和31分別是沿著圖12、 15、18、21、24、27和30的線A-A’獲得的橫截面圖；圖14、17、20、23、26、29和32分別是沿著圖12、15、18、21、24、27和30的線B-B’獲得的橫截面圖；圖33是具有形成在有源區中的電容器和儲存節點接觸插塞的、圖31所示的半導體器件的截面圖；圖34和35是根據本發明另一實施例通過雜質注入的製造半導體器件的方法的截面圖；圖36和37是根據本發明又一實施例通過雜質注入的製造半導體器件的方法的截面圖；圖38是描述根據本發明實施例的DRAM的電壓電流特性的圖；圖39是描述根據本發明實施例的DRAM的充放電特性的圖；以及圖40是描述(i)根據本發明實施例的DRAM的能帶和(ii)包括通過使用異質雜質的注入而形成的源極/漏極區的常規DRAM的能帶的圖。
此後將參考附圖詳細描述本發明實施例。應理解本發明不限於下述實施例，而是可以以不同方式實施，給出這些實施例以提供對本發明的充分公開並向本領域技術人員提供對本發明的充分理解。本發明的範圍僅由所附權利要求或其等同來限定。在說明書中，相同的部件用相同的附圖標記來表示。
圖1是根據本發明第一實施例的具有無結垂直柵電晶體的半導體器件的一部分的透視圖；圖2是圖 1的半導體器件的平面圖；圖3是沿著圖2的線A-A’獲得的橫截面圖；圖4是沿著圖2的線B-B’獲得的橫截面圖；圖7是根據本發明第二實施例的具有無結垂直柵電晶體的半導體器件的一部分的透視圖；以及圖11是根據本發明又一實施例的具有無結垂直柵電晶體的半導體器件的一部分的截面圖。作為例子，在附圖中示出了動態隨機存取記憶體(DRAM)。
參見圖1至圖4，根據本發明一個實施例的 半導體器件100包括多個活性柱120，每個活性柱從基板110垂直突出，並包括從所述每個活性柱的下側形成的第一雜質區120a、第二雜質區120b和第三雜質區120c。一對柵電極160形成在每個第二雜質區120b的第一側壁和第二側壁之上。位線130沿著與柵電極160相交的方向排列，並形成在第一雜質區120a的側壁之上。 第一雜質區120a、第二雜質區120b和第三雜質區120c包括相同極性的雜質且具有基本相同的濃度。
首先，參見圖1至圖4，描述根據本發明第 一實施例的用於半導體器件100的無結垂直柵電晶體。
根據本發明實施例的無結垂直柵電晶體包 括：(i)多個活性柱120，每個活性柱從基板110垂直突出，並包括順序地從活性柱的下側形成的第一雜質區120a、第二雜質區120b和第三雜質區120c；以及(ii)形成在第二雜質區120b的第一側壁和第二側壁之上的柵電極160。
基板110可以由矽(Si)基板、鍺矽(SiGe)基 板、鍺(Ge)基板、III-V族化合物半導體基板等形成，並可以包括諸如納米線或納米帶的納米結構。
活性柱120垂直地從基板110的表面突出， 並可以例如由矽形成。活性柱120可以與基板110整體地形成。可替選地，可以使用分離的半導體基板或者從基板110生長的分離的外延半導體層來形成活性柱120。活性柱120對應於半導體器件的沒有形成溝槽(未示出)的部分。各個活性柱120通過形成在溝槽(未示出)中的第一隔離層125、第二隔離層140和第三隔離層170而相互隔離。
每個活性柱120包括從每個活性柱120的下 側順序形成的第一雜質區120a、第二雜質區120b和第三雜質區120c。這裏，第一雜質區120a與第三雜質區120c在垂直方向上在半導體基板110之上隔開預定距離，第二雜質區120b插入在第一雜質區120a與第三雜質區120c之間。
在本發明中，第一雜質區120a可以對應于漏 極區，電荷通過所述漏極區流向位線130。第二雜質區120b可以對應于體區或溝道區，當柵電極160a導通或關斷時信號通過溝道區在漏極區和源極區之間傳遞。第三雜質區120c可以對應於源極，源極電耦合到儲存節點接觸插塞和電容器的下電極。
第一雜質區120a、第二雜質區120b、第三雜 質區120c可以包括相同極性的雜質，並具有基本相同的濃度。這裏，第一雜質區120a、第二雜質區120b、第三 雜質區120c可以具有均勻的摻雜剖面。另外，垂直溝道在與基板110的表面垂直的方向上形成在第一雜質區120a和第三雜質區120c之間。
當基板110是矽基板時，雜質可以是N型雜 質。N型雜質可以是V族雜質，諸如砷(As)、磷(P)、鉍(Bi)、銻(Sb)等，它們可以單獨使用或者也可以兩個或更多個組合使用。
當基板110是鍺矽(SiGe)基板、鍺(Ge)基板或III-V族化合物半導體基板時，雜質可以是P型基板。P型雜質可以是III族雜質，諸如鋁(Al)、硼(B)、銦(In)、鎵(Ga)等，它們可以單獨使用或者也可以兩個或更多個組合使用。
圖5是依賴于根據本發明第一實施例的具有無結垂直柵電晶體的DRAM的活性柱中的雜質摻雜濃度、描述柵極電壓和漏極電流之間的關係的圖。
在圖5中，為了獲得與柵極電壓有關的漏極電流的導通/關斷比例，使用以下的器件：每個器件均採用由鉬(Mo)形成的雙柵電極並具有5.25eV的功函數。在每個器件中，活性柱120具有10nm的厚度(Tsi)，且柵絕緣層150具有5nm的厚度(Tox)。雜質被注入到活性柱120，摻雜濃度分別是1×1020原子/cm3、5×1019原子/cm3、4×1019原子/cm3、3×1019原子/cm3、2×1019原子/cm3、1×1019原子/cm3、9×1018原子/cm3、8×1018原子/cm3。這裏，術語活性柱的厚度(Tsi)被定義為在兩個相鄰的柵電極之間延伸的矽柱體的厚度。
參見圖5，在2×1019原子/cm3、1×1019原子 /cm3、9×1018原子/cm3、8×1018原子/cm3的雜質摻雜濃度的情況下，導通/關斷比例較高。具體來說，在8×1018原子/cm3的雜質摻雜濃度的情況下，導通/關斷比例最高。另一方面，在1×1020原子/cm3、5×1019原子/cm3、4×1019原子/cm3、3×1019原子/cm3的摻雜濃度的情況下，導通/關斷比例非常低。
一般來說，當針對諸如DRAM等的半導體器 件使用無節垂直柵電晶體時，為了確保足夠的讀取/寫入操作，具有較高的導通/關斷比例是有益的。具體來說，為了針對諸如DRAM等的半導體器件使用根據本發明實施例的無節垂直柵電晶體，優選地，活性柱120中的雜質摻雜濃度的範圍可以在8×1018原子/cm3至3×1019原子/cm3，以便在保持足夠的導通電流的情況下提供足夠的導通/關斷比例。如果活性柱120的雜質摻雜濃度小於8×1018原子/cm3，則隨著源極區域和漏極區域的電阻增加，閾值電壓增加，使得難以獲得半導體器件的快速操作。相反，如果活性柱120的雜質摻雜濃度超過3×1019原子/cm3，難以在用於器件操作的導通電流和關斷電流之間獲得足夠的差值。
圖6是依賴于根據本發明第一實施例的採用 無結垂直柵電晶體的DRAM的活性柱的矽厚度、描述柵極電壓和漏極電流之間的關係的圖。
在圖6中，為了獲得與柵極電壓有關的漏極 電流導通/關斷比例，使用以下的器件：每個器件均採用 由鉬(Mo)形成的雙柵電極並具有5.25eV的功函數。在每個器件中，柵絕緣層具有5nm的厚度(Tox)且活性柱中的雜質摻雜濃度為1×1019原子/cm3。活性柱分別具有5nm、10nm、20nm、30nm、40nm和50nm的厚度(Tsi)。
參見圖6，導通/關斷比例隨著活性柱的厚度 (Tsi)增加而減少。具體來說，當活性柱具有20nm或更少的厚度(Tsi)時，可以獲得通過柵電極的足夠的導通/關斷比例。然而，當有源區具有超過20nm的厚度(Tsi)時，沒有獲得通過柵電極的足夠的導通/關斷比例。
因而，根據本發明，在摻雜濃度在用於諸如 DRAM等的半導體器件的上述範圍內的情況下，活性柱的厚度(即，兩個相鄰的柵電極之間的距離)範圍可以在10nm至20nm之間，以便提供通過柵電極160的足夠的導通/關斷比例。如果活性柱120的厚度小於10nm，則難以形成這種薄的活性柱，並且如果活性柱120的厚度超過20nm，則不能獲得通過柵電極的足夠的導通/關斷比例。
為了處理方便，柵電極160可以形成在活性 柱120的第一側壁和第二側壁之上，以設置在第二雜質區120b之上，來形成線型雙柵。第二側壁被設置成與第一側壁相對。這裏，由於柵電極160在與基板110的表面相對的方向上排列，則柵電極160可以被稱作垂直柵。
柵電極160可以由導電材料形成，例如，具 有與p+摻雜多晶矽基本相同的功函數(約5.25eV)的金屬材料。在一些實施例中，柵電極160可以由鉬(Mo)、鎳 (Ni)、鉑(Pt)、釕氧化物(RuO2)等形成。儘管在附圖中沒有示出，但是每個柵電極160可以在一個方向上延伸以形成字線。
同時，在圖7所示的第二實施例中，柵電極 160可以形成在活性柱120的一個側壁之上，而不是形成在第一側壁和第二側壁之上。柵絕緣層150可以插入在活性柱120的第二雜質區120b和柵電極160之間。在形成雙柵電極160的情況下，可以獲得較高的導通/關斷比例。
另外，儘管在附圖中沒有示出，柵電極可以 被形成為圍柵，其部分地或完全地圍繞第二雜質區中的活性柱120的側壁，由此提供比雙柵更高的導通/關斷比例。
參見圖1至圖4，柵絕緣層150插入在第二 雜質區120b中的活性柱120和柵電極160之間。例如，柵絕緣層150可以由氧化矽(SiO2)層或比氧化矽(SiO2)層具有更高的介電常數的電介質(高k)層形成。
柵絕緣層150可以包括形成在第二雜質區 120b中的活性柱120的側壁之上的垂直絕緣部分150a以及從垂直絕緣層150a的下部延伸以覆蓋第二雜質區120b之間的第一雜質區120a的表面的水準絕緣部分150b。柵絕緣層150可以形成在第二雜質區120b的一個側壁上或者可以形成為延伸到第三雜質區120c的側壁，只要所述柵絕緣層150形成在柵電極160和第二雜質區120b之間即可。
圖8是根據具有圖1所示的無結垂直柵電晶 體的DRAM的柵絕緣層厚度、描述柵極電壓和漏極電流之間的關係的圖。這裏，不僅在圖8中，在整個說明書中，柵絕緣層的厚度被定義為第二雜質區和柵電極之間的距離。
在圖8中，使用採用雙柵電極的根據本發明 第一實施例的器件來檢測與通過雙柵電極而施加的柵極電壓相關的漏極電流導通/關斷比例。雙柵電極由鉬(Mo)形成，且具有5.25eV的功函數。活性柱具有10nm的厚度(Tsi)。分別針對具有分別為2nm、3nm、4nm、5nm和7nm的柵絕緣層厚度(Tox)的器件來進行實驗。
參見圖8，導通/關斷比例隨著柵絕緣層(Tox) 的厚度增加而減少。具體來說，當柵絕緣層具有2nm的厚度(Tox)時，所獲得的閾值電壓值適於DRAM的操作，也足以實現合適的導通/關斷操作。
因而，根據本發明，在柵絕緣層150中，垂 直絕緣部分150a可以被形成為3nm或更少的厚度，優選為範圍從1nm至3nm，以便在上述的活性柱120的這種摻雜濃度條件下，提供用於器件操作的足夠的閾值電壓和柵電極160的適當的導通/關斷操作。
如果柵絕緣層150的垂直絕緣部分150a的厚 度小於1nm，則在柵電極160和有源區120之間可以出現短路。相反，如果厚度超過3nm，則在上述給定的摻雜濃度的情況下，難以獲得通過柵電極160的足夠的導通/關斷比例，造成器件操作的困難。
這裏，有源區120、柵絕緣層150和柵電極 160構成了電晶體。由於有源區120的第一雜質區120a、第二雜質區120b和第三雜質區120c包括相同極性的雜質且具有基本相同的濃度，並且柵電極160形成為與基板110的表面垂直，這種電晶體可以被稱做無結垂直柵電晶體。
圖9是依賴於採用雙柵電極的使用根據本發 明第一實施例的具有無結垂直柵電晶體的DRAM而獲得的柵極電壓、描述漏極電壓和漏極電流之間的關係的圖。圖10是依賴于根據本發明第一實施例的具有無結垂直柵電晶體的DRAM的活性柱的矽厚度、描述漏極電壓和漏極電流之間的關係的圖。
在圖9中，依賴于使用本發明第一實施例的 經由雙柵電極施加的柵極電壓(p+多晶矽柵極電平)，漏極電壓與漏極電流相關。雙柵電極160由鉬(Mo)形成，且每個具有5.25eV的功函數。活性柱具有40nm的厚度(Tsi)。摻雜濃度是1×1019原子/cm3，柵極電壓分別被設置成0.05V、1V、2V、3V。
參見圖9，在施加不同的柵極電壓時，檢測 根據本發明實施例的具有無結垂直柵電晶體的DRAM的漏極電壓和漏極電流之間的關係。如圖9所示，基於當漏極電壓增加漏極電流保持增加而不是飽和的事實，確認了根據本發明實施例的DRAM沒有出現扭結(kink)現象。
當DRAM單元採用常規垂直柵電晶體時，應 考慮由於沒有體接觸而造成浮體效應。
然而，由於根據本發明實施例的無節垂直柵 電晶體在第三雜質區120c和第二雜質區120b之間、以及在第一雜質區120a和第二雜質區120b之間(即，在源極和體之間以及在漏極和體之間也沒有結)沒有結，無結垂直柵電晶體在源極和體之間具有比常規垂直柵電晶體中的電勢壘更低的電勢壘，且允許空穴移動到源極，由此給DRAM單元提供了包括有效消除浮體效應的多種益處。
此外，由於在第三雜質區120c和第二雜質區 120b之間、以及在第一雜質區120a和第二雜質區120b之間(即，在源極和體之間以及在漏極和體之間)在摻雜濃度方面沒有差別，在第三雜質區120c和第二雜質區120b之間的結、第一雜質區120a和第二雜質區120b之間的結處(即，源極和體之間以及漏極和體之間的結)電場強度變得相對較弱，由電離或柵致漏泄(GIDL)導致的效應不明顯。
在圖10中，使用根據本發明第一實施例的採 用雙柵電極(p+多晶矽柵極電平)的器件來檢測活性柱的厚度(Tsi)和載流子濃度(例如，空穴)之間的關係。每個雙柵電極由鉬(Mo)形成，且具有5.25eV的功函數。柵絕緣層的厚度(Tox)被設置成5nm，摻雜濃度被設置為1×1019原子/cm3，活性柱的厚度(Tsi)分別被設置成5nm、10nm、20nm、30nm、40nm、50nm。
從圖10中可以看出，即使當活性柱的厚度 (Tsi)從50nm減少到10nm，體區中的載流子濃度也沒有增加。
在根據本發明實施例的無結垂直柵電晶體 中，當柵電極160處於關斷狀態時，即，VgVt時(其中Vg是柵極電壓而Vt閾值電壓)，溝道區處於耗盡狀態，所以電晶體在沒有電流流過電晶體的情況下工作。相反，當柵電極160處於導通狀態時，即，VgVt時，溝道區處於聚集狀態，所以當電壓施加到漏極時電流流過電晶體。在操作中，DRAM在無結垂直柵電晶體的聚集狀態中執行寫入操作，並在無結垂直柵電晶體的耗盡狀態中變為待用狀態。
這樣，在根據本發明實施例的無結垂直柵電 晶體中，源極區、漏極區和體區被摻雜雜質，並具有基本相同的濃度。由此，根據本發明實施例的無結垂直柵電晶體沒有遇到結電流洩露，由此展現出用於記憶體件的電晶體的良好特性。由此，可以獲得具有良好特性的高密度DRAM。
根據本發明實施例的半導體器件100包括展 現出用於記憶體件的電晶體的良好特性的無結垂直柵電晶體。
再次參加圖1至圖4，位線130掩埋在相鄰 的第一雜質區120a之間的第一絕緣層125中，與第一雜質區120a的一個側壁接觸，並被設置成與字線(未示出)相交。換句話說，位線130在一個側壁處電連接到第一雜質區120a。
位線130通過一定厚度的柵絕緣層150的水 準絕緣部分150b與字線隔離。柵絕緣層150的水準絕緣部分150b可以具有範圍從50nm到100nm的厚度，以便防止位線130和字線之間的短路。如果柵絕緣層150的水準絕緣部分150b的厚度小於50nm，在位線130和字線之間可以出現短路，如果厚度超過100nm，則難以獲得器件的高集成並且溝道特性惡化。
所述位線130可以由具有較低電阻的導電材 料形成，以便減少電阻。位線130可以由例如鎢(W)的金屬材料形成。可替選地，位線130可以由矽化物層形成。 例如，矽化物層可以包括矽化鎢、矽化鈦、矽化鈷、矽化鎳等。可替選地，位線130可以由多晶矽材料形成。
在半導體器件100中，第一隔離層125形成 在：(i)位線130之下；(ii)在位線130和第一雜質區120a之間暴露的基板之上。另外，第二隔離層140形成在位線130之上的活性柱120的側壁之上和第一隔離層125之上。此外，第三隔離層170形成在：(i)柵電極160之間；和(ii)柵電極160之上的柵絕緣層150之間，以防止相鄰柵電極160之間的短路。活性柱120通過第一至第三隔離層125、140、170而彼此隔離，使得相鄰的單元彼此電隔離。
第一隔離層125、第二隔離層140、第三隔離 層170可以由相同材料或不同材料形成。第一隔離層125、第二隔離層140、第三隔離層170可以由典型的絕緣材料形成，例如氧化矽、氮化矽、硼磷矽玻璃(BPSG)、 磷矽玻璃(PSG)、旋塗玻璃(SOG)、聚矽氮烷(PSZ)、四羥基矽烷(O3-TEOS)、高密度等離子體(HDP)氧化物、原子層沉積(ALD)氧化物層，它們可以單獨使用或組合使用，且不限於此。
同時，在圖11所示的又一個實施例中，位線 130可以埋入在第一雜質區120a之下的基板110中，而沒有被設置在與第一雜質區120a相同水準處。在這種情況下，位元線130形成在線形絕緣層172之上，線形絕緣層172沿著形成在基板110內的凹陷的內側壁而形成。因而，每個位線130具有與第一雜質區120a相鄰的上側，以及被線形絕緣層172圍繞的下表面和側壁，由此防止與基板110的短路。這裏，位線130可以由導電材料形成，例如，金屬、金屬矽化物、多晶矽等。可替選地，位線130可以通過執行離子注入而被形成到基板110中。
相鄰第一雜質區120a之間的縫隙被第二絕 緣層140填充。利用這種配置，可以有利地防止字線和位線130之間的短路。
在本實施例中，由於消除了第一雜質區120a 和第二雜質區120b之間、第三雜質區120c和第二雜質區120b之間的結洩露電流，採用無結垂直柵電晶體的半導體器件100可以展現出改善的電晶體特性，由此製作了展現出良好電特性和可靠性的高集成4F2單元結構。
同時，儘管提到了DRAM作為可以採用根據 本發明的無結垂直柵電晶體的例子，但是本發明不限於 此而是可以應用於除了DRAM以外的其他器件。即，應理解：根據本發明的無結垂直柵電晶體不僅可以應用於DRAM還可以應用於其他半導體器件。
接著，將描述根據本發明一個實施例的製造 使用無結垂直柵電晶體的半導體器件的方法。
圖12、15、18、21、24、27和30是製造根 據本發明實施例的半導體器件的方法的平面圖；圖13、16、19、22、25、28和31是分別沿著圖12、15、18、21、24、27和30的線A-A’獲得的橫截面圖；圖14、17、20、23、26、29和32是分別沿著圖12、15、18、21、24、27和30獲得的橫截面圖。
參見圖12至圖14，有源區中的基板110在 第一方向被刻蝕以形成多個柱體P，所述多個柱體P以恒定間隔被多個第一溝槽T1彼此隔離。
基板110可以由矽(Si)基板、鍺矽(SiGe)基 板、鍺(Ge)基板、III-V族化合物半導體基板等形成，並可以包括諸如納米線或納米帶的納米結構。當基板110是矽基板時，柱體P可以是矽柱體。
每個柱體P垂直地從基板110的沒有形成溝 槽T1的位置突出，以提供電晶體的有源區。
所述柱體P可以被形成為適於提供足夠的導 通/關斷比例的範圍從10nm至20nm的厚度。使用經由柵電極施加到有源區中的電壓來執行導通/關斷操作。有源區利用雜質來摻雜。
第一溝槽T1可以通過典型的光刻技術來形 成。例如，可以通過將光敏材料覆蓋在基板110上以形成光敏層(未示出)、使用預定掩膜來將光敏層圖案化以形成在第一方向延伸的光敏層圖案(沒有示出)、並使用光敏層圖案作為刻蝕掩膜來刻蝕基板的上表面，來形成第一溝槽T1。
然而，由於第一溝槽T1具有高的縱橫比， 當僅使用所述掩膜來對基板110進行刻蝕時，基板110的上側被損傷。由此，在形成光敏層之前，可以在基板110和光敏層之間形成包括氮化物、氧化物、SiON、無定形碳或者它們的組合的硬掩膜層(未示出)。
作為例子，當基板110是矽基板時，可以通 過使用氯氣(Cl2)、HBr氣或者氯氣(Cl2)和HBr氣的混合物的幹法刻蝕工藝來形成柱體P。
參見圖15至17，在第一溝槽T1(見圖14)的 一個側壁的下部之上以及第一溝槽T1(見圖14)的底表面之上形成第一隔離層125，位線130填充在第一絕緣層125和柱體P之間的溝槽T1(見圖14)。
更具體來說，首先，通過沿著第一溝槽T1(見 圖14)的內壁來沉積絕緣材料來形成絕緣層(未示出)。然後，絕緣層(未示出)進行選擇性刻蝕工藝直到柱體P的一個側壁暴露出來，由此在第一溝槽T1(見圖14)的底部之上以及在第一溝槽T1(見圖14)的下部的柱體P的一個側壁之上形成了第一絕緣層125。用於形成第一絕緣層125的絕緣層可以通過化學氣相沉積(CVD)或原子層沉積(ALD)來形成。
然後，使用諸如物理氣相沉積(PVD)、化學 氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)等的沉積工藝，在第一絕緣層125之上沉積具有低電阻的金屬材料。結果，利用金屬材料填充了第一溝槽T1(見圖14)。然後，對金屬層進行選擇性刻蝕工藝，直到暴露出第一隔離層125的上表面，由此形成位線130，每個位線與柱體P在一個側壁處接觸。
位線130可以通過另外的矽化物工藝由矽化 鎢、矽化鈦、矽化鈷、矽化鎳等形成。
第一隔離層125被設置成允許每個位線130 與柱體P的一個側壁的下部接觸。所述位線130是掩埋位線。
儘管位線130被示出為線形，但是位線130 可以具有任意形狀，只要位線被形成為與柱體P的下部在一個側壁處接觸即可。柱體P的下部將在後續工藝中變為第一雜質區。
參見圖18至20，將雜質注入到多個柱體P 中(見圖17)。
可以執行將雜質注入到柱體P的工藝(見圖 17)，使得柱體P具有範圍從8×1018原子/cm3到3×1019原子/cm3的摻雜濃度。所述工藝可以包括多次離子注入、傾斜離子注入和導向離子注入中的單獨一個或它們的組合。可以執行注入工藝，而在向前的方向、向後的方向、向左的方向、向右的方向中移動基板110。
因此，第二雜質區120b和第三雜質區120c 可以通過原位工藝(in-situ process)形成在第一雜質區120a之上。
這裏，可以執行離子注入工藝，同時改變離 化能量來允許相同極性的雜質被均勻地注入，以便柱體P(見圖17)從每個柱體的下部至頂部具有基本相同的雜質濃度。
當基板110是矽基板時，可以使用諸如砷 (As)、磷(P)、鉍(Bi)、銻(Sb)等的N型雜質來執行離子注入。可替選地，當基板110是鍺矽(SiGe)基板、鍺(Ge)基板、或III-V族化合物半導體基板時，可以使用諸如鋁(Al)、硼(B)、銦(In)、鎵(Ga)等的P型雜質來執行離子注入。
結果，每個柱體P(見圖17)可以形成包括第 一雜質區120a、第二雜質區120b和第三雜質區120c的活性柱120，第一雜質區120a、第二雜質區120b和第三雜質區120c可以從柱體的下部順序地形成，並包括相同極性的雜質且具有基本相同的範圍從8×1018原子/cm3到3×1019原子/cm3的摻雜濃度。
儘管活性柱120被示出為包括通過雜質注入 形成的第一雜質區120a、第二雜質區120b和第三雜質區120c，但是活性柱120的第一雜質區120a、第二雜質區120b和第三雜質區120c也可以通過在後續工藝中要形成柵電極的位置來限定。
這裏，第一雜質區120a可以對應於將電連接 到位線130的漏極區。第二雜質區120b可以對應於插入 在第一雜質區120a和第三雜質區120c之間的體區或溝道區，而第三雜質區120c可以對應於將電連接到儲存節點接觸插塞(或電容器下電極)的源極區，這些區域將在後續工藝中形成。
由於第一雜質區120a與第三雜質區120c在 垂直方向上隔開一定的距離，垂直溝道形成在第一雜質區120a與第三雜質區120c之間。
通過均勻地注入同種雜質來形成第一雜質區120a至第三雜質區120c，由此提供了均勻的摻雜剖面。另外，和注入到源極區和漏極區中的雜質與溝道區中的雜質不同的常規技術不同，本發明在溝道區與源極區之間以及在溝道區與漏極區之間既不具有摻雜濃度梯度也不具有摻雜剖面的突變。另外，沒有出現在有源區中的基板110中注入的雜質所造成的摻雜劑轉變。由此，解決了用於雜質注入的與工藝複雜性和困難相關的常規問題，由此改善了生產率和工藝產量。
此外，由於通過注入同種雜質來形成第一雜質區120a、第二雜質區120b、第三雜質區120c，在第一雜質區120a和第二雜質區120b之間、或者在第三雜質區120c和第二雜質區120b之間也沒有結介面。由此，可以有效地防止結電流洩漏。
同時，在離子注入之後，為了獲得有源區120中的注入雜質的均勻分佈，本方法可以進一步包括在900攝氏度至1100攝氏度的退火，例如使用快速熱退火(RTA)。
參見圖21至圖23，形成第二隔離層140以 填充活性柱120之間的縫隙。第二隔離層140形成在位線130和第一隔離層125之上。在這種情況下，第二隔離層140形成在第二雜質區120b和第三雜質區120c的側壁之上。
第二隔離層140可以經由CVD或ALD通過 沉積氧化矽層、氮化矽層、BPSG層、PSG層、SOG層、PSZ層、O3-TEOS層、HPD氧化物層、ALD氧化物層等來形成，由此填充位於位線130和第一隔離層125之上的活性柱之間的縫隙。因此，可以對第二隔離層140進行化學機械拋光(CMP)或回刻蝕工藝，直到暴露出有源區120的上表面。這樣，第二隔離層與有源區120的上表面變平坦。
參見圖24至圖26，通過在與位線130相交 的第二方向上刻蝕活性柱120至與第一雜質區120a的上表面對應的深度，來形成多個第二溝槽T2。
作為例子，當基板110是矽基板時，用於形 成第二溝槽T2的刻蝕可以通過使用氯氣(Cl2)、HBr氣或者氯氣(Cl2)和HBr氣的混合物的幹法刻蝕工藝來執行。
參見圖27至圖29，在第二雜質區120b和第 三雜質區120c的側壁之上和在第二溝槽T2的底表面之上形成柵絕緣層150。柵絕緣層150在與位線130相交的第二方向上排列。
柵絕緣層150可以通過氧化矽層(SiO2)來實 現，氧化矽層通過自由基氧化然後進行選擇刻蝕工藝而 形成。可替選地，柵絕緣層150可以由高介電常數(高k)層通過以下步驟形成：(i)通過CVD來沉積比氧化矽層SiO2具有更高的介電常數的高介電常數材料來形成高介電常數材料層；(ii)然後對所述介電材料層執行選擇刻蝕工藝。
具體來說，當使用自由基氧化或CVD時，絕 緣層可以在第二溝道T2的底表面處比在有源區120的側壁之上形成得更厚。因而，柵絕緣層150具有水準絕緣部分150b，水準絕緣部分150b形成在第二溝槽T2的底表面並與垂直絕緣部分150a垂直地延伸，厚度比形成在第二雜質區120b和第三雜質區120c的側壁之上的垂直絕緣部分150a更厚。
然後，柵電極160形成在第二雜質區120b 的兩個側壁之上，在第二雜質區120b的兩個側壁之間具有柵絕緣層150。被提供在第二雜質區120b的兩個側壁之上的柵電極160整體地形成雙柵。
柵電極160可以由導電材料形成，例如，具 有與P+注入多晶矽相同功函數(約5.25eV)的金屬材料。 作為例子，柵電極160可以由鉬(Mo)、鎳(Ni)、鉑(Pt)、釕氧化物(RuO2)等形成。具體來說，金屬層填充形成在柵絕緣層150之上的相鄰有源區120之間的縫隙，然後進行CMP直到有源區120的上表面暴露。然後，在金屬層上執行選擇刻蝕工藝，直到金屬層的頂表面與第二雜質區120b和第三雜質區120c之間的介面齊平。
使用柵間隔件回刻蝕工藝來進一步刻蝕暴露 的金屬層，以獲得電極160。具體來說，電介質層形成在選擇刻蝕的金屬層之上，並被圖案化以形成間隔件。 使用間隔件對金屬層進行回刻蝕工藝以由此形成柵電極160。這時，柵電極160在與位線130相交的第二方向上延伸，由此形成字線。
雖然在附圖中沒有示出，但是在完成柵間隔 件回刻蝕工藝時，電介質層中的一些可以保留在柵電極160之上，並用作絕緣層。
此外，柵電極160可以被形成為單柵，而不 是雙柵。在單柵結構中，柵電極160形成在第二雜質區120b的一個側壁之上，而不是兩個側壁之上。可替選地，柵電極160可以被形成為圍繞第二雜質區120b的側壁的圍柵。
參見圖30至圖32，第三隔離層170形成在 柵電極160之間，使得柵電極160之上的第二溝槽T2(見圖25)被第三隔離層170填充。
第三隔離層170可以經由CVD、ALD或其他 的填隙工藝(見圖25)通過沉積氧化矽層、氮化矽層、BPSG層、PSG層、SOG層、PSZ層、O3-TEOS層、HPD氧化物層、ALD氧化物層等來形成，然後第三隔離層170可以進行CMP或回刻蝕工藝直到有源區120的上表面暴露。這樣，第三隔離層與有源區120的上表面變平坦。
結果，相鄰的活性柱120通過第一隔離層 125、第二隔離層140、第三隔離層170而彼此隔離。
圖33是圖31的半導體器件的截面圖，其具 有儲存節點接觸插塞和形成在有源區上的電容器。
參見圖33，在形成圖31的第三隔離層170 之後，電容器190被形成為通過儲存節點接觸插塞180與第三雜質區120c電連接，儲存節點接觸插塞180填充了形成在有源區之上的層間絕緣層175中的接觸孔CH，由此形成具有4F2佈局的DRAM。
電容器190可以包括電容器下電極191、電 介質層193和電容器上電極195。電容器190具有圓柱結構。由於可以使用本領域技術人員已知的工藝來形成層間絕緣層175、接觸孔CH、儲存節點接觸插塞180、和電容器190，所以省略了詳細的描述。
另外，雖然描述了在形成位線130之後執行 雜質注入，也可以通過其他方式來執行雜質注入。例如，在隨後描述的實施例中，在形成位線130之前執行雜質注入。
圖34和35是根據本發明另一實施例通過雜 質注入的製造半導體器件的方法的截面圖。
參見圖34，在形成了被圖14的第一溝槽T1 彼此隔開的多個柱體P之後，將雜質注入到柱體P中，以形成活性柱120，每個活性柱包括第一雜質區120a、第二雜質區120b、第三雜質區120c，第一雜質區120a、第二雜質區120b、第三雜質區120c從每個柱體P的下部到頂部具有相同極性的且基本相同的雜質濃度。
這裏，雖然活性柱120被示出為包括通過雜 質注入形成的第一雜質區120a、第二雜質區120b、第三 雜質區120c，活性柱120的第一雜質區120a、第二雜質區120b、第三雜質區120c也可以通過後續工藝中形成的柵電極的位置來限定。
用於形成活性柱120的雜質注入條件可以與 上述實施例的相同，由此將省略對其的詳細描述。
參見圖35，第一隔離層125形成在第一溝槽 T1(見圖14)的底表面之上和第一溝槽T1(見圖14)的下側壁之上，位線130填充第一絕緣層125和柱體P的下側壁之間的縫隙(見圖14)。由於用於形成位線130和第一隔離層125的工藝和材料與圖15至圖17中的相同，將省略對其的重複描述。
在這個實施例中，為了確保有源區120內的 注入雜質的均勻分佈，所述方法可以進一步包括在900攝氏度至1100攝氏度的退火，例如，使用快速熱退火(RTA)工藝。
這樣，當在通過雜質注入形成活性柱120之 後形成位線130時，所述方法可以更有利於獲得活性柱120中的更為均勻的摻雜剖面。
圖36和37是根據本發明又一實施例通過雜 質注入的製造半導體器件的方法的截面圖。
參見圖36，在基板110內注入雜質至與活性 柱的底部對應的深度。雜質可以通過離子注入被注入到基板中。結果，基板110的一個區域被形成為預活性柱120A。所述雜質注入工藝可以通過典型的離子注入來執行，雜質摻雜濃度被控制為8×1018原子/cm3至3×1019 原子/cm3。另外，所述離子注入可以與多次離子注入、傾斜離子注入和導向離子注入結合起來執行。在注入工藝期間，基板110可以旋轉或向前、向後、向左、向右移動。
參見圖37，通過在第一方向(例如，與字線 相交的方向)刻蝕基板110來形成多個活性柱120，以使用光刻來形成多個溝槽(見，圖36)。
這裏，每個活性柱120垂直地從基板110突 出，並包括從活性柱120的下部順序地形成的第一雜質區120a、第二雜質區120b、第三雜質區120c。活性柱120的第一雜質區120a、第二雜質區120b、第三雜質區120c根據柵電極的位置來確定，柵電極將在後續工藝中形成。
除了在將雜質注入到基板110中之後通過刻 蝕基板來形成活性柱120以外，根據本實施例的方法採用與參考圖12至32描述的實施例相同的工藝，由此這裏將省略對其的詳細描述。
這樣，在通過刻蝕基板110形成被溝槽隔離 的活性柱120之後形成位線130時，除了上述實施例的可獲得的益處之外，本方法可以有利地在活性柱120中提供更均勻的摻雜剖面。
另外，雖然在附圖中沒有示出，但位線130 可以形成在圖11所示的第一雜質區120a之下。為了形成圖11所示的這種器件，每個均包括第一雜質區120a、第二雜質區120b、第三雜質區120c的活性柱120可以 通過在基板110中形成多個凹陷來形成。線形絕緣層172可以形成在凹陷的底表面和凹陷的側壁之上。使用導電材料諸如金屬、金屬矽化物、多晶矽等，掩埋位線130被形成在線形絕緣層172之上。對半導體柱體執行同種雜質的離子注入。柱體的底表面與位線接觸，柱體的上表面和側壁暴露至外界。
可以通過在基板110之上層疊包括第一至第 三區域層的半導體基板或者在基板110之上形成半導體生長層來形成活性柱120。然後，相同極性的雜質被注入到各個區域層中。接著，從注入的層疊層或注入的半導體生長層中去除半導體基板110。形成活性柱120的這種方法也可以應用於圖1和7所示的包括圍柵的半導體器件中。在這種情況下，從基板110去除注入有雜質的注入層疊層或半導體生長層的工藝可以被將注入有雜質的半導體基板或半導體生長層(或注入層疊層)圖案化的工藝代替。
此外，在圖11中，可以通過將雜質注入到基 板110中的離子注入來形成位線130。在這種情況下，位線130可以通過與基板110具有不同極性的雜質的離子注入來形成。可替選地，通過將氮注入到基板110中來形成絕緣層、隨後將雜質注入到絕緣層中，可以形成位線130。用於形成柵電極或雜質注入的其他工藝與上述內容相同，將省略對其的詳細描述。
接著，將描述根據本發明實施例的DRAM的 電壓電流特性和充放電特性。
圖38示出圖1所示的根據本發明第一實施例 的DRAM的漏極電流關於柵極電壓的類比結果，其中所述模擬是使用TCAD工具Sentaurus(Synopy公司)執行的。圖38中的模擬結果是在以下條件下獲得的。有源區120中的雜質摻雜濃度是1×1019原子/cm3。參見圖1和5。有源區120中的矽厚度是10nm。參見圖1和6。柵絕緣層150a的厚度是2nm。參見圖1和8。漏極電壓是1V。雙柵電極每個由鉬(Mo)形成。
如圖38所示，可以確定閾值電壓為-0.2V， 並且在關斷電流和接通電流之間具有足夠的差異。
基於以上結果，由於無結垂直柵電晶體呈現 了與常規電晶體相似的導通/關斷特性，所以可以確定無結垂直柵電晶體可以操作作為DRAM單元，在所述常規電晶體中源極區和漏極區被注入了與體區中不同種類的雜質。
圖39示出了根據本發明第一實施例的 DRAM的充放電特性的模擬結果。所述模擬是使用TCAD工具Sentaurus(Synopy公司)執行的，且渡越時間為10ns。所述模擬結果是在與圖38中所示的模擬所採用的相同條件下獲得的。如圖39所示，可以確定電荷在與根據本發明第一實施例的DRAM的源極連接的電容器中被儲存(充電)和放電。
圖40是描述(i)根據本發明第一實施例的 DRAM的能帶和(ii)包括通過注入與體區中雜質不同的雜質而形成的源極/漏極區域的常規DRAM的能帶的 圖。常規DRAM包括反型模式垂直柵電晶體。在與圖38所示的模擬採用的相同條件來獲得這些模擬結果。
參見圖40，可以確定DRAM的源極區、體區和漏極區分別具有比常規DRAM的源極區、體區和漏極區更低的勢壘。
結果，可以確定：與包括結垂直柵電晶體的常規DRAM相比，包括根據本發明實施例的無結垂直柵電晶體的DRAM具有改善的電流洩露特性。
雖然本文描述了一些實施例，但是本領域技術人員應理解，給出這些實施例僅作為示例，可以在不脫離本發明的精神和範圍的情況下進行各種修改、改型和替換。因此，本發明的範圍應僅由後續權利要求或其等同來限定。
100‧‧‧半導體器件
110‧‧‧基板
120‧‧‧活性柱
120a‧‧‧第一雜質區
120b‧‧‧第二雜質區
120c‧‧‧第三雜質區
125‧‧‧第一隔離層
130‧‧‧位線
140‧‧‧第二隔離層
150‧‧‧柵絕緣層
150a‧‧‧垂直絕緣部分
150b‧‧‧水準絕緣部分
160‧‧‧柵電極
170‧‧‧第三隔離層

Claims (20)

  1. 一種半導體器件，包括：活性柱，從基板垂直地突出，並包括第一雜質區、在所述第一雜質區之上的第二雜質區、在所述第二雜質區之上的第三雜質區；柵電極，所述柵電極形成在所述第二雜質區的側壁之上；以及位線，所述位線沿著與所述柵電極相交的方向排列，並與所述第一雜質區接觸；其中，所述第一雜質區、所述第二雜質區、所述第三雜質區包括相同極性的雜質。
  2. 如申請專利範圍第1項的半導體器件，其中，所述第一雜質區、所述第二雜質區、所述第三雜質區中的每個具有範圍從8×1018原子/cm3至3×1019原子/cm3的雜質濃度。
  3. 如申請專利範圍第1項的半導體器件，其中，所述第一雜質區、所述第二雜質區、所述第三雜質區具有基本相同的雜質濃度。
  4. 如申請專利範圍第1項的半導體器件，其中，所述第一雜質區是漏極區、所述第二雜質區是體區、所述第三雜質區是源極區。
  5. 如申請專利範圍第1項的半導體器件，其中，所述柵電極圍繞所述第二雜質區的側壁。
  6. 如申請專利範圍第1項的半導體器件，其中，所述位線與所述第一雜質區的側壁接觸，且形成在所述基板 之上。
  7. 如申請專利範圍第1項所述的半導體器件，其中，所述位線形成在基板中且位於所述第一雜質區之下，其中所述位線與所述第一雜質區的底部接觸。
  8. 如申請專利範圍第7項的半導體器件，所述器件還包括：形成在所述基板和所述位線之間的絕緣層。
  9. 如申請專利範圍第1項的半導體器件，其中，所述基板是矽(Si)基板，所述活性柱包括N型雜質。
  10. 如申請專利範圍第1項的半導體器件，其中，所述基板是鍺矽(SiGe)基板、鍺(Ge)基板、III-V族化合物半導體基板中的任意一個，或者是鍺矽(SiGe)基板、鍺(Ge)基板、III-V族化合物半導體基板的組合，所述活性柱包括P型雜質。
  11. 如申請專利範圍第1項的半導體器件，其中，所述基板具有納米結構，其中所述納米結構包括納米線結構和納米帶結構中的任意一個，或納米線結構和納米帶結構的組合。
  12. 如申請專利範圍第1項的半導體器件，所述器件還包括：柵絕緣層；其中所述柵絕緣層包括：垂直絕緣部分，所述垂直絕緣部分形成在所述柵電極和所述第二雜質區之間；以及水準絕緣部分，所述水準絕緣部分連接到所述垂直絕緣部分的下部且形成在所述第一雜質區和所述柵 電極之間；其中，所述水準絕緣部分比所述垂直絕緣部分更厚。
  13. 一種製造半導體器件的方法，包括：形成多個活性柱，每個活性柱具有形成在基板之上的第一雜質區和順序形成在所述第一雜質區上的第二雜質區和第三雜質區；形成位於相鄰活性柱之間和所述基板之上的位線，以與所述基板絕緣並與所述第一雜質區的第一側壁接觸；以及在與所述位線相交的方向上在所述第二雜質區的側壁之上形成柵電極。
  14. 如申請專利範圍第13項的方法，其中形成所述柵電極包括：在所述位線之上形成絕緣層；將所述絕緣層和所述多個活性柱圖案化，以形成多個溝槽，所述多個溝槽的每一者在與所述位線相交的方向上延伸；在所述溝槽的底表面和側壁之上形成柵絕緣層；以及在所述柵絕緣層之上利用導電材料來形成所述柵電極，以設置在所述第二雜質區的側壁之上。
  15. 如申請專利範圍第13項的方法，其中，形成所述多個活性柱的步驟包括：啟動摻雜的第一雜質區；以及 啟動摻雜的第二雜質區和第三雜質區；其中使用原位工藝來執行對所述第一雜質區、所述第二雜質區、所述第三雜質區的摻雜。
  16. 如申請專利範圍第13項的方法，其中，形成所述多個活性柱的步驟包括：在所述基板之上形成包括第一區域層、第二區域層、第三區域層的半導體生長層；向所述半導體生長層的第一區域層、第二區域層、第三區域層注入極性基本相同的雜質；以及將雜質注入的半導體生長層圖案化以形成所述多個活性柱。
  17. 如申請專利範圍第13項的方法，其中，形成所述多個活性柱包括：在所述基板之上層疊包括第一雜質區、第二雜質區和第三雜質區的半導體基板；以及將所述半導體基板圖案化以形成所述多個活性柱。
  18. 如申請專利範圍第13項的方法，其中所述第一雜質區、所述第二雜質區和所述第三雜質區具有基本相同的雜質濃度。
  19. 如申請專利範圍第13項的方法，其中，通過使用多次離子注入、傾斜離子注入和導向離子注入中的任意一個來形成所述多個活性柱。
  20. 如申請專利範圍第13項的方法，其中，形成所述位線包括： 在所述第一雜質區的第二側壁之上和相鄰活性柱之間的基板之上形成絕緣層；以及在所述絕緣層之上形成導電材料層以獲得所述位線。
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