TW202336994A - 三維存儲裝置及其製造方法 - Google Patents

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劉磊
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Abstract

揭露了三維存儲裝置的實施例。所揭露的存儲結構可以包括存儲單元、耦合到存儲單元的位元線觸點、耦合到位元線觸點的位元線、耦合到存儲單元的源極線觸點、以及耦合到源極線觸點的源極線。存儲單元包括具有圓柱形狀的圓柱主體、包圍圓柱主體的絕緣層、包圍絕緣層的第一部分的字元線觸點、以及包圍絕緣層的第二部分的多個板線接觸段，字元線觸點耦合到字元線，多個板線接觸段耦合到公共板線。

Description

三維存儲裝置及其製造方法
本發明涉及半導體技術領域，並且更具體地，涉及諸如動態快閃記憶體(Dynamic Flash Memory, DFM)裝置的三維存儲裝置及其製造方法。
通過改進製程技術、電路設計、編程演算法和製造製程，平面存儲單元被縮小到更小的尺寸。然而，隨著存儲單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。三維(Three Dimensional, 3D)記憶體架構可以解決平面存儲單元中的密度限制。
動態隨機存取記憶體(DRAM)是一種隨機存取半導體記憶體，其可以將資料的每一位元存儲在存儲單元中。某些類型的存儲單元包括電容器和陣列電晶體，也稱為1T1C存儲結構。電容器可以設置為充電或放電狀態，分別表示零和一的位元值。隨著DRAM技術向更高的裝置密度和更高的存儲容量發展，當前的1T1CDRAM正在接近製程極限。由於電流洩漏增加、功耗增加、操作電壓裕度降低並且保持時間縮短，製造具有小節點電容器以保持電荷的1T1CDRAM裝置變得更加困難。
需要一種無電容器或沒有電容器的DRAM來替代傳統的1T1C結構以持續縮小DRAM。為了提高裝置密度和存儲容量，已經開發了無電容器的單一電晶體存儲結構，其也被稱為1T存儲結構，例如ZRAM、TTRAM、ARAM等。然而，無電容器的單一電晶體存儲結構面臨挑戰，並且需要進一步改進和優化以實現可製造的集成和操作解決方案。
在本發明中描述了三維存儲裝置及其製造方法的實施例。
本發明的一個方面提供一種存儲結構，包括：存儲單元，存儲單元包括：具有圓柱形狀的圓柱主體、包圍該圓柱主體的絕緣層、包圍該絕緣層的第一部分的字元線觸點、以及包圍所述絕緣層的第二部分的多個板線接觸段，所述字元線觸點耦合到字元線，所述多個板線接觸段耦合到公共板線；耦合到存儲單元的位元線觸點，位元線觸點耦合到位元線；以及耦合到存儲單元的源極線觸點，源極線觸點耦合到源極線。
在一些實施例中，圓柱主體在第一方向上延伸；字元線觸點和多個板線接觸段均在垂直於第一方向的對應平面中包圍圓柱主體；並且字元線觸點與多個板線接觸段沿第一方向按順序佈置。
在一些實施例中，多個板線接觸段中的每個板線接觸段沿第一方向具有基本相同的第一高度。
在一些實施例中，第一高度基本等於字元線觸點沿第一方向的第二高度。
在一些實施例中，每對相鄰的板線接觸段沿第一方向具有基本相同的第一距離。
在一些實施例中，第一距離基本等於字元線觸點與其相鄰的板線接觸段之間的第二距離。
在一些實施例中，第一距離不同於字元線觸點與其相鄰的板線接觸段之間的第二距離。
本發明的另一方面提供一種存儲結構，包括：存儲單元，存儲單元包括：具有圓柱形狀的圓柱主體、包圍該圓柱主體的絕緣層、包圍該絕緣層的第一部分的字元線觸點、以及包圍絕緣層的第二部分的多個板線接觸段，字元線觸點耦合到字元線，多個板線接觸段分別耦合到多個獨立的板線；耦合到存儲單元的位元線觸點，位元線觸點耦合到位元線；以及耦合到存儲單元的源極線觸點，源極線觸點耦合到源極線。
在一些實施例中，圓柱主體在第一方向上延伸；字元線觸點和多個板線接觸段均在垂直於第一方向的對應平面中包圍圓柱主體；並且字元線觸點與多個板線接觸段沿第一方向按順序佈置。
在一些實施例中，多個板線接觸段中的每個板線接觸段沿第一方向具有基本相同的第一高度。
在一些實施例中，第一高度基本等於字元線觸點沿第一方向的第二高度。
在一些實施例中，每對相鄰的板線接觸段沿第一方向具有基本相同的第一距離。
在一些實施例中，第一距離基本等於字元線觸點與其相鄰的板線接觸段之間的第二距離。
在一些實施例中，第一距離不同於字元線觸點與其相鄰的板線接觸段之間的第二距離。
本發明的另一方面提供一種存儲結構，包括：具有第一類型摻雜劑的底部導電層；位於底部導電層上的存儲堆疊體，存儲堆疊體包括多個交替佈置的電介質層和導電層；嵌入在存儲堆疊體中的圓柱主體，圓柱主體具有與第一類型摻雜劑相反的第二類型摻雜劑；以及位於圓柱主體上的頂部觸點，頂部觸點具有第一類型摻雜劑；其中：頂部觸點耦合到位元線，存儲堆疊體的頂部導電層耦合到字元線，存儲堆疊體的除頂部導電層以外的多個導電層分別耦合到多個板線，並且底部導電層耦合到源極線。
在一些實施例中，多個板線連接到公共電壓源。
在一些實施例中，多個板線連接到多個獨立的電壓源。
在一些實施例中，存儲堆疊體的多個導電層中的每個導電層具有基本相同的第一厚度。
在一些實施例中，存儲堆疊體的多個電介質層中的每個電介質層具有基本相同的第二厚度。
在一些實施例中，存儲堆疊體的頂部電介質層具有不同於存儲堆疊體的其他電介質層的第二厚度的第三厚度。
上述任何技術的實施方式可以包括系統、方法、製程、裝置和/或設備。在附圖和以下描述中闡述了一種或多種實施方式的細節。根據所述描述和附圖並且如請求項，其他特徵將是顯而易見的。
下面參考附圖來詳細描述這些方面的其他特徵和示例性方面，以及各個方面的結構和操作。注意，這些方面不限於本文描述的特定方面。在本文中僅出於說明性目的而呈現這些方面。基於本文包含的教導，其他方面對於(多種)相關領域的通常知識者將是顯而易見的。
本說明書揭露了併入本發明的特徵的一個或多個方面。所揭露的方面僅舉例說明本發明。本發明的範圍不限於所揭露的(多個)方面。本發明由所附申請專利範圍限定。
所描述的(多個)方面，以及說明書中對「一個方面」、「方面」、「示例方面」、「一些示例性方面」等的引用，表明所描述的(多個)方面可以包括特定特徵、結構或特性，但每一方面不一定都包括該特定特徵、結構或特性。此外，這些短語不一定指的是同一方面。此外，當結合一方面描述特定特徵、結構或特性時，可以理解的是，與無論是否明確描述的其他方面結合來實現這種特徵、結構或特性處於本領域通常知識者的知識範圍內。
為了便於描述，在本文中可以使用諸如「下面」、「下方」、「下部」、「上方」、「上」、「上部」等空間相對術語，以描述一個元件或特徵相對於另一個(或多個)元件或特徵的如圖中所示的關係。除了在圖中描述的取向之外，空間相對術語還旨在涵蓋裝置在使用或操作中的不同取向。設備可以以其他方式定向(旋轉90度或以其他取向)，並且本文中使用的空間相對描述語可以類似地被相應地解釋。
如本文所用，術語「大約」或「基本上」或「大致」指示給定量的值，其可以基於特定技術而變化。基於特定技術，術語「大約」或「基本上」或「大致」可以指示給定量的值，其在例如該值的1-15%(例如，該值的±1%、±2%、±5%、±10%或±15%)內變化。
本文使用的術語「動態隨機存取記憶體」或「DRAM」指示使用存儲在電容器上的電荷來表示資訊的易失性記憶體。DRAM將每個位元存儲在包括電晶體和電容器(例如1T1C)的存儲單元中。1T1C設計可以基於金屬氧化物半導體(MOS)技術。大於某個閾值的電荷電平可以表示第一邏輯電平(例如，1狀態)，而小於另一個閾值量的電荷電平可以表示第二邏輯電平(例如，0狀態)。洩漏電流和各種寄生效應限制了電容器可以保持電荷的時間長度。
本文使用的術語「NAND」指示類似於NAND邏輯閘(例如，反相AND閘)並連接到串聯的存儲單元(例如，存儲串)的記憶體設計或架構。在NAND快閃記憶體中，位元線和字元線之間的關係類似於NAND邏輯閘，並且可以用於快速寫入和高密度陣列。NAND快閃記憶體可以循序存取資料，因為陣列中的電晶體是串聯連接的(例如，存儲串)。NAND快閃記憶體可以以塊或頁的形式進行讀取、編程(寫入)和擦除。NAND快閃記憶體可以具有比DRAM小的單元尺寸，但可能需要附加的電路來實施。
如本文所用的術語「包圍閘極電晶體」或「SGT」指示具有在所有側面包圍電晶體的溝道區的閘極的存儲裝置。
本文使用的術語「動態快閃記憶體」或「DFM」指示使用雙閘極SGT或多閘極SGT的易失性記憶體。雙閘極SGT的雙閘極可以包括字元線(Word Line, WL)閘極和板線(Plate Line, PL)閘極。多閘極SGT的多個閘極可以包括字元線(WL)閘極和多個板線(PL)閘極。DFM可以是無電容器的，並且可以將電荷存儲在電晶體的溝道區上。與DRAM或其他類型的易失性記憶體相比，DFM仍可能需要刷新週期，但可以提供更長的保留時間、更快的操作速度和更高的密度。此外，與快閃記憶體類似，DFM可以提供塊刷新和塊擦除操作。
如本文所用的術語「位元線」或「BL」指示用於定址存儲陣列中的特定存儲單元的陣列連接。位元線可以連接到電晶體(例如，DFM裝置)的汲極。位元線可以連接到兩個或更多串聯連接的存儲單元(例如，存儲串)。施加到位元線的不同電壓組合可以定義存儲單元中的讀取、編程(寫入)和擦除操作。
如本文所用的術語「源極線」或「SL」指示用於定址存儲陣列中的特定存儲單元的陣列連接。源極線可以連接到電晶體(例如，DFM裝置)的源極。源極線可以連接到兩個或更多串聯連接的存儲單元(例如，存儲串)。施加到源極線的不同電壓組合可以定義存儲單元中的讀取、編程(寫入)和擦除操作。
如本文所使用的術語「字元線」或「WL」指示用於向存儲陣列中的特定存儲單元提供電壓以選擇要讀取、編程或擦除哪一行的位元的陣列連接。字元線可以用作頂部選擇閘極(Top Select Gate, TSG)。字元線可以連接到溝道的一部分或電晶體(例如，DFM裝置)的主體的一部分。施加到字元線的不同電壓組合可以定義存儲單元中的讀取、編程(寫入)和擦除操作。當字元線被啟動時，只有在存儲單元上已經有電荷的情況下電流才會流動。如果存儲單元的溝道或主體上有電荷，則讀取操作為存儲單元再充電並且是非破壞性的。如果存儲單元的溝道或主體上沒有電荷，則沒有電流流動並且讀取也是非破壞性的。
如本文所用的術語「板線」或「PL」指示用於向存儲陣列中的特定存儲單元提供電壓以讀取、編程或擦除存儲單元上的電荷的陣列連接。板線可以連接到溝道的一部分或電晶體(例如，DFM裝置)的主體的一部分。施加到板線的不同電壓組合可以定義存儲單元中的讀取、編程(寫入)和擦除操作。當板線被啟動時，電荷從源極線(源極)流向位元線(汲極)。當板線被停用時，任何剩餘的電荷都被存儲在存儲單元的溝道或主體中。
如本文所用的術語「虛設線」或「DMY (Dummy Word Line)」指示與字元線分開的陣列連接，其用於向存儲陣列中的特定存儲單元提供附加電壓以提高操作效率。虛設線可以用於碰撞電離編程以快速增加在字元線觸點處生成的電荷(例如，空穴)傳導，以使在存儲單元的溝道中的電荷(例如，空穴)流動並增加。虛設線可以增加存儲單元的編程(寫入)速率。
如本文所用的術語「頂部選擇閘極線」或「TSG」指示用於向存儲陣列中的特定存儲單元提供電壓以選擇要讀取、編程或擦除哪一行的位元的陣列連接。頂部選擇閘極線可以用於閘極感應汲極洩漏(Gate-Induced Drain Leakage, GIDL)編程，以創建電荷(例如，空穴)勢壘，從而在存儲單元的溝道中提供選擇性編程(寫入)。頂部選擇閘極線可以提供選擇性編程(寫入)並增大編程(寫入)速率。頂部選擇閘極線可以提供板線和位元線之間的電荷分離，並且由此增加電荷保持時間並降低存儲單元中的刷新速率。頂部選擇閘極線可以提供板線和位元線之間的電荷分離，並且由此降低結洩漏。頂部選擇閘極線可以增大存儲單元的耗盡區域。
如本文所用的術語「底部選擇閘極線」或「BSG (Bottom Select Gate)」指示用於向存儲陣列中的特定存儲單元提供電壓以選擇要讀取、編程或擦除哪一行的位元的陣列連接。底部選擇閘極線可以用於閘極感應源極洩漏(Gate-Induced Source Leakage, GISL)編程，以創建電荷(例如，空穴)勢壘，從而在存儲單元的溝道中提供選擇性編程(寫入)。底部選擇閘極線可以提供選擇性編程(寫入)並增大編程(寫入)速率。底部選擇閘極線可以提供板線和源極線之間的電荷分離，並且由此增加電荷保持時間並降低存儲單元中的刷新速率。底部選擇閘極線可以提供板線和源極線之間的電荷分離，並且由此降低結洩漏。底部選擇閘極線可以增大存儲單元的耗盡區域。
如本文所用的術語「碰撞電離」或「衝撞電離」指示通過與電荷載流子(例如，空穴)的相互作用或衝撞而在溝道上生成電荷的編程方法。碰撞電離是一種載流子生成過程，其中一個高能電荷載流子通過創建其他電荷載流子而損失能量。例如，具有足夠能量的電子可以將半導體材料的價帶中的束縛電子釋放到導帶，從而創建電子-空穴對。
如本文所用的術語「閘極感應汲極洩漏」或「GIDL」指示通過汲極洩漏在溝道上生成電荷的編程方法。GIDL是由存儲單元的汲極結中的高電場引起的。當閘極處於零電壓或負電壓並且位元線具有正電壓(例如，高於閾值電壓)時，各種電荷生成效應(例如，雪崩倍增、帶間隧穿)將增加。例如，帶間隧穿可以發生在存儲單元的汲極-溝道結處。閘極下方的少數載流子(例如，空穴)可以流向源極線以完成GIDL路徑。
如本文所用的術語「閘極感應源極洩漏」或「GISL」指示通過源極洩漏在溝道上生成電荷的編程方法。GISL是由存儲單元的源極結中的高電場引起的。當閘極處於零電壓或負電壓並且源極線具有正電壓(例如，高於閾值電壓)時，各種電荷生成效應(例如，雪崩倍增、帶間隧穿)將增加。例如，帶間隧穿可以發生在存儲單元的源極-溝道結處。閘極下方的少數載流子(例如，空穴)可以流向汲極(位元)線以完成GISL路徑。
如本文所用的術語「基板」指示其上可以沉積、形成或生長後續層的平面晶片。基板可以由單一元素(例如Si)或複合材料(例如GaAs)形成，並且可以是摻雜的或未摻雜的。例如，基板可以包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、氮化鎵(GaN)、磷化鎵(GaP +)、銻化鎵(GaSb)、磷化銦(InP +)、銻化銦(InSb)、IV族半導體、III-V族半導體、II-VI族半導體、石墨烯、藍寶石、和/或任何其他半導體材料。基板可以是單晶材料(例如，單晶Si)。
如本文所用的術語「III-V族半導體」指示包括來自元素週期表的III族的一種或多種材料(例如13族元素：硼(B)、鋁(Al)、鎵(Ga)、銦(In)、鉈(Tl))與來自元素週期表的V族的一種或多種材料(例如15族元素：氮(N)、磷(P +)、砷(As)、銻(Sb)、鉍(Bi))。化合物具有III族和V族的1:1組合，無論來自每一族的元素的數量如何。化合物的化學符號中的下標是指該元素在該族中的比例。例如，Al 0.25GaAs表示III族部分包括25%的Al，並且因此有75%的Ga，而V族部分包括100%的As。
如本文所用的術語「IV族半導體」指示包括來自元素週期表的IV族的兩種或更多種材料(例如，14族元素：碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、鉛(Pb))。化合物的化學符號中的下標是指該元素的比例。例如，Si 0.25Ge 0.75表示IV族部分包括25%的Si，並且因此包括75%的Ge。
如本文所用的術語「II-VI族半導體」指示包括來自元素週期表的II族的一種或多種材料(例如，12族元素：鋅(Zn)、鎘(Cd)、汞(Hg))與來自元素週期表的VII族的一種或多種材料(例如，16族元素：氧(O)、硫(S)、硒(Se)、碲(Te))。合物具有II族和VI族的1:1組合，無論來自每一族的元素的數量如何。化合物的化學符號中的下標是指該元素在該族中的比例。
如本文所用的術語「摻雜」或「摻雜的」指示層或材料包含少量雜質濃度的另一種元素(摻雜劑)，其施與(施主)或從母體材料中提取(受主)電荷載流子，因此改變電導率。電荷載流子可以是電子或空穴。具有額外電子的摻雜材料被稱為n型，而具有額外空穴(較少電子)的摻雜材料被稱為p型。
如本文所用的術語「結晶的」指示具有單晶取向的材料或層。在外延生長或沉積中，具有相同或相似晶格常數的後續層遵循先前結晶層的記錄，並且因此以相同的晶體取向或結晶度生長。
如本文所用的術語「單晶的」指示在整個材料或層中具有連續晶格的材料或層。單晶可以指示單晶體或單晶(例如，Si、Ge、GaAs等)。
如本文所用的術語「單片」指示層、元件或基板整個包括塊體(例如，單一)材料。單片元件(例如，圓柱主體)可以由單一塊體材料(例如，Si)形成。
如本文所用的術語「沉積」指示在另一層或基板上沉積或生長層。沉積可以包含真空沉積、熱蒸發、電弧蒸發、離子束沉積、電子束沉積、濺射、雷射燒蝕、脈衝雷射沉積(Pulse Laser Deposition, PLD)、物理气相沉积(Physical Vapor Deposition, PVD)、原子層沉積(Atomic Layer Deposition, ALD)、化学气相沉积(Chemical Vapor Deposition, CVD)、電漿輔助CVD(Plasma Enhanced Chemical Vapor Deposition, PECVD)、低壓CVD(Low Pressure Chemical Vapor Deposition, LPCVD)、金屬有機化學氣相沉積(Metal organic Chemical Vapor Deposition, MOCVD)、液體源霧化化學沉積、旋塗、外延、氣相外延(Vapour Phase Epitaxy, VPE)、液體相外延(Liquid Phase Epitaxy, LPE)、固相外延(Solid Phase Epitaxy, SPE)、分子束外延 (Molecular Beam Epitaxy, MBE)、原子層外延(Atomic Layer Epitaxy, ALE)、分子束外延(MBE)、粉末床沉積、和/或其他已知的在層中沉積材料的技術。
如本文所用的術語「電介質」指示電絕緣層。電介質可以包含氧化物、氮化物、氮氧化物、陶瓷、玻璃、旋塗玻璃(Spin On Glass, SOG)、聚合物、塑膠、熱塑性塑膠、樹脂、層壓板、高k電介質、和/或任何其他電絕緣材料。
如本文所用的術語「高k電介質」指示例如與二氧化矽(SiO 2)的介電常數相比具有高介電常數k或κ(kappa(卡帕))的材料。高k電介質可以用作閘極電介質或電子裝置中的另一個電介質層。
如本文所用的術語「高k金屬閘極」或「高k電介質和導電閘極」或「HKMG」指示在存儲裝置中形成高k電介質層和導電(金屬)層堆疊體的製程。HKMG技術可以減少閘極洩漏，增加電晶體電容，並為裝置提供低功耗。圖案化HKMG堆疊體的兩個製程流程是先閘極和後閘極。
如本文所用的術語「外延」或「外延的」或「外延地」指示材料的例如經由高溫沉積的結晶生長。
如本文所用的術語「選擇性外延生長」或「SEG (Selective Epitaxial Growth)」指示外延層通過基板或層上的圖案化掩模的局部生長。SEG僅在暴露的基板或層上提供外延生長，並且其他區域被電介質膜或其他對外延不反應的材料掩蔽。
如本文所用的術語「電介質堆疊體」指示不同的交替電介質層的連續的堆疊體。例如，第一電介質層可以是氧化物(例如，氧化矽)並且第二電介質層可以是氮化物(例如，氮化矽)。電介質堆疊體可以被佈置成階梯圖案。
如本文所用的術語「閘極線溝槽」指示延伸通過存儲裝置的電介質堆疊體的溝槽或孔。閘極線溝槽可以用於在存儲裝置中形成閘縫隙。
如本文所用的術語「閘縫隙」或「GLS (Gate Line Slit)」指示例如在相鄰存儲塊或相鄰存儲單元之間穿過電介質堆疊體的導電通路。GLS可以提供與存儲裝置中的HKMG堆疊體的連接。GLS可以垂直延伸穿過電介質堆疊體，並在存儲塊或存儲單元的兩個相鄰陣列之間水平延伸。
本發明的各方面可以實施成硬體、韌體、軟體或其任何組合。本發明的各方面還可以被實施為存儲在機器可讀介質上的指令，該指令可以由一個或多個處理器讀取和執行。機器可讀介質可以包括用於以機器(例如，計算裝置)可讀的形式存儲或傳送資訊的任何機制。例如，機器可讀介質可以包括：唯讀記憶體(Read-Only Memory, ROM)；隨機存取記憶體(Random Access Memory, RAM)；磁片存儲介質；光存儲介質；快閃記憶體裝置；動態快閃記憶體(DFM)裝置、電、光、聲或其他形式的傳播信號(例如，載波、紅外信號、數位信號等)等。此外，韌體、軟體、例程和/或指令可以在本文中被描述為執行某些動作。然而，應當理解，這樣的描述僅僅是為了方便，並且這些動作實際上是由執行該韌體、軟體、例程、指令等的計算裝置、處理器、控制器或其他裝置產生的。
根據本發明的各種實施例提供用於無電容器或沒有電容器的多閘極垂直1T存儲結構的結構和製造方法，其改善了資料保持、降低了洩漏電流並提高了操作速度。無電容器或沒有電容器的多閘極垂直1T存儲結構可以包括由多個閘極包圍的垂直圓柱主體形狀的圓柱主體。在一些實施例中，圓柱主體可以被字元線閘極、板線閘極和底部選擇閘極包圍。在一些實施例中，圓柱形本體可以被字元線閘極和多個板線閘極包圍。位元線可以形成在圓柱主體上方。存儲單元形成在字元線和位元線之間的交叉處。本發明的無電容器或沒有電容器的多閘極垂直1T存儲結構可以提供各種益處，包括但不限於改進的電晶體載流子密度、改進的編程/擦除速度等等。
圖1是根據一些示例性方面的雙閘極SGT裝置100的示意性透視圖。雙閘極SGT裝置100可以被配置為提供兩個閘極(例如，字元線142和板線146)，它們在所有側面上包圍溝道區(例如，圓柱主體110)。雙閘極SGT裝置100可以進一步被配置為作為易失性無電容器3D存儲裝置進行操作。
如圖1所示，雙閘極SGT裝置100可以包括圓柱主體110、位元線(Bit Line, BL)120、源極線(Source Line, SL)130和SGT單元140。圓柱主體110可以被配置為存儲電荷(例如，空穴)。BL120可以被配置為定址雙閘極SGT裝置100中的圓柱主體110並充當與圓柱主體110的汲極連接。SL130可以被配置為定址雙閘極SGT裝置100中的圓柱主體110並充當與圓柱主體110的源極連接。SGT單元140可以被配置為定址雙閘極SGT裝置100中的圓柱主體110，並充當與圓柱主體110的閘極連接。在一些方面中，施加於BL 120、SL 130、SGT單元140的不同電壓組合可以定義雙閘SGT裝置100中的讀取、編程(寫入)和擦除操作。
SGT單元140可以包括字元線(WL)142和板線(PL)146。WL 142可以電連接到WL觸點144，並且被配置為定址雙閘極SGT裝置100中的圓柱主體110並且充當與圓柱主體110的第一閘極連接。在一些方面，WL 142可以充當頂部選擇閘極連接。在一些方面，WL 142可以提供電壓以讀取、編程或擦除圓柱主體110上的電荷。PL146可以電連接到PL觸點148，並且被配置為定址雙閘極SGT裝置100中的圓柱主體110並充當圓柱主體110的第二閘極連接。在一些方面，PL146可以充當圓柱主體110的傳統電流閥閘極(例如，類似於金屬氧化物半導體場效應電晶體(MOSFET)閘極)，並且覆蓋圓柱主體110的大部分長度。在一些方面，PL146可以提供電壓以讀取、編程或擦除圓柱主體110上的電荷。在一些方面，雙閘極SGT裝置100可以形成圖2中所示的DFM裝置200的部分。
圖2示出了根據示例性方面的DFM裝置200。圖2是根據一些示例性方面的DFM裝置200的示意性截面圖。DFM裝置200可以被配置為包括在基板202上的垂直佈置中的雙閘極SGT裝置100並且作為易失性無電容器的3D存儲裝置進行操作。DFM裝置200可以進一步被配置為提供比DRAM或其他類型的易失性記憶體更快的操作速度和更高的密度。DFM裝置200可以進一步被配置為提供類似於快取功能的塊刷新和塊擦除操作。
如圖2所示，DFM裝置200可以包括基板202、圓柱主體210、電介質間隔體212、位元線(BL)220、BL觸點222、源極線(SL)230、SL觸點232、源極帽234和DFM單元240。
基板202可以包括矽(例如，單晶矽)、矽鍺(SiGe)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaAs)、氮化鎵、碳化矽、玻璃、III-V化合物、任何其他合適的材料、以及它們的任何組合。在一些實施例中，可以在週邊裝置製造之前對基板202進行雙側拋光。在該示例中，基板202包括在頂側和底側上的表面，所示表面都被拋光並處理以提供用於高品質半導體裝置的光滑表面。在一些實施例中，基板202可以是由矽、氧化矽、氮化矽或任何合適的電介質材料形成的電介質層。基板202可以被配置為支撐圓柱主體210、電介質間隔體212、BL觸點222、SL觸點232、源極帽234和DFM單元240。基板202可以耦合到SL觸點232。在一些方面，基板202可以是p型半導體(例如，p +)，例如摻雜矽。
圓柱主體210可以被配置為存儲電荷(例如，空穴)。圓柱主體210可以相對於基板202的頂表面在垂直方向(例如z方向)上延伸。在一些實施例中，圓柱主體210可以由柱結構形成，所述柱結構例如是具有圓柱主體的結構，該圓柱主體具有矩形截面區域。圓柱主體210的柱結構的直徑可以在從大約2nm到大約30nm的範圍內，並且圓柱主體210的柱結構的高度可以在從大約40nm到大約120nm的範圍內，例如大約100nm。圓柱主體210可以由摻雜有合適摻雜劑的半導體材料形成。例如，圓柱主體210可以是摻雜有p型摻雜劑的矽材料，所述p型摻雜劑例如是硼、鋁、氮、鎵、銦和/或其組合。在一些實施例中，p型摻雜劑的摻雜劑濃度可以在大約1×10 16原子/cm 3至大約1×10 22原子/cm 3之間。在一些實施例中，圓柱主體210可以使用諸如本征多晶矽的本征半導體材料形成。如圖2所示，圓柱主體210可以形成在BL觸點222和源極帽234之間。
電介質間隔體212可以包圍圓柱主體210並且被配置為在圓柱主體210和DFM單元240(例如，字元線觸點244和板線觸點248)之間提供電絕緣。在一些方面，電介質間隔體212可以是高k電介質，其被配置為增加閘極電容並減少圓柱主體210中的洩漏電流。
BL 220可以被配置為定址DFM裝置200中的圓柱主體210並耦合到BL觸點222。在一些方面，BL 220可以使用合適的導電材料形成，所述導電材料例如是鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。BL觸點222可以被配置為充當與圓柱主體210的汲極連接。在一些方面，BL觸點222可以由摻雜有合適的摻雜劑的半導體材料形成，所述摻雜劑例如是n型摻雜劑，例如磷、砷、銻、鉍、鋰和/或其組合。在一些實施例中，n型摻雜劑的摻雜劑濃度可以在大約1×10 16原子/cm 3至大約1×10 22原子/cm 3之間。在一些實施例中，n型摻雜劑的摻雜劑濃度可以大於大約1×10 20原子/cm3。在一些實施例中，可以通過用n型摻雜劑摻雜圓柱主體210的頂部部分來形成BL觸點222。
SL 230可以被配置為定址DFM裝置200中的圓柱主體210並耦合到SL觸點232和源極帽234。在一些方面，可以使用合適的導電材料形成SL 230，所述導電材料例如是鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。SL觸點232和源極帽可以被配置為充當與圓柱主體210的源極連接。在一些方面，SL觸點232可以是導電結構，例如作為摻雜有合適摻雜劑的半導體層。在一些實施例中，SL觸點232可以由摻雜有n型摻雜劑的半導體材料形成，所述n型摻雜劑例如是磷、砷、銻、鉍、鋰和/或其組合。在一些實施例中，n型摻雜劑的摻雜劑濃度可以在大約1×10 16原子/cm 3至大約1×10 22原子/cm 3之間。
在一些方面，源極帽234可以包括在垂直方向上具有高度h的外延生長的半導體材料。在一些方面，高度h不小於大約5nm。例如，高度h可以在從大約5nm到大約30nm的範圍內。在一些實施例中，外延生長的半導體材料是與SL觸點232的材料相同的材料。在一些實施例中，外延生長的半導體材料包括與SL觸點232的材料不同的材料。外延生長的半導體材料可以包括：半導體材料，例如鍺和矽；化合物半導體材料，例如砷化鎵、砷化鋁鎵；或半導體合金，例如矽鍺和磷化鎵砷。此外，可以在外延生長製程期間或在外延生長製程之後通過離子注入製程對源極帽234進行原位摻雜。在一些實施例中，源極帽234可以包括外延生長的半導體材料，該半導體材料摻雜有n型摻雜劑，例如磷、砷、銻、鉍、鋰和/或其組合。在一些實施例中，n型摻雜劑的摻雜劑濃度可以在大約1×10 16原子/cm 3至大約1×10 22原子/cm 3之間。
DFM單元240可以被配置為定址DFM裝置200中的圓柱主體210並且充當與圓柱主體210的閘極連接。在一些方面，施加到BL 220、SL 230和DFM單元240的不同電壓組合可以限定DFM裝置200中的讀取、編程(寫入)和擦除操作。
DFM單元240可以包括字元線(WL)242、WL觸點244、板線(PL)246和PL觸點248。WL 242可以被配置為定址DFM裝置200中的圓柱主體210並且耦合到WL觸點244。WL觸點244可以被配置為充當與圓柱主體210的第一閘極連接。WL觸點244可以包圍電介質間隔體212的上部部分，該電介質間隔體212的上部部分包圍圓柱主體210的側壁表面的上部部分，從而形成第一同心電晶體。在一些方面，WL觸點244可以包括合適的導電材料，例如鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。在一些方面，WL 242可以充當頂部選擇閘極連接。在一些方面，WL 242可以向WL觸點244提供電壓，從而在圓柱主體210內感應出電場，以讀取、編程或擦除圓柱主體210上的電荷。
PL 246可以被配置為定址DFM裝置200中的圓柱主體210並耦合到PL觸點248。PL觸點248可以被配置為充當與圓柱主體210的第二閘極連接。PL觸點248可以包圍電介質間隔體212的下部部分，該電介質間隔體212的下部部分包圍圓柱主體210的側壁表面的下部部分，從而形成第二同心電晶體。例如，PL 246的側壁表面可以圍繞圓柱主體210的圓周定位。在一些實施例中，PL 246的側壁表面可以與圓柱主體210的側壁表面同心。在一些方面，PL觸點248可以包括導電材料(例如，金屬、多晶矽、鎢等)。在一些方面，PL 246可以充當圓柱主體210的傳統電流閥閘極(例如，類似於MOSFET閘極)並覆蓋圓柱主體210的長度的大部分。在一些方面，PL 246可以向PL觸點248提供電壓，從而在圓柱主體210內感應出電場，以讀取、編程或擦除圓柱主體210上的電荷。
注意，當源極帽234不存在並且SL觸點232與圓柱主體210直接接觸時，當正電壓被施加到PL觸點248時，可以在n +源極區(例如，SL觸點232)中生成耗盡區。在這種情況下，寄生電阻增加，並且可能導致在n +源極區(例如，SL觸點232)的頂表面上形成空穴反轉層，其可以充當PL246和SL 230之間的洩漏溝道，從而導致PL-SL隧穿/擊穿洩漏電流。為了抑制寄生洩漏溝道的形成，可以增加PL觸點248與SL觸點232的頂表面之間的距離。然而，在PL溝道(例如，PL溝道圓柱主體210)和源極區(例如，SL觸點232)之間插入了不容易反轉的寄生電阻，這影響了DFM裝置200的正常操作。通過為n +源極區添加具有高度h的源極帽234，所揭露的設計可以消除PL 246與SL 230之間的寄生洩漏溝道，抑制PL-SL隧穿/擊穿洩漏電流，並減少PL 246與SL 230之間的寄生電容以提高DFM裝置200的操作速度。
在一些方面，多閘極DFM裝置可以提供無電容器的動態隨機存取存儲裝置以提高記憶體存儲效率，提高讀取、編程和擦除操作速率，降低洩漏電流，降低結電流，降低功耗，增加電荷保持時間，和/或降低更新率。
圖3是根據一些示例性方面的多閘極SGT裝置300的示意性透視圖。多閘極SGT裝置300可以被配置為提供在所有側面上包圍溝道區(例如，圓柱主體110)的多個閘極(例如，WL觸點144和多個PL觸點)。多閘極SGT裝置300可以進一步被配置為作為易失性的無電容器3D存儲裝置進行操作。
如圖3所示，多閘極SGT裝置300可以包括圓柱主體110、位元線(BL)120、源極線(SL)130和SGT單元340。注意，與圖1中的元件或部件相對應的元件或部件由類似的附圖標記表示。不同於圖1中所示的雙閘極SGT裝置100，多閘極SGT裝置300的PL觸點可以包括多個PL接觸段348。在一些方面，每個PL接觸段348在垂直方向上可以具有高度Lg，其與WL觸點144在垂直方向上的高度Lg相同。相鄰PL接觸段348之間的距離Ls1可以與WL觸點144與其相鄰的PL接觸段348之間的距離Ls2相同或不同。在一些方面，距離Ls2可以基於實際碰撞電離效率的設計要求來確定。在一些實施例中，高度Lg可以在大約5nm和大約100nm之間的範圍內，距離Ls1可以在大約5nm和大約100nm之間的範圍內，並且距離Ls2可以在大約5nm和大約100nm之間的範圍內。PL觸點的有效長度可以由PL接觸段348的數量來定義。注意，雖然圖3中示出了五個PL接觸段348，但是可以有任何合適數量(例如，2、3、4、6、7、8、9等)的PL接觸段348。
在一些方面，多個PL接觸段348可以並聯連接到PL 346並且共用公共電壓配置。PL 346可以被配置為定址多閘極SGT裝置300中的圓柱主體110。在一些方面，PL 346可以提供電壓以通過多個PL接觸段348來讀取、編程或擦除圓柱主體110上的電荷。在一些方面，多閘極SGT裝置300可以形成圖4中所示的DFM裝置400的部分。
圖4是根據一些示例性方面的多閘極DFM裝置400的示意性截面圖。多閘極DFM裝置400可以被配置為作為易失性的無電容器動態隨機存取3D存儲裝置來操作。多閘極DFM裝置400可以進一步被配置為提高記憶體存儲效率。多閘極DFM裝置400可以進一步被配置為提高讀取、編程和擦除操作速率。多閘極DFM裝置400可以進一步被配置為降低洩漏電流、降低結電流並且降低功耗。多閘極DFM裝置400可以進一步被配置為提供比DRAM或其他類型的易失性記憶體更快的操作速度和更高的密度。多閘極DFM裝置400可以進一步被配置為提供類似於快閃記憶體功能的塊刷新和塊擦除操作。
如圖4所示，多閘極DFM裝置400可以包括基板202、圓柱主體210、電介質間隔體412、位元線(BL)220、BL觸點222、源極線(SL)230、SL觸點232、源極帽234和DFM單元440。要注意的是，與圖2中的元件或部件相對應的元件或部件由相似的附圖標記表示。在一些方面，多閘極DFM裝置400可以是垂直3D存儲裝置。在一些方面，多閘極DFM裝置400可以包括一個或多個DFM裝置(例如，圖4中所示的DFM裝置400)。
不同於圖2中所示的雙閘極DFM裝置200，如圖4中所示的多閘極DFM裝置400包括多個PL接觸段448。在一些方面，每個PL接觸段448和WL觸點244可以在垂直方向上具有相同的高度Lg。相鄰的PL接觸段448可以具有彼此相同的距離Ls1。距離Ls1可以與WL觸點244與其相鄰的PL接觸段448之間的距離Ls2相同或不同。在一些方面，距離Ls2可以基於實際碰撞電離效率的設計要求來確定。應當注意，儘管圖4中示出了五個PL接觸段448，但是可以有任何合適數量的PL接觸段448。
在一些方面，多個PL接觸段448可以並聯連接到PL 446並且共用公共電壓配置。PL 446可以被配置為定址多閘極DFM裝置400中的圓柱主體210。多個PL接觸段448可以進一步被配置為對圓柱主體210進行編程(例如，寫入)。在一些方面，多個PL接觸段448可以控制圓柱主體210中的電荷傳導。例如，多個PL接觸段448可以控制WL 242和PL 446之間的電荷傳導。
多個PL接觸段448可以被配置為充當與圓柱主體210的多個閘極連接。多個PL接觸段448中的每一個可以包圍電介質間隔體412的對應部分，該對應部分包圍圓柱主體210的對應部分，從而在DFM單元440中形成同心電晶體。在一些方面，多個PL接觸段448可以包括導電材料(例如，金屬、多晶矽、鎢等)。在一些方面，施加到BL 220、SL 230、WL 242和PL 446的不同電壓組合可以定義多閘極DFM裝置400中的讀取、編程(寫入)和擦除操作。
在一些方面，多個PL接觸段448可以被配置為增加圓柱主體210的編程(寫入)速率。例如，對於碰撞電離編程，多個PL接觸段448可以增加從WL 242到PL 446的電荷流動，從而提高編程(寫入)速率。在一些方面，多個PL接觸段448可以增加圓柱主體210中的電荷流動。在一些方面，多個PL接觸段448可以減少多閘極DFM裝置400中的編程(寫入)時間。在一些方面，多個PL接觸段448可以增加多閘極DFM裝置400中的編程(寫入)速率。在一些方面，多個PL接觸段448可以減少多閘極DFM裝置400中的讀取時間。在一些方面，多個PL接觸段448可以增加多閘極DFM裝置400中的讀取速率。在一些方面，多個PL接觸段448可以減少多閘極DFM裝置400中的擦除時間。在一些方面，多個PL接觸段448可以增加多閘極DFM裝置400中的擦除速率。
圖5是根據一些其他示例性方面的多閘極SGT裝置500的示意性透視圖。多閘極SGT裝置500可以被配置為提供在所有側面上包圍溝道區(例如，圓柱主體110)的多個閘極(例如，WL觸點144和多個PL 546)。多閘極SGT裝置500可以進一步被配置為作為易失性的無電容器3D存儲裝置進行操作。
如圖5所示，多閘極SGT裝置500可以包括圓柱主體110、位元線(BL)120、源極線(SL)130和SGT單元540。注意，與圖1和3中所示的元件或部件相對應的元件或部件由相似的附圖標記表示。類似於圖3中所示的多閘極SGT裝置300，多閘極SGT裝置500可以包括多個PL接觸段548。在一些方面，每個PL接觸段548可以在垂直方向上具有高度Lg，其與WL觸點144在垂直方向上的高度Lg相同。相鄰PL接觸段548之間的距離Ls1可以與WL觸點144與其相鄰PL接觸段548之間的距離Ls2相同或不同。在一些方面，距離Ls2可以基於實際碰撞電離效率的設計要求來確定。PL觸點的有效長度可以由PL接觸段548的數量來定義。注意，雖然在圖5中示出了五個PL接觸段548，但是可以有任何適當數量的PL接觸段548。
不同於圖3中所示的多閘極SGT裝置300，如圖5中所示的多閘極SGT裝置500的多個PL接觸段548可以分別連接到數量為i的獨立電源(例如，PL546包括PL1、PL2、……、PLi)，以調節圓柱主體110的溝道表面電位分佈，以最大化電子到達WL觸點144的底部空間電荷區的漂移速度並提高碰撞電離率。在一些方面，多個PL546中的每一個可以提供獨立電壓以通過對應的PL接觸段548定址圓柱主體110。在一些方面，多閘極SGT裝置500可以形成圖6中所示的DFM裝置600的部分。
圖6是根據一些其他示例性方面的多閘極DFM裝置600的示意性截面圖。多閘極DFM裝置600可以被配置為作為易失性的無電容器動態隨機存取3D存儲裝置來操作。多閘極DFM裝置600可以進一步被配置為提高記憶體存儲效率。多閘極DFM裝置600可以進一步被配置為提高讀取、編程和擦除操作速率。多閘極DFM裝置600可以進一步被配置為降低漏電流、降低結電流並降低功耗。多閘極DFM裝置600可以進一步被配置為提供比DRAM或其他類型的易失性記憶體更快的操作速度和更高的密度。多閘極DFM裝置600可以進一步被配置為提供類似於快閃記憶體功能的塊刷新和塊擦除操作。
如圖6所示，多閘極DFM裝置600可以包括基板202、圓柱主體210、電介質間隔體612、位元線(BL)220、BL觸點222、源極線(SL)230、SL觸點232、源極帽234和DFM單元640。需要注意的是，與圖2和圖4中的元件或部件相對應的元件或部件由相似的附圖標記表示。在一些方面，多閘極DFM裝置600可以是垂直3D存儲裝置。在一些方面，多閘極DFM裝置600可以包括一個或多個DFM裝置(例如，圖6中所示的DFM裝置600)。
多閘極DFM裝置600包括多個PL接觸段648。在一些方面，每個PL接觸段648和WL觸點244可以在垂直方向上具有相同的高度Lg。相鄰的PL接觸段648可以具有彼此相同的距離Ls1。距離Ls1可以與WL觸點244與其相鄰的PL接觸段648之間的距離Ls2相同或不同。在一些方面，距離Ls2可以基於實際碰撞電離效率的設計要求來確定。應當注意，儘管圖6中示出了五個PL接觸段648，但是可以有任何合適數量的PL接觸段648。
不同於圖4中所示的多閘極DFM裝置400，多閘極DFM裝置600的多個PL接觸段648中的每一個可以獨立地連接到對應的PL 646，例如PL1、PL2、……、PLi，它們可以被分別施加獨立的電壓。多個PL 646可以被配置為定址多閘極SGT裝置600中的圓柱主體210。多個PL接觸段648可以進一步被配置為對圓柱主體210進行編程(例如，寫入)。在一些方面，多個PL接觸段648可以控制圓柱主體210中的電荷傳導。例如，多個PL接觸段648可以控制WL 242和PL 646之間的電荷傳導。
多個PL接觸段648可以被配置為充當與圓柱主體210的多個閘極連接。多個PL接觸段648中的每一個可以包圍電介質間隔體612的對應部分，其包圍圓柱主體210的對應部分，從而在DFM單元640中形成同心電晶體。在一些方面，多個PL接觸段648可以包括導電材料(例如，金屬、多晶矽、鎢等)。在一些方面，施加到BL 220、SL 230、WL 242和PL 646的不同電壓組合可以定義多閘極DFM裝置600中的讀取、編程(寫入)和擦除操作。
在一些方面，多個PL接觸段648可以被配置為提高圓柱主體210的編程(寫入)速率。例如，對於碰撞電離編程，多個PL接觸段648可以提高從WL 242到PL 646的電荷流動，從而提高編程(寫入)速率。在一些方面，多個PL接觸段648可以增加圓柱主體210中的電荷流動。在一些方面，多個PL接觸段648可以降低多閘極DFM裝置600中的編程(寫入)時間。在一些方面，多個PL接觸段648可以提高多閘極DFM裝置600中的編程(寫入)速率。在一些方面，多個PL接觸段648可以降低多閘極DFM裝置600中的讀取時間。在一些方面，多個PL接觸段648可以提高多閘極DFM裝置600中的讀取速率。在一些方面，多個PL接觸段648可以降低多閘極DFM裝置600中的擦除時間。在一些方面，多個PL接觸段648可以提高多閘極DFM裝置600中的擦除速率。
圖7示出了根據本發明的一些實施例的由無電容器的雙閘極或多閘極垂直1T存儲單元形成的存儲陣列700的俯視圖。1T存儲單元的示例可以是以上結合圖1-6描述的存儲單元(SGT單元140、340、540與DFM單元240、440、640)中的任何存儲單元。對應於圖1-6中的元件的元件由相似的附圖標記表示。存儲陣列700可以包括為簡單起見未示出的附加存儲單元。
多個位元線與字元線交叉以形成存儲陣列700。如圖7中所示，多個字元線742可以在第一橫向方向(例如，x方向)上延伸並且被指定為WL0、WL1和WL2等。類似地，多個位元線720可以在第二橫向方向(例如，y方向)上延伸並且被指定為BL0、BL1和BL2等。每個存儲單元740形成在字元線742和位元線720的交叉處。例如，存儲單元740可以形成在WL0和BL0的交叉處，也可以形成在WL0和BL0的交叉處。
圖8示出了根據本發明的一些實施例的用於形成3D存儲結構的方法。方法800的操作可以以不同的循序執行和/或變化，並且方法800可以包括為簡單起見未描述的更多操作。也就是說，並非需要圖8中的所有操作才能執行本文提供的揭露內容。此外，一些操作可以同時執行、順序地執行、和/或以與圖8中所示不同的循序執行。圖9A-9I是製造示例性3D存儲結構的截面圖。圖9A-9I被提供作為示例性截面圖以便於解釋方法800。此處提供的製造製程是示例性的，並且可以執行根據本發明的替代製程，這些替代製程在圖中未示出。附加的層和/或結構可以形成在3D存儲結構中，並且為了簡單起見而未在圖9A-9I中示出。
根據本發明的一些實施例，方法800可以開始於操作802，其中可以在基板上形成底部導電層，並且可以在底部導電層上形成具有階梯結構的電介質堆疊體。如圖9A的示例中所示，具有包括第一電介質層906(例如，氧化矽)和第二電介質層908(例如，氮化矽)的階梯結構905的電介質堆疊體904可以形成為底部導電層902頂上的電介質堆疊體，底部導電層902形成在基板901頂上。
基板901可以包括矽(例如，單晶矽)、矽鍺(SiGe)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaAs)、氮化鎵、碳化矽、玻璃、III-V化合物、任何其他合適的材料或其任何組合。在一些實施例中，基板901可以包括電介質層(未示出)，例如氧化矽、氮化矽、氮氧化矽等。在一些實施例中，基板901可以是摻雜有合適摻雜劑的半導體層。例如，基板901可以摻雜有p型摻雜劑(例如，硼、銦、鋁、鎵等、和/或其組合)。
底部導電層902可以形成在基板901上。底部導電層902可以在平行於基板901的頂表面的橫向方向上延伸。在一些實施例中，底部導電層902可以是導電結構，例如金屬線或摻雜有合適摻雜劑的半導體層。例如，底部導電層902可以由鎢、鈷、銅、鋁、任何合適的金屬和/或其組合形成。可以使用薄膜沉積製程設置底部導電層902，薄膜沉積製程包括但不限於化學氣相沉積(CVD)、電漿輔助CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿增強型ALD(PEALD)、和/或其任何組合。作為另一示例，底部導電層902可以由與基板901相同的半導體材料形成，但摻雜有相反類型的摻雜劑。當基板901摻雜有p型摻雜劑時，底部導電層902可以摻雜有n型摻雜劑(例如，磷、砷、銻、鉍、鋰等、和/或它們的組合)。
包括多個第一電介質層906和第二電介質層908的電介質堆疊體904可以形成在底部導電層902上。多個第一電介質層906和第二電介質層908在橫向方向上延伸，並且沿著垂直於基板901的頂表面的垂直方向交替。在一些實施例中，第一電介質層906可以是氧化矽層，並且第二電介質層908可以是氮化矽層。電介質堆疊體904可以通過多種薄膜沉積製程形成，薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDP-CVD))、濺射、旋塗和/或它們的任何組合。
注意，第二電介質層908用作犧牲層，並且在後續製程中將由導電層代替。稍後形成的導電層可以形成WL觸點和PL接觸段。例如，頂部第二電介質層908可以用於在後續製程中形成WL觸點，並且頂部第二電介質層908下方的其餘第二電介質層908可以用於形成多個PL接觸段。在一些實施例中，多個第二電介質層908可以具有介於大約5nm與大約200nm之間的相同厚度Tg，例如大約10nm、大約15nm或大約20nm。在一些實施例中，多個第一電介質層906可以具有相同的厚度或不同的厚度。例如，在頂部第二電介質層908下方並與頂部第二電介質層908相鄰的頂部第一電介質層906可以具有與在頂部第一電介質層906下方的其餘第一電介質層906的第一厚度Ts1不同的第二厚度Ts2。在實施例中，第一厚度Ts1可以在大約5nm和大約200nm之間的範圍內，並且第二厚度Ts2可以在大約5nm和大約200nm之間的範圍內。在一些實施例中，電介質堆疊體904可以進一步包括具有大於Tg、Ts1和Ts2的厚度H的底部隔離層912(例如，氧化矽層)。
階梯結構905可以形成在電介質堆疊體904的一個邊緣上。在一些實施例中，可以去除電介質堆疊體904的部分以形成階梯結構905。在一些實施例中，可以重複執行多個蝕刻修整製程以形成階梯結構905的一組台階。在一些實施例中，每個台階可以包括至少一個第一電介質層906和至少一個第二電介質層908。
在一些實施例中，蝕刻修整製程可以包括一組重複的蝕刻修整製程以形成階梯結構905，該階梯結構905包括在電介質堆疊體904的邊緣處的一組台階。具體地，為了形成每個台階，光刻膠層(未示出)可以用作掩模以暴露電介質堆疊體904的頂表面的一部分。為了形成第一台階，電介質堆疊體904的暴露的頂表面的寬度可以是台階寬度。在一些實施例中，可以執行各向異性蝕刻製程(例如反應離子蝕刻(RIE)製程)或其他合適的乾式/濕式蝕刻製程，以去除通過所述掩模(即光刻膠層)暴露的暴露層(例如，第二電介質層908)。蝕刻製程可以在下一個較低層(例如，第一電介質層906)上停止。然後將掩模(即，光刻膠層)中的圖案轉移到已經被蝕刻的層(例如，第二電介質層908)。然後該暴露的下一個較低層(例如，第一電介質層906)可以通過在下一個較低層(例如，第二電介質層908)上停止的另一蝕刻製程來去除。因此，可以在電介質堆疊體904的前兩個頂層上創建第一台階。
接下來，可以通過例如通過各向同性蝕刻製程去除電介質堆疊體904上方的掩模的一部分(也稱為「修整」)來減小掩模(即，光刻膠層)的尺寸，以暴露電介質堆疊體904的另一個台階寬度。該方法可以通過對結構進行兩個各向異性蝕刻製程來進行，包括去除兩個暴露層(例如，兩個第二電介質層908)的暴露部分，隨後去除接下來的兩個暴露的下層(例如，第一電介質層906)的暴露部分。這樣，第一台階可以降低到電介質堆疊體904的第三和第四頂層，並且可以在電介質堆疊體904的前兩個頂層上形成第二台階。
在一些實施例中，可以重複掩模(即，光刻膠層)尺寸的連續減小和兩步蝕刻製程(也稱為蝕刻-修整製程)，使得包括一組台階的階梯結構905可以形成在電介質堆疊體904的一個邊緣上，如圖9A所示。然後可以去除光刻膠層。在一些實施例中，去除製程可以包括任何合適的蝕刻製程和清潔製程。在一些實施例中，可以形成階梯絕緣層916和填充結構918以覆蓋階梯結構905的暴露表面，蝕刻停止層919和頂部隔離層914可以形成在填充結構918和電介質堆疊體904上。
根據本發明的一些實施例，方法800可以進行到操作804，其中可以穿過電介質堆疊體形成開口。參考圖9B，可以通過蝕刻頂部隔離層914、蝕刻停止層919和電介質堆疊體904的部分直到暴露底部導電層902來形成開口920。
在一些實施例中，開口920可以是具有大致矩形的截面區域的圓柱形孔。可以使用光刻製程來暴露要蝕刻的頂部隔離層914的頂表面的部分。諸如乾式電漿蝕刻製程或濕式化學蝕刻製程的各向異性蝕刻可以用於依次去除頂部隔離層914、蝕刻停止層919和電介質堆疊體904的部分，直到暴露底部導電層902。蝕刻製程可以包括多個蝕刻製程，每個蝕刻製程被配置為去除被暴露的類型的材料。具體地，可以基於頂部隔離層914、蝕刻停止層919、第一電介質層906、第二電介質層908和底部隔離層912的材料組成來選擇在每個蝕刻製程中使用的蝕刻劑。例如，蝕刻製程可以包括用於去除SiO2和/或SiN的合適的蝕刻劑。蝕刻製程可以繼續直到底部導電層902的頂表面被暴露。在一些實施例中，開口920延伸到底部導電層902中以確保底部導電層902在開口920內被暴露。在形成開口920之後可以去除諸如光刻膠的掩模層。
根據本發明的一些實施例，方法800可以進行到操作806，其中可以在每個開口的底部形成帽層。如圖9C所示，帽層922可以形成在每個開口920的底部，並且可以摻雜有與底部導電層902相同的摻雜劑。例如，帽層922可以摻雜有n型摻雜劑(例如，磷、砷、銻、鉍、鋰等，和/或其組合)。帽層922可以用作源極帽(例如，如圖2所示的源極帽234)。因此，帽層922的頂表面低於底部隔離層912的頂表面。在一些實施例中，從底部隔離層912的頂表面到帽層922的頂表面的落差D可以大於5nm。
在一些實施例中，帽層922通過如下製程來生長：CVD，例如低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、超高真空化學氣相沉積(UHVCVD)、遠端電漿化學氣相沉積(RPCVD)；分子束外延(MBE)製程；任何合適的外延製程；或其任何組合。在一些實施例中，源極帽234通過外延沉積/部分蝕刻製程來生長，該製程將外延沉積/部分蝕刻製程重複至少一次。這種重複沉積/部分蝕刻製程也稱為迴圈沉積-蝕刻(CDE)製程。在一些實施例中，帽層922通過選擇性外延生長(SEG)來生長，其中添加蝕刻氣體以促進半導體材料在基板901的暴露表面上而不是在絕緣材料(例如，底部隔離層912的電介質材料)上的選擇性生長。此外，可以在外延生長製程期間或在外延生長製程之後通過離子注入製程對帽層922進行原位摻雜。在一些實施例中，帽層922可以摻雜有n型摻雜劑，例如磷、砷、銻、鉍、鋰等、和/或它們的組合。
根據本發明的一些實施例，方法800可以進行到操作808，其中可以在每個開口中並在帽層上形成圓柱主體和頂部觸點。如圖9D所示，圓柱主體924可以形成在每個開口920中的帽層922的頂上，並且頂部觸點926可以形成在每個開口920中的圓柱主體924的頂上。
在一些方面，形成圓柱主體924和頂部觸點926可以包括用半導體材料填充開口920。例如，可以通過外延生長(例如，SEG)或任何合適的沉積方法(例如，CVD、PVD、ALD等)和/或再結晶製程將半導體材料填充到開口920中。例如，可以從帽層1122外延生長多晶矽結構。作為另一個示例，可以在帽層1122上沉積非晶矽結構，並且加熱製程可以將非晶矽結構轉變為多晶矽結構。在一些實施例中，半導體材料可以延伸穿過整個開口920，並且執行平坦化製程以使得半導體材料的頂表面與頂部隔離層914的頂表面共面。在一些實施例中，半導體材料可以使用諸如多晶矽材料或單晶矽材料的矽材料來形成。
圓柱主體924和頂部觸點926可以基於半導體材料形成。在一些實施例中，半導體材料可以是本征材料或摻雜有合適的摻雜劑，例如一種或多種p型摻雜劑。例如，半導體材料可以通過離子注入而摻雜有諸如硼、鋁、氮、鎵、銦和/或它們的組合的p型摻雜劑。接下來，半導體材料的頂部部分可以通過離子注入而摻雜有n型摻雜劑，例如磷、砷、銻、鉍、鋰和/或它們的組合。如圖9D所示，半導體材料的摻雜有n型摻雜劑的頂部部分可以形成頂部觸點926，而半導體材料的處於頂部觸點926和帽層922之間的剩餘部分可以形成圓柱主體924。
在一些實施例中，一個開口920中的每個圓柱主體924是在垂直方向(例如，z方向)上延伸的柱狀結構，並且其側壁被電介質堆疊體904包圍。在如圖9D所示的一些實施例中，圓柱主體924的頂表面位於電介質堆疊體904的頂部第二電介質層908的頂表面上方的水平面處，並且圓柱主體924的底表面位於電介質堆疊體904的底部第二電介質層908的底表面下方的水平面處。
根據本發明的一些實施例，方法800可以進行到操作810，其中可以在電介質堆疊體中形成至少一個閘縫隙。如圖9E所示，每個閘縫隙930可以垂直穿透電介質堆疊體904，並且在SGT的兩個陣列之間基本上沿直線橫向延伸。可以通過在頂部隔離層914之上形成掩模層941並使用例如光刻對掩模層941進行圖案化以在圖案化的掩模層941中形成對應於一個或多個閘縫隙的一個或多個開口來形成至少一個閘縫隙930。可以執行適當的蝕刻製程，例如乾式蝕刻和/或濕式蝕刻，以去除由開口暴露的電介質堆疊體904的部分，直到多個閘縫隙930暴露底部導電層902。
方法800可以進行到操作812，其中可以去除電介質堆疊體的多個第二電介質層以形成多個水平溝槽。如圖9F所示，多個水平溝槽940可以在水平方向上延伸。注意，本文所用的術語「水平/水平地」是指標稱平行於基板901的橫向表面。
在一些實施例中，電介質堆疊體904的第二電介質層908用作犧牲層，並且通過使用任何合適的蝕刻製程(例如各向同性乾式蝕刻製程或各向同性濕式蝕刻製程)而被去除。蝕刻製程可以相對於第一電介質層906的材料對第二電介質層908的材料具有足夠高的蝕刻選擇性，使得蝕刻製程可以對電介質層906具有最小的影響。各向同性乾式蝕刻和/或各向同性濕式蝕刻可以在各個方向上去除第二電介質層908，以暴露每個第一電介質層906的頂表面和底表面。因此，隨後可以在相鄰的第一電介質層906之間形成多個水平溝槽940。
在一些實施例中，第二電介質層908包括氮化矽並且各向同性乾式蝕刻製程的蝕刻劑包括CF 4、CHF 3、C 4F 8、C 4F 6和CH 2F 2中的一種或多種。各向同性乾式蝕刻製程的射頻(RF)功率可以低於大約100W並且偏壓可以低於大約10V。在一些實施例中，第二電介質層908包括氮化矽並且各向同性濕式蝕刻製程的蝕刻劑包括磷酸，例如H 3PO 4。
在去除第二電介質層908之後，可以通過使用任何合適的清潔製程來清潔至少一個閘縫隙930和多個水平溝槽940。例如，可以執行濕式蝕刻清潔製程以去除至少一個閘縫隙930的底部處的原生氧化物，並且可以執行乾式蝕刻清潔製程以去除至少一個閘縫隙930的側壁上的聚合物和副產物。在清潔製程之後，可以通過多個水平溝槽940來暴露第一電介質層906的頂表面和底表面、以及圓柱主體924的外側壁的最初被第二電介質層908包圍的部分，如圖9F所示。
方法800可以進行到操作814，其中可以在多個水平溝槽中形成閘極結構。如圖9G所示，每個閘極結構947可以包括閘極絕緣層943和被閘極絕緣層943包裹的閘電極層945。
在一些實施例中，閘極絕緣層943可以形成在多個水平溝槽940中的每一個的內表面上。閘極絕緣層可以是用於絕緣在後續製程中形成在相鄰第一電介質層906之間的相應閘電極的電介質層。在一些實施例中，閘極絕緣層943可以形成為用一種或多種合適的絕緣材料覆蓋水平溝槽940的暴露表面和/或每個閘縫隙930的側壁。例如，一種或多種合適的沉積製程，例如CVD、PVD和/或ALD，可以用於將一種或多種絕緣材料沉積到水平溝槽940中。在一些實施例中，凹陷蝕刻和/或化學機械平面化(CMP)可以用於去除過多的(多種)絕緣材料。一種或多種絕緣材料可以包括提供電絕緣功能的任何合適的材料。例如，一種或多種絕緣材料可以包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鈦等，和/或它們的任何合適的組合。在一些實施例中，多個絕緣層可以具有不同的絕緣材料。
在一些實施例中，閘極絕緣層943可以具有層合結構。例如，絕緣層可以包括第一絕緣子層，其覆蓋第一電介質層906的頂表面和底表面，以及圓柱主體924的被多個水平溝槽940暴露的外側壁部分。閘極絕緣層943還可以包括覆蓋第一絕緣子層的表面的第二絕緣子層。在一些實施例中，第一絕緣子層可以包括高介電常數(高k值)電介質(例如，氧化鋁)，並且第二絕緣子層可以包括氮化鈦作為膠合層以防止閘電極層剝離。
在一些其他實施例中，閘極絕緣層943可以是單膜結構。例如，絕緣層可以包括覆蓋第一電介質層906的頂表面和底表面以及圓柱主體924的被多個水平溝槽940暴露的外側壁部分的單個高k值電介質層(例如，氮化鈦膜)。氮化鈦膜的厚度可以在從大約1nm到大約10nm的範圍內。
在一些實施例中，然後可以在每個水平溝槽940中形成閘電極層945。閘電極層945可以通過用任何合適的導電材料(例如鎢、鋁、銅、鈷、或其任何組合)填充水平溝槽940來形成。閘電極層945可以使用合適的沉積方法沉積到水平溝槽940中，所述沉積方法例如是CVD、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或ALD。在一些實施例中，閘電極層945包括通過CVD形成的鎢。
在一些實施例中，在形成多閘電極層945之後，可以通過凹陷蝕刻製程去除多個閘電極層945的部分。在一些實施例中，為了確保多個閘極之間的絕緣，可以執行凹陷蝕刻製程，例如濕式蝕刻製程，以去除多個閘電極層945的與閘縫隙930相鄰的暴露部分。如此一來，可以在與閘縫隙930的側壁相鄰的每個水平溝槽940中形成凹陷949，如圖9G所示。多個閘極層945的其餘部分均被閘極絕緣層943夾住。
方法800可以進行到操作816，其中可以在每個閘縫隙中形成閘縫隙結構。在如圖9H所示的一些實施例中，閘縫隙結構950可以包括至少一個間隔體層935和至少一個閘極線導電結構956。
在一些實施例中，具有層合結構的間隔體層935可以形成在至少一個閘縫隙930的側壁上。間隔體層935也被稱為閘極線間隔體(GLSP)層，並且可以包括第一間隔體子層931和第二間隔體子層933，如圖9H所示。間隔體層935可以用於在多個閘電極層945和閘極線導電結構956之間提供電絕緣。
在一些實施例中，用於形成間隔體層935的製造製程可以包括在至少一個閘縫隙930的側壁上形成第一間隔體子層931。如圖9H所示，第一間隔體子層931可以覆蓋閘縫隙930的側壁、多個閘極結構947的暴露表面。第一間隔體子層931可以通過使用任何合適的沉積製程(例如原子層沉積(ALD)製程)形成，以沉積低溫氧化物材料，例如氧化矽。第一間隔體子層931可以用於防止閘電極在後續製程中被氧化。在一些實施例中，第一間隔體子層931的厚度可以在從大約0.1nm到大約10nm的範圍內。
在一些實施例中，用於形成間隔體層935的製造製程可以包括形成第二間隔體子層933以覆蓋第一間隔體子層931，如圖9H所示。第二間隔體子層933可以通過使用任何合適的沉積製程(例如原子層沉積(ALD)製程)形成，以沉積高k值材料，例如k值大於5的電介質材料。例如，第二間隔體子層933可以是氮化物材料，例如氮化矽層。在一些實施例中，第二間隔體子層933的厚度可以在從大約1nm到大約10nm的範圍內。
在一些實施例中，間隔體層935的層合結構可以有效地增加間隔體層935的等效氧化物厚度(EOT)，從而提高間隔體層935的隔離性能。例如，在一些實施例中，間隔體層935的EOT可以在從40nm到100nm的範圍內。因此，間隔體層935的改進的膜品質可以導致閘極結構947和公共源極(例如，閘極線導電結構956)之間的更高的擊穿電壓。
在一些實施例中，閘極線導電結構956可以形成在每個閘縫隙930中並且被夾在第二間隔體子層933之間。在一些實施例中，閘極線導電結構956可以通過使用任何合適的沉積方法沉積任何合適的導電材料來形成，所述沉積方法例如是CVD、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或ALD。在一些實施例中，閘極線導電結構956可以包括半導體下部部分952和金屬上部部分954，如圖9H所示。在一個示例中，半導體下部部分952可以包括多晶矽，並且金屬上部部分954可以包括鎢、鋁或銅。
閘極線導電結構956在每個閘縫隙930的底部處與底部導電層902接觸，並且可以用作多個SGT的公共源極觸點。在形成閘極線導電結構956之後，可以執行化學機械平坦化(CMP)製程以將閘縫隙結構950的頂表面平坦化為與掩模層941的頂表面共面，如圖9H所示。
根據本發明的一些實施例，方法800可以進行到操作818，其中可以形成存儲單元的多個互連結構。如圖9I所示，多個互連結構可以包括多個過孔971、973、975、977和多個插塞962、964、966、968。
在一些實施例中，過孔971可以延伸穿過掩模層941，並且電耦合到頂部觸點926。過孔971可以用作位元線(例如，上面結合圖1-6描述的BL 120、220)。在一些實施例中，過孔973和975可以延伸穿過掩模層941、頂部隔離層914、蝕刻停止層919、填充結構918和階梯絕緣層916。電耦合到頂部閘電極層945的過孔973可以用作字元線(例如，以上結合圖1-6描述的WL 142、242)。分別電耦合到其他閘電極層945的過孔975可以用作板線(例如，上面結合圖3-6描述的PL 346、446、546、646)。在一些實施例中，過孔977可以延伸穿過掩模層941、頂部隔離層914、蝕刻停止層919、填充結構918和階梯絕緣層916。在一些實施例中，電耦合到底部導電層902的過孔977可以用作源極線(例如，上面結合圖1-6描述的SL 130、230)。
在一些實施例中，插塞962、964、966和968可以形成在絕緣層960中並電耦合到過孔971、973、975、977中的對應一個。插塞962、964、966和968可以分別通過過孔971、973、975、977與對應的底部導電層902、閘電極945或頂部觸點926接觸並電耦合，以用於提供電壓偏置和/或傳送電信號。在一些實施例中，插塞962、964、966和968可以是嵌入在絕緣層960中並且通過任何合適的圖案化製程形成的圖案化導電層的部分。在一些實施例中，多個插塞966可以彼此互連並且耦合到單個電壓源，使得多個PL共用公共電壓配置，如上面結合圖3-4所描述的。在一些替代實施例中，多個插塞966可以分別耦合到多個獨立的電壓源，使得多個PL被施加到獨立的電壓，如上面結合圖5-6所描述的。
圖10示出了根據本發明的一些替代實施例的用於形成3D存儲結構的另一種方法。方法1000的操作可以以不同的循序執行和/或可以發生變化，並且方法1000可以包括為簡單起見未描述的更多操作。也就是說，並非需要圖10中的所有操作才能執行本文提供的揭露內容。此外，一些操作可以同時、順序和/或以與圖10所示不同的循序執行。圖11A-11G是製造示例性3D存儲結構的截面圖。圖11A-11G作為示例性截面圖被提供以便於解釋方法1000。這裡提供的製造製程是示例性的，並且可以執行根據本發明的未在這些圖中示出的替代製程。附加層和/或結構可以形成在3D存儲結構中並且為簡單起見而未在圖11A-11G中示出。
根據本發明的一些實施例，方法1000可以開始於操作1002，其中可以在基板上形成底部導電層，並且可以在導電層上形成具有階梯結構的存儲堆疊體。如圖11A的示例所示，具有包括電介質層1106(例如，氧化矽)和導電層1108(例如，鎢、鋁、銅、鈷或其任何組合)的階梯結構1105的存儲堆疊體1104可以形成為底部導電層1102頂上的電介質堆疊體，其形成在基板1101頂上。
基板1101可以包括矽(例如，單晶矽)、矽鍺(SiGe)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaAs)、氮化鎵、碳化矽、玻璃、III-V化合物、任何其他合適的材料或其任何組合。在一些實施例中，基板1101可以包括電介質層(未示出)，例如氧化矽、氮化矽、氮氧化矽等。在一些實施例中，基板1101可以是摻雜有合適的摻雜劑的半導體層。例如，基板1101可以摻雜有p型摻雜劑(例如，硼、銦、鋁、鎵等，和/或它們的組合)。
底部導電層1102可以形成在基板1101上。底部導電層1102可以在平行於基板1101的頂表面的橫向方向上延伸。在一些實施例中，底部導電層1102可以是導電結構，例如金屬線或摻雜有合適摻雜劑的半導體層。例如，底部導電層1102可以由鎢、鈷、銅、鋁、任何合適的金屬和/或它們的組合形成。底部導電層1102可以使用薄膜沉積製程來設置，所述薄膜沉積製程包括但不限於化學氣相沉積(CVD)、電漿增強CVD(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電漿增強型ALD(PEALD)、和/或其任何組合。作為另一示例，底部導電層1102可以由與基板1101相同的半導體材料形成，但摻雜有相反類型的摻雜劑。當基板1101摻雜有p型摻雜劑時，底部導電層1102可以摻雜有n型摻雜劑(例如，磷、砷、銻、鉍、鋰等，和/或它們的組合)。
可以在底部導電層1102上形成包括多個電介質層1106和導電層1108的存儲堆疊體1104。多個電介質層1106和導電層1108在橫向方向上延伸，並且沿著垂直於基板1101的頂表面的垂直方向交替。在一些實施例中，電介質層1106可以是氧化矽層，並且導電層1108可以是金屬層。存儲堆疊體1104可以通過多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDP-CVD)、濺射、旋塗和/或它們的任何組合。
導電層1108可以形成WL觸點和PL接觸段。例如，頂部導電層1108可以用作WL觸點，而頂部導電層1108下方的其他導電層1108可以用作多個PL接觸段。在一些實施例中，多個導電層1108可以具有相同的厚度Lg，其在大約5nm和大約100nm之間，例如大約10nm、大約15nm或大約20nm。在一些實施例中，多個電介質層1106可以具有相同的厚度或不同的厚度。例如，在頂部導電層1108下方並與其相鄰的頂部電介質層1106可以具有第二厚度Ts2，其不同於在頂部電介質層1106下方的剩餘電介質層1106的第一厚度Ts1。在一些實施例中，第一厚度Ts1可以在大約5nm和大約200nm之間的範圍內，並且第二厚度Ts2可以在大約5nm和大約200nm之間的範圍內。在一些實施例中，存儲堆疊體1104可以進一步包括具有大於Lg、Ts1和Ts2的厚度H的底部隔離層1112(例如，氧化矽層)。
階梯結構1105可以形成在存儲堆疊體1104的一個邊緣上。在一些實施例中，可以去除存儲堆疊體1104的部分以形成階梯結構1105。在一些實施例中，可以重複執行多個蝕刻修整製程以形成階梯結構1105的一組台階。在一些實施例中，每個台階可以包括至少一個電介質層1106和至少一個導電層1108。
在一些實施例中，蝕刻修整製程可以包括一組重複的蝕刻修整製程以形成階梯結構1105，該階梯結構1105包括在存儲堆疊體1104的邊緣處的一組台階。具體地，為了形成每個台階，光刻膠層(未示出)可以用作掩模以暴露存儲堆疊體1104的頂表面的一部分。為了形成第一台階，存儲堆疊體1104的暴露的頂表面的寬度可以是台階寬度。在一些實施例中，可以執行各向異性蝕刻製程，例如反應離子蝕刻(RIE)製程、或其他合適的乾式/濕式蝕刻製程，以去除通過掩模(即，光刻膠層)暴露的暴露層(例如，導電層1108)。蝕刻製程可以停止在下一個較低層(例如，電介質層1106)上。然後將掩模(即，光刻膠層)中的圖案轉移到已經被蝕刻的層(例如，導電層1108)。然後該暴露的下一個較低層(例如，電介質層1106)可以通過在下一個較低層(例如，導電層1108)上停止的另一個蝕刻製程而被去除。因此，可以在存儲堆疊體1104的前兩個頂層上創建第一台階。
接下來，可以通過例如經由各向同性蝕刻製程去除存儲堆疊體1104上方的掩模的一部分(也稱為「修整」)來減小掩模(即，光刻膠層)的尺寸，以暴露存儲堆疊體1104的另一個台階寬度。該方法可以通過使結構經受兩個各向異性蝕刻製程來進行，包括去除兩個暴露層(例如，兩個導電層1108)的暴露部分，並且隨後去除兩個暴露的下一個較低層(例如，電介質層1106)的暴露部分。這樣，第一台階可以降低到存儲堆疊體1104的第三和第四頂層，並且第二台階可以形成在存儲堆疊體1104的前兩個頂層上。
在一些實施例中，可以重複掩模(即，光刻膠層)尺寸的連續減小和兩步蝕刻製程(也稱為蝕刻-修整製程)，使得包括一組台階的階梯結構1105可以形成在存儲堆疊體1104的一個邊緣上，如圖11A所示。然後可以去除光刻膠層。在一些實施例中，去除製程可以包括任何合適的蝕刻製程和清潔製程。在一些實施例中，可以形成階梯絕緣層1116和填充結構1118以覆蓋階梯結構1105的暴露表面，蝕刻停止層1119和頂部隔離層1114可以形成在填充結構1118和存儲堆疊體1104上。
根據本發明的一些實施例，方法1000可以進行到操作1004，其中可以穿過存儲堆疊體形成開口。參考圖11B，可以通過蝕刻頂部隔離層1114、蝕刻停止層1119和存儲堆疊體1104的部分直到暴露底部導電層1102來形成開口1120。
在一些實施例中，開口1120可以是具有大致矩形的截面區域的圓柱形孔。可以使用光刻製程來暴露頂部隔離層1114的頂表面的要蝕刻的部分。諸如乾式電漿蝕刻製程或濕式化學蝕刻製程的各向異性蝕刻可以用於順序去除頂部隔離層1114、蝕刻停止層1119和存儲堆疊體1104的部分，直到暴露底部導電層1102。蝕刻製程可以包括多個蝕刻製程，每個蝕刻製程被配置為去除被暴露的類型的材料。具體地，可以基於頂部隔離層1114、蝕刻停止層1119、電介質層1106、導電層1108和底部隔離層1112的材料組成來選擇每個蝕刻製程中使用的蝕刻劑。蝕刻製程可以一直持續到底部導電層1102的頂表面被暴露。在一些實施例中，開口1120延伸到底部導電層1102中以確保導電層1102在開口1120內被暴露。在形成開口1120之後可以去除諸如光刻膠的掩模層。在一些實施例中，可以執行氧化製程以氧化導電層的由開口1120暴露的暴露表面以形成氧化物層1121，如圖11B所示。
根據本發明的一些實施例，方法1000可以進行到操作1006，其中可以在每個開口的底部形成帽層。
在一些實施例中，在形成帽層1122之前，可以執行沖孔蝕刻以去除氧化物層1121的處於每個開口1120的底部的部分，以暴露底部導電層1102。如圖11C所示，帽層1122可以形成在每個開口1120的底部，並且可以摻雜有與底部導電層1102相同的摻雜劑。例如，帽層1122可以摻雜有n型摻雜劑(例如，磷、砷、銻、鉍、鋰等，和/或它們的組合)。帽層1122可以用作源極帽(例如，如圖2所示的源極帽234)。因此，帽層1122的頂表面低於底部隔離層1112的頂表面。在一些實施例中，從底部隔離層1112的頂表面到帽層1122的頂表面的落差D可以大於5nm。
在一些實施例中，帽層1122通過如下方式來生長：CVD，例如低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、超高真空化學氣相沉積(Ultra-High Vacuum Chemical Vapor Deposition, UHVCVD)、遠端電漿化學氣相沉積沉積(Remote Plasma Chemical Vapor Deposition, RPCVD)；分子束外延(MBE)製程；任何合適的外延製程；或其任何组合。在一些實施例中，源極帽234通過外延沉積/部分蝕刻製程來生長，該製程將外延沉積/部分蝕刻製程重複至少一次。這種重複的沉積/部分蝕刻製程也稱為迴圈沉積-蝕刻(CDE)製程。在一些實施例中，帽層1122通過選擇性外延生長(SEG)來生長，其中添加蝕刻氣體以促進半導體材料在基板1101的暴露表面上而不是在絕緣材料(例如，底部隔離層1112的電介質材料)上的選擇性生長。此外，帽層1122可以在外延生長製程期間或者在外延生長製程之後通過離子注入製程進行原位摻雜。在一些實施例中，帽層1122可以摻雜有n型摻雜劑，例如磷、砷、銻、鉍、鋰等，和/或它們的組合。
根據本發明的一些實施例，方法1000可以進行到操作1008，其中可以在每個開口中並在帽層上形成圓柱主體和頂部觸點。如圖11D所示，圓柱主體1124可以形成在每個開口1120中的帽層1122的頂上，並且頂部觸點1126可以形成在每個開口1120中的圓柱主體1124的頂上。
在一些方面，形成圓柱主體1124和頂部觸點1126可以包括用半導體材料填充開口1120。例如，可以通過外延生長(例如，SEG)或任何合適的沉積方法(例如，CVD、PVD、ALD等)和/或再結晶製程將半導體材料填充到開口1120中。例如，可以從帽層1122外延生長多晶矽結構。作為另一個示例，可以在帽層1122上沉積非晶矽結構，並且加熱製程可以將非晶矽結構轉變為多晶矽結構。在一些實施例中，半導體材料可以延伸穿過整個開口1120，並且執行平坦化製程以使得半導體材料的頂表面與頂部隔離層1114的頂表面共面。在一些實施例中，半導體材料可以使用諸如多晶矽材料或單晶矽材料的矽材料來形成。
圓柱主體1124和頂部觸點1126可以基於半導體材料形成。在一些實施例中，半導體材料可以是本征材料或摻雜有合適的摻雜劑，例如一種或多種p型摻雜劑。例如，半導體材料可以通過離子注入而被摻雜有諸如硼、鋁、氮、鎵、銦和/或它們的組合的p型摻雜劑。接下來，半導體材料的頂部可以通過離子注入而被摻雜有諸如磷、砷、銻、鉍、鋰和/或它們的組合的n型摻雜劑。如圖11D所示，半導體材料的摻雜有n型摻雜劑的頂部部分可以形成頂部觸點1126，並且半導體材料的處於頂部觸點1126和帽層1122之間的剩餘部分可以形成圓柱主體1124。
在一些實施例中，一個開口1120中的每個圓柱主體1124是在垂直方向(例如，z方向)上延伸的柱狀結構，並且其側壁被存儲堆疊體1104包圍。在如圖11中所示的一些實施例中，圓柱主體1124的頂表面位於存儲堆疊體1104的頂部導電層1108的頂表面上方的水平面處，並且圓柱主體1124的底表面位於存儲堆疊體1104的最低導電層1108的底表面下方的水平面處。
根據本發明的一些實施例，方法1000可以進行到操作1010，其中可以在電介質堆疊體中形成至少一個閘縫隙。如圖11E所示，每個閘縫隙1130可以垂直穿透存儲堆疊體1104，並且在SGT的兩個陣列之間基本上沿直線橫向延伸。至少一個閘縫隙1130可以是通過如下方法形成的：在頂部隔離層1114之上形成掩模層1141，並且使用例如光刻來圖案化掩模層1141以在圖案化的掩模層1141中形成對應於一個或多個閘縫隙的一個或多個開口。可以執行合適的蝕刻製程，例如乾式蝕刻和/或濕式蝕刻，以去除存儲堆疊體1104的由開口暴露的部分，直到至少一個閘縫隙1130暴露底部導電層902。在一些實施例中，可以執行氧化製程以對通過至少一個閘縫隙1130暴露的導電層的暴露表面進行氧化，以形成氧化物層1131，如圖11E所示。
方法1000可以進行到操作1012，可以在每個閘縫隙中形成閘縫隙結構。在如圖11F所示的一些實施例中，閘縫隙結構1150可以包括至少一個間隔體層1135和至少一個閘極線導電結構1156。
在一些實施例中，具有單層結構或層合結構的間隔體層1135可以形成在至少一個閘縫隙1130的側壁上。間隔體層1135，也稱為閘極線間隔體(GLSP)層，可以用於在多個導電層1108和閘極線導電結構1156之間提供電絕緣。
在一些實施例中，用於形成間隔體層1135的製造製程可以包括在至少一個閘縫隙1130的側壁上形成一個或多個電介質膜。如圖11F所示，間隔體層1135可以覆蓋閘縫隙1130的側壁和氧化物層1131的暴露表面。間隔體層1135可以通過使用諸如原子層沉積(ALD)製程的任何合適的沉積製程來形成。間隔體層1135可以包括低溫氧化物材料和/或高k值材料。間隔體層1135可以用於防止閘電極在後續製程中被氧化。
在一些實施例中，閘極線導電結構1156可以形成在每個閘縫隙1130中並且被夾在間隔體層1135之間。在一些實施例中，閘極線導電結構1156可以通過使用任何合適的沉積方法沉積任何合適的導電材料來形成，所述沉積方法例如是CVD、物理氣相沉積(PVD)、電漿輔助CVD(PECVD)、濺射、金屬有機化學氣相沉積(MOCVD)和/或ALD。在一些實施例中，閘極線導電結構1156可以包括半導體下部部分1152和金屬上部部分1154，如圖11F所示。在一個示例中，半導體下部部分1152可以包括多晶矽，並且金屬上部部分1154可以包括鎢、鋁或銅。
閘極線導電結構1156在每個閘縫隙1130的底部處與底部導電層1102接觸，並且可以用作多個SGT的公共源極觸點。在形成閘極線導電結構1156之後，可以執行化學機械平坦化(CMP)製程以將閘縫隙結構1150的頂表面平坦化為與掩模層1141的頂表面共面，如圖11F所示。
根據本發明的一些實施例，方法1000可以進行到操作1014，其中可以形成存儲單元的多個互連結構。如圖11G所示，多個互連結構可以包括多個過孔1171、1173、1175、1177和多個插塞1162、1164、1166、1168。
在一些實施例中，過孔1171可以延伸穿過掩模層1141，並且電耦合到頂部觸點1126。過孔1171可以用作位元線(例如，上面結合圖1-6描述的BL 120、220)。在一些實施例中，過孔1173和1175可以延伸穿過掩模層1141、頂部隔離層1114、蝕刻停止層1119、填充結構1118和階梯絕緣層1116。電耦合到頂部導電層1108的過孔1173可以用作字元線(例如，上面結合圖1-6描述的WL 142、242)。分別電耦合到其他導電層1108的過孔1175可以用作板線(例如，上面結合圖3-6描述的PL 346、446、546、646)。在一些實施例中，過孔1177可以延伸穿過掩模層1141、頂部隔離層1114、蝕刻停止層1119、填充結構1118和階梯絕緣層1116。在一些實施例中，電耦合到底部導電層1102的過孔1177可以用作源極線(例如，上面結合圖1-6描述的SL 130、230)。
在一些實施例中，插塞1162、1164、1166和1168可以形成在絕緣層1160中並電耦合到過孔1171、1173、1175、1177中的對應一個。插塞1162、1164、1166和1168可以是分別通過過孔1171、1173、1175、1177與對應的底部導電層1102、導電層1108或頂部觸點926接觸並電耦合，以用於提供電壓偏置和/或傳送電信號。在一些實施例中，插塞1162、1164、1166和1168可以是嵌入在絕緣層1160中並且通過任何合適的圖案化製程形成的圖案化導電層的部分。在一些實施例中，多個插塞1166可以彼此互連並且耦合到單個電壓源，使得多個PL共用公共電壓配置，如上面結合圖3-4所描述的。在一些替代實施例中，多個插塞1166可以分別耦合到多個獨立的電壓源，使得多個PL被施加獨立的電壓，如上面結合圖5-6所描述的。
本發明的一個方面提供了一種存儲結構，包括：存儲單元，包括具有圓柱形狀的圓柱主體、包圍該圓柱主體的絕緣層、包圍絕緣層的第一部分的字元線觸點、以及包圍絕緣層的第二部分的多個板線接觸段，所述字元線觸點耦合到字元線，所述多個板線接觸段耦合到公共板線；耦合到存儲單元的位元線觸點，位元線觸點耦合到位元線；以及耦合到存儲單元的源極線觸點，源極線觸點耦合到源極線。
在一些實施例中，圓柱主體沿第一方向延伸；字元線觸點和多個板線接觸段均在垂直於第一方向的對應平面中包圍圓柱主體；並且字元線觸點與多個板線接觸段沿第一方向按順序佈置。
在一些實施例中，多個板線接觸段中的每個板線接觸段沿第一方向具有基本相同的第一高度。
在一些實施例中，第一高度基本等於字元線觸點沿第一方向的第二高度。
在一些實施例中，每對相鄰板線接觸段沿第一方向具有基本相同的第一距離。
在一些實施例中，第一距離基本等於字元線觸點與其相鄰的板線接觸段之間的第二距離。
在一些實施例中，第一距離不同於字元線觸點與其相鄰板線接觸段之間的第二距離。
本發明的另一方面提供一種存儲結構，包括：存儲單元，其包括具有圓柱形狀的圓柱主體、包圍該圓柱主體的絕緣層、包圍該絕緣層的第一部分的字元線觸點、以及包圍該絕緣層的第二部分的多個板線接觸段，字元線觸點耦合到字元線，多個板線接觸段分別耦合到多個獨立板線；耦合到存儲單元的位元線觸點，位元線觸點耦合到位元線；以及耦合到存儲單元的源極線觸點，源極線觸點耦合到源極線。
在一些實施例中，圓柱主體在第一方向上延伸；字元線觸點和多個板線接觸段均在垂直於第一方向的對應平面中包圍圓柱主體；並且字元線觸點和多個板線接觸段沿第一方向按順序佈置。
在一些實施例中，多個板線接觸段中的每個板線接觸段沿第一方向具有基本相同的第一高度。
在一些實施例中，第一高度基本等於字元線觸點沿第一方向的第二高度。
在一些實施例中，每對相鄰的板線接觸段沿第一方向具有基本相同的第一距離。
在一些實施例中，第一距離基本等於字元線觸點與其相鄰的板線接觸段之間的第二距離。
在一些實施例中，第一距離不同於字元線觸點與其相鄰的板線接觸段之間的第二距離。
本發明的另一方面提供一種存儲結構，包括：具有第一類型摻雜劑的底部導電層；位於底部導電層上的存儲堆疊體，該存儲堆疊體包括多個交替佈置的電介質層和導電層；圓柱主體，其嵌入在存儲堆疊體中，圓柱主體具有與第一類型摻雜劑相反的第二類型摻雜劑；以及位於圓柱主體上的頂部觸點，頂部觸點具有第一類型摻雜劑；其中：頂部觸點耦合位元線，存儲堆疊體的頂部導電層耦合到字元線，存儲堆疊體的除頂部導電層以外的多個導電層分別耦合至多個板線，並且底部導電層耦合到源極線。
在一些實施例中，多個板線連接到公共電壓源。
在一些實施例中，多個板線連接到多個獨立的電壓源。
在一些實施例中，存儲堆疊體的多個導電層中的每個導電層具有基本相同的第一厚度。
在一些實施例中，存儲堆疊體的多個電介質層中的每個電介質層具有基本相同的第二厚度。
在一些實施例中，存儲堆疊體的頂部電介質層具有不同於存儲堆疊體的其他電介質層的第二厚度的第三厚度。
應當理解，本文中的措辭或術語是為了描述而非限制的目的，使得本說明書的術語或措辭將由相關領域的技術人員根據本文的教導來解釋。
如本文所用的術語「基板」描述了材料層被添加到其上的材料。在一些方面，基板本身可以被圖案化，並且添加在其頂部的材料也可以被圖案化，或者可以保留不被圖案化。
以下示例是說明性的，但不限制本發明的方面。對本領域中通常遇到的並且對於相關領域的技術人員來說顯而易見的各種條件和參數的其他合適的修改和調整在本發明的精神和範圍內。
雖然上面已經描述了具體方面，但是應當理解，這些方面可以以不同於所描述的方式來實踐。該描述並非旨在限制申請專利範圍。
應當理解，具體實施方式部分(而不是發明內容和摘要部分)旨在用於解釋申請專利範圍。發明內容和摘要部分可以闡述如發明人所設想的一個或多個但不是所有示例性方面，因此不旨在以任何方式限制這些方面和所附申請專利範圍。
以上已經借助於示出了指定功能及其關係的實施方式的功能構建塊描述了所述方面。為了便於描述，本文任意定義了這些功能構建塊的邊界。只要適當地執行指定的功能及其關係，就可以定義替代的邊界。
具體方面的上述描述將如此充分地揭示這些方面的一般性質，以至於其他人可以通過應用本領域技術內的知識而容易地修改和/或調整這種具體方面以用於各種應用，而無需過度實驗，並且也不偏離所述方面的一般概念。因此，基於本文所呈現的教導和指導，這種調整和修改旨在落入所揭露方面的等同物的含義和範圍內。
本發明的廣度和範圍不應由上述示例性實施例中的任何一個限制，而應僅根據所附及其等同物來限定。
100:雙閘極SGT裝置 110，210，924，1124:圓柱主體 120，220，720:位元線 130，230:源極線 140，340，540:SGT單元 142，242，742:字元線 144，244:WL觸點 146，246，346，446，546，646:板線 148，248:PL觸點 200:DFM裝置，雙閘極DFM裝置 202，901，1101:基板 212，412，612:電介質間隔體 222:BL觸點 232:SL觸點 234:源極帽 240，440，640:DFM單元 300，500:多閘極SGT裝置 348，448，548，648:PL接觸段 400，600:DFM裝置，多閘極DFM裝置 700:存儲陣列 740:存儲單元 902，1102，1108:導電層 904:電介質堆疊體 905，1105:階梯結構 906:第一電介質層 908:第二電介質層 912，1112:底部隔離層 914，1114:頂部隔離層 916，1116:階梯絕緣層 918，1118:填充結構 919，1119:蝕刻停止層 920，1120:開口 922，1122:帽層 926，1126:頂部觸點 930，1130:閘縫隙 931:第一間隔體子層 933:第二間隔體子層 935，1135:間隔體層 940:水平溝槽 941，1141:掩模層 943:閘極絕緣層 945:閘電極層 947:閘極結構 949:凹陷 950，1150:閘縫隙結構 952，1152:半導體下部部分 954，1154:金屬上部部分 956，1156:閘極線導電結構 960，1160:絕緣層 962，964，966，968，1162，1164，1166，1168:插塞 971，973，975，977，1171，1173，1175，1177:過孔 1104:存儲堆疊體 1106:電介質層 1121，1131:氧化物層 800，1000:方法 802，804，806，808，810，812，814，816，818:操作 1002，1004，1006，1008，1010，1012，1014:操作
併入本文並形成說明書一部分的附圖示出了所述方面，並且與描述一起進一步用於解釋所述方面的原理並使(多種)相關領域的技術人員能夠製作和使用本發明。 圖1是根據一些示例性方面的雙柵極SGT (Surrounding Gate Transistor)裝置的示意性透視圖。 圖2是根據一些示例性方面的DFM(Dynamic Flash Memory)裝置的示意性截面圖。 圖3是根據一些示例性方面的多柵極SGT裝置的示意性透視圖。 圖4是根據一些示例性方面的多柵極DFM裝置的示意性截面圖。 圖5是根據一些其他示例性方面的另一個多柵極SGT裝置的示意性透視圖。 圖6是根據一些其他示例性方面的另一個多柵極DFM裝置的示意性截面圖。 圖7是根據一些示例性方面的存儲陣列的示意性俯視圖。 圖8是根據一些示例性方面的形成3D存儲結構的製造製程的流程圖。 圖9A-9I是根據一些示例性方面的在圖8的製造製程的某些階段處的3D存儲結構的截面圖。 圖10是根據一些其他示例性方面的形成3D存儲結構的另一種製造製程的流程圖。 圖11A-11G是根據一些其他示例性方面的在圖8的製造製程的某些階段處的3D存儲結構的截面圖。 根據以下結合附圖闡述的具體實施方式，所述方面的特徵和示例性方面將變得更加顯而易見，其中類似的附圖標記始終標識對應的元件。在附圖中，類似的附圖標記通常指示相同的、功能相似和/或結構相似的元件。此外，一般來說，附圖標記的最左邊的(多個)數位識別碼該附圖標記第一次出現的附圖。除非另有說明，否則在整個本發明中提供的附圖不應被解釋為按比例繪製的附圖。
1102，1108:導電層
1114:頂部隔離層
1116:階梯絕緣層
1118:填充結構
1119:蝕刻停止層
1122:帽層
1126:頂部觸點
1141:掩模層
1160:絕緣層
1162，1164，1166，1168:插塞
1171，1173，1175，1177:過孔

Claims (20)

  1. 一種存儲結構，包括： 存儲單元，包括： 具有圓柱形狀的圓柱主體； 包圍所述圓柱主體的絕緣層； 包圍所述絕緣層的第一部分的字元線觸點，所述字元線觸點耦合到字元線；以及 包圍所述絕緣層的第二部分的多個板線接觸段，所述多個板線接觸段耦合到公共板線； 耦合到所述存儲單元的位元線觸點，所述位元線觸點耦合到位元線；以及 耦合到所述存儲單元的源極線觸點，所述源極線觸點耦合到源極線。
  2. 如請求項1所述的存儲結構，其中： 所述圓柱主體在第一方向上延伸； 所述字元線觸點和所述多個板線接觸段均在垂直於所述第一方向的對應平面中包圍所述圓柱主體；以及
  3. 如請求項2所述的存儲結構，其中，所述多個板線接觸段中的每個板線接觸段沿所述第一方向具有基本相同的第一高度。
  4. 如請求項3所述的存儲結構，其中，所述第一高度基本等於所述字元線觸點沿所述第一方向的第二高度。
  5. 如請求項2所述的存儲結構，其中，每對相鄰的板線接觸段沿所述第一方向具有基本相同的第一距離。
  6. 如請求項5所述的存儲結構，其中，所述第一距離基本等於所述字元線觸點與其相鄰的板線接觸段之間的第二距離。
  7. 如請求項5所述的存儲結構，其中，所述第一距離不同於所述字元線觸點與其相鄰的板線接觸段之間的第二距離。
  8. 一種存儲結構，包括： 存儲單元，包括： 具有圓柱形狀的圓柱主體， 包圍所述圓柱主體的絕緣層， 包圍所述絕緣層的第一部分的字元線觸點，所述字元線觸點耦合到字元線，以及 包圍所述絕緣層的第二部分的多個板線接觸段，所述多個板線接觸段分別耦合到多個獨立板線； 耦合到所述存儲單元的位元線觸點，所述位元線觸點耦合到位元線；以及 耦合到所述存儲單元的源極線觸點，所述源極線觸點耦合到源極線。
  9. 如請求項8所述的存儲結構，其中： 所述圓柱主體在第一方向上延伸； 所述字元線觸點和所述多個板線接觸段均在垂直於所述第一方向的對應平面中包圍所述圓柱主體；並且 所述字元線觸點和所述多個板線接觸段沿所述第一方向按順序佈置。
  10. 如請求項9所述的存儲結構，其中，所述多個板線接觸段中的每個板線接觸段沿所述第一方向具有基本相同的第一高度。
  11. 如請求項10所述的存儲結構，其中，所述第一高度基本等於所述字元線觸點沿所述第一方向的第二高度。
  12. 如請求項9所述的存儲結構，其中，每對相鄰的板線接觸段沿所述第一方向具有基本相同的第一距離。
  13. 如請求項12所述的存儲結構，其中，所述第一距離基本等於所述字元線觸點與其相鄰的板線接觸段之間的第二距離。
  14. 如請求項12所述的存儲結構，其中，所述第一距離不同於所述字元線觸點與其相鄰的板線接觸段之間的第二距離。
  15. 一種存儲結構，包括： 具有第一類型摻雜劑的底部導電層； 位於所述底部導電層上的存儲堆疊體，所述存儲堆疊體包括多個交替佈置的電介質層和導電層； 嵌入在所述存儲堆疊體中的圓柱主體，所述圓柱主體具有與所述第一類型摻雜劑相反的第二類型摻雜劑；以及 位於所述圓柱主體上的頂部觸點，所述頂部觸點具有所述第一類型摻雜劑； 其中： 所述頂部觸點耦合到位元線； 所述存儲堆疊體的頂部導電層耦合到字元線； 除了所述存儲堆疊體的所述頂部導電層之外的多個所述導電層分別耦合到多個板線；以及 所述底部導電層耦合到源極線。
  16. 如請求項15所述的存儲結構，其中： 所述多個板線連接到公共電壓源。
  17. 如請求項15所述的存儲結構，其中： 所述多個板線連接到多個獨立的電壓源。
  18. 如請求項15所述的存儲結構，其中： 所述存儲堆疊體的所述多個導電層中的每個導電層具有基本相同的第一厚度。
  19. 如請求項15所述的存儲結構，其中： 所述存儲堆疊體的多個所述電介質層中的每個電介質層具有基本相同的第二厚度。
  20. 如請求項15所述的存儲結構，其中： 所述存儲堆疊體的頂部電介質層具有不同於所述存儲堆疊體的其他所述電介質層的第二厚度的第三厚度。
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