CN117652215A - 三维存储装置及其制造方法 - Google Patents

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王迪
张坤
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Abstract

公开了三维存储装置的实施例。所公开的存储结构可以包括存储单元、耦合到存储单元的位线触点、耦合到位线触点的位线、耦合到存储单元的源极线触点、以及耦合到源极线触点的源极线。存储单元包括具有圆柱形状的圆柱主体、包围圆柱主体的绝缘层、包围绝缘层的第一部分的字线触点、以及包围绝缘层的第二部分的多个板线接触段，字线触点耦合到字线，多个板线接触段耦合到公共板线。

Description

三维存储装置及其制造方法
技术领域
本公开涉及半导体技术领域，并且更具体地，涉及诸如动态闪存(DFM)装置的三维存储装置及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。三维(3D)存储器架构可以解决平面存储单元中的密度限制。
动态随机存取存储器(DRAM)是一种随机存取半导体存储器，其可以将数据的每一位存储在存储单元中。某些类型的存储单元包括电容器和阵列晶体管，也称为1T1C存储结构。电容器可以设置为充电或放电状态，分别表示零和一的位值。随着DRAM技术向更高的装置密度和更高的存储容量发展，当前的1T1C DRAM正在接近工艺极限。由于电流泄漏增加、功耗增加、操作电压裕度降低并且保持时间缩短，制造具有小节点电容器以保持电荷的1T1C DRAM装置变得更加困难。
需要一种无电容器或没有电容器的DRAM来替代传统的1T1C结构以持续缩小DRAM。为了提高装置密度和存储容量，已经开发了无电容器的单一晶体管存储结构，其也被称为1T存储结构，例如ZRAM、TTRAM、ARAM等。然而，无电容器的单一晶体管存储结构面临挑战，并且需要进一步改进和优化以实现可制造的集成和操作解决方案。
发明内容
在本公开中描述了三维存储装置及其制造方法的实施例。
本公开的一个方面提供一种存储结构，包括：存储单元，存储单元包括：具有圆柱形状的圆柱主体、包围该圆柱主体的绝缘层、包围该绝缘层的第一部分的字线触点、以及包围所述绝缘层的第二部分的多个板线接触段，所述字线触点耦合到字线，所述多个板线接触段耦合到公共板线；耦合到存储单元的位线触点，位线触点耦合到位线；以及耦合到存储单元的源极线触点，源极线触点耦合到源极线。
在一些实施例中，圆柱主体在第一方向上延伸；字线触点和多个板线接触段均在垂直于第一方向的对应平面中包围圆柱主体；并且字线触点与多个板线接触段沿第一方向按顺序布置。
在一些实施例中，多个板线接触段中的每个板线接触段沿第一方向具有基本相同的第一高度。
在一些实施例中，第一高度基本等于字线触点沿第一方向的第二高度。
在一些实施例中，每对相邻的板线接触段沿第一方向具有基本相同的第一距离。
在一些实施例中，第一距离基本等于字线触点与其相邻的板线接触段之间的第二距离。
在一些实施例中，第一距离不同于字线触点与其相邻的板线接触段之间的第二距离。
本公开的另一方面提供一种存储结构，包括：存储单元，存储单元包括：具有圆柱形状的圆柱主体、包围该圆柱主体的绝缘层、包围该绝缘层的第一部分的字线触点、以及包围绝缘层的第二部分的多个板线接触段，字线触点耦合到字线，多个板线接触段分别耦合到多个独立的板线；耦合到存储单元的位线触点，位线触点耦合到位线；以及耦合到存储单元的源极线触点，源极线触点耦合到源极线。
在一些实施例中，圆柱主体在第一方向上延伸；字线触点和多个板线接触段均在垂直于第一方向的对应平面中包围圆柱主体；并且字线触点与多个板线接触段沿第一方向按顺序布置。
在一些实施例中，多个板线接触段中的每个板线接触段沿第一方向具有基本相同的第一高度。
在一些实施例中，第一高度基本等于字线触点沿第一方向的第二高度。
在一些实施例中，每对相邻的板线接触段沿第一方向具有基本相同的第一距离。
在一些实施例中，第一距离基本等于字线触点与其相邻的板线接触段之间的第二距离。
在一些实施例中，第一距离不同于字线触点与其相邻的板线接触段之间的第二距离。
本公开的另一方面提供一种存储结构，包括：具有第一类型掺杂剂的底部导电层；位于底部导电层上的存储堆叠体，存储堆叠体包括多个交替布置的电介质层和导电层；嵌入在存储堆叠体中的圆柱主体，圆柱主体具有与第一类型掺杂剂相反的第二类型掺杂剂；以及位于圆柱主体上的顶部触点，顶部触点具有第一类型掺杂剂；其中：顶部触点耦合到位线，存储堆叠体的顶部导电层耦合到字线，存储堆叠体的除顶部导电层以外的多个导电层分别耦合到多个板线，并且底部导电层耦合到源极线。
在一些实施例中，多个板线连接到公共电压源。
在一些实施例中，多个板线连接到多个独立的电压源。
在一些实施例中，存储堆叠体的多个导电层中的每个导电层具有基本相同的第一厚度。
在一些实施例中，存储堆叠体的多个电介质层中的每个电介质层具有基本相同的第二厚度。
在一些实施例中，存储堆叠体的顶部电介质层具有不同于存储堆叠体的其他电介质层的第二厚度的第三厚度。
上述任何技术的实施方式可以包括系统、方法、工艺、装置和/或设备。在附图和以下描述中阐述了一种或多种实施方式的细节。根据所述描述和附图并且根据权利要求，其他特征将是显而易见的。
下面参考附图来详细描述这些方面的其他特征和示例性方面，以及各个方面的结构和操作。注意，这些方面不限于本文描述的特定方面。在本文中仅出于说明性目的而呈现这些方面。基于本文包含的教导，其他方面对于(多种)相关领域的技术人员将是显而易见的。
附图说明
并入本文并形成说明书一部分的附图示出了所述方面，并且与描述一起进一步用于解释所述方面的原理并使(多种)相关领域的技术人员能够制作和使用本公开。
图1是根据一些示例性方面的双栅极SGT装置的示意性透视图。
图2是根据一些示例性方面的DFM装置的示意性截面图。
图3是根据一些示例性方面的多栅极SGT装置的示意性透视图。
图4是根据一些示例性方面的多栅极DFM装置的示意性截面图。
图5是根据一些其他示例性方面的另一个多栅极SGT装置的示意性透视图。
图6是根据一些其他示例性方面的另一个多栅极DFM装置的示意性截面图。
图7是根据一些示例性方面的存储阵列的示意性俯视图。
图8是根据一些示例性方面的形成3D存储结构的制造工艺的流程图。
图9A-9I是根据一些示例性方面的在图8的制造工艺的某些阶段处的3D存储结构的截面图。
图10是根据一些其他示例性方面的形成3D存储结构的另一种制造工艺的流程图。
图11A-11G是根据一些其他示例性方面的在图8的制造工艺的某些阶段处的3D存储结构的截面图。
根据以下结合附图阐述的具体实施方式，所述方面的特征和示例性方面将变得更加显而易见，其中类似的附图标记始终标识对应的元件。在附图中，类似的附图标记通常指示相同的、功能相似和/或结构相似的元件。此外，一般来说，附图标记的最左边的(多个)数字标识该附图标记第一次出现的附图。除非另有说明，否则在整个本公开中提供的附图不应被解释为按比例绘制的附图。
具体实施方式
本说明书公开了并入本发明的特征的一个或多个方面。所公开的方面仅举例说明本发明。本发明的范围不限于所公开的(多个)方面。本发明由所附权利要求限定。
所描述的(多个)方面，以及说明书中对“一个方面”、“方面”、“示例方面”、“一些示例性方面”等的引用，表明所描述的(多个)方面可以包括特定特征、结构或特性，但每一方面不一定都包括该特定特征、结构或特性。此外，这些短语不一定指的是同一方面。此外，当结合一方面描述特定特征、结构或特性时，可以理解的是，与无论是否明确描述的其他方面结合来实现这种特征、结构或特性处于本领域技术人员的知识范围内。
为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个(或多个)元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文所用，术语“大约”或“基本上”或“大致”指示给定量的值，其可以基于特定技术而变化。基于特定技术，术语“大约”或“基本上”或“大致”可以指示给定量的值，其在例如该值的1-15％(例如，该值的±1％、±2％、±5％、±10％或±15％)内变化。
本文使用的术语“动态随机存取存储器”或“DRAM”指示使用存储在电容器上的电荷来表示信息的易失性存储器。DRAM将每个位存储在包括晶体管和电容器(例如1T1C)的存储单元中。1T1C设计可以基于金属氧化物半导体(MOS)技术。大于某个阈值的电荷电平可以表示第一逻辑电平(例如，1状态)，而小于另一个阈值量的电荷电平可以表示第二逻辑电平(例如，0状态)。泄漏电流和各种寄生效应限制了电容器可以保持电荷的时间长度。
本文使用的术语“NAND”指示类似于NAND逻辑门(例如，反相AND门)并连接到串联的存储单元(例如，存储串)的存储器设计或架构。在NAND闪存中，位线和字线之间的关系类似于NAND逻辑门，并且可以用于快速写入和高密度阵列。NAND闪存可以顺序访问数据，因为阵列中的晶体管是串联连接的(例如，存储串)。NAND闪存可以以块或页的形式进行读取、编程(写入)和擦除。NAND闪存可以具有比DRAM小的单元尺寸，但可能需要附加的电路来实施。
如本文所用的术语“包围栅极晶体管”或“SGT”指示具有在所有侧面包围晶体管的沟道区的栅极的存储装置。
本文使用的术语“动态闪存”或“DFM”指示使用双栅极SGT或多栅极SGT的易失性存储器。双栅极SGT的双栅极可以包括字线(WL)栅极和板线(PL)栅极。多栅极SGT的多个栅极可以包括字线(WL)栅极和多个板线(PL)栅极。DFM可以是无电容器的，并且可以将电荷存储在晶体管的沟道区上。与DRAM或其他类型的易失性存储器相比，DFM仍可能需要刷新周期，但可以提供更长的保留时间、更快的操作速度和更高的密度。此外，与闪存类似，DFM可以提供块刷新和块擦除操作。
如本文所用的术语“位线”或“BL”指示用于寻址存储阵列中的特定存储单元的阵列连接。位线可以连接到晶体管(例如，DFM装置)的漏极。位线可以连接到两个或更多串联连接的存储单元(例如，存储串)。施加到位线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。
如本文所用的术语“源极线”或“SL”指示用于寻址存储阵列中的特定存储单元的阵列连接。源极线可以连接到晶体管(例如，DFM装置)的源极。源极线可以连接到两个或更多串联连接的存储单元(例如，存储串)。施加到源极线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。
如本文所使用的术语“字线”或“WL”指示用于向存储阵列中的特定存储单元提供电压以选择要读取、编程或擦除哪一行的位的阵列连接。字线可以用作顶部选择栅极(TSG)。字线可以连接到沟道的一部分或晶体管(例如，DFM装置)的主体的一部分。施加到字线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。当字线被激活时，只有在存储单元上已经有电荷的情况下电流才会流动。如果存储单元的沟道或主体上有电荷，则读取操作为存储单元再充电并且是非破坏性的。如果存储单元的沟道或主体上没有电荷，则没有电流流动并且读取也是非破坏性的。
如本文所用的术语“板线”或“PL”指示用于向存储阵列中的特定存储单元提供电压以读取、编程或擦除存储单元上的电荷的阵列连接。板线可以连接到沟道的一部分或晶体管(例如，DFM装置)的主体的一部分。施加到板线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。当板线被激活时，电荷从源极线(源极)流向位线(漏极)。当板线被停用时，任何剩余的电荷都被存储在存储单元的沟道或主体中。
如本文所用的术语“虚设线”或“DMY”指示与字线分开的阵列连接，其用于向存储阵列中的特定存储单元提供附加电压以提高操作效率。虚设线可以用于碰撞电离编程以快速增加在字线触点处生成的电荷(例如，空穴)传导，以使在存储单元的沟道中的电荷(例如，空穴)流动并增加。虚设线可以增加存储单元的编程(写入)速率。
如本文所用的术语“顶部选择栅极线”或“TSG”指示用于向存储阵列中的特定存储单元提供电压以选择要读取、编程或擦除哪一行的位的阵列连接。顶部选择栅极线可以用于栅极感应漏极泄漏(GIDL)编程，以创建电荷(例如，空穴)势垒，从而在存储单元的沟道中提供选择性编程(写入)。顶部选择栅极线可以提供选择性编程(写入)并增大编程(写入)速率。顶部选择栅极线可以提供板线和位线之间的电荷分离，并且由此增加电荷保持时间并降低存储单元中的刷新速率。顶部选择栅极线可以提供板线和位线之间的电荷分离，并且由此降低结泄漏。顶部选择栅极线可以增大存储单元的耗尽区域。
如本文所用的术语“底部选择栅极线”或“BSG”指示用于向存储阵列中的特定存储单元提供电压以选择要读取、编程或擦除哪一行的位的阵列连接。底部选择栅极线可以用于栅极感应源极泄漏(GISL)编程，以创建电荷(例如，空穴)势垒，从而在存储单元的沟道中提供选择性编程(写入)。底部选择栅极线可以提供选择性编程(写入)并增大编程(写入)速率。底部选择栅极线可以提供板线和源极线之间的电荷分离，并且由此增加电荷保持时间并降低存储单元中的刷新速率。底部选择栅极线可以提供板线和源极线之间的电荷分离，并且由此降低结泄漏。底部选择栅极线可以增大存储单元的耗尽区域。
如本文所用的术语“碰撞电离”或“冲撞电离”指示通过与电荷载流子(例如，空穴)的相互作用或冲撞而在沟道上生成电荷的编程方法。碰撞电离是一种载流子生成过程，其中一个高能电荷载流子通过创建其他电荷载流子而损失能量。例如，具有足够能量的电子可以将半导体材料的价带中的束缚电子释放到导带，从而创建电子-空穴对。
如本文所用的术语“栅极感应漏极泄漏”或“GIDL”指示通过漏极泄漏在沟道上生成电荷的编程方法。GIDL是由存储单元的漏极结中的高电场引起的。当栅极处于零电压或负电压并且位线具有正电压(例如，高于阈值电压)时，各种电荷生成效应(例如，雪崩倍增、带间隧穿)将增加。例如，带间隧穿可以发生在存储单元的漏极-沟道结处。栅极下方的少数载流子(例如，空穴)可以流向源极线以完成GIDL路径。
如本文所用的术语“栅极感应源极泄漏”或“GISL”指示通过源极泄漏在沟道上生成电荷的编程方法。GISL是由存储单元的源极结中的高电场引起的。当栅极处于零电压或负电压并且源极线具有正电压(例如，高于阈值电压)时，各种电荷生成效应(例如，雪崩倍增、带间隧穿)将增加。例如，带间隧穿可以发生在存储单元的源极-沟道结处。栅极下方的少数载流子(例如，空穴)可以流向漏极(位)线以完成GISL路径。
如本文所用的术语“衬底”指示其上可以沉积、形成或生长后续层的平面晶片。衬底可以由单一元素(例如Si)或复合材料(例如GaAs)形成，并且可以是掺杂的或未掺杂的。例如，衬底可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP+)、锑化镓(GaSb)、磷化铟(InP+)、锑化铟(InSb)、IV族半导体、III-V族半导体、II-VI族半导体、石墨烯、蓝宝石、和/或任何其他半导体材料。衬底可以是单晶材料(例如，单晶Si)。
如本文所用的术语“III-V族半导体”指示包括来自元素周期表的III族的一种或多种材料(例如13族元素：硼(B)、铝(Al)、镓(Ga)、铟(In)、铊(Tl))与来自元素周期表的V族的一种或多种材料(例如15族元素：氮(N)、磷(P+)、砷(As)、锑(Sb)、铋(Bi))。化合物具有III族和V族的1:1组合，无论来自每一族的元素的数量如何。化合物的化学符号中的下标是指该元素在该族中的比例。例如，Al0.25GaAs表示III族部分包括25％的Al，并且因此有75％的Ga，而V族部分包括100％的As。
如本文所用的术语“IV族半导体”指示包括来自元素周期表的IV族的两种或更多种材料(例如，14族元素：碳(C)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb))。化合物的化学符号中的下标是指该元素的比例。例如，Si0.25Ge0.75表示IV族部分包括25％的Si，并且因此包括75％的Ge。
如本文所用的术语“II-VI族半导体”指示包括来自元素周期表的II族的一种或多种材料(例如，12族元素：锌(Zn)、镉(Cd)、汞(Hg))与来自元素周期表的VII族的一种或多种材料(例如，16族元素：氧(O)、硫(S)、硒(Se)、碲(Te))。合物具有II族和VI族的1:1组合，无论来自每一族的元素的数量如何。化合物的化学符号中的下标是指该元素在该族中的比例。
如本文所用的术语“掺杂”或“掺杂的”指示层或材料包含少量杂质浓度的另一种元素(掺杂剂)，其施与(施主)或从母体材料中提取(受主)电荷载流子，因此改变电导率。电荷载流子可以是电子或空穴。具有额外电子的掺杂材料被称为n型，而具有额外空穴(较少电子)的掺杂材料被称为p型。
如本文所用的术语“结晶的”指示具有单晶取向的材料或层。在外延生长或沉积中，具有相同或相似晶格常数的后续层遵循先前结晶层的记录，并且因此以相同的晶体取向或结晶度生长。
如本文所用的术语“单晶的”指示在整个材料或层中具有连续晶格的材料或层。单晶可以指示单晶体或单晶(例如，Si、Ge、GaAs等)。
如本文所用的术语“单片”指示层、元件或衬底整个包括块体(例如，单一)材料。单片元件(例如，圆柱主体)可以由单一块体材料(例如，Si)形成。
如本文所用的术语“沉积”指示在另一层或衬底上沉积或生长层。沉积可以包含真空沉积、热蒸发、电弧蒸发、离子束沉积、电子束沉积、溅射、激光烧蚀、脉冲激光沉积(PLD)、物理气相沉积(PVD)、原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、金属有机化学气相沉积(MOCVD)、液体源雾化化学沉积、旋涂、外延、气相外延(VPE)、液体相外延(LPE)、固相外延(SPE)、MBE、原子层外延(ALE)、分子束外延(MBE)、粉末床沉积、和/或其他已知的在层中沉积材料的技术。
如本文所用的术语“电介质”指示电绝缘层。电介质可以包含氧化物、氮化物、氮氧化物、陶瓷、玻璃、旋涂玻璃(SOG)、聚合物、塑料、热塑性塑料、树脂、层压板、高k电介质、和/或任何其他电绝缘材料。
如本文所用的术语“高k电介质”指示例如与二氧化硅(SiO2)的介电常数相比具有高介电常数k或κ(kappa(卡帕))的材料。高k电介质可以用作栅极电介质或电子装置中的另一个电介质层。
如本文所用的术语“高k金属栅极”或“高k电介质和导电栅极”或“HKMG”指示在存储装置中形成高k电介质层和导电(金属)层堆叠体的工艺。HKMG技术可以减少栅极泄漏，增加晶体管电容，并为装置提供低功耗。图案化HKMG堆叠体的两个工艺流程是先栅极和后栅极。
如本文所用的术语“外延”或“外延的”或“外延地”指示材料的例如经由高温沉积的结晶生长。
如本文所用的术语“选择性外延生长”或“SEG”指示外延层通过衬底或层上的图案化掩模的局部生长。SEG仅在暴露的衬底或层上提供外延生长，并且其他区域被电介质膜或其他对外延不反应的材料掩蔽。
如本文所用的术语“电介质堆叠体”指示不同的交替电介质层的连续的堆叠体。例如，第一电介质层可以是氧化物(例如，氧化硅)并且第二电介质层可以是氮化物(例如，氮化硅)。电介质堆叠体可以被布置成阶梯图案。
如本文所用的术语“栅极线沟槽”指示延伸通过存储装置的电介质堆叠体的沟槽或孔。栅极线沟槽可以用于在存储装置中形成栅缝隙。
如本文所用的术语“栅缝隙”或“GLS”指示例如在相邻存储块或相邻存储单元之间穿过电介质堆叠体的导电通路。GLS可以提供与存储装置中的HKMG堆叠体的连接。GLS可以垂直延伸穿过电介质堆叠体，并在存储块或存储单元的两个相邻阵列之间水平延伸。
本公开的各方面可以实施成硬件、固件、软件或其任何组合。本公开的各方面还可以被实施为存储在机器可读介质上的指令，该指令可以由一个或多个处理器读取和执行。机器可读介质可以包括用于以机器(例如，计算装置)可读的形式存储或传送信息的任何机制。例如，机器可读介质可以包括：只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存装置；动态闪存(DFM)装置、电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)等。此外，固件、软件、例程和/或指令可以在本文中被描述为执行某些动作。然而，应当理解，这样的描述仅仅是为了方便，并且这些动作实际上是由执行该固件、软件、例程、指令等的计算装置、处理器、控制器或其他装置产生的。
根据本公开的各种实施例提供用于无电容器或没有电容器的多栅极垂直1T存储结构的结构和制造方法，其改善了数据保持、降低了泄漏电流并提高了操作速度。无电容器或没有电容器的多栅极垂直1T存储结构可以包括由多个栅极包围的垂直圆柱主体形状的圆柱主体。在一些实施例中，圆柱主体可以被字线栅极、板线栅极和底部选择栅极包围。在一些实施例中，圆柱形本体可以被字线栅极和多个板线栅极包围。位线可以形成在圆柱主体上方。存储单元形成在字线和位线之间的交叉处。本公开的无电容器或没有电容器的多栅极垂直1T存储结构可以提供各种益处，包括但不限于改进的晶体管载流子密度、改进的编程/擦除速度等等。
图1是根据一些示例性方面的双栅极SGT装置100的示意性透视图。双栅极SGT装置100可以被配置为提供两个栅极(例如，字线142和板线146)，它们在所有侧面上包围沟道区(例如，圆柱主体110)。双栅极SGT装置100可以进一步被配置为作为易失性无电容器3D存储装置进行操作。
如图1所示，双栅极SGT装置100可以包括圆柱主体110、位线(BL)120、源极线(SL)130和SGT单元140。圆柱主体110可以被配置为存储电荷(例如，空穴)。BL 120可以被配置为寻址双栅极SGT装置100中的圆柱主体110并充当与圆柱主体110的漏极连接。SL 130可以被配置为寻址双栅极SGT装置100中的圆柱主体110并充当与圆柱主体110的源极连接。SGT单元140可以被配置为寻址双栅极SGT装置100中的圆柱主体110，并充当与圆柱主体110的栅极连接。在一些方面中，施加于BL 120、SL 130、SGT单元140的不同电压组合可以定义双栅SGT装置100中的读取、编程(写入)和擦除操作。
SGT单元140可以包括字线(WL)142和板线(PL)146。WL 142可以电连接到WL触点144，并且被配置为寻址双栅极SGT装置100中的圆柱主体110并且充当与圆柱主体110的第一栅极连接。在一些方面，WL 142可以充当顶部选择栅极连接。在一些方面，WL 142可以提供电压以读取、编程或擦除圆柱主体110上的电荷。PL 146可以电连接到PL触点148，并且被配置为寻址双栅极SGT装置100中的圆柱主体110并充当圆柱主体110的第二栅极连接。在一些方面，PL 146可以充当圆柱主体110的传统电流阀栅极(例如，类似于金属氧化物半导体场效应晶体管(MOSFET)栅极)，并且覆盖圆柱主体110的大部分长度。在一些方面，PL 146可以提供电压以读取、编程或擦除圆柱主体110上的电荷。在一些方面，双栅极SGT装置100可以形成图2中所示的DFM装置200的部分。
图2示出了根据示例性方面的DFM装置200。图2是根据一些示例性方面的DFM装置200的示意性截面图。DFM装置200可以被配置为包括在衬底202上的垂直布置中的双栅极SGT装置100并且作为易失性无电容器的3D存储装置进行操作。DFM装置200可以进一步被配置为提供比DRAM或其他类型的易失性存储器更快的操作速度和更高的密度。DFM装置200可以进一步被配置为提供类似于闪存功能的块刷新和块擦除操作。
如图2所示，DFM装置200可以包括衬底202、圆柱主体210、电介质间隔体212、位线(BL)220、BL触点222、源极线(SL)230、SL触点232、源极帽234和DFM单元240。
衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其他合适的材料、以及它们的任何组合。在一些实施例中，可以在外围装置制造之前对衬底202进行双侧抛光。在该示例中，衬底202包括在顶侧和底侧上的表面，所示表面都被抛光并处理以提供用于高质量半导体装置的光滑表面。在一些实施例中，衬底202可以是由硅、氧化硅、氮化硅或任何合适的电介质材料形成的电介质层。衬底202可以被配置为支撑圆柱主体210、电介质间隔体212、BL触点222、SL触点232、源极帽234和DFM单元240。衬底202可以耦合到SL触点232。在一些方面，衬底202可以是p型半导体(例如，p+)，例如掺杂硅。
圆柱主体210可以被配置为存储电荷(例如，空穴)。圆柱主体210可以相对于衬底202的顶表面在垂直方向(例如z方向)上延伸。在一些实施例中，圆柱主体210可以由柱结构形成，所述柱结构例如是具有圆柱主体的结构，该圆柱主体具有矩形截面区域。圆柱主体210的柱结构的直径可以在从大约2nm到大约30nm的范围内，并且圆柱主体210的柱结构的高度可以在从大约40nm到大约120nm的范围内，例如大约100nm。圆柱主体210可以由掺杂有合适掺杂剂的半导体材料形成。例如，圆柱主体210可以是掺杂有p型掺杂剂的硅材料，所述p型掺杂剂例如是硼、铝、氮、镓、铟和/或其组合。在一些实施例中，p型掺杂剂的掺杂剂浓度可以在大约1×1016原子/cm3至大约1×1022原子/cm3之间。在一些实施例中，圆柱主体210可以使用诸如本征多晶硅的本征半导体材料形成。如图2所示，圆柱主体210可以形成在BL触点222和源极帽234之间。
电介质间隔体212可以包围圆柱主体210并且被配置为在圆柱主体210和DFM单元240(例如，字线触点244和板线触点248)之间提供电绝缘。在一些方面，电介质间隔体212可以是高k电介质，其被配置为增加栅极电容并减少圆柱主体210中的泄漏电流。
BL 220可以被配置为寻址DFM装置200中的圆柱主体210并耦合到BL触点222。在一些方面，BL 220可以使用合适的导电材料形成，所述导电材料例如是钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。BL触点222可以被配置为充当与圆柱主体210的漏极连接。在一些方面，BL触点222可以由掺杂有合适的掺杂剂的半导体材料形成，所述掺杂剂例如是n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合。在一些实施例中，n型掺杂剂的掺杂剂浓度可以在大约1×1016原子/cm3至大约1×1022原子/cm3之间。在一些实施例中，n型掺杂剂的掺杂剂浓度可以大于大约1×1020原子/cm3。在一些实施例中，可以通过用n型掺杂剂掺杂圆柱主体210的顶部部分来形成BL触点222。
SL 230可以被配置为寻址DFM装置200中的圆柱主体210并耦合到SL触点232和源极帽234。在一些方面，可以使用合适的导电材料形成SL 230，所述导电材料例如是钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。SL触点232和源极帽可以被配置为充当与圆柱主体210的源极连接。在一些方面，SL触点232可以是导电结构，例如作为掺杂有合适掺杂剂的半导体层。在一些实施例中，SL触点232可以由掺杂有n型掺杂剂的半导体材料形成，所述n型掺杂剂例如是磷、砷、锑、铋、锂和/或其组合。在一些实施例中，n型掺杂剂的掺杂剂浓度可以在大约1×1016原子/cm3至大约1×1022原子/cm3之间。
在一些方面，源极帽234可以包括在垂直方向上具有高度h的外延生长的半导体材料。在一些方面，高度h不小于大约5nm。例如，高度h可以在从大约5nm到大约30nm的范围内。在一些实施例中，外延生长的半导体材料是与SL触点232的材料相同的材料。在一些实施例中，外延生长的半导体材料包括与SL触点232的材料不同的材料。外延生长的半导体材料可以包括：半导体材料，例如锗和硅；化合物半导体材料，例如砷化镓、砷化铝镓；或半导体合金，例如硅锗和磷化镓砷。此外，可以在外延生长工艺期间或在外延生长工艺之后通过离子注入工艺对源极帽234进行原位掺杂。在一些实施例中，源极帽234可以包括外延生长的半导体材料，该半导体材料掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合。在一些实施例中，n型掺杂剂的掺杂剂浓度可以在大约1×1016原子/cm3至大约1×1022原子/cm3之间。
DFM单元240可以被配置为寻址DFM装置200中的圆柱主体210并且充当与圆柱主体210的栅极连接。在一些方面，施加到BL 220、SL 230和DFM单元240的不同电压组合可以限定DFM装置200中的读取、编程(写入)和擦除操作。
DFM单元240可以包括字线(WL)242、WL触点244、板线(PL)246和PL触点248。WL 242可以被配置为寻址DFM装置200中的圆柱主体210并且耦合到WL触点244。WL触点244可以被配置为充当与圆柱主体210的第一栅极连接。WL触点244可以包围电介质间隔体212的上部部分，该电介质间隔体212的上部部分包围圆柱主体210的侧壁表面的上部部分，从而形成第一同心晶体管。在一些方面，WL触点244可以包括合适的导电材料，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。在一些方面，WL 242可以充当顶部选择栅极连接。在一些方面，WL 242可以向WL触点244提供电压，从而在圆柱主体210内感应出电场，以读取、编程或擦除圆柱主体210上的电荷。
PL 246可以被配置为寻址DFM装置200中的圆柱主体210并耦合到PL触点248。PL触点248可以被配置为充当与圆柱主体210的第二栅极连接。PL触点248可以包围电介质间隔体212的下部部分，该电介质间隔体212的下部部分包围圆柱主体210的侧壁表面的下部部分，从而形成第二同心晶体管。例如，PL 246的侧壁表面可以围绕圆柱主体106的圆周定位。在一些实施例中，PL 246的侧壁表面可以与圆柱主体210的侧壁表面同心。在一些方面，PL触点248可以包括导电材料(例如，金属、多晶硅、钨等)。在一些方面，PL 246可以充当圆柱主体210的传统电流阀栅极(例如，类似于MOSFET栅极)并覆盖圆柱主体210的长度的大部分。在一些方面，PL 246可以向PL触点248提供电压，从而在圆柱主体210内感应出电场，以读取、编程或擦除圆柱主体210上的电荷。
注意，当源极帽234不存在并且SL触点232与圆柱主体210直接接触时，当正电压被施加到触点248时，可以在n+源极区(例如，SL触点232)中生成耗尽区。在这种情况下，寄生电阻增加，并且可能导致在n+源极区(例如，SL触点232)的顶表面上形成空穴反转层，其可以充当PL 246和SL 230之间的泄漏沟道，从而导致PL-SL隧穿/击穿泄漏电流。为了抑制寄生泄漏沟道的形成，可以增加248与SL触点232的顶表面之间的距离。然而，在PL沟道(例如，PL沟道圆柱主体212)和源极区(例如，SL触点232)之间插入了不容易反转的寄生电阻，这影响了DFM装置200的正常操作。通过为n+源极区添加具有高度h的源极帽234，所公开的设计可以消除PL 246与SL 230之间的寄生泄漏沟道，抑制PL-SL隧穿/击穿泄漏电流，并减少PL246与SL 230之间的寄生电容以提高DFM装置200的操作速度。
在一些方面，多栅极DFM装置可以提供无电容器的动态随机存取存储装置以提高存储器存储效率，提高读取、编程和擦除操作速率，降低泄漏电流，降低结电流，降低功耗，增加电荷保持时间，和/或降低刷新率。
图3是根据一些示例性方面的多栅极SGT装置300的示意性透视图。多栅极SGT装置300可以被配置为提供在所有侧面上包围沟道区(例如，圆柱主体110)的多个栅极(例如，WL触点144和多个PL触点348)。多栅极SGT装置300可以进一步被配置为作为易失性的无电容器3D存储装置进行操作。
如图3所示，多栅极SGT装置300可以包括圆柱主体110、位线(BL)120、源极线(SL)130和SGT单元340。注意，与图1中的元件或部件相对应的元件或部件由类似的附图标记表示。不同于图1中所示的双栅极SGT装置100，多栅极SGT装置300的PL触点可以包括多个PL接触段348。在一些方面，每个PL接触段348在垂直方向上可以具有高度Lg，其与WL触点144在垂直方向上的高度Lg相同。相邻PL接触段348之间的距离Ls1可以与WL触点144与其相邻的PL接触段348之间的距离Ls2相同或不同。在一些方面，距离Ls2可以基于实际碰撞电离效率的设计要求来确定。在一些实施例中，高度Lg可以在大约5nm和大约100nm之间的范围内，距离Ls1可以在大约5nm和大约100nm之间的范围内，并且距离Ls2可以在大约5nm和大约100nm之间的范围内。PL触点的有效长度可以由PL接触段348的数量来定义。注意，虽然图3中示出了五个PL接触段348，但是可以有任何合适数量(例如，2、3、4、6、7、8、9等)的PL接触段348。
在一些方面，多个PL接触段348可以并联连接到PL 346并且共享公共电压配置。PL346可以被配置为寻址多栅极SGT装置300中的圆柱主体110。在一些方面，PL 346可以提供电压以通过多个PL接触段348来读取、编程或擦除圆柱主体110上的电荷。在一些方面，多栅极SGT装置300可以形成图4中所示的DFM装置400的部分。
图4是根据一些示例性方面的多栅极DFM装置400的示意性截面图。多栅极DFM装置400可以被配置为作为易失性的无电容器动态随机存取3D存储装置来操作。多栅极DFM装置400可以进一步被配置为提高存储器存储效率。多栅极DFM装置400可以进一步被配置为提高读取、编程和擦除操作速率。多栅极DFM装置400可以进一步被配置为降低泄漏电流、降低结电流并且降低功耗。多栅极DFM装置400可以进一步被配置为提供比DRAM或其他类型的易失性存储器更快的操作速度和更高的密度。多栅极DFM装置400可以进一步被配置为提供类似于闪存功能的块刷新和块擦除操作。
如图4所示，多栅极DFM装置400可以包括衬底202、圆柱主体210、电介质间隔体412、位线(BL)220、BL触点222、源极线(SL)230、SL触点232、源极帽234和DFM单元440。要注意的是，与图2中的元件或部件相对应的元件或部件由相似的附图标记表示。在一些方面，多栅极DFM装置400可以是垂直3D存储装置。在一些方面，多栅极DFM装置400可以包括一个或多个DFM装置(例如，图4中所示的DFM装置400)。
不同于图2中所示的双栅极DFM装置200，如图4中所示的多栅极DFM装置400包括多个PL接触段448。在一些方面，每个PL接触段448和WL触点244可以在垂直方向上具有相同的高度Lg。相邻的PL接触段448可以具有彼此相同的距离Ls1。距离Ls1可以与WL触点244与其相邻的PL接触段448之间的距离Ls2相同或不同。在一些方面，距离Ls2可以基于实际碰撞电离效率的设计要求来确定。应当注意，尽管图4中示出了五个PL接触段448，但是可以有任何合适数量的PL接触段448。
在一些方面，多个PL接触段448可以并联连接到PL 446并且共享公共电压配置。PL446可以被配置为寻址多栅极SGT装置400中的圆柱主体210。多个PL接触段448可以进一步被配置为对圆柱主体210进行编程(例如，写入)。在一些方面，多个PL接触段448可以控制圆柱主体210中的电荷传导。例如，多个PL接触段448可以控制WL 242和PL 446之间的电荷传导。
多个PL接触段448可以被配置为充当与圆柱主体210的多个栅极连接。多个PL接触段448中的每一个可以包围电介质间隔体412的对应部分，该对应部分包围圆柱主体210的对应部分，从而在DFM单元440中形成同心晶体管。在一些方面，多个PL接触段448可以包括导电材料(例如，金属、多晶硅、钨等)。在一些方面，施加到BL 220、SL 230、WL 242和PL 446的不同电压组合可以定义多栅极DFM装置400中的读取、编程(写入)和擦除操作。
在一些方面，多个PL接触段448可以被配置为增加圆柱主体2210的编程(写入)速率。例如，对于碰撞电离编程，多个PL接触段448可以增加从WL 242到PL 446的电荷流动，从而提高编程(写入)速率。在一些方面，多个PL接触段448可以增加圆柱主体210中的电荷流动。在一些方面，多个PL接触段448可以减少多栅极DFM装置400中的编程(写入)时间。在一些方面，多个PL接触段448可以增加多栅极DFM装置400中的编程(写入)速率。在一些方面，多个PL接触段448可以减少多栅极DFM装置400中的读取时间。在一些方面，多个PL接触段448可以增加多栅极DFM装置400中的读取速率。在一些方面，多个PL接触段448可以减少多栅极DFM装置400中的擦除时间。在一些方面，多个PL接触段448可以增加多栅极DFM装置400中的擦除速率。
图5是根据一些其他示例性方面的多栅极SGT装置500的示意性透视图。多栅极SGT装置500可以被配置为提供在所有侧面上包围沟道区(例如，圆柱主体110)的多个栅极(例如，WL触点144和多个PL触点546)。多栅极SGT装置500可以进一步被配置为作为易失性的无电容器3D存储装置进行操作。
如图5所示，多栅极SGT装置500可以包括圆柱主体110、位线(BL)120、源极线(SL)130和SGT单元540。注意，与图1和3中所示的元件或部件相对应的元件或部件由相似的附图标记表示。类似于图3中所示的多栅极SGT装置300，多栅极SGT装置500可以包括多个PL接触段548。在一些方面，每个PL接触段548可以在垂直方向上具有高度Lg，其与WL触点144在垂直方向上的高度Lg相同。相邻PL接触段548之间的距离Ls1可以与WL触点144与其相邻PL接触段548之间的距离Ls2相同或不同。在一些方面，距离Ls2可以基于实际碰撞电离效率的设计要求来确定。PL触点的有效长度可以由PL接触段548的数量来定义。注意，虽然在图5中示出了五个PL接触段548，但是可以有任何适当数量的PL接触段548。
不同于图3中所示的多栅极SGT装置300，如图5中所示的多栅极SGT装置500的多个PL接触段548可以分别连接到数量为i的独立电源(例如，PL 546包括PL1、PL2、……、PLi)，以调节圆柱主体110的沟道表面电位分布，以最大化电子到达WL触点144的底部空间电荷区的漂移速度并提高碰撞电离率。在一些方面，多个PL 546中的每一个可以提供独立电压以通过对应的PL接触段548寻址圆柱主体110。在一些方面，多栅极SGT装置500可以形成图6中所示的DFM装置600的部分。
图6是根据一些其他示例性方面的多栅极DFM装置600的示意性截面图。多栅极DFM装置600可以被配置为作为易失性的无电容器动态随机存取3D存储装置来操作。多栅极DFM装置600可以进一步被配置为提高存储器存储效率。多栅极DFM装置600可以进一步被配置为提高读取、编程和擦除操作速率。多栅极DFM装置600可以进一步被配置为降低漏电流、降低结电流并降低功耗。多栅极DFM装置600可以进一步被配置为提供比DRAM或其他类型的易失性存储器更快的操作速度和更高的密度。多栅极DFM装置600可以进一步被配置为提供类似于闪存功能的块刷新和块擦除操作。
如图6所示，多栅极DFM装置600可以包括衬底202、圆柱主体210、电介质间隔体612、位线(BL)220、BL触点222、源极线(SL)230、SL触点232、源极帽234和DFM单元640。需要注意的是，与图2和图4中的元件或部件相对应的元件或部件由相似的附图标记表示。在一些方面，多栅极DFM装置600可以是垂直3D存储装置。在一些方面，多栅极DFM装置600可以包括一个或多个DFM装置(例如，图6中所示的DFM装置600)。
多栅极DFM装置600包括多个PL接触段648。在一些方面，每个PL接触段648和WL触点244可以在垂直方向上具有相同的高度Lg。相邻的PL接触段648可以具有彼此相同的距离Ls1。距离Ls1可以与WL触点244与其相邻的PL接触段648之间的距离Ls2相同或不同。在一些方面，距离Ls2可以基于实际碰撞电离效率的设计要求来确定。应当注意，尽管图6中示出了五个PL接触段648，但是可以有任何合适数量的PL接触段648。
不同于图4中所示的多栅极DFM装置400，多栅极DFM装置600的多个PL接触段648中的每一个可以独立地连接到对应的PL 646，例如PL1、PL2、……、PLi，它们可以被分别施加独立的电压。多个PL 646可以被配置为寻址多栅极SGT装置600中的圆柱主体210。多个PL接触段648可以进一步被配置为对圆柱主体210进行编程(例如，写入)。在一些方面，多个PL接触段648可以控制圆柱主体210中的电荷传导。例如，多个PL接触段648可以控制WL 242和PL646之间的电荷传导。
多个PL接触段648可以被配置为充当与圆柱主体210的多个栅极连接。多个PL接触段648中的每一个可以包围电介质间隔体612的对应部分，其包围圆柱主体210的对应部分，从而在DFM单元640中形成同心晶体管。在一些方面，多个PL接触段648可以包括导电材料(例如，金属、多晶硅、钨等)。在一些方面，施加到BL 220、SL 230、WL 242和PL 646的不同电压组合可以定义多栅极DFM装置600中的读取、编程(写入)和擦除操作。
在一些方面，多个PL接触段648可以被配置为提高圆柱主体210的编程(写入)速率。例如，对于碰撞电离编程，多个PL接触段648可以提高从WL 242到PL 646的电荷流动，从而提高编程(写入)速率。在一些方面，多个PL接触段648可以增加圆柱主体210中的电荷流动。在一些方面，多个PL接触段648可以降低多栅极DFM装置600中的编程(写入)时间。在一些方面，多个PL接触段648可以提高多栅极DFM装置600中的编程(写入)速率。在一些方面，多个PL接触段648可以降低多栅极DFM装置600中的读取时间。在一些方面，多个PL接触段648可以提高多栅极DFM装置600中的读取速率。在一些方面，多个PL接触段648可以降低多栅极DFM装置600中的擦除时间。在一些方面，多个PL接触段648可以提高多栅极DFM装置600中的擦除速率。
图7示出了根据本公开的一些实施例的由无电容器的双栅极或多栅极垂直1T存储单元形成的存储阵列700的俯视图。1T存储单元的示例可以是以上结合图1-6描述的存储单元140、240、340、440、540、640中的任何存储单元。对应于图1-6中的元件的元件由相似的附图标记表示。存储阵列700可以包括为简单起见未示出的附加存储单元。
多个位线与字线交叉以形成存储阵列700。如图7中所示，多个字线742可以在第一横向方向(例如，x方向)上延伸并且被指定为WL0、WL1和WL2等。类似地，多个位线720可以在第二横向方向(例如，y方向)上延伸并且被指定为BL0、BL1和BL2等。每个存储单元740形成在字线742和位线720的交叉处。例如，存储单元740可以形成在WL0和BL0的交叉处，也可以形成在WL0和BL0的交叉处。
图8示出了根据本公开的一些实施例的用于形成3D存储结构的方法。方法800的操作可以以不同的顺序执行和/或变化，并且方法800可以包括为简单起见未描述的更多操作。也就是说，并非需要图8中的所有操作才能执行本文提供的公开内容。此外，一些操作可以同时执行、顺序地执行、和/或以与图8中所示不同的顺序执行。图9A-9I是制造示例性3D存储结构的截面图。图9A-9I被提供作为示例性截面图以便于解释方法800。此处提供的制造工艺是示例性的，并且可以执行根据本公开的替代工艺，这些替代工艺在图中未示出。附加的层和/或结构可以形成在3D存储结构中，并且为了简单起见而未在图9A-9I中示出。
根据本公开的一些实施例，方法800可以开始于操作802，其中可以在衬底上形成底部导电层，并且可以在底部导电层上形成具有阶梯结构的电介质堆叠体。如图9A的示例中所示，具有包括第一电介质层906(例如，氧化硅)和第二电介质层908(例如，氮化硅)的阶梯结构905的电介质堆叠体904可以形成为底部导电层902顶上的电介质堆叠体，底部导电层902形成在衬底901顶上。
衬底901可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其他合适的材料或其任何组合。在一些实施例中，衬底901可以包括电介质层(未示出)，例如氧化硅、氮化硅、氮氧化硅等。在一些实施例中，衬底901可以是掺杂有合适掺杂剂的半导体层。例如，衬底901可以掺杂有p型掺杂剂(例如，硼、铟、铝、镓等、和/或其组合)。
底部导电层902可以形成在衬底901上。底部导电层902可以在平行于衬底901的顶表面的横向方向上延伸。在一些实施例中，底部导电层902可以是导电结构，例如金属线或掺杂有合适掺杂剂的半导体层。例如，底部导电层902可以由钨、钴、铜、铝、任何合适的金属和/或其组合形成。可以使用薄膜沉积工艺设置底部导电层902，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、等离子体增强型ALD(PEALD)、和/或其任何组合。作为另一示例，底部导电层902可以由与衬底901相同的半导体材料形成，但掺杂有相反类型的掺杂剂。当衬底901掺杂有p型掺杂剂时，底部导电层902可以掺杂有n型掺杂剂(例如，磷、砷、锑、铋、锂等、和/或它们的组合)。
包括多个第一电介质层906和第二电介质层908的电介质堆叠体904可以形成在底部导电层902上。多个第一电介质层906和第二电介质层908在横向方向上延伸，并且沿着垂直于衬底901的顶表面的垂直方向交替。在一些实施例中，第一电介质层906可以是氧化硅层，并且第二电介质层908可以是氮化硅层。电介质堆叠体904可以通过多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD))、溅射、旋涂和/或它们的任何组合。
注意，第二电介质层908用作牺牲层，并且在后续工艺中将由导电层代替。稍后形成的导电层可以形成WL触点和PL接触段。例如，顶部第二电介质层908可以用于在后续工艺中形成WL触点，并且顶部第二电介质层908下方的其余第二电介质层908可以用于形成多个PL接触段。在一些实施例中，多个第二电介质层908可以具有介于大约5nm与大约200nm之间的相同厚度Tg，例如大约10nm、大约15nm或大约20nm。在一些实施例中，多个第一电介质层906可以具有相同的厚度或不同的厚度。例如，在顶部第二电介质层908下方并与顶部第二电介质层908相邻的顶部第一电介质层906可以具有与在顶部第一电介质层906下方的其余第一电介质层906的第一厚度Ts1不同的第二厚度Ts2。在实施例中，第一厚度Ts1可以在大约5nm和大约200nm之间的范围内，并且第二厚度Ts2可以在大约5nm和大约200nm之间的范围内。在一些实施例中，电介质堆叠体904可以进一步包括具有大于Tg、Ts1和Ts2的厚度H的底部隔离层912(例如，氧化硅层)。
阶梯结构905可以形成在电介质堆叠体904的一个边缘上。在一些实施例中，可以去除电介质堆叠体904的部分以形成阶梯结构905。在一些实施例中，可以重复执行多个蚀刻修整工艺以形成阶梯结构905的一组台阶。在一些实施例中，每个台阶可以包括至少一个第一电介质层906和至少一个第二电介质层908。
在一些实施例中，蚀刻修整工艺可以包括一组重复的蚀刻修整工艺以形成阶梯结构905，该阶梯结构905包括在电介质堆叠体904的边缘处的一组台阶。具体地，为了形成每个台阶，光刻胶层(未示出)可以用作掩模以暴露电介质堆叠体904的顶表面的一部分。为了形成第一台阶，电介质堆叠体904的暴露的顶表面的宽度可以是台阶宽度。在一些实施例中，可以执行各向异性蚀刻工艺(例如反应离子蚀刻(RIE)工艺)或其他合适的干法/湿法蚀刻工艺，以去除通过所述掩模(即光刻胶层)暴露的暴露层(例如，第二电介质层908)。蚀刻工艺可以在下一个较低层(例如，第一电介质层906)上停止。然后将掩模(即，光刻胶层)中的图案转移到已经被蚀刻的层(例如，第二电介质层908)。然后该暴露的下一个较低层(例如，第一电介质层906)可以通过在下一个较低层(例如，第二电介质层908)上停止的另一蚀刻工艺来去除。因此，可以在电介质堆叠体904的前两个顶层上创建第一台阶。
接下来，可以通过例如通过各向同性蚀刻工艺去除电介质堆叠体904上方的掩模的一部分(也称为“修整”)来减小掩模(即，光刻胶层)的尺寸，以暴露电介质堆叠体904的另一个台阶宽度。该方法可以通过对结构进行两个各向异性蚀刻工艺来进行，包括去除两个暴露层(例如，两个第二电介质层908)的暴露部分，随后去除接下来的两个暴露的下层(例如，第一电介质层906)的暴露部分。这样，第一台阶可以降低到电介质堆叠体904的第三和第四顶层，并且可以在电介质堆叠体904的前两个顶层上形成第二台阶。
在一些实施例中，可以重复掩模(即，光刻胶层)尺寸的连续减小和两步蚀刻工艺(也称为蚀刻-修整工艺)，使得包括一组台阶的阶梯结构905可以形成在电介质堆叠体904的一个边缘上，如图9A所示。然后可以去除光刻胶层。在一些实施例中，去除工艺可以包括任何合适的蚀刻工艺和清洁工艺。在一些实施例中，可以形成阶梯绝缘层916和填充结构918以覆盖阶梯结构905的暴露表面，蚀刻停止层919和顶部隔离层914可以形成在填充结构918和电介质堆叠体904上。
根据本公开的一些实施例，方法800可以进行到操作804，其中可以穿过电介质堆叠体形成开口。参考图9B，可以通过蚀刻顶部隔离层914、蚀刻停止层919和电介质堆叠体904的部分直到暴露底部导电层902来形成开口920。
在一些实施例中，开口920可以是具有大致矩形的截面区域的圆柱形孔。可以使用光刻工艺来暴露要蚀刻的顶部隔离层914的顶表面的部分。诸如干法等离子体蚀刻工艺或湿法化学蚀刻工艺的各向异性蚀刻可以用于依次去除顶部隔离层914、蚀刻停止层919和电介质堆叠体904的部分，直到暴露底部导电层902。蚀刻工艺可以包括多个蚀刻工艺，每个蚀刻工艺被配置为去除被暴露的类型的材料。具体地，可以基于顶部隔离层914、蚀刻停止层919、第一电介质层906、第二电介质层908和底部隔离层912的材料组成来选择在每个蚀刻工艺中使用的蚀刻剂。例如，蚀刻工艺可以包括用于去除SiO2和/或SiN的合适的蚀刻剂。蚀刻工艺可以继续直到底部导电层902的顶表面被暴露。在一些实施例中，开口920延伸到底部导电层902中以确保底部导电层902在开口920内被暴露。在形成开口920之后可以去除诸如光刻胶的掩模层。
根据本公开的一些实施例，方法800可以进行到操作806，其中可以在每个开口的底部形成帽层。如图9C所示，帽层922可以形成在每个开口920的底部，并且可以掺杂有与底部导电层902相同的掺杂剂。例如，帽层922可以掺杂有n型掺杂剂(例如，磷、砷、锑、铋、锂等，和/或其组合)。帽层922可以用作源极帽(例如，如图2所示的源极帽234)。因此，帽层922的顶表面低于底部隔离层912的顶表面。在一些实施例中，从底部隔离层912的顶表面到帽层922的顶表面的落差D可以大于5nm。
在一些实施例中，帽层922通过如下工艺来生长：CVD，例如低压化学气相沉积(LPCVD)、原子层化学气相沉积(ALCVD)、超高真空化学气相沉积(UHVCVD)、远程等离子体化学气相沉积(RPCVD)；分子束外延(MBE)工艺；任何合适的外延工艺；或其任何组合。在一些实施例中，源极帽234通过外延沉积/部分蚀刻工艺来生长，该工艺将外延沉积/部分蚀刻工艺重复至少一次。这种重复沉积/部分蚀刻工艺也称为循环沉积-蚀刻(CDE)工艺。在一些实施例中，帽层922通过选择性外延生长(SEG)来生长，其中添加蚀刻气体以促进半导体材料在衬底901的暴露表面上而不是在绝缘材料(例如，底部隔离层912的电介质材料)上的选择性生长。此外，可以在外延生长工艺期间或在外延生长工艺之后通过离子注入工艺对帽层922进行原位掺杂。在一些实施例中，帽层922可以掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂等、和/或它们的组合。
根据本公开的一些实施例，方法800可以进行到操作808，其中可以在每个开口中并在帽层上形成圆柱主体和顶部触点。如图9D所示，圆柱主体924可以形成在每个开口920中的帽层922的顶上，并且顶部触点926可以形成在每个开口920中的圆柱主体924的顶上。
在一些方面，形成浮置主体924和顶部触点926可以包括用半导体材料填充开口920。例如，可以通过外延生长(例如，SEG)或任何合适的沉积方法(例如，CVD、PVD、ALD等)和/或再结晶工艺将半导体材料填充到开口920中。例如，可以从帽层1122外延生长多晶硅结构。作为另一个示例，可以在帽层1122上沉积非晶硅结构，并且加热工艺可以将非晶硅结构转变为多晶硅结构。在一些实施例中，半导体材料可以延伸穿过整个开口920，并且执行平坦化工艺以使得半导体材料的顶表面与顶部隔离层914的顶表面共面。在一些实施例中，半导体材料可以使用诸如多晶硅材料或单晶硅材料的硅材料来形成。
浮置主体924和顶部触点926可以基于半导体材料形成。在一些实施例中，半导体材料可以是本征材料或掺杂有合适的掺杂剂，例如一种或多种p型掺杂剂。例如，半导体材料可以通过离子注入而掺杂有诸如硼、铝、氮、镓、铟和/或它们的组合的p型掺杂剂。接下来，半导体材料的顶部部分可以通过离子注入而掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂和/或它们的组合。如图9D所示，半导体材料的掺杂有n型掺杂剂的顶部部分可以形成顶部触点926，而半导体材料的处于顶部触点926和帽层922之间的剩余部分可以形成圆柱主体924。
在一些实施例中，一个开口920中的每个圆柱主体924是在垂直方向(例如，z方向)上延伸的柱状结构，并且其侧壁被电介质堆叠体904包围。在如图9D所示的一些实施例中，圆柱主体924的顶表面位于电介质堆叠体904的顶部第二电介质层908的顶表面上方的水平面处，并且圆柱主体924的底表面位于电介质堆叠体904的底部第二电介质层908的底表面下方的水平面处。
根据本公开的一些实施例，方法800可以进行到操作810，其中可以在电介质堆叠体中形成至少一个栅缝隙。如图9E所示，每个栅缝隙930可以垂直穿透电介质堆叠体904，并且在SGT的两个阵列之间基本上沿直线横向延伸。可以通过在顶部隔离层914之上形成掩模层941并使用例如光刻对掩模层941进行图案化以在图案化的掩模层941中形成对应于一个或多个栅缝隙的一个或多个开口来形成至少一个栅缝隙930。可以执行适当的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除由开口暴露的电介质堆叠体904的部分，直到多个栅缝隙930暴露底部导电层902。
方法800可以进行到操作812，其中可以去除电介质堆叠体的多个第二电介质层以形成多个水平沟槽。如图9F所示，多个水平沟槽940可以在水平方向上延伸。注意，本文所用的术语“水平/水平地”是指标称平行于衬底901的横向表面。
在一些实施例中，电介质堆叠体904的第二电介质层908用作牺牲层，并且通过使用任何合适的蚀刻工艺(例如各向同性干法蚀刻工艺或各向同性湿法蚀刻工艺)而被去除。蚀刻工艺可以相对于第一电介质层906的材料对第二电介质层908的材料具有足够高的蚀刻选择性，使得蚀刻工艺可以对电介质层906具有最小的影响。各向同性干法蚀刻和/或各向同性湿法蚀刻可以在各个方向上去除第二电介质层908，以暴露每个第一电介质层906的顶表面和底表面。因此，随后可以在相邻的第一电介质层906之间形成多个水平沟槽230。
在一些实施例中，第二电介质层908包括氮化硅并且各向同性干法蚀刻工艺的蚀刻剂包括CF4、CHF3、C4F8、C4F6和CH2F2中的一种或多种。各向同性干法蚀刻工艺的射频(RF)功率可以低于大约100W并且偏压可以低于大约10V。在一些实施例中，第二电介质层908包括氮化硅并且各向同性湿法蚀刻工艺的蚀刻剂包括磷酸，例如H3PO4。
在去除第二电介质层908之后，可以通过使用任何合适的清洁工艺来清洁至少一个栅缝隙930和多个水平沟槽940。例如，可以执行湿法蚀刻清洁工艺以去除至少一个栅缝隙930的底部处的原生氧化物，并且可以执行干法蚀刻清洁工艺以去除至少一个栅缝隙930的侧壁上的聚合物和副产物。在清洁工艺之后，可以通过多个水平沟槽940来暴露第一电介质层906的顶表面和底表面、以及圆柱主体924的外侧壁的最初被第二电介质层908包围的部分，如图9F所示。
方法800可以进行到操作814，其中可以在多个水平沟槽中形成栅极结构。如图9G所示，每个栅极结构947可以包括栅极绝缘层943和被栅极绝缘层943包裹的栅电极层945。
在一些实施例中，栅极绝缘层943可以形成在多个水平沟槽940中的每一个的内表面上。栅极绝缘层可以是用于绝缘在后续工艺中形成在相邻第一电介质层906之间的相应栅电极的电介质层。在一些实施例中，栅极绝缘层943可以形成为用一种或多种合适的绝缘材料覆盖水平沟槽940的暴露表面和/或每个栅缝隙930的侧壁。例如，一种或多种合适的沉积工艺，例如CVD、PVD和/或ALD，可以用于将一种或多种绝缘材料沉积到水平沟槽940中。在一些实施例中，凹陷蚀刻和/或化学机械平面化(CMP)可以用于去除过多的(多种)绝缘材料。一种或多种绝缘材料可以包括提供电绝缘功能的任何合适的材料。例如，一种或多种绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化钛等，和/或它们的任何合适的组合。在一些实施例中，多个绝缘层可以具有不同的绝缘材料。
在一些实施例中，栅极绝缘层943可以具有层合结构。例如，绝缘层可以包括第一绝缘子层，其覆盖第一电介质层906的顶表面和底表面，以及圆柱主体924的被多个水平沟槽940暴露的外侧壁部分。栅极绝缘层943还可以包括覆盖第一绝缘子层的表面的第二绝缘子层。在一些实施例中，第一绝缘子层可以包括高介电常数(高k值)电介质(例如，氧化铝)，并且第二绝缘子层可以包括氮化钛作为胶合层以防止栅电极层剥离。
在一些其他实施例中，栅极绝缘层943可以是单膜结构。例如，绝缘层可以包括覆盖第一电介质层906的顶表面和底表面以及功能层924的被多个水平沟槽940暴露的外侧壁部分的单个高k值电介质层(例如，氮化钛膜)。氮化钛膜的厚度可以在从大约1nm到大约10nm的范围内。
在一些实施例中，然后可以在每个水平沟槽940中形成栅电极层945。栅电极层945可以通过用任何合适的导电材料(例如钨、铝、铜、钴、或其任何组合)填充水平沟槽940来形成。栅电极层945可以使用合适的沉积方法沉积到水平沟槽940中，所述沉积方法例如是CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD。在一些实施例中，栅电极层945包括通过CVD形成的钨。
在一些实施例中，在形成多栅电极层945之后，可以通过凹陷蚀刻工艺去除多个栅电极层945的部分。在一些实施例中，为了确保多个栅极之间的绝缘，可以执行凹陷蚀刻工艺，例如湿法蚀刻工艺，以去除多个栅电极层945的与栅缝隙930相邻的暴露部分。如此一来，可以在与栅缝隙930的侧壁相邻的每个水平沟槽940中形成凹陷949，如图9G所示。多个栅极层945的其余部分均被栅极绝缘层943夹住。
方法800可以进行到操作816，其中可以在每个栅缝隙中形成栅缝隙结构。在如图9H所示的一些实施例中，栅缝隙结构950可以包括至少一个间隔体层935和至少一个栅极线导电结构956。
在一些实施例中，具有层合结构的间隔体层935可以形成在至少一个栅缝隙930的侧壁上。间隔体层935也被称为栅极线间隔体(GLSP)层，并且可以包括第一间隔体子层931和第二间隔体子层933，如图9H所示。间隔体层935可以用于在多个栅电极945和栅极线导电结构956之间提供电绝缘。
在一些实施例中，用于形成间隔体层935的制造工艺可以包括在至少一个栅缝隙930的侧壁上形成第一间隔体子层931。如图9H所示，第一间隔体子层931可以覆盖栅缝隙930的侧壁、多个栅极结构947的暴露表面。第一间隔体子层931可以通过使用任何合适的沉积工艺(例如原子层沉积(ALD)工艺)形成，以沉积低温氧化物材料，例如氧化硅。第一间隔体子层931可以用于防止栅电极在后续工艺中被氧化。在一些实施例中，第一间隔体子层931的厚度可以在从大约0.1nm到大约10nm的范围内。
在一些实施例中，用于形成间隔体层935的制造工艺可以包括形成第二间隔体子层933以覆盖第一间隔体子层931，如图9H所示。第二间隔体子层933可以通过使用任何合适的沉积工艺(例如原子层沉积(ALD)工艺)形成，以沉积高k值材料，例如k值大于5的电介质材料。例如，第二间隔体子层933可以是氮化物材料，例如氮化硅层。在一些实施例中，第二间隔体子层933的厚度可以在从大约1nm到大约10nm的范围内。
在一些实施例中，间隔体层935的层合结构可以有效地增加间隔体层935的等效氧化物厚度(EOT)，从而提高间隔体层935的隔离性能。例如，在一些实施例中，间隔体层935的EOT可以在从40nm到100nm的范围内。因此，间隔体层935的改进的膜质量可以导致栅极结构947和公共源极(例如，栅极线导电结构956)之间的更高的击穿电压。
在一些实施例中，栅极线导电结构956可以形成在每个栅缝隙930中并且被夹在第二间隔体子层933之间。在一些实施例中，栅极线导电结构956可以通过使用任何合适的沉积方法沉积任何合适的导电材料来形成，所述沉积方法例如是CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD。在一些实施例中，栅极线导电结构956可以包括半导体下部部分952和金属上部部分954，如图9H所示。在一个示例中，半导体下部部分952可以包括多晶硅，并且金属上部部分954可以包括钨、铝或铜。
栅极线导电结构956在每个栅缝隙930的底部处与底部导电层902接触，并且可以用作多个SGT的公共源极触点。在形成栅极线导电结构956之后，可以执行化学机械平坦化(CMP)工艺以将栅缝隙结构950的顶表面平坦化为与掩模层941的顶表面共面，如图9H所示。
根据本公开的一些实施例，方法800可以进行到操作818，其中可以形成存储单元的多个互连结构。如图9I所示，多个互连结构可以包括多个过孔971、973、975、977和多个插塞962、964、966、968。
在一些实施例中，过孔971可以延伸穿过掩模层941，并且电耦合到顶部触点926。过孔971可以用作位线(例如，上面结合图1-6描述的BL 120、220)。在一些实施例中，过孔973和975可以延伸穿过掩模层941、顶部隔离层914、蚀刻停止层919、填充结构918和阶梯绝缘层916。电耦合到顶部栅电极层945的过孔973可以用作字线(例如，以上结合图1-6描述的WL 142、242)。分别电耦合到其他栅电极层945的过孔975可以用作板线(例如，上面结合图3-6描述的PL 346、446、546、646)。在一些实施例中，过孔977可以延伸穿过掩模层941、顶部隔离层914、蚀刻停止层919、填充结构918和阶梯绝缘层916。在一些实施例中，电耦合到底部导电层902的过孔977可以用作源极线(例如，上面结合图1-6描述的SL 130、230)。
在一些实施例中，插塞962、964、966和968可以形成在绝缘层960中并电耦合到过孔971、973、975、977中的对应一个。插塞962、964、966和968可以分别通过过孔971、973、975、977与对应的底部导电层902、栅电极945或顶部触点926接触并电耦合，以用于提供电压偏置和/或传送电信号。在一些实施例中，插塞962、964、966和968可以是嵌入在绝缘层960中并且通过任何合适的图案化工艺形成的图案化导电层的部分。在一些实施例中，多个插塞966可以彼此互连并且耦合到单个电压源，使得多个PL共享公共电压配置，如上面结合图3-4所描述的。在一些替代实施例中，多个插塞966可以分别耦合到多个独立的电压源，使得多个PL被施加到独立的电压，如上面结合图5-6所描述的。
图10示出了根据本公开的一些替代实施例的用于形成3D存储结构的另一种方法。方法1000的操作可以以不同的顺序执行和/或可以发生变化，并且方法1000可以包括为简单起见未描述的更多操作。也就是说，并非需要图10中的所有操作才能执行本文提供的公开内容。此外，一些操作可以同时、顺序和/或以与图10所示不同的顺序执行。图11A-11G是制造示例性3D存储结构的截面图。图11A-11G作为示例性截面图被提供以便于解释方法1000。这里提供的制造工艺是示例性的，并且可以执行根据本公开的未在这些图中示出的替代工艺。附加层和/或结构可以形成在3D存储结构中并且为简单起见而未在图11A-11G中示出。
根据本公开的一些实施例，方法1000可以开始于操作1002，其中可以在衬底上形成底部导电层，并且可以在导电层上形成具有阶梯结构的存储堆叠体。如图11A的示例所示，具有包括电介质层1106(例如，氧化硅)和导电层1108(例如，钨、铝、铜、钴或其任何组合)的阶梯结构1105的存储堆叠体1104可以形成为底部导电层1102顶上的电介质堆叠体，其形成在衬底1101顶上。
衬底1101可以包括硅(例如，单晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其他合适的材料或其任何组合。在一些实施例中，衬底1101可以包括电介质层(未示出)，例如氧化硅、氮化硅、氮氧化硅等。在一些实施例中，衬底1101可以是掺杂有合适的掺杂剂的半导体层。例如，衬底1101可以掺杂有p型掺杂剂(例如，硼、铟、铝、镓等，和/或它们的组合)。
底部导电层1102可以形成在衬底1101上。底部导电层1102可以在平行于衬底1101的顶表面的横向方向上延伸。在一些实施例中，底部导电层1102可以是导电结构，例如金属线或掺杂有合适掺杂剂的半导体层。例如，底部导电层1102可以由钨、钴、铜、铝、任何合适的金属和/或它们的组合形成。底部导电层1102可以使用薄膜沉积工艺来设置，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、等离子体增强型ALD(PEALD)、和/或其任何组合。作为另一示例，底部导电层1102可以由与衬底1101相同的半导体材料形成，但掺杂有相反类型的掺杂剂。当衬底1101掺杂有p型掺杂剂时，底部导电层1102可以掺杂有n型掺杂剂(例如，磷、砷、锑、铋、锂等，和/或它们的组合)。
可以在底部导电层1102上形成包括多个电介质层1106和导电层1108的存储堆叠体1104。多个电介质层1106和导电层1108在横向方向上延伸，并且沿着垂直于衬底1101的顶表面的垂直方向交替。在一些实施例中，电介质层1106可以是氧化硅层，并且导电层1108可以是金属层。存储堆叠体1104可以通过多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDP-CVD)、溅射、旋涂和/或它们的任何组合。
导电层1108可以形成WL触点和PL接触段。例如，顶部导电层1108可以用作WL触点，而顶部导电层1108下方的其他导电层1108可以用作多个PL接触段。在一些实施例中，多个导电层1108可以具有相同的厚度Lg，其在大约5nm和大约100nm之间，例如大约10nm、大约15nm或大约20nm。在一些实施例中，多个电介质层1106可以具有相同的厚度或不同的厚度。例如，在顶部导电层1108下方并与其相邻的顶部电介质层906可以具有第二厚度Ts2，其不同于在顶部电介质层1106下方的剩余电介质层1106的第一厚度Ts1。在一些实施例中，第一厚度Ts1可以在大约5nm和大约200nm之间的范围内，并且第二厚度Ts2可以在大约5nm和大约200nm之间的范围内。在一些实施例中，存储堆叠体1104可以进一步包括具有大于Lg、Ts1和Ts2的厚度H的底部隔离层1112(例如，氧化硅层)。
阶梯结构1105可以形成在存储堆叠体1104的一个边缘上。在一些实施例中，可以去除存储堆叠体1104的部分以形成阶梯结构1105。在一些实施例中，可以重复执行多个蚀刻修整工艺以形成阶梯结构1105的一组台阶。在一些实施例中，每个台阶可以包括至少一个电介质层1106和至少一个导电层1108。
在一些实施例中，蚀刻修整工艺可以包括一组重复的蚀刻修整工艺以形成阶梯结构1105，该阶梯结构1105包括在存储堆叠体1104的边缘处的一组台阶。具体地，为了形成每个台阶，光刻胶层(未示出)可以用作掩模以暴露存储堆叠体1104的顶表面的一部分。为了形成第一台阶，存储堆叠体1104的暴露的顶表面的宽度可以是台阶宽度。在一些实施例中，可以执行各向异性蚀刻工艺，例如反应离子蚀刻(RIE)工艺、或其他合适的干法/湿法蚀刻工艺，以去除通过掩模(即，光刻胶层)暴露的暴露层(例如，导电层1108)。蚀刻工艺可以停止在下一个较低层(例如，电介质层906)上。然后将掩模(即，光刻胶层)中的图案转移到已经被蚀刻的层(例如，导电层1108)。然后该暴露的下一个较低层(例如，电介质层1106)可以通过在下一个较低层(例如，导电层1108)上停止的另一个蚀刻工艺而被去除。因此，可以在存储堆叠体1104的前两个顶层上创建第一台阶。
接下来，可以通过例如经由各向同性蚀刻工艺去除存储堆叠体1104上方的掩模的一部分(也称为“修整”)来减小掩模(即，光刻胶层)的尺寸，以暴露存储堆叠体1104的另一个台阶宽度。该方法可以通过使结构经受两个各向异性蚀刻工艺来进行，包括去除两个暴露层(例如，两个导电层1108)的暴露部分，并且随后去除两个暴露的下一个较低层(例如，电介质层1106)的暴露部分。这样，第一台阶可以降低到存储堆叠体1104的第三和第四顶层，并且第二台阶可以形成在存储堆叠体1104的前两个顶层上。
在一些实施例中，可以重复掩模(即，光刻胶层)尺寸的连续减小和两步蚀刻工艺(也称为蚀刻-修整工艺)，使得包括一组台阶的阶梯结构1105可以形成在存储堆叠体1104的一个边缘上，如图11A所示。然后可以去除光刻胶层。在一些实施例中，去除工艺可以包括任何合适的蚀刻工艺和清洁工艺。在一些实施例中，可以形成阶梯绝缘层1116和填充结构1118以覆盖阶梯结构1105的暴露表面，蚀刻停止层1119和顶部隔离层1114可以形成在填充结构1118和存储堆叠体1104上。
根据本公开的一些实施例，方法1000可以进行到操作1004，其中可以穿过存储堆叠体形成开口。参考图11B，可以通过蚀刻顶部隔离层1114、蚀刻停止层1119和存储堆叠体1104的部分直到暴露底部导电层1102来形成开口1120。
在一些实施例中，开口1120可以是具有大致矩形的截面区域的圆柱形孔。可以使用光刻工艺来暴露顶部隔离层1114的顶表面的要蚀刻的部分。诸如干法等离子体蚀刻工艺或湿法化学蚀刻工艺的各向异性蚀刻可以用于顺序去除顶部隔离层1114、蚀刻停止层1119和存储堆叠体1104的部分，直到暴露底部导电层1102。蚀刻工艺可以包括多个蚀刻工艺，每个蚀刻工艺被配置为去除被暴露的类型的材料。具体地，可以基于顶部隔离层1114、蚀刻停止层1119、电介质层1106、导电层1108和底部隔离层1112的材料组成来选择每个蚀刻工艺中使用的蚀刻剂。蚀刻工艺可以一直持续到底部导电层1102的顶表面被暴露。在一些实施例中，开口920延伸到底部导电层1102中以确保导电层1102在开口1120内被暴露。在形成开口1120之后可以去除诸如光刻胶的掩模层。在一些实施例中，可以执行氧化工艺以氧化导电层的由开口1120暴露的暴露表面以形成氧化物层1121，如图11B所示。
根据本公开的一些实施例，方法1000可以进行到操作1006，其中可以在每个开口的底部形成帽层。
在一些实施例中，在形成帽层1122之前，可以执行冲孔蚀刻以去除氧化物层1121的处于每个开口1120的底部的部分，以暴露底部导电层1102。如图11C所示，帽层1122可以形成在每个开口1120的底部，并且可以掺杂有与底部导电层1102相同的掺杂剂。例如，帽层1122可以掺杂有n型掺杂剂(例如，磷、砷、锑、铋、锂等，和/或它们的组合)。帽层1122可以用作源极帽(例如，如图2所示的源极帽234)。因此，帽层1122的顶表面低于底部隔离层1112的顶表面。在一些实施例中，从底部隔离层1112的顶表面到帽层1122的顶表面的落差D可以大于5nm。
在一些实施例中，帽层1122通过如下方式来生长：CVD，例如低压化学气相沉积(LPCVD)、原子层化学气相沉积(ALCVD)、超高真空化学气相沉积(UHVCVD)、远程等离子体化学气相沉积沉积(RPCVD)；分子束外延(MBE)工艺；任何合适的外延工艺；或其任何组合。在一些实施例中，源极帽234通过外延沉积/部分蚀刻工艺来生长，该工艺将外延沉积/部分蚀刻工艺重复至少一次。这种重复的沉积/部分蚀刻工艺也称为循环沉积-蚀刻(CDE)工艺。在一些实施例中，帽层1122通过选择性外延生长(SEG)来生长，其中添加蚀刻气体以促进半导体材料在衬底1101的暴露表面上而不是在绝缘材料(例如，底部隔离层1112的电介质材料)上的选择性生长。此外，帽层1122可以在外延生长工艺期间或者在外延生长工艺之后通过离子注入工艺进行原位掺杂。在一些实施例中，帽层1122可以掺杂有n型掺杂剂，例如磷、砷、锑、铋、锂等，和/或它们的组合。
根据本公开的一些实施例，方法1000可以进行到操作1008，其中可以在每个开口中并在帽层上形成圆柱主体和顶部触点。如图11D所示，圆柱主体1124可以形成在每个开口1120中的帽层1122的顶上，并且顶部触点1126可以形成在每个开口1120中的圆柱主体1124的顶上。
在一些方面，形成浮置主体1124和顶部触点1126可以包括用半导体材料填充开口1120。例如，可以通过外延生长(例如，SEG)或任何合适的沉积方法(例如，CVD、PVD、ALD等)和/或再结晶工艺将半导体材料填充到开口1120中。例如，可以从帽层1122外延生长多晶硅结构。作为另一个示例，可以在帽层1122上沉积非晶硅结构，并且加热工艺可以将非晶硅结构转变为多晶硅结构。在一些实施例中，半导体材料可以延伸穿过整个开口1120，并且执行平坦化工艺以使得半导体材料的顶表面与顶部隔离层1114的顶表面共面。在一些实施例中，半导体材料可以使用诸如多晶硅材料或单晶硅材料的硅材料来形成。
浮置主体1124和顶部触点1126可以基于半导体材料形成。在一些实施例中，半导体材料可以是本征材料或掺杂有合适的掺杂剂，例如一种或多种p型掺杂剂。例如，半导体材料可以通过离子注入而被掺杂有诸如硼、铝、氮、镓、铟和/或它们的组合的p型掺杂剂。接下来，半导体材料的顶部可以通过离子注入而被掺杂有诸如磷、砷、锑、铋、锂和/或它们的组合的n型掺杂剂。如图11D所示，半导体材料的掺杂有n型掺杂剂的顶部部分可以形成顶部触点1126，并且半导体材料的处于顶部触点1126和帽层1122之间的剩余部分可以形成圆柱主体1124。
在一些实施例中，一个开口1120中的每个圆柱主体1124是在垂直方向(例如，z方向)上延伸的柱状结构，并且其侧壁被存储堆叠体1104包围。在如图11中所示的一些实施例中，圆柱主体1124的顶表面位于存储堆叠体1104的顶部导电层1108的顶表面上方的水平面处，并且圆柱主体1124的底表面位于存储堆叠体1104的最低导电层1108的底表面下方的水平面处。
根据本公开的一些实施例，方法1000可以进行到操作1010，其中可以在电介质堆叠体中形成至少一个栅缝隙。如图11E所示，每个栅缝隙1130可以垂直穿透存储堆叠体1104，并且在SGT的两个阵列之间基本上沿直线横向延伸。至少一个栅缝隙1130可以是通过如下方法形成的：在顶部隔离层1114之上形成掩模层1141，并且使用例如光刻来图案化掩模层1141以在图案化的掩模层1141中形成对应于一个或多个栅缝隙的一个或多个开口。可以执行合适的蚀刻工艺，例如干法蚀刻和/或湿法蚀刻，以去除存储堆叠体1104的由开口暴露的部分，直到至少一个栅缝隙1130暴露底部导电层902。在一些实施例中，可以执行氧化工艺以对通过至少一个栅缝隙1130暴露的导电层的暴露表面进行氧化，以形成氧化物层1131，如图11E所示。
方法1000可以进行到操作1012，可以在每个栅缝隙中形成栅缝隙结构。在如图11F所示的一些实施例中，栅缝隙结构1150可以包括至少一个间隔体层1135和至少一个栅极线导电结构1156。
在一些实施例中，具有单层结构或层合结构的间隔体层1135可以形成在至少一个栅缝隙1130的侧壁上。间隔体层1135，也称为栅极线间隔体(GLSP)层，可以用于在多个导电层1108和栅极线导电结构1156之间提供电绝缘。
在一些实施例中，用于形成间隔体层1135的制造工艺可以包括在至少一个栅缝隙1130的侧壁上形成一个或多个电介质膜。如图11F所示，间隔体层1135可以覆盖栅缝隙1130的侧壁和氧化物层1131的暴露表面。间隔体层1135可以通过使用诸如原子层沉积(ALD)工艺的任何合适的沉积工艺来形成。间隔体层1135可以包括低温氧化物材料和/或高k值材料。间隔体层1135可以用于防止栅电极在后续工艺中被氧化。
在一些实施例中，栅极线导电结构1156可以形成在每个栅缝隙1130中并且被夹在间隔体层1135之间。在一些实施例中，栅极线导电结构1156可以通过使用任何合适的沉积方法沉积任何合适的导电材料来形成，所述沉积方法例如是CVD、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)和/或ALD。在一些实施例中，栅极线导电结构1156可以包括半导体下部部分1152和金属上部部分1154，如图11F所示。在一个示例中，半导体下部部分1152可以包括多晶硅，并且金属上部部分1154可以包括钨、铝或铜。
栅极线导电结构1156在每个栅缝隙1130的底部处与底部导电层1102接触，并且可以用作多个SGT的公共源极触点。在形成栅极线导电结构1156之后，可以执行化学机械平坦化(CMP)工艺以将栅缝隙结构1150的顶表面平坦化为与掩模层1141的顶表面共面，如图11F所示。
根据本公开的一些实施例，方法1000可以进行到操作1014，其中可以形成存储单元的多个互连结构。如图11G所示，多个互连结构可以包括多个过孔1171、1173、1175、1177和多个插塞1162、1164、1166、1168。
在一些实施例中，过孔1171可以延伸穿过掩模层1141，并且电耦合到顶部触点1126。过孔1171可以用作位线(例如，上面结合图1-6描述的BL 120、220)。在一些实施例中，过孔1173和1175可以延伸穿过掩模层1141、顶部隔离层1114、蚀刻停止层1119、填充结构1118和阶梯绝缘层1116。电耦合到顶部导电层1108的过孔1173可以用作字线(例如，上面结合图1-6描述的WL 142、242)。分别电耦合到其他导电层1108的过孔1175可以用作板线(例如，上面结合图3-6描述的PL 346、446、546、646)。在一些实施例中，过孔1177可以延伸穿过掩模层1141、顶部隔离层1114、蚀刻停止层1119、填充结构1118和阶梯绝缘层1116。在一些实施例中，电耦合到底部导电层1102的过孔1177可以用作源极线(例如，上面结合图1-6描述的SL 130、230)。
在一些实施例中，插塞1162、1164、1166和1168可以形成在绝缘层1160中并电耦合到过孔1171、1173、1175、1177中的对应一个。插塞1162、1164、1166和1168可以是分别通过过孔1171、1173、1175、1177与对应的底部导电层1102、导电层1108或顶部触点926接触并电耦合，以用于提供电压偏置和/或传送电信号。在一些实施例中，插塞1162、1164、1166和1168可以是嵌入在绝缘层1160中并且通过任何合适的图案化工艺形成的图案化导电层的部分。在一些实施例中，多个插塞1166可以彼此互连并且耦合到单个电压源，使得多个PL共享公共电压配置，如上面结合图3-4所描述的。在一些替代实施例中，多个插塞1166可以分别耦合到多个独立的电压源，使得多个PL被施加独立的电压，如上面结合图5-6所描述的。
本公开的一个方面提供了一种存储结构，包括：存储单元，包括具有圆柱形状的圆柱主体、包围该圆柱主体的绝缘层、包围绝缘层的第一部分的字线触点、以及包围绝缘层的第二部分的多个板线接触段，所述字线触点耦合到字线，所述多个板线接触段耦合到公共板线；耦合到存储单元的位线触点，位线触点耦合到位线；以及耦合到存储单元的源极线触点，源极线触点耦合到源极线。
在一些实施例中，圆柱主体沿第一方向延伸；字线触点和多个板线接触段均在垂直于第一方向的对应平面中包围圆柱主体；并且字线触点与多个板线接触段沿第一方向按顺序布置。
在一些实施例中，多个板线接触段中的每个板线接触段沿第一方向具有基本相同的第一高度。
在一些实施例中，第一高度基本等于字线触点沿第一方向的第二高度。
在一些实施例中，每对相邻板线接触段沿第一方向具有基本相同的第一距离。
在一些实施例中，第一距离基本等于字线触点与其相邻的板线接触段之间的第二距离。
在一些实施例中，第一距离不同于字线触点与其相邻板线接触段之间的第二距离。
本公开的另一方面提供一种存储结构，包括：存储单元，其包括具有圆柱形状的圆柱主体、包围该圆柱主体的绝缘层、包围该绝缘层的第一部分的字线触点、以及包围该绝缘层的第二部分的多个板线接触段，字线触点耦合到字线，多个板线接触段分别耦合到多个独立板线；耦合到存储单元的位线触点，位线触点耦合到位线；以及耦合到存储单元的源极线触点，源极线触点耦合到源极线。
在一些实施例中，圆柱主体在第一方向上延伸；字线触点和多个板线接触段均在垂直于第一方向的对应平面中包围圆柱主体；并且字线触点和多个板线接触段沿第一方向按顺序布置。
在一些实施例中，多个板线接触段中的每个板线接触段沿第一方向具有基本相同的第一高度。
在一些实施例中，第一高度基本等于字线触点沿第一方向的第二高度。
在一些实施例中，每对相邻的板线接触段沿第一方向具有基本相同的第一距离。
在一些实施例中，第一距离基本等于字线触点与其相邻的板线接触段之间的第二距离。
在一些实施例中，第一距离不同于字线触点与其相邻的板线接触段之间的第二距离。
本公开的另一方面提供一种存储结构，包括：具有第一类型掺杂剂的底部导电层；位于底部导电层上的存储堆叠体，该存储堆叠体包括多个交替布置的电介质层和导电层；圆柱主体，其嵌入在存储堆叠体中，圆柱主体具有与第一类型掺杂剂相反的第二类型掺杂剂；以及位于圆柱主体上的顶部触点，顶部触点具有第一类型掺杂剂；其中：顶部触点耦合位线，存储堆叠体的顶部导电层耦合到字线，存储堆叠体的除顶部导电层以外的多个导电层分别耦合至多个板线，并且底部导电层耦合到源极线。
在一些实施例中，多个板线连接到公共电压源。
在一些实施例中，多个板线连接到多个独立的电压源。
在一些实施例中，存储堆叠体的多个导电层中的每个导电层具有基本相同的第一厚度。
在一些实施例中，存储堆叠体的多个电介质层中的每个电介质层具有基本相同的第二厚度。
在一些实施例中，存储堆叠体的顶部电介质层具有不同于存储堆叠体的其他电介质层的第二厚度的第三厚度。
应当理解，本文中的措辞或术语是为了描述而非限制的目的，使得本说明书的术语或措辞将由相关领域的技术人员根据本文的教导来解释。
如本文所用的术语“衬底”描述了材料层被添加到其上的材料。在一些方面，衬底本身可以被图案化，并且添加在其顶部的材料也可以被图案化，或者可以保留不被图案化。
以下示例是说明性的，但不限制本公开的方面。对本领域中通常遇到的并且对于相关领域的技术人员来说显而易见的各种条件和参数的其他合适的修改和调整在本公开的精神和范围内。
虽然上面已经描述了具体方面，但是应当理解，这些方面可以以不同于所描述的方式来实践。该描述并非旨在限制权利要求的范围。
应当理解，具体实施方式部分(而不是发明内容和摘要部分)旨在用于解释权利要求。发明内容和摘要部分可以阐述如发明人所设想的一个或多个但不是所有示例性方面，因此不旨在以任何方式限制这些方面和所附权利要求。
以上已经借助于示出了指定功能及其关系的实施方式的功能构建块描述了所述方面。为了便于描述，本文任意定义了这些功能构建块的边界。只要适当地执行指定的功能及其关系，就可以定义替代的边界。
具体方面的上述描述将如此充分地揭示这些方面的一般性质，以至于其他人可以通过应用本领域技术内的知识而容易地修改和/或调整这种具体方面以用于各种应用，而无需过度实验，并且也不偏离所述方面的一般概念。因此，基于本文所呈现的教导和指导，这种调整和修改旨在落入所公开方面的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施例中的任何一个限制，而应仅根据所附权利要求及其等同物来限定。

Claims (20)

1.一种存储结构，包括：
存储单元，包括：
具有圆柱形状的圆柱主体，
包围所述圆柱主体的绝缘层，
包围所述绝缘层的第一部分的字线触点，所述字线触点耦合到字线，以及
包围所述绝缘层的第二部分的多个板线接触段，所述多个板线接触段耦合到公共板线；
耦合到所述存储单元的位线触点，所述位线触点耦合到位线；以及
耦合到所述存储单元的源极线触点，所述源极线触点耦合到源极线。
2.根据权利要求1所述的存储结构，其中：
所述圆柱主体在第一方向上延伸；
所述字线触点和所述多个板线接触段均在垂直于所述第一方向的对应平面中包围所述圆柱主体；并且
所述字线触点和所述多个板线接触段沿所述第一方向按顺序布置。
3.根据权利要求1所述的存储结构，其中，所述多个板线接触段中的每个板线接触段沿所述第一方向具有基本相同的第一高度。
4.根据权利要求3所述的存储结构，其中，所述第一高度基本等于所述字线触点沿所述第一方向的第二高度。
5.根据权利要求1所述的存储结构，其中，每对相邻的板线接触段沿所述第一方向具有基本相同的第一距离。
6.根据权利要求5所述的存储结构，其中，所述第一距离基本等于所述字线触点与其相邻的板线接触段之间的第二距离。
7.根据权利要求5所述的存储结构，其中，所述第一距离不同于所述字线触点与其相邻的板线接触段之间的第二距离。
8.一种存储结构，包括：
存储单元，包括：
具有圆柱形状的圆柱主体，
包围所述圆柱主体的绝缘层，
包围所述绝缘层的第一部分的字线触点，所述字线触点耦合到字线，以及
包围所述绝缘层的第二部分的多个板线接触段，所述多个板线接触段分别耦合到多个独立板线；
耦合到所述存储单元的位线触点，所述位线触点耦合到位线；以及
耦合到所述存储单元的源极线触点，所述源极线触点耦合到源极线。
9.根据权利要求8所述的存储结构，其中：
所述圆柱主体在第一方向上延伸；
所述字线触点和所述多个板线接触段均在垂直于所述第一方向的对应平面中包围所述圆柱主体；并且
所述字线触点和所述多个板线接触段沿所述第一方向按顺序布置。
10.根据权利要求8所述的存储结构，其中，所述多个板线接触段中的每个板线接触段沿所述第一方向具有基本相同的第一高度。
11.根据权利要求10所述的存储结构，其中，所述第一高度基本等于所述字线触点沿所述第一方向的第二高度。
12.根据权利要求8所述的存储结构，其中，每对相邻的板线接触段沿所述第一方向具有基本相同的第一距离。
13.根据权利要求12所述的存储结构，其中，所述第一距离基本等于所述字线触点与其相邻的板线接触段之间的第二距离。
14.根据权利要求12所述的存储结构，其中，所述第一距离不同于所述字线触点与其相邻的板线接触段之间的第二距离。
15.一种存储结构，包括：
具有第一类型掺杂剂的底部导电层；
位于所述底部导电层上的存储堆叠体，所述存储堆叠体包括多个交替布置的电介质层和导电层；
嵌入在所述存储堆叠体中的圆柱主体，所述圆柱主体具有与所述第一类型掺杂剂相反的第二类型掺杂剂；以及
位于所述圆柱主体上的顶部触点，所述顶部触点具有所述第一类型掺杂剂；
其中：
所述顶部触点耦合到位线，
所述存储堆叠体的顶部导电层耦合到字线，
除了所述存储堆叠体的所述顶部导电层之外的多个所述导电层分别耦合到多个板线，并且
所述底部导电层耦合到源极线。
16.根据权利要求15所述的存储结构，其中：
所述多个板线连接到公共电压源。
17.根据权利要求15所述的存储结构，其中：
所述多个板线连接到多个独立的电压源。
18.根据权利要求15所述的存储结构，其中：
所述存储堆叠体的所述多个导电层中的每个导电层具有基本相同的第一厚度。
19.根据权利要求15所述的存储结构，其中：
所述存储堆叠体的多个所述电介质层中的每个电介质层具有基本相同的第二厚度。
20.根据权利要求15所述的存储结构，其中：
所述存储堆叠体的顶部电介质层具有不同于所述存储堆叠体的其他所述电介质层的第二厚度的第三厚度。
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