JP2009503873A - 分割電極ゲートトレンチ・パワーデバイス - Google Patents

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Abstract

【課題】 パワー半導体デバイスの電流搬送能力を改善する。
【解決手段】 ゲート絶縁ライナーに沿って延びるゲートライナー、および、２つのゲートライナーの間にスペースを設けている絶縁ブロックを備えるパワー半導体デバイス。
【選択図】図１

Description

関連出願の相互参照
本出願は、「SPLIT ELECTRODE GATE TRENCH MOSFET STRUCTURE AND PROCESS AND SF6 ETCH PROCESS（分割電極ゲートトレンチＭＯＳＦＥＴ構造およびプロセスおよびＳＦ6エッチング・プロセス）」という名称の、２００５年７月２７日に出願された米国特許仮出願第６０／７０２９１９号に基き、かつその利益を請求するものであって、この仮出願に対する優先権を主張し、かつその開示内容を、参照のために、本明細書に組み込まれるものである。
本発明は、パワー半導体デバイス、より詳細には、ＭＯＳ（金属酸化膜半導体）ゲートトレンチ型パワー半導体デバイスに関するものである。
パワー半導体デバイスは、電力管理応用、例えば電力変換装置および電源に広く用いられている。多くの利用面において、電力変換装置の効率は、それに用いられているパワー半導体デバイスの効率に強く関連している。より高い効率を得るためには、パワー半導体デバイスの電流搬送能力を改善しなければならないが、それは、そのオン抵抗を減少させることとなる。例えばトレンチ型ＭＯＳゲートデバイスの電流搬送能力を増加させるために、そのピッチ（セル間隔）を減少させることがある。しかしながら、ピッチを減少させるためには、ゲート電荷も減少させて、Ｑｇｄ（ゲート−ドレイン間容量に蓄積される電荷）を減少させなければならない。
Ｑｇｄに対して悪影響を及ぼすことなく、パワー半導体デバイスの電流搬送能力を改善することが望まれる。
本発明によるパワー半導体デバイスは、一方の導電型のドリフト領域と他方の導電型のベース領域とを持つ半導体ボディと、少なくともベース領域を貫通して延びるゲートトレンチと、ゲートトレンチの少なくとも側壁を覆っているゲート絶縁ライナーと、ゲート絶縁ライナーの各々に隣接しているゲート電極と、ゲート電極の間に、かつ、各ゲート電極に隣接して配置されている絶縁ブロックと、ゲートトレンチに隣接する、一方の導電型の導電性の領域と、導電性の領域に電気的に接続された第１のパワー電極とを備えている。
本発明の一態様によれば、ゲート電極の大きさは小とされ（ゲート電荷が低減され）、また、ゲート電極とドレインとの間の重なりも縮小され、それによって、Ｑｇｄが低減されている。その結果、例えば、ゲートトレンチの底壁に厚い酸化層を必要とする従来技術の解決方法を排除することができる。
本発明によるデバイスは、ゲート電極を接続しているコネクタをさらに含んでいてもよい。
ゲートの抵抗を減少させるために、各ゲート電極に、ゲートランナーとの電気的コンタクトを形成するシリサイド化された部分を含ませるのがよい。または、ゲート電極を、半導体ボディよりも盛り上げるのがよい。
本発明の他の特徴および利点が、添付図面を参照して行う、本発明の以下の記述から明白になると思う。
図１に示す、パワーデバイス〔パワーＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）であることが好ましい〕のアクティブセルは、半導体ボディ１２、例えばエピタキシャルに形成されたシリコン中に形成されたゲートトレンチ１０を備えている。ゲート酸化膜／絶縁ライナー１４が、少なくともゲートトレンチ１０の各側壁の内側を、好ましくはその底壁の内側をも覆っている。ゲート電極１６が、ゲートトレンチ１０の内部に、ゲート酸化膜／絶縁ライナー１４に隣接して配置されている。
本発明の第１の実施形態においては、ゲート電極１６は、２つの縦方向に配向したフィンガー（指状突起部）１６’、および、それら２つの相対向していて、間隔を置いて配置されているフィンガー１６’を連結している、横方向に配向したコネクタ（接続部）１６”を備えた、π形状の断面を有している。２つのフィンガー１６’の間の空間は、酸化物／絶縁ブロック１８で満たされている。
ゲート電極１６は、導電率を増加させるためにシリサイド化された頂部（シリサイドボディ）２０を有する、導電性多結晶シリコンで作られているのが好ましい。このシリサイド化は、ゲートトレンチ１０が狭くなっているときに、Ｒｇ（ゲート抵抗）を減少させるのに特に有利である。具体的に言うと、本発明によるデバイスにおいては、ゲート電極を互いに接続するために、少なくとも１つのゲートランナーが設けられる。
好適な実施形態においては、ゲートランナーとゲート電極との間の抵抗を減少させて、それによって、デバイスの総Ｒｇを減少させるために、シリサイド化された部分が、ゲートランナーに接続される。
好適な実施形態によるパワーＭＯＳＦＥＴは、一方の導電型（例えばＮ型）のドリフト領域２４、他方の導電型（例えばＰ型）のベース領域２２、一方の導電型のソース領域２６、および、ソース領域２６にオーミックに接続し、そして、ベース領域２２と同じ導電型の高導電率のコンタクト領域３０を介してベース領域２２に短絡しているが、絶縁キャップ３２によってゲート電極１６から絶縁されているソース電極２８を備えている。
ドリフト領域２４は、一方の導電型のシリコン基板３４上に形成されることが好ましいことに留意されたい。ドレイン電極３６は、シリコン基板３４にオーミックに接続しており、それによって、ゲート電極１６に最低でも閾値電圧が印加されて、ソース領域２６とドリフト領域２４との間で、ゲートトレンチ１０に隣接して、ベース領域２２内にチャネルが形成されると、ソース電極２８からドレイン電極３６に、縦方向に電流が伝播する。
図２Ａ〜図２Ｊに転じると、本発明の第１の実施形態によるデバイスを製造するために、ソース領域２６、ベース領域２２、およびドリフト領域２４を備える半導体ボディ１２が、ハードマスク３８（例えば、Ｓｉ3Ｎ4マスク）でマスクされる。ハードマスク３８は、半導体ボディ１２内にゲートトレンチを形成されるエリアを定める開口４０を備えている。
その後、任意の適切なエッチング方法を用いて、半導体ボディ１２内に、少なくともベース領域２２を貫通して、ゲートトレンチ１０が形成されて、図２Ａに示されている構造体が得られる。
次に、図２Ｂに示されているように、ゲートトレンチ１０の側壁および底壁が、任意の既知の方法を用いて酸化され、それらの上に、好ましくは５００Åの厚さまで、ゲート酸化膜／絶縁ライナー１４が形成される。
その後、図２Ｃに示すように、多結晶シリコン４０の層が、少なくともゲート酸化膜／絶縁ライナー１４を覆うようにデポジットされ、次いで、図２Ｄに示すように、ゲートトレンチ１０の側壁に沿い、多結晶シリコン・ライナー４２を残して、少なくともゲートトレンチ１０の底壁から、いかなる過剰な多結晶シリコン４０も除去される（酸化膜を残して）。
次に、酸化物フィラー４４が、少なくともゲートトレンチ１０を充てんするようにデポジットされ（図２Ｅ）、次いで、図２Ｆに示すように、その一部が除去されて、ゲートトレンチ１０の底壁に、酸化物／絶縁ブロック１８が残される。
次に、図２Ｇに示すように、多結晶シリコン・ライナー４２を接続するために、多結晶シリコン４６が、酸化物／絶縁ブロック１８上にデポジットされる。次いで、図２Ｈに示すように、多結晶シリコン４６がシリサイド化されて、シリサイド・ボディ２０が形成される。その結果、ゲート電極１６が、このステップで形成されることに留意されたい。
次に、ハードマスク３８を除去し（図２Ｉ）、好ましくは低密度の酸化物ボディ４６〔例えば、ＴＥＯＳ（テトラエチルオルトシリケート）〕を、少なくともシリサイド・ボディ２０上にデポジットする。その後、従来通りのステップが行われて、図１に示すようなデバイスが得られる。
単一のアクティブセル、および、単一のアクティブセルを形成するためのプロセスのみを、図１、図２Ａ〜図２Ｊに示してあるが、本発明によるデバイスにおいては、複数のアクティブセルが、同時に形成されることを認識されたい。したがって、本発明を、単一のアクティブセルに限定されるものではない。
次に、図３を参照すると、第２の実施形態によるデバイスにおいては、ゲートトレンチ１０の側壁は、テーパ状である。さらに、ゲート電極１６は、ゲートトレンチ１０よりも盛り上がっている、すなわち、半導体ボディ１２の上面を越えて、ゲートトレンチ１０の外部に突き出ている。
第２の実施形態によるデバイスを製造するために、ゲートトレンチ１０は、垂直な側壁ではなくて、テーパ状の側壁を持つように形成される。盛り上がったゲートを得るために、多結晶シリコン４６（図２Ｇ）が、ハードマスク３８の開口４０の内部に残され、シリサイド化される。これにより、ハードマスク３８を除去したとき、ゲート電極１６が、ゲートトレンチ１０よりも盛り上がって残される。
図４に示す、第３の実施形態によるデバイスも、テーパ状の側壁を有することが好ましいゲートトレンチ１０を備えている。しかしながら、第１および第２の実施形態とは異なり、ゲート電極１６は、コネクタ１６”の部分を含んでいない。
したがって、第３の実施形態は、ゲートのフィンガー１６’（すなわち、ゲートライナー１６’）しか含まない。さらに、厚いトレンチ酸化物ボディ５０が、ゲートトレンチ１０の底壁に配置されて、ゲートライナー１６’の下に広がっている。したがって、修正されたプロセスにおいて、ゲートトレンチ１０のテーパ状の側壁にゲート酸化膜／絶縁ライナー１４を形成した後、図５Ａに示すように、トレンチ酸化物ボディ５０が、ゲートトレンチ１０の底壁に形成される。
第２および第３の実施形態を製造するプロセスにおいては、多結晶シリコンボディ５１が、任意選択に、半導体ボディ１２の上であってハードマスク３８の下に形成されることに注意されたい。多結晶シリコン・ボディ５１は、ハードマスク３８を強化するために用いられる。特に、ハードマスク３８が過度にひずむことを防ぐために、多結晶シリコン・ボディ５１が用いられ、それは、過度の応力を引き起こすことなく、「盛り上がった」構造を構築して、作り出すことを可能にする。
次に、多結晶シリコンのゲートライナー１６’が、多結晶シリコンのデポジションおよびエッチングによって、ゲートトレンチ１０の側壁に隣接して得られる。多結晶シリコンのゲートライナー１６’を、ゲートトレンチ１０を越えて突き出させることによって盛り上げてもよく、また、任意選択的に（または、それに代えて）、Ｒｇを減少させるために、シリサイドボディ２０を形成してもよい。
その後、図５Ｃに示すように、ゲートトレンチの内部に、酸化物がデポジットされ、それによって、酸化物／絶縁ブロック１８が形成される。
酸化物をデポジットした後、ハードマスク３８と、その下層の多結晶シリコンボディ５１が除去されて、その下のシリコンが露出し、そして、ソース領域２６、コンタクト領域３０、ベース領域２２が、従来通りの注入および拡散ステップによって形成され、その後、ソース電極２８およびドレイン電極３６が、従来通りのステップによって形成されて、第３の実施形態によるデバイスが得られる。
以上本発明を、その特定の実施形態に関連付けて説明したが、それ以外の多くの変形例、および変更例、および他の使用方法が、当業者には明白であると思う。したがって、本発明は、本明細書の特定の開示によってではなく、請求項によってのみ限定されるものである。
本発明の第１の実施形態によるパワー半導体デバイスの単一のアクティブセルの断面図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明による一パワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 本発明の第２の実施形態によるパワー半導体デバイスの単一のアクティブセルの断面図である。 本発明の第３の実施形態によるパワー半導体デバイスの単一のアクティブセルの断面図である。 第３の実施形態によるパワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 第３の実施形態によるパワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 第３の実施形態によるパワー半導体デバイスの製造プロセスの一選択ステップを示す図である。 第３の実施形態によるパワー半導体デバイスの製造プロセスの一選択ステップを示す図である。
符号の説明
１０ ゲートトレンチ
１２ 半導体ボディ
１４ ゲート酸化膜／絶縁ライナー
１６ ゲート電極
１６’ フィンガー（ゲートライナー）
１６” コネクタ
１８ 酸化物／絶縁ブロック
２０ シリサイド・ボディ
２２ ベース領域
２４ ドリフト領域
２６ ソース領域
２８ ソース電極
３０ コンタクト領域
３２ 絶縁キャップ
３４ シリコン基板
３６ ドレイン電極
３８ ハードマスク
４０ 多結晶シリコン（開口）
４２ 多結晶シリコンライナー
４４ 酸化物フィラー
４６ 多結晶シリコン（酸化物ボディ）
５０ トレンチ酸化物ボディ
５１ 多結晶シリコンボディ

Claims (18)

  1. 一方の導電型のドリフト領域と他方の導電型のベース領域とを含む半導体ボディと、
    少なくとも前記ベース領域を貫通して延びるゲートトレンチと、
    前記ゲートトレンチの少なくとも側壁を覆っているゲート絶縁ライナーと、
    前記ゲート絶縁ライナーの各々に隣接しているゲート電極と、
    前記ゲート電極の間に、かつ、各ゲート電極に隣接して配置されている絶縁ブロックと、
    前記ゲートトレンチに隣接する、前記一方の導電型の導電性の領域と、
    前記導電性の領域に電気的に接続された第１のパワー電極、
    とを備えてなるパワー半導体デバイス。
  2. 前記ゲート電極を接続しているコネクタをさらに備えてなる、請求項１に記載のデバイス。
  3. ゲート電極に電気的に接続されたゲートランナーをさらに備え、前記各ゲート電極は、前記ゲートランナーとの電気的コンタクトを形成するシリサイド化された部分を含んでいる、請求項１に記載のデバイス。
  4. 前記ゲート電極は、前記半導体ボディよりも盛り上がっている、請求項１に記載のデバイス。
  5. パワーＭＯＳＦＥＴである、請求項１に記載のデバイス。
  6. 前記ゲートトレンチの底壁に絶縁体ボディをさらに備え、かつこの絶縁体ボディは、前記ゲート絶縁ライナーよりも厚い、請求項１に記載のデバイス。
  7. 前記ゲート絶縁ライナー、前記絶縁ブロック、および、前記絶縁体ボディは、酸化物から成る、請求項１に記載のデバイス。
  8. ゲートランナーをさらに備えてなる、前記ゲート電極の各々は、低抵抗率のシリサイド化された部分を通して、ゲートランナーに電気的に接続されている、請求項１に記載のデバイス。
  9. 前記ゲート電極をゲートランナーに接続しているシリサイド化されたコネクタを、さらに備えてなる、請求項１に記載のデバイス。
  10. 前記一方の導電型の基板であって、その上に前記半導体ボディが配置されている基板をさらに備えてなり、また、該基板に電気的に接続された第２のパワー電極をさらに備えてなる、請求項１に記載のデバイス。
  11. 前記第１のパワー電極がソース電極であり、前記第２のパワー電極がドレイン電極であり、前記導電性の領域がソース領域である、請求項１０に記載のデバイス。
  12. ドリフト領域と、このドリフト領域に隣接したベース領域とを備える半導体ボディに、トレンチを形成するステップと、
    前記トレンチの少なくとも側壁を酸化させて、該側壁に隣接したゲートライナーを形成するステップと、
    前記酸化した側壁を導電材料で被覆して、ゲートライナーを形成するステップと、
    前記ゲートライナーの間で、かつ、各ゲートライナーに隣接して、絶縁ブロックをデポジットするステップ、
    とを有する、パワー半導体デバイスの製造方法。
  13. 前記トレンチの底壁に、前記ゲートライナーよりも厚い絶縁体ボディを形成するステップをさらに含む、請求項１２に記載の方法。
  14. 前記導電材料は、導電性の多結晶シリコンを有する、請求項１２に記載の方法。
  15. 前記ゲートライナーを、導電性のコネクタに連結させるステップをさらに含む、請求項１２に記載の方法。
  16. 前記ゲートライナーを、シリサイド化されたゲート部分を通して、ゲートランナーに接続するステップをさらに含む、請求項１２に記載の方法。
  17. 前記ゲートライナーは、前記半導体ボディよりも盛り上がっている、請求項１２に記載の方法。
  18. 前記コネクタが、前記半導体ボディよりも盛り上がっている、請求項１５に記載の方法。
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