JP6627452B2

JP6627452B2 - 半導体装置

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Publication number: JP6627452B2
Application number: JP2015228237A
Authority: JP
Inventors: 太郎近藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2015-11-20
Filing date: 2015-11-20
Publication date: 2020-01-08
Anticipated expiration: 2035-11-20
Also published as: JP2017098385A

Description

本発明は、スイッチング動作を行うスイッチング素子を備える半導体装置に関する。

大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、トレンチゲート型のパワーＭＯＳＦＥＴが広く用いられている。

トレンチゲート型のパワーＭＯＳＦＥＴは、一般的に第1導電型のドレイン領域と、第1導電型のドレイン領域の上に形成された第1導電型のドリフト領域と、第1導電型のドリフト領域上に選択的に形成された第２導電型のベース領域と、第２導電型のベース領域上に選択的に形成された第１導電型のソース領域と、ソース領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁に絶縁膜を介して形成されたゲート電極と、ソース領域と電気的に接続したソース電極と、ドレイン領域と電気的に接続したドレイン電極とを備える。トレンチゲート型のパワーＭＯＳＦＥＴのオン抵抗を低減するためにドリフト領域の不純物濃度を高めることが効果的であるが、逆にトレンチゲート型のパワーＭＯＳＦＥＴの耐圧が悪化する。そこで、ゲート電極の両側にゲート電極と同様にベース領域とソース領域を貫通する別のトレンチを設け、その別のトレンチの中に絶縁膜を介して設けられ、ソース電極と電気的に接続する補助電極を設けた半導体装置の例が特許文献１の図１６から図１８等により公知である。特許文献１の図１６から図１８の半導体装置によれば、その別のトレンチ内に設けられた補助電極はソース電位であるため、別のトレンチの壁面からも空乏層が広がり、一般的なゲート電極の側面から広がる空乏層と繋がって、全体的な空乏層の湾曲部を緩和する効果がある。更に、ドレイン・ソース間の電位差を大きくすると、その別のトレンチから広がる空乏層が拡大し、その別のトレンチで挟まれたドリフト領域の全部分が空乏化することになり、更に空乏層の湾曲部を緩和される。

以上から、ゲート電極の両側にソース電位の電極を備える別のトレンチを設けることで、トレンチゲート型のパワーＭＯＳＦＥＴの耐圧を向上することができ、言い換えれば、ドリフト領域の不純物濃度を高めてオン抵抗を低減する事が出来る。

特開２００１−８５６８８号公報の図１６から図１８

特許文献１のような半導体装置のオン状態において、ドレイン領域からドリフト領域を通り、ゲート電極を含むトレンチの側壁のチャネルを通るように電流が流れる。しかし、補助電極を設けたことにより、ゲート電極を含むトレンチと補助電極を含む別のトレンチとで挟まれた領域の間隔が狭くなり、ジャンクション抵抗が増加する。その結果、半導体装置のオン抵抗が上昇してしまうという問題がある。また、補助電極を含む別のトレンチの底がドリフト領域に達しているため、ドリフト領域における電流の流れを阻害してしまい、半導体装置のオン抵抗が上昇してしまうという問題がある。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1導電型の第1半導体領域と、第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、第２半導体領域上に第1導電型の第3半導体領域と、第1半導体領域に達する溝と、第２半導体領域上に絶縁膜を介した制御電極と、溝内に前記第1半導体領域と絶縁された補助電極と、第1半導体領域と電気的に接続された第1電極と、第３半導体領域と電気的に接続された第２電極と、を備え、制御電極に電荷がチャージされ、第１電極と電気的に接続した端子の電位が低下した後に、補助電極に電荷がチャージし、オン時において、補助電極の電位は制御電極の電位以下であって、第２電極の電位より大きいことを特徴とする。

また、本発明の別の半導体装置は、第1導電型の第1半導体領域と、第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、第２半導体領域上に第1導電型の第3半導体領域と、第1半導体領域に達する溝と、第２半導体領域上に絶縁膜を介した制御電極と、溝内に前記第1半導体領域と絶縁された補助電極と、第1半導体領域と電気的に接続された第1電極と、第３半導体領域と電気的に接続された第２電極と、を備え、補助電極がアノードと接続し、制御電極がカソードと接続するダイオードを備え、制御電極に電荷がチャージされ、第１電極と電気的に接続した端子の電位が低下した後に、補助電極に電荷がチャージする事を特徴とする。

本発明は以上のように構成されているので、オン状態において補助電極と対向する溝の壁面近傍に電子が引き寄せられ、補助電極と対向する溝の壁面近傍の第1半導体領域内の電子濃度が高まり、オン抵抗を低減することができる。

半導体装置１の断面図である。図１の半導体装置の補助電極の電位をソース電位とした場合のシミュレーション結果（Ａ）と、図１の半導体装置の補助電極１１の電位をゲート電位とした場合のシミュレーション結果（Ｂ）である。図１の半導体装置の補助電極１１の電位をソース電位とした場合のＶ−Ｉ特性（実線）と、図１の半導体装置の補助電極１１の電位をゲート電位とした場合のＶ−Ｉ特性（点線）である。図１の半導体装置を動作させる回路構成である。ゲートのチャージ電圧特性（実線：一般的なトレンチＭＯＳＦＥＴ、点線：補助電極を図４のように電極と接続した場合、補助電極をゲート電極と接続した場合）である。図４の回路構成におけるゲート立ち上がり前後の動作波形である。図４の回路構成における変形例である。半導体装置１´の第2の実施例である。半導体装置１´´の第3の実施例である。

以下、本発明の実施の形態となる半導体装置について説明する。
半導体装置１の断面図を図１で示す。この半導体装置１は、ドレイン領域となるｎ^＋領域２の上に、ドリフト領域となるｎ⁻領域（第1の半導体領域）３、ベース領域となるｐ⁻領域（第2の半導体領域）４を備える。また、半導体装置１は、ｐ⁻領域４を貫通して底部がｎ⁻領域３に達する第1の溝（ゲートトレンチ）１０を備える。第1の溝１０は、図１における紙面と垂直方向に延伸し、紙面と平行方向に繰返し複数形成されている。

第1の溝１０の両側に、ソース領域となるｎ^＋領域（第３の半導体領域）５が形成されている。第1の溝１０の内面（側面及び底面）には絶縁膜が形成され、その絶縁膜を介して第1の溝１０内にゲート電極（制御電極）９が形成されている。ゲート電極９は、例えば高濃度にドープされた導電性の多結晶シリコン（ポリシリコン）で構成される。ゲート電極９の底部の絶縁膜の厚みはゲート電極９の側面の絶縁膜の厚みよりも厚くなっている。これにより、半導体装置１はゲート・ドレイン間の容量（Ｃｇｄ）を低減することができ、スイッチング損失を低減することができる。

ゲート電極９を含む第1の溝１０の両側の第1の溝１０から離間した領域に、ｐ⁻領域４を貫通して底部がｎ⁻領域３に達する第２の溝（フィールドトレンチ）１２が形成されている。第２の溝１２は、第1の溝１０と同様に図１における紙面と垂直方向に延伸し、紙面と平行方向に第1の溝１０と第２の溝１２が繰返し複数備える。半導体装置１は第２の溝１２の底部に絶縁膜を介して補助電極（フィールド電極）１１を備える。第２の溝１２の底面においても絶縁膜を備えるため、補助電極１１はその下のｎ⁻領域３と絶縁されている。

第２の溝１２の両側に、ｐ⁻領域４よりも不純物濃度が高いｐ^＋領域６を備える。ｐ^＋領域６はｎ^＋領域５と接する事が望ましいが、ｐ^＋領域６はｎ^＋領域５と接しなくても良い。ｐ^＋領域６はｐ⁻領域４内にあり、ｐ^＋領域６の底部はｎ^＋領域５の底部よりも低い位置にあるが、ｐ^＋領域６の底部はｎ⁻領域３に達していない。

ソース電極（第１の主電極）７がｎ^＋領域５の上方に形成されており、ソース電極７はｎ^＋領域５と電気的に接続されている。ここで、ソース電極７はｐ^＋領域６と電気的に接続している事が望ましい。従来の一般的なＭＯＳＦＥＴにおいてオンからオフになる時、電位変動による変位電流が流れる場合がある。しかし、半導体装置１のソース電極７がｐ^＋領域６と電気的に接続することによって、変位電流はｎ^＋領域５から遠い第２の溝１２の壁面側に沿う領域に比較的多く流れる。その結果、半導体装置１においてｐ⁻領域４とｎ^＋領域５とのｐｎ接合界面近傍の電位上昇を抑制し、半導体装置１のアバランシェ耐量の低下を抑制することができる。
半導体装置１のN^＋層２の裏面全面には、N^＋層２と電気的に接続されるドレイン電極（第２の主電極）８が形成されている。

半導体装置１において、半導体装置１のオン状態において補助電極１１の電位がゲート電極９の電位以下であってソース電極７の電位より高い。半導体装置のオン状態において、ゲート電極９には正の電位が与えられ、ゲート電極９と対向するｐ⁻領域４の領域にはチャネルが形成され、ｎ^＋領域５からN^＋層２に向かって電流が流れる。この時、補助電極１１の電位をゲート電極９の電位以下であってソース電極７の電位より高くする。これによって、補助電極１１の電位をソース電極と同じ電位（ソース電位）とした場合と比較して、補助電極１１と対向するｎ⁻領域３の領域に電子がより多く集まり、補助電極１１と対向するｎ⁻領域３の領域（特に第2の溝１２の側面近傍）の抵抗値が下げることができる。これによって、半導体装置１のオン抵抗を下げることができる。また、特許文献１の図１６の構造のように、第1の溝１０とは別に第２の溝１２を設けると、ｎ⁻領域３内の電流の流れを阻害され、オン抵抗が増加してしまい、低いオン抵抗を確保するためにセルの微細化などが実施される場合がある。半導体装置１のオン状態において、補助電極１１の電位を上記のようにソース電極７の電位より高くすることで、上記のようなセルの微細化を実施することもなく、半導体装置１のゲート・ドレイン間容量Ｃｇｄやドレイン・ソース間容量Ｃｄｓ、ゲート・ソース間容量Ｃｇｓなどの容量の増加も抑制することができる。その結果、半導体装置１によれば、ゲート・ドレイン電荷Ｑｇｄを抑制し、スイッチング損失も低減することができる。図２（Ａ）は図１の半導体装置１のオン状態において補助電極１１の電位をソース電位とした場合に、半導体装置１の溝１０と溝１２との間で挟まれた半導体領域を中心に注目して電流の流れをシミュレーションした結果であり、図２（Ｂ）は図１の半導体装置１のオン時に補助電極１１の電位をゲート電極９の電位以下であってソース電極７の電位より高い電位（ここでは、ゲート電極と同じ電位）とした場合に、半導体装置１の溝１０と溝１２との間で挟まれた半導体領域を中心に注目して電流の流れをシミュレーションした結果である。図２（Ａ）に比べて図２（Ｂ）では溝１２の側壁近傍の半導体領域内に、より多くの電流が流れていることが分かる。

図３は、半導体装置１のオン状態において、補助電極１１の電位をソース電極７と同じ電位とした場合における半導体装置１のドレイン・ソース間電圧とドレイン電流を示すＶ−Ｉ特性（比較例）を実線で示し、半導体装置１のオン状態において、補助電極１１の電位をゲート電極９の電位以下であってソース電極７の電位より大きい電位（ここでは、ゲート電極と同じ電位）とした場合における半導体装置１のドレイン・ソース間電圧とドレイン電流を示すＶ−Ｉ特性を点線で示している。半導体装置１のオン時に補助電極１１の電位をゲート電極９の電位以下であってソース電極７の電位より大きくすることによって、半導体装置１のオン電圧が低減されることが分かる。

また、半導体装置１のオフ状態において、補助電極１１の電位をゲート電極９の電位以下であってソース電極７の電位又は接地電位以上とする。半導体装置１のオフ時、ｐ⁻領域４とｎ⁻領域３との界面からｐ⁻領域４側及びｎ⁻領域３側に空乏層が広がる。また、ゲート電極９と対向する第1の溝１０の領域に沿って空乏層が広がる。また、補助電極１１の電位がゲート電極９の電位以下であってソース電極７の電位又は接地電位以上であるので、補助電極１１と対向する第2の溝１２の領域に沿って空乏層が広がる。ｎ⁻領域３側に広がる空乏層は、補助電極１１と対向する第2の溝１２の領域に沿って広がる空乏層と、ゲート電極９と対向する第１の溝１０の領域に沿って広がる空乏層とに繋がる。

さらに、半導体装置１のドレイン・ソース間電圧を上がると、第１の溝１０及び第2の溝１２の底部の領域の空乏層はより深くへと広がり、第１の溝１０及び第2の溝１２の底部の領域の空乏層はより横方向へと広がり、第１の溝１０及び第2の溝１２とで挟まれた半導体領域は全体的に空乏化する。これにより、半導体装置１の耐圧を確保することができる。

半導体装置１において上記動作を行うための構成を図４で示す。図４において、スイッチＳＷは図１の半導体装置１のＭＯＳＦＥＴとして機能する部分を示し、Ｇ端子は図１の半導体装置１のゲート電極９、Ｓ端子は図１の半導体装置１のソース電極７、Ｄ端子は図１の半導体装置１のドレイン電極８とそれぞれ接続した端子を示し、容量Ｃは図１の半導体装置１のドレイン領域（又はドリフト領域）と補助電極１１との間に生じる容量を示し、Ｖ１端子は補助電極１１と接続した端子を示している。図４で示すように、補助電極１１とゲート電極９との間に、アノード側が補助電極１１と電気的に接続し、カソード側がゲート電極９と電気的に接続したダイオードＤ１が設けられている。ここで、ダイオードＤ１のアノードと補助電極１１との間に抵抗Ｒを設けているが、ダイオードＤ１のカソードと補助電極１１との間に抵抗Ｒを設けても良い。また、図４の抵抗Ｒは設けなくても良い。

図４の半導体装置の構成において、オフからオン時の動作波形を図６で示す。図６においてＶＤは図４のＤ端子における電位、ＶＧは図４のＧ端子における電位、Ｖ１は図４のＶ１端子における電位、I(D)は図４のＤ端子に流れる電流、I(Ｇ)は図４のＧ端子に流れる電流、I(V1)は図４の補助電極１１のＶ１端子に流れる電流を示す。ゲート電極９に電荷がチャージされ、スイッチＳＷはオンして、Ｄ端子の電圧は低下する。しかし、Ｇ端子とＶ１端子との間にダイオードＤ１を設けているため、ゲート・ドレイン間電圧がダイオードＤのブレークダウン電圧に達するまで、補助電極１１とドレイン領域間に電荷は蓄積されない。ゲート・ドレイン間電圧がダイオードＤ１のブレークダウン電圧まで下がると、ダイオードＤ１がブレークダウンして、補助電極１１に電荷がチャージされる。補助電極１１をゲート電極９と電気的に接続した場合、オフからオンに切り替わるとすぐに補助電極１１とドレイン領域（又はドリフト領域）間に電荷Ｑｃが蓄積されてしまう。しかし、図４の構成によれば、ゲート電極９にオン信号以上となり、ドレイン電極８の電位が十分小さくなるまで補助電極１１とドレイン領域（又はドリフト領域）間に電荷Ｑｃが蓄積されず、その後に補助電極１１に電荷が蓄積される。従って、図４の構成によれば、補助電極１１をゲート電極９と電気的に接続する場合に比べて、ゲート電極９の電圧の立ち上がり時に補助電極１１とｎ⁻領域３間に生じる電荷Ｑｃが増加しない。さらに、補助電極１１の電位がゲート電極９の電荷チャージに影響しないので、ゲート電極９の電荷チャージ（電圧の立ち上がり）が比較的急峻であり、ゲート電極９がオンするまでの立ち上がり時間が長くならない。従って、図４の構成によれば、スイッチング速度が速い半導体装置を提供することができる。図５は一般的なゲートトレンチＭＯＳＦＥＴにおけるゲート電圧の立ち上がり特性を実線で示し、図１の半導体装置１の補助電極１１がゲート電極９と接続されている場合のゲート電圧の立ち上がり特性を一点破線で示し、図４の回路構成におけるゲート電圧の立ち上がり特性を点線で示す。図５で示すように、ゲート電極９と補助電極１１が電気的に接続している場合、ゲート電極９に電荷が所望の値まで蓄積されるまで時間Ｙかかっているが、図４の構成によれば、一般的なゲートトレンチＭＯＳＦＥＴと同様に、時間Ｘ（時間Ｘは時間Ｙより小さい）でゲート端子に所望の電荷が蓄積していることが分かる。

本発明の実施形態において、回路構成は図４に限定されない。図７で示すように、アノード側が図１の半導体装置１の補助電極１１と電気的に接続し、カソード側が接地又は図１の半導体装置のソース電極７と電気的に接続したダイオードＤ２を図４の構成から更に設けても良い。図１の半導体装置１のオン状態の時までは、図４の動作と同じである。図１の半導体装置１のＭＯＳＦＥＴがオフし、ドレイン・ソース間の電位が所定の電圧に達すると、ダイオードＤ２がブレークダウンして、補助電極１１に蓄積された電荷が放電することができる。

なお、上記において、トレンチゲート型のパワーＭＯＳＦＥＴであるものとしたが、ＩＧＢＴや図１の半導体装置１以外のトレンチ内の電極構造を備えるトレンチゲート型の半導体装置においても図４や図７と同様の構成を用いることができる。また、フィールドトレンチを備えたプレーナ型の半導体素子構造を備える半導体装置においても図４や図７と同様の構造を用いることができる。

（第2の実施例）
図８に第２の実施例の半導体装置１´を示す。第２の実施例の半導体装置１´は、分断した制御電極９´と、第1の溝内に絶縁膜を介してｐ^―領域４と対向して配置された制御電極９´に離間して挟まれるように、第1の溝内に絶縁膜を介してｎ^―領域３と対向して補助電極１１´が設けられている点が図１の半導体装置１と異なる。
ここで、半導体装置１´のオン状態において、補助電極１１´の電位をゲート電極９´の電位以下であってソース電極７の電位より高くする。補助電極１１´の電位をソース電極と同じ電位（ソース電位）とした場合に比較して、オン時に補助電極１１´と対向するｎ⁻領域３の領域に電子がより多く集まり、補助電極１１´と対向するｎ⁻領域３の領域の抵抗値を下げることができる。これによって、半導体装置１´のオン抵抗を下げることができる。更に、また、半導体装置１´のオフ状態において、補助電極１１´の電位をオン時の補助電極１１´の電位より低く、ゲート電極９´の電位未満であってソース電極７の電位又は接地電位以上とする。これにより、半導体装置１´の耐圧を確保することができる。
更に、第２の実施例の半導体装置１´を用いて図４や図７で示す回路構成にした場合、補助電極１１´をゲート電極９と電気的に接続する場合に比べて、ゲート電極９´の電圧の立ち上がり時に補助電極１１´とｎ⁻領域３間の電荷Ｑｃが増加しない。さらに、補助電極１１´の電位がゲート電極９´の電荷の蓄積に影響しないので、ゲート電極９´の電荷の蓄積（電圧の立ち上がり）がゆるやかな上昇とはならず、ゲート電極９´がオンするまでの時間が遅くならない。従って、スイッチング速度が速い半導体装置１´を提供することができる。

（第３の実施例）
図９に第２の実施例の半導体装置１´´を示す。図９の半導体装置１´´は、第1の溝内に絶縁膜を介してｐ^―領域４と対向して配置された制御電極９´´の下であって、第1の溝内に絶縁膜を介してｎ^―領域３と対向する補助電極１１´´が設けられている点が図１の半導体装置１´´と異なる。
ここで、半導体装置１´´のオン状態において、補助電極１１´´の電位をゲート電極９の電位以下であってソース電極７の電位より高くする。補助電極１１´の電位をソース電極と同じ電位（ソース電位）とした場合に比較して、オン時に補助電極１１´と対向するｎ⁻領域３の領域に電子がより多く集まり、補助電極１１´´と対向するｎ⁻領域３の領域の抵抗値を下げることができる。これによって、半導体装置１´´のオン抵抗を下げることができる。更に、半導体装置１´´のオフ状態において、補助電極１１´´の電位をオン時の補助電極１１´´の電位より低く、ゲート電極９制御電極９´´の電位未満であってソース電極７の電位又は接地電位以上とする。これにより、半導体装置１´´の耐圧を確保することができる。
更に、第３の実施例の半導体装置１´´を用いて図４や図７で示す回路構成にした場合、補助電極１１´´をゲート電極９と電気的に接続する場合に比べて、ゲート電極９´´の電圧の立ち上がり時に補助電極１１´´とｎ⁻領域３間の電荷Ｑｃが増加しない。さらに、補助電極１１´´の電位がゲート電極９´´の電荷の蓄積に影響しないので、ゲート電極９´´の電荷チャージ（電圧の立ち上がり）がゆるやかな上昇にならず、ゲート電極９´´がオンするまでの時間が遅くならない。従って、スイッチング速度が速い半導体装置１´´を提供することができる。

また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の半導体装置を同様に得ることができることは明らかである。また、半導体領域、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。

１半導体装置
２ｎ^＋領域
３ｎ⁻領域
４ｐ^―領域
５ｎ^＋領域
６ｐ^＋領域
７ソース電極
８ドレイン電極
９制御電極
１０第1の溝
１１補助電極
１２第2の溝

Claims

第1導電型の第1半導体領域と
前記第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、
前記第２半導体領域上に第1導電型の第3半導体領域と、
前記第1半導体領域に達する溝と、
前記第２半導体領域上に絶縁膜を介した制御電極と、
前記溝内に前記第1半導体領域と絶縁された補助電極と、
前記第1半導体領域と電気的に接続された第1電極と、
前記第３半導体領域と電気的に接続された第２電極と、を備え、
前記制御電極に電荷がチャージされ、前記第１電極と電気的に接続した端子の電位が低下した後に、前記補助電極に電荷がチャージし、
オン時において、前記補助電極の電位は前記制御電極の電位以下であって、前記第２電極の電位より大きいことを特徴とする半導体装置。
オフ時において、前記補助電極の電位はオン時の電位より低いことを特徴とする請求項１の半導体装置。
前記補助電極がアノードと接続し、前記制御電極がカソードと接続するダイオードを備える事を特徴とする請求項１〜２の何れか１項に記載の半導体装置。
第1導電型の第1半導体領域と
前記第1半導体領域上に第1導電型と反対導電型である第２導電型の第2半導体領域と、
前記第２半導体領域上に第1導電型の第3半導体領域と、
前記第1半導体領域に達する溝と、
前記第２半導体領域上に絶縁膜を介した制御電極と、
前記溝内に前記第1半導体領域と絶縁された補助電極と、
前記第1半導体領域と電気的に接続された第1電極と、
前記第３半導体領域と電気的に接続された第２電極と、を備え、
前記補助電極がアノードと接続し、前記制御電極がカソードと接続するダイオードを備え、
前記制御電極に電荷がチャージされ、前記第１電極と電気的に接続した端子の電位が低下した後に、前記補助電極に電荷がチャージする事を特徴とする半導体装置。
前記アノードと前記補助電極との間に抵抗が接続されている事を特徴とする請求項３又は４に記載の半導体装置。
アノードが前記補助電極と接続し、カソードがグランド電位又は前記第２電極と接続された第２ダイオードを備える事を特徴とする請求項３〜５の何れか１項に記載の半導体装
置。
前記制御電極は前記溝と同じ溝内において前記補助電極と離間して設けられている事を特徴とする請求項１〜６の何れか１項に記載の半導体装置。
前記制御電極は前記溝に挟まれた領域内に設けられた第2の溝内に設けられ、前記第2の溝は前記第２半導体領域を貫通して前記第1半導体領域に達している事を特徴とする請求
項１〜６の何れか１項に記載の半導体装置。