CN105027292B - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

设置于n‑漂移层的一侧的表面层的p层通过多个沟槽(4)而被分割为p基区(5)以及浮置p区(6)。在沟槽(4)的p基区(5)侧的侧壁上隔着第一绝缘膜(8a)设置有第一栅电极(9a)，在浮置p区(6)侧的侧壁上隔着第二绝缘膜(8b)设置有屏蔽电极(9b)。在借由填入到第一接触孔(10a)的接触插塞而与栅极通路(13)导通连接的第一栅电极(9a)、和借由填入到第二接触孔(10b)的接触插塞而与发射电极(11)导通连接的屏蔽电极(9b)之间，设置有从基板正面到达沟槽(4)的底面的绝缘膜(20)。通过这样设置，能够缩减制造工序，并能够提供损耗低且可靠性高的半导体装置。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置以及半导体装置的制造方法。
背景技术
在推进电力转换装置的低耗电化进程中，期望在电力转换装置中发挥核心作用的功率器件(开关器件)为低耗电化，在这样的功率器件中，通常使用能够通过电导率调制效果而降低通态电压、并且能够通过向绝缘栅施加电压而容易地控制电流的电压驱动型的绝缘栅型双极晶体管(IGBT：Insulated Gate Bipolar Transistor)。
作为该IGBT的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构，已知有在基板正面设置了栅电极的平面栅构造，和将栅电极填入到在基板正面侧设置的沟槽内的沟槽栅构造。由于沿沟槽的两侧壁形成有沟道的沟槽栅型IGBT比沿基板正面形成有沟道的平面栅型IGBT的沟道密度大，能够降低通态电压，所以，近年来，其应用领域在不断增加。
对通常的沟槽栅型IGBT的构成进行说明。图27为表示通常的沟槽栅型IGBT的结构的截面图。如图27所示，由在构成p+集电区101的p+半导体基板的正面上层积n-漂移层102而成的硅基板的正面侧(n-漂移层102侧)，设置有p层103。p层103通过从硅基板正面贯通p层103而到达n-漂移层102的多个沟槽104，被分割为p基区105和浮置p区106。
p基区105为p层103中的被相邻的沟槽104的设置有n+发射区107侧的侧壁夹住的区域。浮置p区106为p层103中的被夹在相邻的沟槽104的不存在n+发射区107侧的侧壁之间的区域。浮置p区106与n-漂移层102通过pn结而绝缘，并且通过栅极绝缘膜108与栅电极109绝缘。也就是说，浮置p区106成为所谓的浮置状态。
在沟槽104的内部，隔着栅极绝缘膜108而设有栅电极109。n+发射区107与沟槽104内的设置于p基区105侧的侧壁的栅极绝缘膜108接触。发射电极111与n+发射区107以及p基区105电连接，通过层间绝缘膜110与栅电极109绝缘。并且，发射电极111被由氮化硅膜(Si3N4)和/或聚酰亚胺膜构成的钝化保护膜(未图示)覆盖。集电极112与p+集电区101接触。
在图27所示的IGBT中，通常发射电极111为接地状态或施加有负的电压的状态。集电极112为施加有正的电压的状态。即使在集电极112施加有比发射电极111高的电压的状态下，当从栅极驱动电路(未图示)借由栅极电阻向栅电极109施加的电压比阈值低时，由于p基区105和n-漂移层102之间的pn结被反向偏置，因此在发射电极和集电极之间没有电流流过。也就是说，IGBT维持在关断状态。
另一方面，在集电极112施加有比发射电极111高的电压的状态下，当从栅极驱动电路借由栅极电阻向栅电极109施加超过阈值的电压时，电荷在栅电极109积蓄，并且p基区105中的、与被n+发射区107和n-漂移层102夹住的部分的沟槽104接触的区域反转而形成n型的沟道区。由此，从发射电极111出来的电子通过由n+发射区107以及沟道区构成的n型区而注入至n-漂移层102。
由于通过向n-漂移层102中注入电子，从而p+集电区101和n-漂移层102之间的pn结被正向偏置，空穴被从集电极112注入至n-漂移层102，所以在发射极-集电极之间有电流流过。也就是说，IGBT为导通状态。在该导通状态的发射电极111和集电极112之间的电压效果为通态电压。并且，通过使施加于栅电极109的电压在阈值以下，从而积蓄在栅电极109的电荷借由栅极电阻向栅极驱动电路放电。
并且，在积蓄在栅电极109的电荷向栅极驱动电路放电时，由于p基区105中反转为n型的部分还原至p型，沟道区消失，从而不再从发射电极111向n-漂移层102供给电子。由此，从集电极112向n-漂移层102的空穴的供给也消失，在n-漂移层102内积蓄的电子以及空穴分别被释放至集电极112和发射电极111，或者由于再结合而消失，所以发射极-集电极之间不流过电流。也就是所，IGBT为关断状态。
为了进一步降低这样的沟槽栅型IGBT的通态电压，提出有各种方案。例如，已知有接近二极管的通态电压而具备临界特性的被称为IEGT(Injection Enhanced GateBipolar Transistor，注入增强型栅极晶体管)的IGBT(例如，参考下述专利文献1(第101图))。IEGT通过绝缘膜覆盖一部分的n+发射区以及p基区，而减少n+发射区以及p基区与发射电极的接触面积。
在下述专利文献1中所示的IEGT的动作基本与上述的沟槽栅型IGBT相同，但在下述专利文献1中所示的IEGT中，在n-漂移层中，被绝缘膜覆盖的p基区附近的空穴很难被释放到发射电极，而积蓄在该部分。因此，在n-漂移层中p基区附近的空穴密度上升，与之相应地，电子的注入增加。因此，n-漂移层的载流子浓度分布成为接近二极管的载流子浓度分布的状态，比通常的沟槽栅型IGBT的通态电压还要低。
然而，除了低通态电压以外，还要求用于电力转换装置的功率器件具有高速开关特性，高速开关特性的改善也是一个重要的课题。并且，由于沟槽栅型IGBT以及IEGT的沟槽栅构造以高密度配置，因此栅极-发射极间的电容也变大。因此，在从关断状态向导通状态转换时，电荷充电到栅极-发射极间的电容，在从导通状态向关断状态转换时，需要对积蓄在栅极-发射极间电容的电荷进行放电。
因此，在栅极-发射极间的电容大时，在开关动作时，充放电时间增大，并且开关损耗也增大，导致功率器件的工作损耗增大。功率器件的工作损耗是通态电压所决定的稳态损耗和开关动作时的开关损耗的总和。因此，减小作为产生开关损耗的原因的栅极-发射极间的电容是重要的课题。作为解决了这样的问题的IGBT，提出有具备如图27所示的浮置p区的IGBT(例如，参考下述专利文献2(第1图))。
在下述专利文献2中，通过设置浮置状态的浮置p区106，从而抑制注入至n-漂移区102的空穴释放到发射电极111而积蓄在浮置p区106，使n-漂移区102的载流子浓度分布为接近二极管的载流子浓度分布的状态。并且，在下述专利文献2中，通过不在浮置状态的浮置p区106设置虚设的栅极(不作为控制电极而作用的沟槽栅构造)的构成而降低栅极-发射极间的电容，以实现缩短充放电时间以及降低开关损耗的效果。
然而，作为下述专利文献1、2所示的结构上的共同的问题，有报告指出导通特性还具有改善的余地(例如，参考下述非专利文献1)。作为解决该问题、进一步实现降低损耗的IGBT，提出了将作为控制电极而起作用的栅电极和发射极电位的虚设栅电极设置于同一沟槽内部的IGBT(例如，参考下述专利文献3、4)。并且，提出有在栅极接触用多晶硅上的层间绝缘膜形成具有比沟槽的宽度还宽的栅极用连接孔(接触孔)，从而降低接触电阻的装置(例如，参考下述专利文献5)。
现有技术文献
专利文献
专利文献1：日本特开平5-243561号公报
专利文献2：日本特开2001-308327号公报
专利文献3：美国专利第6815769号说明书
专利文献4：日本特开2012-064641号公报
专利文献5：日本特开2008-085278号公报
非专利文献
非专利文献1：M.Yamaguchi等8位，IEGT Design Criterion For Reducing EMINoise，Proceedings of 2004 International Symposium on Power SemiconductorDevices&ICs，2004年5月，p.115-118
发明内容
技术问题
然而，在上述专利文献3～5中，分别沿着沟槽的两侧壁形成栅电极时，在沿着沟槽内壁形成作为栅电极材料的多晶硅膜后，在硅基板正面上残留有多晶硅膜的状态下，通过一般的光刻以及蚀刻去除沟槽底面上的多晶硅膜，并将沟槽内的栅电极分割。因此，工序步骤数非常多，有可能导致成本增加或成品合格率降低。并且，当通过一般的光刻而形成了用于去除沟槽底面上的多晶硅膜的蚀刻用的抗蚀掩模时，抗蚀剂进入沟槽的内部。特别是在IGBT中，由于沟槽的长宽比大，因此很难去除进入沟槽内部的抗蚀剂而生成抗蚀剂残渣，从而导致出现合格率和可靠性降低的问题。
本发明为了解决上述现有技术的问题点，其目的在于提供一种在制造沿着沟槽两侧壁分别具备栅电极的半导体装置时，能够缩减制造工序的半导体装置以及半导体装置的制造方法。并且，本发明为了解决上述现有技术的问题点，其目的还在于提供一种低损耗且可靠性高的半导体装置以及半导体装置的制造方法。
技术方案
为了解决上述课题，达成本发明的目的，本发明的半导体装置是具备：形成于第一导电型的半导体层的表面层的第一沟槽；沿上述第一沟槽的一侧的侧壁以比上述第一沟槽浅的深度在上述半导体层的表面层选择性地形成的第二导电型的基区；在上述基区的表面层与上述第一沟槽的侧壁接触而形成的发射区；和沿上述第一沟槽的另一侧的侧壁在上述半导体层的表面层选择性地形成的第二导电型的浮置电位区的，具有沟槽结构的半导体装置，并具有以下特征。沿上述第一沟槽的一侧的侧壁设置有第一绝缘膜。沿上述第一沟槽的另一侧的侧壁设置有第二绝缘膜。在上述第一绝缘膜的内侧，沿上述第一沟槽的一侧的侧壁设置有第一栅电极。在上述第二绝缘膜的内侧，沿上述第一沟槽的另一侧的侧壁设置有屏蔽电极。在上述第一沟槽的内部，在上述第一栅电极和上述屏蔽电极之间填入有第三绝缘膜。设置有覆盖上述第一栅电极、上述屏蔽电极以及上述发射区的层间绝缘膜。在上述层间绝缘膜上，配置有第二栅电极、与上述第二栅电极分离而设置的发射电极和与上述第二栅电极分离而设置的电位固定电极。在被上述第二栅电极和上述第一栅电极夹住的部分的上述层间绝缘膜选择性地设置有第一接触孔。在上述第一接触孔填入有用于导通连接上述第二栅电极和上述第一栅电极的第一接触插塞(contact plug)。在被上述电位固定电极和上述屏蔽电极夹住的部分的上述层间绝缘膜选择性地设置有第二接触孔。在上述第二接触孔填入有用于导通连接上述电位固定电极和上述屏蔽电极的第二接触插塞。在被上述发射电极和上述发射区夹住的部分的上述层间绝缘膜选择性地设置有第三接触孔。在上述第三接触孔填入有用于导通连接上述发射电极和上述发射区的第三接触插塞。
并且，本发明的半导体装置，在上述发明中具有以下特征，上述电位固定电极与上述发射电极成为一体。
并且，本发明的半导体装置，在上述发明中具有以下特征，在上述第一沟槽的一侧的侧壁连接有第二沟槽。在上述第一沟槽的另一侧的侧壁连接有第三沟槽。在上述第二沟槽的内部，沿上述第二沟槽的内壁设置有上述第一绝缘膜。在上述第三沟槽的内部，沿上述第三沟槽的内壁设置有上述第二绝缘膜。在上述第二沟槽的内部的上述第一绝缘膜的内侧设置有上述第一栅电极。在上述第三沟槽的内部的上述第二绝缘膜的内侧设置有上述屏蔽电极。上述第二栅电极借由上述第一接触插塞，与设置于上述第二沟槽内部的上述第一栅电极导通连接。上述电位固定电极借由上述第二接触插塞，与设置于上述第三沟槽内部的上述屏蔽电极导通连接。
并且，本发明的半导体装置，在上述发明中具有以下特征，上述第二沟槽的宽度比上述第一沟槽的宽度窄。
并且，本发明的半导体装置，在上述发明中具有以下特征，上述第三沟槽的宽度比上述第一沟槽的宽度窄。
并且，本发明的半导体装置，在上述发明中具有以下特征，上述第二沟槽的两端以及上述第三沟槽的两端与上述第一沟槽连接。
并且，本发明的半导体装置，在上述发明中具有以下特征，上述第二沟槽与上述发射区分离而设置。
并且，本发明的半导体装置，在上述发明中具有以下特征，上述第三沟槽设置于上述浮置电位区。
并且，为了解决上述课题，达成本发明的目的，本发明的半导体装置的制造方法为具有仅在第一沟槽的一侧的侧壁设置有发射区的沟槽结构的半导体装置的制造方法，具有以下特征。首先，进行在第一导电型的半导体层的表面层形成上述第一沟槽的第一工序。其次，进行在上述第一沟槽的内部沿着上述第一沟槽的内壁形成第一绝缘膜的第二工序。然后，进行在上述第一绝缘膜的内侧沿上述第一沟槽的内壁形成导电体层的第三工序。然后，进行选择性地去除上述半导体层表面上的上述导电体层以及上述第一沟槽的底面上的上述导电体层，并将上述导电体层分离为屏蔽电极以及第一栅电极的第四工序。然后，进行将上述第二绝缘膜填入到第一沟槽的内部的上述屏蔽电极和上述第一栅电极之间的第五工序。然后，进行在上述半导体层的表面层，以与上述第一沟槽的上述第一栅电极侧的侧壁接触的方式选择性地形成比上述第一沟槽的深度浅的第二导电型的基区的第六工序。接下来，进行在上述半导体层的表面层以与上述第一沟槽的上述屏蔽电极侧的侧壁接触的方式选择性地形成第二导电型的浮置电位区的第七工序。接下来，进行在上述基区的表面层形成与上述第一沟槽接触的第二导电型的发射区的第八工序。接下来，进行形成覆盖上述屏蔽电极、上述第一栅电极以及上述发射区的层间绝缘膜的第九工序。接下来，进行选择性地去除上述层间绝缘膜，而形成选择性地露出上述第一沟槽的一侧的壁侧的上述第一栅电极的第一接触孔、选择性地露出上述第一沟槽的另一侧的壁侧的上述屏蔽电极的第二接触孔、和选择性地露出上述发射区的第三接触孔的第十工序。接下来，进行以填入到上述第一接触孔、上述第二接触孔以及上述第三接触孔的方式形成接触插塞的第十一工序。接下来，进行在上述层间绝缘膜上，以覆盖上述第一接触孔的方式形成第二栅电极，以覆盖上述第二接触孔的方式形成电位固定电极，以覆盖上述第三接触孔的方式形成发射电极的第十二工序。
并且，本发明的半导体装置的制造方法，在上述发明中具有以下特征，在上述第一工序中，进一步形成与上述第一沟槽的一侧的侧壁连接的第二沟槽，和与上述第一沟槽的另一侧的侧壁连接的第三沟槽。在上述第二工序中，沿着上述第二沟槽以及上述第三沟槽的内壁形成上述第一绝缘膜。在上述第三工序中，将上述导电体层填入到上述第二沟槽以及上述第三沟槽的上述第一绝缘膜的内侧。在上述第十工序中，形成选择性地将填入到上述第二沟槽的上述第一栅电极露出的上述第一接触孔和选择性地将填入到上述第三沟槽的上述屏蔽电极露出的第二接触孔。
并且，本发明的半导体装置的制造方法，在上述发明中具有以下特征，在上述第一工序中，进一步形成与上述第一沟槽的一侧的侧壁连接的第二沟槽，和与上述第一沟槽的另一侧的侧壁连接的第三沟槽。在上述第二工序中，沿上述第二沟槽以及上述第三沟槽的内壁形成上述第一绝缘膜。在上述第三工序中，在上述第二沟槽以及上述第三沟槽的上述第一绝缘膜的内侧，沿上述第一沟槽的内壁形成上述导电体层。在上述第四工序中，选择性地去除在上述第二沟槽的底面上的和在上述第三沟槽的底面上的上述导电体层。在上述第五工序中，将上述第二绝缘膜填入到上述第二沟槽的内部的上述第一栅电极间，将上述第二绝缘膜填入到上述第三沟槽的内部的上述屏蔽电极间。在上述第十工序中，形成选择性地将填入到上述第二沟槽的上述第一栅电极露出的上述第一接触孔、和选择性地将填入到上述第三沟槽的上述屏蔽电极露出的上述第二接触孔。
并且，本发明的半导体装置的制造方法，在上述发明中具有以下特征，上述第二沟槽的宽度比上述第一沟槽的宽度窄。
并且，本发明的半导体装置的制造方法，在上述发明中具有以下特征，上述第三沟槽的宽度比上述第一沟槽的宽度窄。
根据上述发明，通过构成为沿着沟槽(第一沟槽)的两侧壁分别隔着第一、第二绝缘膜而设置第一栅电极以及屏蔽电极，使它们分别与各金属电极(第二栅电极以及电位固定电极)直接导通连接，从而能够构成为成为第一栅电极以及屏蔽电极的材料的从沟槽的内壁延伸的多晶硅膜(导电体层)不残留在硅基板的正面上。因此，在从硅基板的正面至沟槽的内壁的范围内形成多硅晶膜后，不使用抗蚀掩模而通过该多硅晶膜的蚀刻，能够仅在沟槽的侧壁保留成为第一栅电极以及屏蔽电极的多晶硅膜。因此，能够省略如以往那样的通过光刻以及蚀刻进行的多硅晶膜的图案化工序。
并且，根据上述发明，由于不进行使用抗蚀掩模的多硅晶膜的图案化工序，而能够沿沟槽的两侧壁形成第一栅电极以及屏蔽电极，因此能够防止在沟槽内部生成抗蚀剂残渣。由此，在制作在沟槽的两侧壁分别具备第一栅电极以及屏蔽电极的半导体装置时，能够防止合格率和可靠性降低。并且，通过将浮置p区侧的屏蔽电极与例如发射极电位的电位固定电极导通连接，而使导通特性改善，从而能够使栅极-发射极间的电容降低。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法，从而获得在制造沿着沟槽两侧壁分别具备栅电极的半导体装置时，能够缩减制造工序的效果。并且，根据本发明的半导体装置以及半导体装置的制造方法，从而获得能够提供一种低损耗且可靠性高的半导体装置的效果。
附图说明
图1A是表示实施方式1的半导体装置的平面布局的俯视图。
图1B是放大表示由图1A的虚线包围的部分Z的构成的俯视图。
图2是表示在图1B的剖切线A-A’位置的截面构造的截面图。
图3是表示在图1B的剖切线B-B’位置的截面构造的截面图。
图4是表示实施方式1的半导体装置在制造过程中的状态的截面图。
图5是表示实施方式1的半导体装置在制造过程中的状态的截面图。
图6是表示实施方式1的半导体装置在制造过程中的状态的截面图。
图7是表示实施方式1的半导体装置在制造过程中的状态的截面图。
图8是表示实施方式1的半导体装置在制造过程中的状态的截面图。
图9是表示实施方式1的半导体装置在制造过程中的状态的截面图。
图10是表示实施方式1的半导体装置的另一例的构成的俯视图。
图11是表示实施方式2的半导体装置的构成的俯视图。
图12是表示在图11的剖切线C-C’位置的截面构造的截面图。
图13是表示在图11的剖切线D-D’位置的截面构造的截面图。
图14是表示在图11的剖切线E-E’位置的截面构造的截面图。
图15是表示实施方式3的半导体装置的构成的俯视图。
图16是表示在图15的剖切线F-F’位置的截面构造的截面图。
图17是表示实施方式4的半导体装置的构成的俯视图。
图18是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图19是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图20是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图21是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图22是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图23是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图24是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图25是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图26是表示实施方式5的半导体装置在制造过程中的状态的截面图。
图27时表示通常的沟槽栅型IGBT的构成的截面图。
符号的说明
1 p+集电区
2 n-漂移层
3 p层
4 沟槽(第一沟槽)
5 p基区
6 浮置p区
7 n+发射区
8a 第一绝缘膜
8b 第二绝缘膜
9a 第一栅电极
9b 屏蔽电极
10、40 层间绝缘膜
10a、40a、50a、60a 第一接触孔
10b、40b、50b、60b 第二接触孔
10c 第三接触孔
11 发射电极
12 集电极
13 栅极通路(第二栅电极)
14 电位固定电极
17 p+接触区
20 绝缘膜
41、51、61 第二沟槽
42、52、62 第三沟槽
80-1 活性区
80-2 耐压区
81 栅极衬垫
具体实施方式
以下参考附图，对本发明的半导体装置以及半导体装置的制造方法的优选的实施方式进行详细说明。在本说明书以及附图中，前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。并且，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层和区域的杂质浓度高和低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
针对实施方式1的半导体装置的构成进行说明。图1A是表示实施方式1的半导体装置的平面布局的俯视图。图1B是放大表示由图1A的虚线包围的部分Z的构成的俯视图。首先，对实施方式1的半导体装置的平面布局进行说明。如图1A、1B所示，实施方式1的半导体装置具备在导通状态时有电流流过的活性区80-1，和缓和n-漂移层的硅基板正面侧的电场并保持耐压的耐压区80-2。耐压区80-2包围活性区80-1。
在活性区80-1，浮置p区6以直线状延伸。屏蔽电极9b为大致矩形环状的平面形状，包围浮置p区6。第一栅电极9a为大致矩形环状的平面形状，包围屏蔽电极9b。第一栅电极9a和屏蔽电极9b之间的区域为绝缘膜(第三绝缘膜)20。第一栅电极9a、屏蔽电极9b以及绝缘膜20配置于具有大致矩形环状的平面形状的沟槽4的内部。如此配置有第一栅电极9a、屏蔽电极9b以及绝缘膜20的沟槽4在沟槽4的短边方向上并列配置有多个。相邻的第一栅电极9a之间的区域为p基区5。
发射电极(第二电极)11隔着层间绝缘膜配置于p基区5、浮置p区6、第一栅电极9a以及屏蔽电极9b的表面上。栅极通路(gate runner)(第二栅电极)13为大致矩形环状的平面形状，以包围发射电极11的方式配置于活性区80-1的外周。比栅极通路13更靠近内侧的区域(包括栅极通路13)是活性区80-1。并且，栅极通路13以其一部分与第一栅电极9a的短边部分重叠的方式配置。在栅极通路13和发射电极11之间选择性地配置有栅极衬垫81，栅极通路13与栅极衬垫81连接。
在图1B中，发射电极11以及栅极通路13的平面布局以比第一栅电极9a以及屏蔽电极9b宽度宽的斜线状的阴影表示。例如，发射电极11以覆盖大致矩形的沟槽4内的，与p基区5和浮置p区6交替排列的方向正交的部分的方式设置在从p基区5至浮置p区6的范围内(图面下侧的斜线状的阴影)。栅极通路13以覆盖具有大致矩形的平面形状的沟槽4内的，与p基区5和浮置p区6交替排列的方向平行的部分的方式而设置(图面上侧的斜线状的阴影)。
在层间绝缘膜，设有具有大致矩形的平面形状的第一接触孔10a、第二接触孔10b以及第三接触孔10c。第一接触孔10a在第一栅电极9a的短边部分上，沿第一栅电极9a的短边部分延伸。第二接触孔10b在屏蔽电极9b的长边部分上，沿屏蔽电极9b的长边部分延伸。第三接触孔10c在p基区5上，沿着p基区5延伸的方向延伸。第一接触孔10a、第二接触孔10b以及第三接触孔10c也可以为将具有大致正方形的平面形状的多个接触孔以预定间隔进行配置的构成。
接下来，对实施方式1的半导体装置的截面构造进行说明。图2是表示在图1B的剖切线A-A’位置的截面构造的截面图。图3是表示在图1B的剖切线B-B’位置的截面构造的截面图。如图2、3所示，在成为p+集电区1的p+半导体基板的正面上层积n-漂移层2而成的硅基板上，在n-漂移层2的硅基板正面侧的表面层上，设置有p层3。
在p层3，设置有多个从硅基板正面贯通p层3而到达n-漂移层2的沟槽4。各沟槽4具有大致矩形环状的平面形状，以隔着层间绝缘膜10并与后述的发射电极11以及栅极通路13对置的方式设置。并且，通过这些沟槽4，p层3被分割为台面状的p基区5以及浮置p区6。p基区5是由沟槽4的外侧的侧壁夹住的区域，浮置p区6是由沟槽4的内侧的侧壁包围的区域。
也就是说，p基区5和浮置p区6被交替配置。在p基区5的内部，选择性地设置有n+发射区7以及p+接触区17。n+发射区7与设置于沟槽4的外侧的侧壁的绝缘膜(后述的第一绝缘膜8a)接触。在浮置p区6的内部，不存在n+发射区7以及p+接触区17。浮置p区6通过其与n-漂移层2的pn结而与n-漂移层2绝缘。
并且，浮置p区6通过沿沟槽4的侧壁而设置的绝缘膜(后述的第二绝缘膜8b)与沟槽4的内部的屏蔽电极9b绝缘。也就是说，浮置p区6成为所谓的浮置状态。在该浮置p区6中，在导通状态时积蓄有空穴。在图2、3中图示了与沟槽4的深度相比深度浅的浮置p区6，但浮置p区6的深度也可以如后述的实施方式2那样比沟槽(第一沟槽)4的深度深，在该情况下，优选例如以覆盖沟槽4的底面的角部的方式设置浮置p区6。由此，能够缓和在沟槽4的底面附近的电场。
在各沟槽4的内侧，沿沟槽4的内壁设置有绝缘膜。为了明确第一栅电极9a以及屏蔽电极9b位于沟槽4内的配置，以下，将设置在从沟槽4的p基区5侧的侧壁至底面的范围内的绝缘膜作为第一绝缘膜8a，将设置在从沟槽4的浮置p区6侧的侧壁至底面的范围内的绝缘膜作为第二绝缘膜8b。在沟槽4的内部，在第一绝缘膜8a以及第二绝缘膜8b的内侧分别设置有第一栅电极9a以及屏蔽电极9b。
第一栅电极9a的宽度w11以及屏蔽电极9b的宽度w12，针对例如2μm左右的宽度X的沟槽4，例如可以为0.5μm左右。第一栅电极9a以及屏蔽电极9b例如可以由多晶硅(poly-Si)和/或高熔点金属等导电体层构成。在第一栅电极9a和屏蔽电极9b之间，设置有绝缘膜20。第一栅电极9a以及屏蔽电极9b通过绝缘膜20而相互绝缘。绝缘膜20也可以为如HTO(HighTemperature Oxide，高温氧化物)膜和/或TEOS(TetraEthOxySilane，四乙氧基硅烷)膜这样的具有高埋入性(embedability)的氧化膜。
在硅基板的正面上，以覆盖p基区5、浮置p区6、第一栅电极9a以及屏蔽电极9b的方式设置有层间绝缘膜10。在层间绝缘膜10上，以覆盖层间绝缘膜10的方式选择性地设置有发射电极11以及栅极通路13。发射电极11以及栅极通路13设置为相互分离。在层间绝缘膜10中，沿着沟槽4的侧壁以构成上述平面布局那样设置有第一接触孔10a、第二接触孔10b以及第三接触孔10c。
具体来说，第一接触孔10a选择性地设置于被栅极通路13覆盖了的部分的层间绝缘膜10，并选择性地露出第一栅电极9a。第二接触孔10b选择性地设置于被发射电极11覆盖了的部分的层间绝缘膜10，并选择性地露出屏蔽电极9b。第一接触孔10a的宽度w21比第一栅电极9a的宽度w11窄，例如针对0.5μm左右的宽度w11的第一栅电极9a，可以为0.25μm左右。第二接触孔10b的宽度w22比屏蔽电极9b的宽度w12窄，例如针对0.5μm左右的宽度w12的屏蔽电极9b，可以为0.25μm左右。第三接触孔10c选择性地设置于被发射电极11覆盖了的部分的层间绝缘膜10，并选择性地露出n+发射区7以及p+接触区17。
在第一接触孔10a、第二接触孔10b以及第三接触孔10c的内部，在硅基板侧设置有例如由钛(Ti)膜以及氮化钛(TiN)膜构成的势垒金属膜(未图示)，在势垒金属膜上填入有钨(W)膜。由此，第一栅电极9a借由第一接触孔10a与栅极通路13导通连接。屏蔽电极9b借由第二接触孔10b与发射电极11导通连接。也就是说，第一栅电极9a以及屏蔽电极9b分别与设于第一栅电极9a以及屏蔽电极9b表面上的接触插塞(包括势垒金属膜以及钨膜)直接连接。
屏蔽电极9b通过与发射电极11连接，从而能够降低栅极-发射极间的电容。发射电极11借由第三接触孔10c与n+发射区7以及p+接触区17导通连接。并且，发射电极11通过层间绝缘膜10与第一栅电极9a以及屏蔽电极9b绝缘。发射电极11以及栅极通路13被由硅氮化膜和/或聚酰亚胺膜构成的钝化保护膜(未图示)覆盖。集电极12与p+集电区1接触。
接下来，对实施方式1的半导体装置的制造方法进行说明。图4～图9是表示实施方式1的半导体装置在制造过程中的状态的截面图。首先，如图4所示那样，准备在成为p+集电区(未图示)的p+半导体基板的正面上层积n-漂移层2而成的硅基板。接下来，在n-漂移层2上形成与沟槽4的形成区域相对应的部分开口的抗蚀掩模31。接下来，将抗蚀掩模31作为掩模进行蚀刻，从硅基板的正面以未达到p+集电区的深度形成多个沟槽4。然后，去除抗蚀掩模31。
接下来，如图5所示那样，在沟槽4的内部，沿沟槽4的内壁形成绝缘膜32。接下来，在绝缘膜32的内侧，沿沟槽4的内壁作为导电体层而形成多晶硅膜33。这时，以绝缘膜32的内侧不被多晶硅膜33填满的方式形成多晶硅膜33。接下来，如图6所示那样，通过各向异性蚀刻对多晶硅膜33进行蚀刻，去除硅基板正面(n-漂移层2的表面)上以及沟槽4底面上的多晶硅膜33，保留在沟槽4的侧壁的多晶硅膜33。该保留在沟槽4的侧壁的多晶硅膜33是第一栅电极9a以及屏蔽电极9b。
接下来，如图7所示那样，以填入到沟槽4的内部的多晶硅膜33的内侧的方式形成绝缘膜20。接下来，如图8所示那样，蚀刻绝缘膜20、32，去除硅基板正面上的绝缘膜20、32。由此，保留位于沟槽4的内部的多晶硅膜33的内侧的绝缘膜20，并保留位于沟槽4的内壁的绝缘膜32。该保留在沟槽4的内壁的绝缘膜32为第一绝缘膜8a以及第二绝缘膜8b。接下来，如图9所示那样，在硅基板的正面进行硼(B)等p型杂质的离子注入，在n-漂移层2的表面层例如以比沟槽4的深度浅的深度形成p层3。由此，形成通过多个沟槽4分割p层3而成的p基区5以及浮置p区6。
接下来，在硅基板的正面，形成在与n+发射区7的形成区域对应的部分开口的抗蚀掩模(未图示)。接下来，将该抗蚀掩模作为掩模来进行例如磷(P)等n型杂质的离子注入，在p基区5的表面层形成n+发射区7。然后，去除用于形成n+发射区7的抗蚀掩模。接下来，在硅基板的正面，形成在与p+接触区17的形成区域对应的部分开口的抗蚀掩模(未图示)。接下来，将该抗蚀掩模作为掩模来进行例如硼等p型杂质的离子注入，在p基区5的表面层以p+接触区17与n+发射区7接触的方式形成p+接触区17。然后，去除用于形成p+接触区17的抗蚀掩模。也可以交换形成n+发射区7和p+接触区17的顺序。
接下来，在硅基板的正面的整面形成层间绝缘膜10。接下来，通过光刻以及蚀刻，去除与第一接触孔10a、第二接触孔10b以及第三接触孔10c的形成区域相对应部分的层间绝缘膜10。由此，在第一接触孔10a选择性地露出成为第一栅电极9a的多晶硅膜33，并在第二接触孔10b选择性地露出成为屏蔽电极9b的多晶硅膜33。并且，在第三接触孔10c选择性地露出n+发射区7和p+接触区17。接下来，在第一接触孔10a、第二接触孔10b以及第三接触孔10c的内部，形成例如由钛膜以及氮化钛膜构成的势垒金属膜。
接下来，以填入到第一接触孔10a、第二接触孔10b以及第三接触孔10c的内部的方式形成钨膜。然后，蚀刻钨膜来去除在层间绝缘膜10的表面上的钨膜。接下来，在层间绝缘膜10上，形成成为发射电极11以及栅极通路13的例如铝硅(Al-Si)电极。由此，成为第一栅电极9a的多晶硅膜33借由势垒金属膜以及钨膜与栅极通路13导通连接。成为屏蔽电极9b的多晶硅膜33借由势垒金属膜以及钨膜与发射电极11导通连接。接下来，在硅基板的表面形成钝化膜，选择性地将该钝化膜开口，以使栅极衬垫81以及发射电极11的一部分露出。露出了的发射电极11成为发射衬垫。之后，通过在硅基板的背面形成集电极12，从而完成图1A～图3所示的半导体装置。
接下来，对实施方式1的半导体装置的另一例进行说明。图10是表示实施方式1的半导体装置的另一例的构成的俯视图。在上述说明中示出了屏蔽电极9b与发射电极11电连接的例，但可以如图10这样，设置与发射电极11分离而形成的电位固定电极14。在该情况下，屏蔽电极9b借由填入到第二接触孔10b的接触插塞从而与电位固定电极14导通连接，并通过层间绝缘膜10与发射电极11绝缘。电位固定电极14例如与接地电位或预定的电源电位等固定电位连接。电位固定电极14可以以与形成发射电极11相同的方式形成。并且，电位固定电极14可以与发射极电位连接，在该情况下，电位固定电极14也可以与发射电极11一体化。
在图10中，发射电极11、栅极通路13以及电位固定电极14的平面布局以比第一栅电极9a以及屏蔽电极9b宽度宽的斜线状的阴影表示。例如，发射电极11以覆盖大致矩形的沟槽4内的，与p基区5和浮置p区6交替排列的方向正交的部分且除去第二接触孔10b的部分的方式，设置在从p基区5至浮置p区6的范围内(图面下侧的斜线状的阴影)。电位固定电极14以覆盖大致矩形的沟槽4内的，包括第二接触孔10b的部分的方式，设置在从p基区5至浮置p区6的范围内(图面中央附近的斜线状的阴影)。栅极通路13以覆盖具有大致矩形的平面形状的沟槽4内的，与p基区5和浮置p区6交替排列的方向平行的部分的方式而设置(图面上侧的斜线状的阴影)。
如上所述，根据实施方式1，通过具有在沟槽的两侧壁分别隔着第一、第二绝缘膜而设置第一栅电极以及屏蔽电极，并成为分别与各金属电极(第二栅电极以及电位固定电极)直接导通连接的构成，从而能够使成为第一栅电极以及屏蔽电极的材料的从沟槽内壁延伸的多晶硅膜形成为不残留在硅基板的正面上的构成。因此，在从硅基板的正面至沟槽的内壁的范围内形成多晶硅膜之后，不使用抗蚀掩模而通过该多硅晶膜的蚀刻，能够仅在沟槽的侧壁保留成为第一栅电极以及屏蔽电极的多晶硅膜。因此，不需要进行现有的通过光刻以及蚀刻来进行的多晶硅膜的图案化工序，而能够在沟槽的两侧壁分别形成第一栅电极以及屏蔽电极。由此，由于不需要大幅增加工序数，从而能够缩减制造工序。
并且，根据实施方式1，由于不进行使用抗蚀掩模的多晶硅膜的图案化工序，而能够在沟槽的两侧壁分别形成第一栅电极以及屏蔽电极，所以能够防止在沟槽内部生成抗蚀剂残渣。由此，通过制造在沟槽的两侧壁分别具备第一栅电极以及屏蔽电极的半导体装置，能够防止合格率和可靠性降低。因此，通过将浮置p区侧的屏蔽电极与例如发射极电位的电位固定电极导通连接而改善导通特性，从而能够以高的合格率制作栅极-发射极之间的电容降低、低损耗并且可靠性高的半导体装置。
(实施方式2)
接下来，针对实施方式2的半导体装置的构成进行说明。图11是表示实施方式2的半导体装置的构成的俯视图。图12是表示在图11的剖切线C-C’位置的截面构造的截面图。图13是表示在图11的剖切线D-D’位置的截面构造的截面图。在图13中，符号5、6以及符号41、42是指，在p基区5设置有第二沟槽41，在浮置p区6设置有第三沟槽42的意思(以下，在图18～图26中也相同)。图14是表示在图11的剖切线E-E’位置的截面构造的截面图。在图11中，省略了沿各沟槽的内壁设置的绝缘膜的图示(图15、图16也同样)。
实施方式2的半导体装置的配置第一接触孔40a、第二接触孔40b的位置与实施方式1的半导体装置的不同。具体来说，在硅基板的正面上，除了大致矩形环状的沟槽(以下称为第一沟槽)4以外，还设有隔着第一绝缘膜8a而设置了第一栅电极9a的第二沟槽41，和隔着第二绝缘膜8b而设置了屏蔽电极9b的第三沟槽42。第二沟槽41设置于p基区5的、不存在n+发射区7和p+接触区17的部分。p基区5在形成有第二沟槽41的区域中具备比第一沟槽4的深度深的区域。第二沟槽41的深度比p基区5的比第一沟槽4的深度深的区域的深度浅。如此，通过用p基区5包围第二沟槽41的底部的大部分，从而能够缓和在第二沟槽41的底部的电场集中。
第二沟槽41具有大致匚字状的平面形状，其两端部与第一沟槽4的外侧的侧壁连接。也就是说，第二沟槽41和第一沟槽4构成环状的平面形状。第二沟槽41只要以其两端部与第一沟槽4的外侧的侧壁连接，而与第一沟槽4形成环状的平面形状的方式形成即可，并不局限于大致匚字状的平面形状。第一绝缘膜8a设置在从第一沟槽4的外侧的内壁至第二沟槽41的内壁的范围内。第一栅电极9a在从第一沟槽4至第二沟槽41的范围内设置于第一绝缘膜8a的内侧。第二沟槽41的内部的第一绝缘膜8a的内侧被第一栅电极9a填埋。
第三沟槽42设置于被大致矩形环状的第一沟槽4包围的浮置p区6。浮置p区6的深度与实施方式1不同，比第一沟槽4的深度深。第三沟槽42的深度比浮置p区6的深度浅。通过这样用浮置p区6包围住第三沟槽42的底部，能够缓和在第三沟槽42的底部的电场集中。第三沟槽42具有大致匚字状的平面形状，其两端部与第一沟槽4的内侧的侧壁连接。也就是说，第三沟槽42和第一沟槽4构成环状的平面形状。第三沟槽42可以例如隔着第一沟槽4而与第二沟槽41对称地设置。并且，第三沟槽42只要以其两端部与第一沟槽4的内侧的侧壁连接，而与第一沟槽4形成环状的平面形状的方式形成即可，并不局限于大致呈匚字状的平面形状。第二绝缘膜8b设置在从第一沟槽4的内侧的内壁至第三沟槽42的内壁的范围内。屏蔽电极9b在从第一沟槽4至第三沟槽42的范围内设置于第二绝缘膜8b的内侧。第三沟槽42的内部的第二绝缘膜8b的内侧被屏蔽电极9b填埋。
第二沟槽41的宽度Y1、第三沟槽42的宽度Y2比第一沟槽4的宽度X窄(Y1＜X，Y2＜X)。设置于第二沟槽41的内部的第一栅电极9a的宽度w31比设置于第一沟槽4的内部的第一栅电极9a的宽度w11宽(w31＞w11)。设置于第三沟槽42内部的屏蔽电极9b的宽度w32比设置于第一沟槽4的内部的屏蔽电极9b的宽度w12宽(w32＞w12)。发射电极11隔着层间绝缘膜40与第一沟槽4、第三沟槽42对置。栅极通路13隔着层间绝缘膜40与第二沟槽4对置。
第一接触孔40a选择性地露出设置于第二沟槽41内部的第一栅电极9a。也就是说，在栅极通路13中，借由第一接触孔40a与第二沟槽41的内部设置的第一栅电极9a导通连接。第二接触孔40b选择性地露出设置于第三沟槽42内部的屏蔽电极9b。也就是说，在发射电极11中，借由第二接触孔40b与第三沟槽42的内部设置的屏蔽电极9b导通连接。在设置有电位固定电极14的情况下，设置于第三沟槽42内部的屏蔽电极9b借由第二接触孔40b与电位固定电极14导通连接。第一接触孔40a、第二接触孔40b也可以由具有大致正方形的平面形状的多个接触孔构成，也可以由具有沿着沟槽侧壁的方向较长的大致矩形的平面形状的单个接触孔构成。
根据以上说明，根据实施方式2能够获得与实施方式1相同的效果。并且，根据实施方式2，通过在填入有栅电极的第二沟槽、第三沟槽上的层间绝缘膜形成接触孔，从而与沿着第一沟槽的两侧壁分别设置的栅电极上的层间绝缘膜形成接触孔的情况相比，能够加宽接触孔的宽度。由此，由于在第一沟槽的端部附近形成接触孔，因此能够抑制栅极耐压和/或栅极特性的可靠性降低。
(实施方式3)
接下来，对实施方式3的半导体装置的构成进行说明。图15是表示实施方式3的半导体装置的构成的俯视图。图16是表示在图15的剖切线F-F’位置的截面构造的截面图。图15的位于剖切线D-D’的截面构造与图13相同。图15的位于剖切线E-E’的截面构造与图14相同。实施方式3的半导体装置与实施方式2的半导体装置的不同之处在于设置具有直线状的平面形状的第二沟槽51、第三沟槽52。
第二沟槽51、第三沟槽52具有直线状的平面形状，其一个端部与第一沟槽4连接。第二沟槽51、第三沟槽52的另一端部(相对于连接第一沟槽4的端部的相反侧的端部)的平面形状如图所示可以为圆弧状，也可以为矩形。第二沟槽51、第三沟槽52在横断第一沟槽4的同一直线上以隔着第一沟槽4的方式对称地设置。也就是说，在设置有第二沟槽51、第三沟槽52的部分的第一栅电极9a的宽度w41以及屏蔽电极9b的宽度w42分别比位于其他部分的第一栅电极9a的宽度w11以及屏蔽电极9b的宽度w12宽。第一接触孔50a、第二接触孔50b可以是以预定的间隔配置大致正方形的多个接触孔，也可以是配置沿沟槽侧壁的方向较长的大致矩形的单个接触孔。
如以上说明，根据实施方式3，能够获得与实施方式1、2相同的效果。
(实施方式4)
接下来，对实施方式4的半导体装置的构成进行说明。图17是表示实施方式4的半导体装置的构成的俯视图。实施方式4的半导体装置是实施方式3的半导体装置的另一例。如图17(a)所示，第二沟槽51、第三沟槽52可以分别配置多个。在该情况下，第二沟槽51、第三沟槽52例如配置为梳齿状。并且，第二沟槽51和第三沟槽52也可以不配置在横断第一沟槽4的同一直线上。具体来说，例如，可以是p基区5的被相邻的第二沟槽51所夹的部分隔着第一沟槽4与第三沟槽52对置。各第二沟槽51、第三沟槽52的相对于与第一沟槽4连接的端部的相反侧的端部的平面形状如图17(a)图示那样，可以不同，也可以统一为相同形状。
并且，如图17(b)所示那样，与实施方式2或实施方式3相比，也可以扩大第二沟槽61、第三沟槽62的宽度而形成。具体来说，第二沟槽61不被第一栅电极9a填满，而在第一栅电极9a之间填入有绝缘膜20。并且，跨越第二沟槽61的对置的边部分和被该对置的边部分所夹的绝缘膜20而设置有第一接触孔60a。因为优选在由绝缘膜20填埋第一沟槽4的时间以内在第二沟槽61中填入绝缘膜20，所以在横断第二沟槽61的对置的边部分的方向的第二沟槽61的整体宽度Y3可以在第一沟槽4的宽度X以下。同样的，第三沟槽62不被屏蔽电极9b填满，而在屏蔽电极9b之间填入有绝缘膜20。然后，跨越第三沟槽62的对置的边部分和被该对置的边部分所夹的绝缘膜20而设置有第二接触孔60b。因为优选在由绝缘膜20填埋第一沟槽4的时间以内在第三沟槽62中填入绝缘膜20，所以在横断第三沟槽62的对置的边部分的方向的第三沟槽62的整体宽度Y4可以在第一沟槽4的宽度X以下。
如以上说明，根据实施方式4，能够获得与实施方式1～3相同的效果。
(实施方式5)
接下来，对实施方式5的半导体装置的制造方法进行说明。图18～26是表示实施方式5的半导体装置在制造过程中的状态的截面图。实施方式5的半导体装置的制造方法是制造实施方式2～4的半导体装置的方法。在此，以制造实施方式2的半导体装置的情况为例进行说明。图18～26的(a)是图14所示位于剖切线E-E’的截面在制造过程中的状态，图18～26的(b)是图13所示位于剖切线D-D’的截面在制造过程中的状态。
首先，如图18所示，准备在成为p+集电区(未图示)的p+半导体基板的正面上层积n-漂移层2而成的硅基板。接下来，通过光刻在硅基板的表面形成掩模(未图示)，并进行用于形成p基区5中的深区以及浮置p区6的离子注入。接下来，通过光刻以及蚀刻，从硅基板的正面以未达到p+集电区的深度形成第一沟槽4、第二沟槽41、第三沟槽42。这时，第二沟槽41的宽度Y1、第三沟槽43的宽度Y2比第一沟槽4的宽度X窄。
接下来，通过热处理形成p基区5中的深区以及浮置p区6。优选在进行后述的用于形成p基区5中的浅区的离子注入之前进行该热处理。接下来，在第一沟槽4、第二沟槽41、第三沟槽42的内部，沿第一沟槽4、第二沟槽41、第三沟槽42的内壁形成绝缘膜71。接下来，如图19所示，在绝缘膜71的内侧，沿第一沟槽4、第二沟槽41、第三沟槽42的内壁作为导电体层而形成多晶硅膜72。
以在第一沟槽4中绝缘膜71的内侧不被多晶硅膜72填满，且在第二沟槽41、第三沟槽42中绝缘膜71的内侧完全被多晶硅膜72填满的方式，形成多晶硅膜72。上述的第二沟槽41的宽度Y1、第三沟槽42的宽度Y2比第一沟槽4的宽度X窄。因此，即使在第二沟槽41、第三沟槽42中绝缘膜71的内侧完全被多晶硅膜72填满，在第一沟槽4的绝缘膜71的内侧也不被多晶硅膜72填满。
接下来，如图20所示，通过各向异性蚀刻对多晶硅膜72进行蚀刻，去除硅基板正面(n-漂移层2的表面)上以及第一沟槽4的底面上的多晶硅膜72，在第一沟槽4的侧壁保留多晶硅膜72。这时，填埋到第二沟槽41、第三沟槽42的绝缘膜71的内侧的多晶硅膜72几乎以蚀刻前的状态保留。保留在第一沟槽4的侧壁的多晶硅膜72为第一栅电极9a以及屏蔽电极9b。并且，在第二沟槽41的内部保留的多晶硅膜72为第一栅电极9a。在第三沟槽42的内部残留的多晶硅膜72为屏蔽电极9b。
接下来，与实施方式1相同，如图21所示那样，以将第一沟槽4的内部的多晶硅膜72的内侧填埋的方式形成绝缘膜20，如图22所示那样，蚀刻绝缘膜20以及绝缘膜71。由此，绝缘膜20保留在第一沟槽4的内部的多晶硅膜72的内侧，在绝缘膜71保留在第一沟槽4、第二沟槽41、第三沟槽42的内壁。在该第一沟槽4的内壁保留的绝缘膜71是第一绝缘膜8a、第二绝缘膜8b。并且，在第二沟槽41的内壁保留的绝缘膜71是第一绝缘膜8a。在第三沟槽42的内壁保留的绝缘膜71是第二绝缘膜8b。
接下来，如图23所示那样，在硅基板的正面，形成在形成有MOS栅结构的部分(即，在第一沟槽4的外侧被相邻的第一沟槽4夹住的部分)的与p基区5的形成区域相对应的部分开口的抗蚀掩模74。接下来，如图24所示那样，将抗蚀掩模74作为掩模来进行硼等p型杂质的离子注入，从而在第一沟槽4的外侧被相邻的第一沟槽4夹住的部分的n-漂移层2的表面层，以比第一沟槽4的深度浅的深度形成p基区5。由此，形成由多个第一沟槽4分割而成的p基区5以及浮置p区6。然后，去除抗蚀掩模74。
接下来，在硅基板的正面，形成与p+接触区17的形成区域对应的部分开口的抗蚀掩模75。接下来，将抗蚀掩模75作为掩模，进行例如硼等p型杂质的离子注入。由此，如图25所示，在第一沟槽4的外侧，被相邻的第一沟槽4夹住的部分的p基区5的表面层形成有p+接触区17。然后，去除抗蚀掩模75。接下来，在硅基板的正面形成与n+发射区7的形成区域对应的部分开口的抗蚀掩模76。接下来，将抗蚀掩模76作为掩模，进行例如磷等n型杂质的离子注入。由此，如图26所示，在p基区5的表面层，形成有与p+接触区17接触的n+发射区7。然后，去除抗蚀掩模76。也可以交换形成n+发射区7和p+接触区17的顺序。
接下来，在硅基板的正面的整面形成层间绝缘膜40。接下来，通过光刻以及蚀刻，去除与第一接触孔40a、第二接触孔40b、第三接触孔10c的形成区域对应的部分的层间绝缘膜40。由此，在第一接触孔40a，选择性地露出在第二沟槽41的内部形成的成为第一栅电极9a的多晶硅膜72。在第二接触孔40b，选择性地露出在第三沟槽42的内部形成的成为屏蔽电极9b的多晶硅膜72。并且，在第三接触孔10c选择性地露出n+发射区7和p+接触区17。接下来，在第一接触孔40a、第二接触孔40b、第三接触孔10c的内部形成例如由钛膜以及氮化钛膜构成的势垒金属膜。
接下来，以填入到第一接触孔40a、第二接触孔40b、第三接触孔10c的内部的方式形成钨膜。然后，蚀刻钨膜，以去除层间绝缘膜40的表面上的钨膜。接下来，在层间绝缘膜40上，形成成为发射电极11以及栅极通路13的例如铝硅电极。由此，成为第一栅电极9a的多晶硅膜72借由势垒金属膜以及钨膜与栅极通路13导通连接。成为屏蔽电极9b的多晶硅膜72借由势垒金属膜以及钨膜与发射电极11导通连接。接下来，在硅基板的表面形成钝化膜，选择性地使该钝化膜开口，使栅极衬垫81以及发射电极11的一部分露出。露出的发射电极11成为发射极衬垫。之后，通过在硅基板的背面形成集电极12，从而完成图11～图14所示的半导体装置。
如以上说明，根据实施方式5，能够获得与实施方式1～4相同的效果。
在以上的本发明中，以IGBT为例进行了说明，但本发明并不限于上述实施方式，而能够应用于具备MOS栅结构的各种构成的半导体装置。并且，在各实施方式中设第一导电型为n型，设第二导电型为p型，但本发明在设第一导电型为p型，设第二导电型为n型时也同样成立。
产业上的可利用性
如上，本发明的半导体装置以及半导体装置的制造方法对用于电力转换装置等功率半导体装置是有用的。

Claims (13)

1.一种半导体装置，为具有沟槽结构的半导体装置，其特征在于，具备：
第一沟槽，形成于第一导电型的半导体层的表面层；
第二导电型的基区，沿所述第一沟槽的一侧的侧壁以比所述第一沟槽浅的深度在所述半导体层的表面层选择性地形成；
发射区，在所述基区的表面层与所述第一沟槽的侧壁接触而形成；
第二导电型的浮置电位区，沿所述第一沟槽的另一侧的侧壁在所述半导体层的表面层选择性地形成；
第一绝缘膜，沿所述第一沟槽的一侧的侧壁而设置；
第二绝缘膜，沿所述第一沟槽的另一侧的侧壁而设置；
第一栅电极，在所述第一绝缘膜的内侧，沿所述第一沟槽的一侧的侧壁而设置；
屏蔽电极，在所述第二绝缘膜的内侧，沿所述第一沟槽的另一侧的侧壁而设置；
第三绝缘膜，在所述第一沟槽的内部，填入到所述第一栅电极和所述屏蔽电极之间；
层间绝缘膜，覆盖所述第一栅电极、所述屏蔽电极以及所述发射区；
第二栅电极，设置在所述层间绝缘膜上；
发射电极，在所述层间绝缘膜上与所述第二栅电极分离而设置；
电位固定电极，在所述层间绝缘膜上与所述第二栅电极分离而设置；
第一接触孔，选择性地设置于被所述第二栅电极和所述第一栅电极夹住的部分的所述层间绝缘膜，并填入有用于导通连接所述第二栅电极和所述第一栅电极的第一接触插塞，并且配置在所述第一沟槽的正上方；
第二接触孔，选择性地设置于被所述电位固定电极和所述屏蔽电极夹住的部分的所述层间绝缘膜，并填入有用于导通连接所述电位固定电极和所述屏蔽电极的第二接触插塞，并且配置在所述第一沟槽的正上方；和
第三接触孔，选择性地设置于被所述发射电极和所述发射区夹住的部分的所述层间绝缘膜，并填入有用于导通连接所述发射电极和所述发射区的第三接触插塞，
所述第一沟槽是环状的平面形状，所述第一栅电极和所述屏蔽电极是所述第一栅电极包围所述屏蔽电极的平面形状。
2.根据权利要求1所述的半导体装置，其特征在于，所述电位固定电极与所述发射电极成为一体。
3.根据权利要求1所述的半导体装置，其特征在于，还具备：
第二沟槽，与所述第一沟槽的一侧的侧壁连接；和
第三沟槽，与所述第一沟槽的另一侧的侧壁连接，
在所述第二沟槽的内部，沿所述第二沟槽的内壁设置有所述第一绝缘膜，
在所述第三沟槽的内部，沿所述第三沟槽的内壁设置有所述第二绝缘膜，
在所述第二沟槽的内部的所述第一绝缘膜的内侧，设置有所述第一栅电极，
在所述第三沟槽的内部的所述第二绝缘膜的内侧，设置有所述屏蔽电极，
所述第二栅电极借由所述第一接触插塞与设置于所述第二沟槽内部的所述第一栅电极导通连接，
所述电位固定电极借由所述第二接触插塞与设置于所述第三沟槽内部的所述屏蔽电极导通连接。
4.根据权利要求3所述的半导体装置，其特征在于，所述第二沟槽的宽度比所述第一沟槽的宽度窄。
5.根据权利要求3所述的半导体装置，其特征在于，所述第三沟槽的宽度比所述第一沟槽的宽度窄。
6.根据权利要求3所述的半导体装置，其特征在于，所述第二沟槽的两端以及所述第三沟槽的两端与所述第一沟槽连接。
7.根据权利要求3所述的半导体装置，其特征在于，所述第二沟槽与所述发射区分离而设置。
8.根据权利要求3至7中任一项所述的半导体装置，其特征在于，所述第三沟槽设置于所述浮置电位区。
9.一种半导体装置的制造方法，为具有仅在第一沟槽的一侧的侧壁设置有发射区的沟槽结构的半导体装置的制造方法，其特征在于，包括：
第一工序，在第一导电型的半导体层的表面层形成所述第一沟槽；
第二工序，在所述第一沟槽的内部沿着所述第一沟槽的内壁形成第一绝缘膜；
第三工序，在所述第一绝缘膜的内侧沿所述第一沟槽的内壁形成导电体层；
第四工序，选择性地去除所述半导体层表面上的所述导电体层以及所述第一沟槽的底面上的所述导电体层，并将所述导电体层分离为屏蔽电极以及第一栅电极；
第五工序，将第二绝缘膜填入到所述第一沟槽的内部的所述屏蔽电极和所述第一栅电极之间；
第六工序，在所述半导体层的表面层，以与所述第一沟槽的所述第一栅电极侧的侧壁接触的方式选择性地形成比所述第一沟槽的深度浅的第二导电型的基区；
第七工序，在所述半导体层的表面层以与所述第一沟槽的所述屏蔽电极侧的侧壁接触的方式选择性地形成第二导电型的浮置电位区；
第八工序，在所述基区的表面层形成与所述第一沟槽接触的第二导电型的发射区；
第九工序，形成覆盖所述屏蔽电极、所述第一栅电极以及所述发射区的层间绝缘膜；
第十工序，选择性地去除所述层间绝缘膜，而形成选择性地露出所述第一沟槽的一侧的侧壁侧的所述第一栅电极的第一接触孔，选择性地露出所述第一沟槽的另一侧的侧壁侧的所述屏蔽电极的第二接触孔和选择性地露出所述发射区的第三接触孔；
第十一工序，以填入到所述第一接触孔、所述第二接触孔以及所述第三接触孔的方式形成接触插塞；
第十二工序，在所述层间绝缘膜上，以覆盖所述第一接触孔的方式形成第二栅电极，以覆盖所述第二接触孔的方式形成电位固定电极，以覆盖所述第三接触孔的方式形成发射电极。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，
在所述第一工序中，进一步形成与所述第一沟槽的一侧的侧壁连接的第二沟槽，和与所述第一沟槽的另一侧的侧壁连接的第三沟槽；
在所述第二工序中，沿着所述第二沟槽以及所述第三沟槽的内壁形成所述第一绝缘膜；
在所述第三工序中，将所述导电体层填入到所述第二沟槽以及所述第三沟槽的所述第一绝缘膜的内侧；
在所述第十工序中，形成选择性地将填入到所述第二沟槽的所述第一栅电极露出的所述第一接触孔和选择性地将填入到所述第三沟槽的所述屏蔽电极露出的第二接触孔。
11.根据权利要求9所述的半导体装置的制造方法，其特征在于，
在所述第一工序中，进一步形成与所述第一沟槽的一侧的侧壁连接的第二沟槽，和与所述第一沟槽的另一侧的侧壁连接的第三沟槽；
在所述第二工序中，沿所述第二沟槽以及所述第三沟槽的内壁形成所述第一绝缘膜；
在所述第三工序中，在所述第二沟槽以及所述第三沟槽的所述第一绝缘膜的内侧，沿所述第一沟槽的内壁形成所述导电体层；
在所述第四工序中，选择性地去除在所述第二沟槽的底面上以及在所述第三沟槽的底面上的所述导电体层；
在所述第五工序中，将所述第二绝缘膜填入到所述第二沟槽的内部的所述第一栅电极间，将所述第二绝缘膜填入到所述第三沟槽的内部的所述屏蔽电极间；
在所述第十工序中，形成选择性地将填入到所述第二沟槽的所述第一栅电极露出的所述第一接触孔和选择性地将填入到所述第三沟槽的所述屏蔽电极露出的所述第二接触孔。
12.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述第二沟槽的宽度比所述第一沟槽的宽度窄。
13.根据权利要求10～12任一项所述的半导体装置的制造方法，其特征在于，所述第三沟槽的宽度比所述第一沟槽的宽度窄。
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