CN101425466A - 半导体部件及其制造方法 - Google Patents

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Abstract

一种包括场板和半导体器件的半导体部件以及一种制造所述半导体部件的方法。半导体材料包括设置在半导体衬底上的外延层。具有上部部分和下部部分的槽在外延层中形成。场板的一部分在槽的下部部分中形成，其中场板与槽侧壁电隔离。栅结构在槽的上部部分中形成，其中栅氧化物由槽的相对置的侧壁形成。栅电极与由槽的相对置的侧壁形成的栅氧化物相邻地形成，而电介质材料与栅电极相邻地形成。场板的另一部分在槽的上部部分中形成，并与场板的在槽的下部部分中形成的部分相配合以形成场板。

Description

半导体部件及其制造方法
技术领域
本发明通常涉及半导体部件，且更具体地说，涉及功率开关半导体部件。
背景技术
金属氧化物半导体场效应晶体管(“MOSFET”)是一种通用的功率开关器件类型。MOSFET器件包括源区、漏区、在源区和漏区之间延伸的沟道区，以及与沟道区相邻地设置的栅结构。栅结构包括与沟道区相邻地设置并靠薄的电介质层与沟道区分隔开的导电栅电极层。当向栅结构施加足够强度的电压以将MOSFET器件置于导通状态时，在源区和漏区之间形成导电沟道区，从而允许电流流经该器件。当向栅施加的电压不足以引起沟道形成时，不流通电流，并且MOSFET器件处于截止状态。
当今的高压功率开关市场主要受两个主要因素驱动：击穿电压(“BVdss”)和导通电阻(“Rdson”)。对具体的应用场合来说，要求最低的击穿电压，并且在实际应用中，设计者通常能够满足BVdss的规格。然而，这经常是以Rdson为代价的。对高压功率开关器件的制造者和使用者来说，这种性能上的取舍是设计上的主要挑战。另一个挑战的出现是因为功率MOSFET器件在P型导电性主体区和N型导电性外延区之间具有固有的P-N二极管。此固有的P-N二极管在一定工作条件下开启，并在P-N结间储存电荷。当向P-N二极管施加突然的反向偏压时，储存的电荷产生负电流，直到电荷完全耗尽为止。电荷耗尽的时间称为反向恢复时间(“Trr”)，且此时间使功率MOSFET器件的开关速度延迟。另外，由于峰值反向恢复电流(“Irr”)和反向恢复时间，储存的电荷(“Qrr”)同样引起开关电压电平的损耗。
因此，拥有具有较低Rdson同时有较高击穿电压和较低开关损耗、即低Qrr损耗的半导体部件以及制造此半导体部件的方法是有利的。对半导体部件来说，有成本效益的制造更加有利。
发明内容
主要地，本发明提供了一种半导体部件，所述半导体部件包括场板和半导体器件，所述半导体器件例如场效应晶体管或槽式场效应晶体管(trench field effect transistor)、垂直功率场效应晶体管、功率场效应晶体管，或其组合。应注意到，功率场效应晶体管也称为垂直功率器件，且垂直场效应晶体管也称为功率器件。根据实施方式，半导体部件包括在半导体材料中形成的至少一个槽，所述半导体材料包括在半导体衬底上设置的外延材料。所述至少一个槽具有第一部分和第二部分，其中场板的第一部分在所述至少一个槽的第一部分中制造，且场板的第二部分在所述至少一个槽的第二部分中制造。栅结构在槽的第二部分中制造，其中栅氧化物由外延层的一部分制成。
根据另一个实施方式，栅结构在槽的第二部分中制造，其中栅氧化物由外延层的一部分制成。栅电极横向地与栅氧化物相邻地形成，其中栅电极在槽的第一部分和第二部分中由电介质材料与场板的部分隔开。
附图说明
根据下面详细的说明，结合附图将会更好地理解本发明，附图中相同的参考数字指示相同的组成部分，且在附图中：
图1是根据本发明的实施方式的半导体部件在早期的制造阶段的剖视图；
图2是图1的半导体部件在较后的制造阶段的剖视图；
图3是图2的半导体部件在较后的制造阶段的剖视图；
图4是图3的半导体部件在较后的制造阶段的剖视图；
图5是图4的半导体部件在较后的制造阶段的剖视图；
图6是图5的半导体部件在较后的制造阶段的剖视图；
图7是图6的半导体部件在较后的制造阶段的剖视图；
图8是图7的半导体部件在较后的制造阶段的剖视图；
图9是图8的半导体部件的纵向的剖视图；
图10是图9的半导体部件在较后的制造阶段的剖视图；
图11是图10的半导体部件在较后的制造阶段的剖视图；
图12是图11的半导体部件在较早的制造阶段的纵向的剖视图；
图13是图12的半导体部件在较后的制造阶段的剖视图；
图14是图13的半导体部件在较后的制造阶段的剖视图；
图15是图14的半导体部件在较后的制造阶段的剖视图；
图16是图15的半导体部件在较后的制造阶段的剖视图。
具体实施方式
图1是根据本发明的实施方式的半导体部件10的一部分在制造过程中的剖视图。图1中显示的是具有相对置的表面14和16的半导体材料12。表面14也称为正面或顶面，且表面16也称为底面或背面。根据实施方式，半导体材料12包括在半导体衬底18上设置的外延层20。优选地，衬底18是用N型掺杂剂或杂质材料重掺杂的硅，而外延层20是用N型掺杂剂轻掺杂的硅。衬底层18的电阻率可小于约0.01欧姆-厘米(“Ω-cm”)，而外延层20的电阻率可大于约0.1Ω-cm。衬底层18为流经功率晶体管的电流提供低电阻导电通道，并对在半导体材料12的底面16上形成的底部漏极导体(drain conductor)、顶部漏极导体或这两个导体提供低电阻电连接。用N型掺杂剂掺杂的区域或层称为具有N型导电性或N导电性类型的区域，而用P型掺杂剂掺杂的区域或层称为具有P型导电性或P导电性类型的区域。
电介质材料层26在外延层20上形成或由外延层20形成。根据实施方式，电介质层26的材料是厚度为约200埃
Figure A200810149777D00071
到约
Figure A200810149777D00072
的二氧化硅。形成二氧化硅层26的技术是为本领域的技术人员所熟知的。注入掩模(implant mask)(未显示)在电介质层26上形成。作为举例，注入掩模是具有暴露出电介质层26的部分的开口的光刻胶。P型导电性掺杂剂层(未显示)在外延层20中形成。掺杂剂层可通过将杂质材料比如，例如硼注入到外延层26中来形成。硼可以以约1.0×1013离子每平方厘米(离子/cm2)到约1.0×1014离子/cm2的剂量且以约100千电子伏特(keV)到约400keV的注入能量注入。形成掺杂剂层的技术不限于注入技术。掩模结构被除去。
保护层28在电介质层26上形成。保护层28可以是厚度为约500
Figure A200810149777D00081
到约
Figure A200810149777D00082
的氮化硅。根据实施方式，电介质层26具有约的厚度，且保护层28具有约的厚度。优选地，层26和层28的材料被选择成使得保护层28限制氧扩散，并因此防止下面的层氧化。尽管保护层28被显示为材料的单层，但其也可是不同材料类型的多层结构。外延层20通过加热到约1,000摄氏度(℃)到约1，200℃的温度来退火。使外延层20退火驱使掺杂剂层的杂质材料形成掺杂区30。厚度为约
Figure A200810149777D00085
到约
Figure A200810149777D00086
的半导体材料层32在保护层28上形成。作为举例，层32的半导体材料是厚度约的多晶硅。
现参考图2，光刻胶层被图案化在多晶硅层32上，以形成具有暴露出多晶硅层32的部分的开口36的掩模结构34。掩模结构34也称为掩模。分别具有侧壁41和侧壁43、以及底45和47的槽38和39通过除去多晶硅层32的暴露的部分、保护层28和电介质层26的在多晶硅层32的暴露的部分下方的部分以及外延层20的在多晶硅层32的暴露的部分下方的部分而在外延层20中形成。层32、28、26和20的这些部分可利用各向异性蚀刻技术比如，例如反应离子蚀刻来除去。尽管槽38和39被显示为在外延层20中终止，但这并不是对本发明的限制。例如，槽38和39可延伸进衬底18。蚀刻技术和在外延层20中形成的槽的数量不是对本发明的限制。掩模结构34被除去。
现参考图3，厚度为约到约
Figure A200810149777D00089
的电介质材料牺牲层40在多晶硅层32上、且沿着各槽38和39的侧壁41和43以及底45和47形成。厚度为约到约的电介质材料层42在牺牲层40上形成。因此，电介质材料42横向地与侧壁41和43相邻并垂直地与底45和47相邻地形成。电介质材料42可通过四乙基原硅酸盐(tetraethylorthosilicate)的分解来形成或沉积。用这种方式形成的电介质层也称为TEOS层。电介质层42通过加热到约500℃到约1,500℃的温度来退火。厚度为约
Figure A200810149777D00093
到约的电介质材料层44比如，例如TEOS层，在电介质层42上形成。和电介质层42一样，电介质层44横向地与侧壁41和43相邻并垂直地与底45和47相邻地形成。半导体材料的掺杂层46比如，例如掺杂剂或杂质材料浓度为约1.0×1019原子每立方厘米(原子/cm3)到约5×1020原子/cm3且厚度为约
Figure A200810149777D00095
到
Figure A200810149777D00096
的多晶硅，在电介质层44上形成。根据本发明的实施方式，牺牲层40具有约
Figure A200810149777D00097
的厚度，电介质层42和电介质层44每个都具有约的厚度，而多晶硅层46具有约
Figure A200810149777D00099
的厚度并用浓度约1×1020原子/cm3的N型导电性的杂质材料掺杂。因此，半导体层46在与槽38和39的侧壁41和43相邻的电介质材料之间。
现参考图4，多晶硅层46被利用覆盖式多晶硅回蚀工艺(blanketpolysilicon etchback process)蚀刻，分别在槽38和39中留下多晶硅层46的部分50和52。
现参考图5，利用例如反应离子蚀刻来各向异性地蚀刻电介质层44、42和40以暴露多晶硅层32的剩余的部分。在反应离子蚀刻后，电介质层44、42和40的部分54、56和58分别剩余在槽38中，且电介质层44、42和40的部分60、62和64分别剩余在槽39中。从而，对电介质层44、42和40进行的各向异性蚀刻将电介质层44、42和40的子部分除去。
现参考图6，利用例如各向异性反应离子蚀刻来除去多晶硅层46的部分50和52以及多晶硅层32的剩余的部分、即多晶硅层32暴露的部分。在各向异性反应离子蚀刻后，多晶硅部分50和52的子部分50A和52A分别剩余在槽38和39中，且外延层20的与槽38和39相邻的部分70和72是暴露的。
现参考图7，厚度为约
Figure A200810149777D00101
到约
Figure A200810149777D00102
的牺牲氧化层(未显示)在保护层28、电介质部分54-58以及60-64、外延层20的暴露的部分70和72以及多晶硅部分50和52的子部分50A和52A上形成。利用例如包括十份氢氟酸对一份水的蚀刻溶液来除去牺牲氧化层。除去牺牲氧化层将外延层20的部分70和72暴露出。厚度为约
Figure A200810149777D00103
到约
Figure A200810149777D00104
的电介质材料层76由包括侧壁41和43的部分的外延层20的暴露的部分70和72形成。因此电介质材料层76由侧壁41和43的部分形成。根据本发明的实施方式，电介质层76是起半导体部件10的栅氧化物作用的氧化物层。导电材料比如，例如掺杂剂或杂质材料浓度为约1×1019原子/cm3到约5×1020原子/cm3且厚度为约
Figure A200810149777D00105
到约
Figure A200810149777D00106
的半导体材料的掺杂层78在栅氧化物76上以及电介质部分54-58和60-64和保护层28的暴露的部分上形成。根据本发明的实施方式，导电层78是厚度约
Figure A200810149777D00107
且杂质材料浓度约1×1020原子/cm3的多晶硅层。
任选地，难熔金属层80比如，例如钨或硅化钨共形地沉积在多晶硅层78上。应该理解，硅化物的类型不是对本发明的限制。例如，其他合适的硅化物包括硅化钛(TiSi)、硅化铂(PtSi)、硅化钴(CoSi2)或类似物。厚度为约
Figure A200810149777D00108
到约
Figure A200810149777D00109
且掺杂剂浓度为约1×1019原子/cm3到约2×1020原子/cm3的多晶硅掺杂层82在硅化钨层80上形成。多晶硅层78、硅化物层80以及多晶硅层82称为导电层84或栅连接结构。
厚度为约到约的电介质材料层86在导电层84上形成。作为举例，电介质层86是厚度约的、通过对导电层84的多晶硅层82的湿法氧化而形成的二氧化硅。光刻胶层被图案化在氧化物层86上，以形成具有暴露出氧化物层86的一部分的开口90的掩模结构88。掩模结构88也称为掩模。
现参考图8，氧化物层86的暴露的部分被各向异性地蚀刻，且利用例如反应离子蚀刻来各向异性地蚀刻在氧化物层86的暴露的部分下方的导电层84的部分以重新打开槽38和39的部分。在各向异性蚀刻后，氧化物层86的部分92和94剩余在槽38和39中，导电层84的部分100和102分别剩余在氧化物部分92和栅氧化物76之间以及氧化物部分94和栅氧化物76之间，间隙104和106在导电层部分100和102上、氧化物部分92和栅氧化物76之间以及氧化物部分94和栅氧化物76之间形成。导电层84的部分108剩余在保护层28的一部分上。部分108具有侧壁110，并起半导体部件10的栅接触部分的作用。掩模结构88被除去。部分92和94起具有相对置的侧面的电介质阻挡物的作用，而部分100和102起栅导体或栅电极的作用。栅氧化物层76和槽38中的栅导体100形成栅结构101。相似地，栅氧化物层76和槽39中的栅导体102形成栅结构103。
图9是图8的沿着槽38的长度的纵向剖视图，并且显示了槽38内的多晶硅部分50A和栅结构101的一部分。图9也示出栅电极101电连接到导体84。
现参考图10，厚度为约
Figure A200810149777D00111
到约
Figure A200810149777D00112
的电介质材料层116在氧化物层86的电介质阻挡物92和94上、栅导体100和102上以及槽38和39中的导电层部分50A和52A上并在电介质阻挡物92和栅氧化物76之间以及电介质阻挡物94和栅氧化物76之间形成。厚度为约
Figure A200810149777D00113
到约
Figure A200810149777D00114
的电介质材料层118比如，例如TEOS层，在电介质层116上形成。电介质层116也称为衬垫氧化物层。作为举例，电介质层116具有约
Figure A200810149777D00115
的厚度，而TEOS层118具有约
Figure A200810149777D00116
的厚度。
现参考图11，利用例如反应离子蚀刻来各向异性地蚀刻电介质层118和116以形成与氧化物层86的部分92相邻的间隔体120、间隙104中的间隔体122(图8中显示)、与氧化物层86的部分94相邻的间隔体124、间隙106中的间隔体126(图8中显示)以及与侧壁110相邻的间隔体128。间隔体120和124横向地与电介质阻挡物92和94的侧面相邻。另外，间隔体在槽38和39的端部形成。在图12中显示了间隔体129。半导体材料的掺杂层130比如，例如掺杂剂或杂质材料浓度为约1×1019原子/cm3到约5×1020原子/cm3且厚度为约
Figure A200810149777D00121
到约
Figure A200810149777D00122
的多晶硅，在保护层28的暴露的部分、导电层84的栅接触部分108、间隔体128以及间隔体124和126上形成。根据本发明的实施方式，多晶硅层130具有约的厚度及约1×1020原子/cm3的杂质材料浓度。
图12是在半导体层130形成前图11的纵向的剖视图。像图9一样，图12的纵向剖视图是沿着槽38的长度截取得到的，且显示了槽38内的多晶硅部分50A和栅结构101的一部分。图12进一步示出了覆盖槽38的端部附近的栅结构101的部分的氧化物间隔体129。应注意到，槽39中的栅结构103与栅结构101具有相似的结构。
现参考图13，利用例如反应离子蚀刻来各向异性地蚀刻多晶硅层130，分别在槽38和39中的导电层84的部分50A和52A上方留下掺杂的多晶硅插塞130A和130B。插塞130A和130B也称为导电插塞。应该注意到，部分50A和130A在槽38中相配合形成场板55，而部分52A和130B在槽39中相配合形成场板57。应该进一步注意到，部分50A和52A分别在槽38和39的下部，而部分130A和130B分别在槽38和39的上部。优选地，保护层28的暴露的部分被利用各向异性干法蚀刻除去。从而，N型导电性的掺杂层138形成在外延层20的不受保护层28保护的部分中，即，在外延层20的在除去了保护层28的电介质层26的部分下面的区域中。根据实施方式，掺杂层通过以在约1×1014原子/cm2到约5×1016原子/cm2的剂量且约20keV到约500keV的注入能量注入N型导电性杂质材料——比如，例如磷或砷——而形成，以形成源区138。源区138从表面14延伸进外延层20某个垂直距离，该垂直距离小于槽38和39延伸进外延层20的垂直距离。
现参考图14，电介质材料层140在电介质层26的暴露的部分、栅接触部分108、间隔体128以及掺杂的多晶硅插塞130A和130B上形成。电介质层140一般称为层间电介质(“ILD0”)层。在ILD0层140上形成有光刻胶层，并且该光刻胶层被图案化以形成具有开口144、145、146、148、149以及150的掩模结构142，其中开口144和145暴露ILD0层140的在多晶硅插塞130A和130B上的部分，开口146暴露ILD0层140的在槽38和39之间的部分，开口148暴露ILD0层140的与槽38相邻的部分，开口149暴露ILD0层140的在槽39和间隔体128之间的部分，以及开口150暴露ILD0层140的在栅接触部分108上的部分。
现参考图15，ILD0层140的由开口144-146和148-150暴露的部分被利用含有例如稀释的氢氟酸溶液的时控湿法蚀刻(timed wetetch)来各向异性地蚀刻，以在ILD0层140中形成锥形的开口154、155、156、158、159以及160。ILD0层140的由锥形开口154-156和158-160暴露的部分被利用例如反应离子蚀刻来各向异性地蚀刻以形成开口164、165、166、168、169及170。开口164和165延伸进多晶硅插槽130A和130B，开口166延伸进外延层20的在槽38和39之间的部分，开口168延伸进外延层20的与槽38相邻的部分，开口169延伸进外延层20的在槽39和间隔体128之间的部分，以及开口170延伸进栅接触部分108的子部分。P型导电性的杂质材料比如，例如硼或铟可注入到多晶硅插塞130A和130B、外延层20的暴露的部分以及栅接触部分108的暴露的子部分中。通过开口166、168和169注入的杂质材料分别形成接触增强区176、178和179。作为举例，杂质材料以在约1×1014原子/cm2到约5×1016原子/cm2的剂量且约10keV到约100keV的注入能量被注入。掩模结构142被除去，且外延层20被利用快速热退火技术退火。
现参考图16，难熔金属层(未显示)在多晶硅插塞130A和130B、外延层20的暴露的部分、导电层84的部分108的暴露的区域上以及在电介质层140上共形沉积。作为举例，难熔金属为厚度为约
Figure A200810149777D00131
到约的钛。难熔金属被加热到约350℃到约700℃的温度。加热处理使钛与硅起反应，以在钛与硅或多晶硅接触的所有区域中形成硅化钛。因此，硅化钛层180和182由多晶硅插塞130A和130B形成，硅化钛层184由外延层20的在槽38和39之间的部分形成，硅化钛层186由外延层20的与接触增强区178相邻的部分形成，硅化钛层189由外延层20的与接触增强区179相邻的部分形成，且硅化钛层190由栅接触部分108的子部分形成。
阻挡层被形成为与硅化钛层180、182、184、186、189和190接触，且在ILD层140上方形成。用作阻挡层的合适的材料包括氮化钛、钛钨或类似物。金属层比如，例如铝，被形成为与阻挡层接触。在金属层上形成有光刻胶层(未显示)，并且光刻胶层被图案化以暴露金属层的部分。金属层暴露的部分以及在金属层的暴露的部分下方的阻挡层的部分被蚀刻以形成导电体。更具体地，硅化物层180、182、184、186和189以及阻挡层的部分200、202、204、206和208、以及金属层的一部分210相配合以形成源接触，且硅化物层190、阻挡层的部分212以及金属层的另一部分214相配合以形成栅接触。源接触和场板接触共用公共的金属化系统，并可称为源电极或接触结构216。导体218与表面16接触地形成，并起功率FET10的漏接触的作用。尽管在图16中显示了底侧漏接触(bottom-side drain contact)，但本发明在这点上不受限制。例如，漏电极可由顶侧形成。导体218的合适的金属化系统包括金合金、钛-镍-金、钛-镍-银或类似物。应进一步理解，由半导体材料12制造的半导体器件的类型不限于功率FET或槽型FET。
尽管已在此公开了一些优选的实施方式和方法，但对于本领域中的技术人员来说很明显的是，依据前述的公开，在不偏离本发明的主旨和范围的情况下，可对上述实施方式和方法做出变化或修改。例如，掩模或掩模结构可以包含形成有多个开口的单个掩模或掩模结构，或者也可以是由一个或多个开口分隔开的多个掩模或掩模结构。另外，半导体器件可以是垂直器件或横向器件。本发明旨在只限于由所附权利要求书和适用法律的规则和法则所要求的范围。

Claims (10)

1.一种用于制造半导体部件的方法，包括以下步骤：
提供具有相对的第一表面和第二表面的半导体材料；
在所述半导体材料中形成至少一个槽，所述至少一个槽具有至少一个侧壁；
在所述至少一个槽中形成电介质材料；
在所述至少一个槽中形成半导体材料，所述电介质材料在所述半导体材料和所述至少一个槽的所述至少一个侧壁之间；
在所述至少一个槽内形成栅结构的一部分；以及
在所述至少一个槽内形成附加的半导体材料，所述附加的半导体材料与所述栅结构的所述部分电隔离。
2.如权利要求1所述的方法，其中所述至少一个侧壁包括第一侧壁和第二侧壁，且其中所述在所述至少一个槽中形成电介质材料的步骤包括形成所述电介质材料的与所述第一侧壁相邻的第一部分及形成所述电介质材料的与所述第二侧壁相邻的第二部分，且所述在所述至少一个槽中形成半导体材料的步骤包括在所述电介质材料的第一部分和第二部分之间形成所述半导体材料。
3.如权利要求2所述的方法，还包括以下步骤：
除去所述半导体材料的在所述电介质材料的所述第一部分和第二部分之间的一部分以形成第一导电结构；以及
除去所述电介质材料的所述第一部分和第二部分的子部分。
4.如权利要求3所述的方法，还包括以下步骤：
通过将所述半导体材料的由所述至少一个槽暴露的部分氧化，由所述至少一个槽的所述第一侧壁和第二侧壁的部分形成电介质材料；
通过沉积与由所述至少一个槽的所述第一侧壁和第二侧壁的部分形成的所述电介质材料相邻的导电材料，形成与由所述至少一个槽的所述第一侧壁和第二侧壁形成的所述电介质材料相邻的栅电极；
在所述导电材料上形成电介质材料层，并除去所述电介质材料层的部分以形成与所述至少一个槽的所述第一侧壁和第二侧壁横向间隔开的第一电介质阻挡物和第二电介质阻挡物，其中所述第一电介质阻挡物和第二电介质阻挡物具有第一侧面和第二侧面；以及
除去所述导电材料的在所述第一电介质阻挡物的所述第一侧面和所述第一侧壁之间的一部分，并除去所述导电材料的在所述第二电介质阻挡物的所述第一侧面和所述第二侧壁之间的一部分。
5.如权利要求4所述的方法，还包括以下步骤：
形成在所述第一电介质阻挡物和所述第一侧壁之间的第一电介质材料；
形成在所述第二电介质阻挡物和所述第二侧壁之间的第二电介质材料；
形成横向地与所述第一电介质阻挡物的所述第二侧面相邻的第三电介质材料；
形成横向地与所述第二电介质阻挡物的所述第二侧面相邻的第四电介质材料；以及
形成在所述第一电介质阻挡物和第二电介质阻挡物的所述第二侧面之间且在所述导电结构上的导电插塞。
6.一种用于制造半导体部件的方法，包括以下步骤：
提供具有第一导电类型的半导体衬底；
在所述半导体衬底上形成具有所述第一导电类型和第一电阻率的外延层，所述外延层具有主表面；
在所述外延层中形成槽，所述槽具有第一侧壁和第二侧壁以及在第一槽区域上方的第二槽区域；
在所述第一槽区域中形成场板；
在所述第二槽区域中形成与所述第一侧壁相邻的栅电介质；
在所述第二槽区域中形成栅电极，所述栅电极与所述栅电介质相邻；
形成与所述栅电极相邻的电介质材料；以及
在所述第二槽区域中形成导电插塞，所述导电插塞被电耦接到所述场板并与所述栅电极电隔离。
7.如权利要求6所述的方法，其中所述在所述第一区域中形成场板的步骤包括形成与所述第一侧壁和第二侧壁相邻的电介质材料以及形成与所述电介质材料相邻的所述场板，其中所述电介质材料将所述场板与所述第一侧壁和第二侧壁电隔离。
8.如权利要求7所述的方法，还包括以下步骤：
在所述外延层中形成掺杂区，所述掺杂区从所述表面延伸进所述外延层一段距离，所述距离小于所述槽延伸进所述外延层的距离；以及
在所述外延层上形成栅连接结构。
9.一种半导体部件，包括：
半导体衬底，具有第一导电类型；
外延层，在所述半导体衬底上，具有所述第一导电类型和第一电阻率，所述外延层具有主表面；
槽，从所述主表面延伸进所述外延层，所述槽具有第一侧壁和第二侧壁；
导电材料，在所述槽的第一部分内，所述导电材料由电介质材料与所述第一侧壁和第二侧壁间隔开；
栅氧化物，与所述槽的第二部分的所述第一侧壁和第二侧壁相邻；
栅电极，与所述栅氧化物相邻；
电介质间隔体，在所述槽的第二部分内，所述电介质间隔体与所述栅电极相邻；以及
附加的导电材料，在所述槽的所述第二部分内，所述附加的导电材料由所述电介质间隔体与所述栅电极间隔开。
10.如权利要求9所述的半导体部件，还包括：
栅接触，在所述外延层的一部分上方；以及
接触结构，电耦接到所述附加的导电材料和所述外延层。
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