CN110854186A - Igbt器件结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种IGBT器件结构，包括半导体衬底、沟槽区、栅氧化层、发射极电极、绝缘介质层、N+发射极区、N型基区、N型场终止区、P型基区、P+深阱区、P型集电极区、集电极以及形成于所述半导体衬底正面和所述沟槽区内的复合栅电极，复合栅电极是由平面栅极与沟槽栅极相结合构成。本发明的IGBT器件结构，采用复合栅电极，增大了元胞导通时的沟道长度，也就增大器件导通时的沟道电阻，从而降低了IGBT器件结构的饱和电流，增强了IGBT器件的短路能力；同时也增大了元胞间距，使之获得较低的饱和电流密度，从而进一步增强IGBT器件结构的抗闩锁能力。本发明还提供了一种IGBT器件结构的制备方法。
Description
技术领域
本发明属于半导体功率电力电子器件技术领域，具体地说，本发明涉及一种IGBT器件结构及其制备方法。
背景技术
绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，以下简称IGBT)是一种把金属-氧化物半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)结合起来的达灵顿结构的半导体功率器件，把金属-氧化物-半导体场效应管和双极结型晶体管的功能特点结合在一个IGBT中，具有电压控制、输入阻抗大、驱动功率小、导通电阻小、开关损耗低及工作频率高等特性，是比较理想的半导体功率开关器件，开关频率在10K-100K Hz之间。基于这些原因，IGBT器件常用于高功率(≥10kW)，中低频(≥30kHz)器件。
对于现有的深沟槽型绝缘栅双极型晶体管，当正向导通电流大于50安培时，较小的元胞宽度器件使得器件导通时有效沟道宽度较大，从而导致其电流密度和饱和电流往往较大，使得沟槽型IGBT器件的短路能力较差，在大电流冲击下很容易发生闩锁现象。
如图2所示，现有的沟槽型绝缘栅双极型晶体管器件一般采用N型单晶硅衬底100，由N型基区240、P型基区250、多晶硅栅极292、沟槽区290、栅氧化层291、N+发射极280、绝缘介质层270、P+接触区260、N型场终止区230、P型集电极区220、正面发射极金属211以及集电极金属层210构成。
一方面，当流过IGBT芯片的饱和电流密度较大时，器件正常工作时芯片内部温度升高，导通电阻增大，IGBT器件的功率损耗增大，可持续的短路时间减小。另一方面，当N+发射极280下方的P型基区电阻Rw和流过N+发射极280下方的空穴电流Ih过大，使得电阻Rw与空穴电流Ih的乘积(即P型基区与N+发射极之间的电势差)大于PN结的导通电压Vbi(约为0.8V)时，IGBT芯片内的寄生P+NPN+结构导通，IGBT器件失去栅极控制开关能力，器件发生闩锁现象，造成器件损坏。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提供一种IGBT器件结构，目的是增强IGBT器件的短路能力和抗闩锁能力。
为了实现上述目的，本发明采取的技术方案为：IGBT器件结构，包括半导体衬底、沟槽区、栅氧化层、发射极电极、绝缘介质层、N+发射极区、N型基区、N型场终止区、P型基区、P+深阱区、P型集电极区、集电极以及形成于所述半导体衬底正面和所述沟槽区内的复合栅电极，复合栅电极是由平面栅极与沟槽栅极相结合构成。
所述复合栅电极包括水平导电沟道和垂直导电沟道，水平导电沟道直接连接到垂直导电沟道，形成电子导通通路，水平导电沟道形成于所述半导体衬底正面，垂直导电沟道形成于所述沟槽区内。
所述复合栅电极为仅通过一次导电介质淀积与刻蚀形成的T型结构。
所述P型基区填充所述沟槽区的上半部分，作为平面MOS与垂直MOS结构的阱区。
所述N+发射极区内形成深度为0.3-0.5um的浅槽。
所述N+发射极区的下方形成所述P+深阱区。
本发明还提供了一种IGBT器件结构的制备方法，包括步骤：
S1、提供用于形成漂移区的半导体衬底；
S2、在半导体衬底的器件有源区内形成沟槽区；
S3、在半导体衬底的器件有源区形成栅氧化层；
S4、在栅氧化层表面及沟槽区内形成N型多晶硅；
S5、在半导体衬底的器件有源区内形成复合栅电极；
S6、在半导体衬底的正面形成P型基区；
S7、在P型基区上部形成N+发射极区；
S8、在N+发射极区之间形成P+深阱区；
S9、在半导体衬底的正面形成发射极电极；
S10、在半导体衬底的背面形成N型场终止区；
S11、在N型场终止区上形成P型集电极区；
S12、在P型集电极区上形成集电极。
所述步骤S4包括：
S401、通过高温炉管在栅氧化层表面及沟槽区内沉积多晶硅并进行原位掺杂，形成高掺杂浓度的N型多晶硅；
S402、对N型多晶硅进行高温激活。
所述步骤S5包括：
S501、在多晶硅层表面涂布光刻胶层，采用多晶硅层版图进行光刻曝光和显影，形成光刻胶层图形；
S502、使用该光刻胶层图形作为掩模，对栅氧化层表面的多晶硅进行干法刻蚀，形成复合栅电极；
S503、采用等离子体刻蚀去除光刻胶。
所述步骤S502中，刻蚀厚度为0.6-2um。
本发明的IGBT器件结构，采用复合栅电极，增大了元胞导通时的沟道长度，也就增大器件导通时的沟道电阻，从而降低了IGBT器件结构的饱和电流，增强了IGBT器件的短路能力；同时也增大了元胞间距(或称为晶体管单元间距)，使之获得较低的饱和电流密度，从而进一步增强IGBT器件结构的抗闩锁能力。
附图说明
本说明书包括以下附图，所示内容分别是：
图1是本发明IGBT器件结构的剖面图；
图2是现有的沟槽型绝缘栅双极型晶体管器件的剖面结构图；
图中标记为：
100、半导体衬底；210、集电极；211、发射极电极；220、P型集电极区；230、N型场终止区；240、N型基区；250、P型基区；260、P+深阱区；270、绝缘介质层；280、N+发射极区；290、沟槽区；295、栅氧化层；296、复合栅电极。
具体实施方式
下面对照附图，通过对实施例的描述，对本发明的具体实施方式作进一步详细的说明，目的是帮助本领域的技术人员对本发明的构思、技术方案有更完整、准确和深入的理解，并有助于其实施。
如图1所示，本发明提供了一种IGBT器件结构，包括半导体衬底100、沟槽区290、栅氧化层295、发射极电极211、绝缘介质层270、N+发射极区280、N型基区240、N型场终止区230、P型基区250、P+深阱区260、P型集电极区220、集电极210以及形成于半导体衬底100正面和沟槽区290内的复合栅电极296，复合栅电极296是由平面栅极与沟槽栅极相结合构成。
具体地说，如图1所示，复合栅电极296包括一个水平导电沟道和一个垂直导电沟道，水平导电沟道直接连接到垂直导电沟道，形成电子导通通路，水平导电沟道形成于半导体衬底100正面，垂直导电沟道形成于沟槽区290内。即IGBT器件的有效沟道长度为平面栅极和沟槽栅极的沟道长度之和，增大了元胞导通时的沟道长度，也就增大器件导通时的沟道电阻，从而降低了IGBT器件的饱和电流，增强了IGBT器件的短路能力。同时，平面栅与沟槽栅结构相结合的器件结构也增大了元胞间距(或称为晶体管单元间距)，使之获得较低的饱和电流密度，从而进一步增强IGBT器件的抗闩锁能力。
如图1所示，复合栅电极296为仅通过一次导电介质淀积与刻蚀形成的T型结构。复合栅电极296的水平导电沟道形成于半导体衬底100正面，复合栅电极296的垂直导电沟道形成于沟槽区290内，绝缘介质层270形成于半导体衬底100正面和水平导电沟道上，发射极电极211形成于P+深阱区260和绝缘介质层270上。
如图1所示，P型基区250填充沟槽区290的上半部分，作为平面MOS与垂直MOS结构的阱区。半导体衬底100的器件有源区内刻蚀形成沟槽区290，在半导体衬底100的正面和沟槽区290中形成栅氧化层295，栅氧化层295位于沟槽区290和复合栅电极296之间。在半导体衬底100的正面淀积栅氧化层295，栅氧化层295同时也覆盖沟槽区290的内表面，沟槽区290的内表面和复合栅电极296的垂直导电沟道之间形成有栅氧化层295，半导体衬底100的正面与复合栅电极296的水平导电沟道之间形成有栅氧化层295。N型场终止区230形成于半导体衬底100的背面上，P型集电极区220形成于N型场终止区230上，集电极210形成于P型集电极区220上。
如图1所示，N+发射极区280内形成深度为0.3-0.5um的浅槽，N+发射极区280的下方形成P+深阱区260。
本发明还提供了一种IGBT器件结构的制备方法，包括如下的步骤：
S1、提供用于形成漂移区的半导体衬底100；
S2、在半导体衬底100的器件有源区内形成沟槽区290；
S3、在半导体衬底100的器件有源区形成栅氧化层295；
S4、在栅氧化层295表面及沟槽区290内形成N型多晶硅；
S5、在半导体衬底100的器件有源区内形成复合栅电极296；
S6、在半导体衬底100的正面形成P型基区250；
S7、在P型基区250上部形成N+发射极区280；
S8、在N+发射极区280之间形成P+深阱区260；
S9、在半导体衬底100的正面形成发射极电极211；
S10、在半导体衬底100的背面形成N型场终止区230；
S11、在N型场终止区230上形成P型集电极区220；
S12、在P型集电极区220上形成集电极210。
在上述步骤S1中，采用N型单晶硅材料作为制作半导体衬底100的材料，充当IGBT器件的漂移区。
在上述步骤S2中，在半导体衬底100的器件有源区内通过光刻和离子刻蚀形成沟槽阵列，即形成沟槽区290。具体地，该半导体衬底100的表面生长一层厚度为
的二氧化硅阻挡层，作为沟槽刻蚀的阻挡层；然后在所述阻挡层上面涂布光刻胶层，进行沟槽图形曝光和显影；然后带着光刻胶对二氧化硅阻挡层进行刻蚀，形成二氧化硅阻挡层图形；然后湿法腐蚀去除光刻胶；以二氧化硅阻挡层图形作为掩模对硅衬底进行刻蚀，即深挖多个沟槽，形成沟槽阵列；最后采用湿法腐蚀去除表面剩余的二氧化硅阻挡层。其中，沟槽区290的沟槽的深度为5-8um，沟槽的横截面宽度为1-2um。
在上述步骤S3中，在半导体衬底100的器件有源区内生长有致密性较高的二氧化硅作为MOS结构的栅氧化层295。具体地，先通过高温氧化在该半导体衬底100的正面和沟槽区290的内壁上生长一层牺牲氧化层，再利用湿法腐蚀掉该牺牲氧化层，以确保栅氧化层295的光滑平整；然后通过高温氧化在该半导体衬底100的正面和沟槽区290的内壁上生长一层MOS结构的栅氧化层295。其中栅氧化层295的厚度为上述操作步骤是为了减少晶体缺陷和杂质，从而生长出致密性较好的栅氧化层295。
在上述步骤S4中，在栅氧化层295表面及沟槽区290内沉积多晶硅并掺杂形成高掺杂浓度的N型多晶硅。具体地，上述步骤S4包括：
S401、通过高温炉管在栅氧化层295表面及沟槽区290内沉积多晶硅并进行原位掺杂，形成高掺杂浓度的N型多晶硅；
S402、对N型多晶硅进行高温激活。
在上述步骤S401中，通过高温炉管在栅氧化层295295表面及沟槽区290290内沉积多晶硅并进行原位掺杂，形成高掺杂的N型多晶硅，多晶硅的厚度为0.6-2um，浓度为1E20cm-3；
在上述步骤S402中，对N型多晶硅进行高温激活，温度为950-1150℃，时间为30-60分钟。
上述步骤S5包括：
S501、在多晶硅层表面涂布光刻胶层，采用多晶硅层版图进行光刻曝光和显影，形成光刻胶层图形；
S502、使用该光刻胶层图形作为掩模，对栅氧化层295表面的多晶硅进行干法刻蚀，形成复合栅电极296；
S503、采用等离子体刻蚀去除光刻胶。
在上述步骤S502中，刻蚀厚度为0.6-2um。
因此，该IGBT器件仅通过一次高温氧化和一次多晶硅淀积就形成了平面栅极与沟槽栅极相结合而成的复合栅电极296降低了工艺流程的复杂度。其中复合栅电极296作为栅控制电极，复合栅电极296包括一个平面栅极和一个沟槽栅极，使得器件具有一个水平导电沟道部分和一个垂直导电沟道部分，因此由水平导电沟道直接连接到由垂直导电沟道部分，从而形成电子导通通路。把平面栅极与沟槽栅极相结合构成复合栅电极296，具有简单的制作工艺，不会增加额外的芯片工艺流程，便于器件推广；平面栅与沟槽栅结构相结合的器件结构增大了元胞间距(或称为晶体管单元间距)，降低了器件的饱和电流密度，增强了器件的短路能力和抗闩锁能力。
在上述步骤S6中，在半导体衬底100的正面通硼离子注入和高温推阱形成P型基区250作为MOS结构的阱区。具体地，采用多晶硅层图形作为掩模，自对准形成P型基区250的注入窗口；向P型基区250的注入窗口中注入高能硼离子，其中注入能量为50-120kev、剂量为1E13-1E14 cm-2，并经过高温推阱，其中温度为1000-1150℃之间，时间为50-300min，从而在该半导体衬底100的正面形成P型基区250；其中，P型基区250的结深为2-4um，掺杂浓度为1E16-8E17 cm-3。该浓度设置结合栅氧化层295的厚度，确保IGBT阈值电压达到设计目标值。
在上述步骤S7中，在P型基区250上部靠近平面栅极处通过离子注入和高温推阱形成N+高掺杂区，即N+发射极区280；具体地，利用光刻版图形成N+发射区的注入窗口；向N+发射区注入窗口中注入能量在60-120kev、剂量为1E15-8E15cm-2的砷离子，并经过高温推阱，于是在P型基区250250中形成N+发射极。其中，N+发射极区280的掺杂浓度为1E19-5E20 cm-3，结深为0.2-0.5um。
在上述步骤S8中，在N+发射极区280之间形成P+深阱区260。具体地，通过高温氧化在半导体衬底100的正面生长一层二氧化硅材质的绝缘介质层270；然后在绝缘介质层270表面涂布光刻胶，进行曝光和显影，形成光刻胶层图形；使用该光刻胶层图形作为掩模，对有源区内N+发射极区280上的绝缘介质层270进行刻蚀形成接触孔窗口；然后继续向下刻蚀形成深度为0.3-0.5um的浅槽；湿法腐蚀去除光刻胶；以绝缘介质层270图形作为阻挡层，向浅槽中注入硼离子形成P+高掺杂区，即P+深阱区260。其中，注入能量在60-120kev以上、剂量大于1E15 cm-2，P+深阱区260的掺杂浓度为1E19-5E20 cm-3，结深为0.5-1um。进一步地，由于高掺杂浓度的N+发射极区280和P+深阱区260交叠设置，共同构成IGBT发射极的接触区，确保接触电阻足够小。并且，P+深阱区260的形成可抑制闩锁效应以及二次击穿现象。
在上述步骤S9中，在半导体衬底100的正面淀积发射极金属，形成发射极电极211。具体地，在半导体衬底100的正面淀积一层厚度为3-5um的金属膜；然后在该金属膜上涂布光刻胶，采用金属层版图进行光刻，曝光和显影；采用湿法或干法腐蚀金属；于是，在该器件有源区内接触孔中淀积有金属并和表面的金属相连，形成发射极电极211。金属可为铝/硅合金或铝/硅/铜合金等，厚度为3-5um，并通过400℃左右的加热合金化，使得发射极区高掺杂硅与金属之间形成欧姆接触，减小接触电阻。
在上述步骤S10中，待完成IGBT器件的正面金属化后，翻转芯片，进行背面减薄，在半导体衬底100的背面通过磷离子注入和推阱工艺形成N型场终止区230；N型场终止区230的掺杂浓度为1E15-1E17 cm-3，结深为1-10um，能够达到改善IGBT折中特性，减少IGBT关断时电流拖尾时间的效果。
在上述步骤S11中，在半导体衬底100的背面通过硼离子注入和高温推阱工艺形成背面P型集电极区220；其中，P型集电极区220的掺杂浓度为1E18-5E19 cm-3，结深为0.5-1um，达到控制空穴发射效率的作用。
在上述步骤S12中，在P型集电极区220的背面淀积一层金属，形成背面集电极210。
以上结合附图对本发明进行了示例性描述。显然，本发明具体实现并不受上述方式的限制。只要是采用了本发明的方法构思和技术方案进行的各种非实质性的改进；或未经改进，将本发明的上述构思和技术方案直接应用于其它场合的，均在本发明的保护范围之内。
Claims (10)
1.IGBT器件结构，包括半导体衬底、沟槽区、栅氧化层、发射极电极、绝缘介质层、N+发射极区、N型基区、N型场终止区、P型基区、P+深阱区、P型集电极区和集电极，其特征在于，还包括形成于所述半导体衬底正面和所述沟槽区内的复合栅电极，复合栅电极是由平面栅极与沟槽栅极相结合构成。
2.根据权利要求1所述的IGBT器件结构，其特征在于，所述复合栅电极包括水平导电沟道和垂直导电沟道，水平导电沟道直接连接到垂直导电沟道，形成电子导通通路，水平导电沟道形成于所述半导体衬底正面，垂直导电沟道形成于所述沟槽区内。
3.根据权利要求1或2所述的IGBT器件结构，其特征在于，所述复合栅电极为仅通过一次导电介质淀积与刻蚀形成的T型结构。
4.根据权利要求1至3任一所述的IGBT器件结构，其特征在于，所述P型基区填充所述沟槽区的上半部分，作为平面MOS与垂直MOS结构的阱区。
5.根据权利要求1至4任一所述的IGBT器件结构，其特征在于，所述N+发射极区内形成深度为0.3-0.5um的浅槽。
6.根据权利要求1至5任一所述的IGBT器件结构，其特征在于，所述N+发射极区的下方形成所述P+深阱区。
7.权利要求1至6任一所述的IGBT器件结构的制备方法，其特征在于，包括步骤：
S1、提供用于形成漂移区的半导体衬底；
S2、在半导体衬底的器件有源区内形成沟槽区；
S3、在半导体衬底的器件有源区形成栅氧化层；
S4、在栅氧化层表面及沟槽区内形成N型多晶硅；
S5、在半导体衬底的器件有源区内形成复合栅电极；
S6、在半导体衬底的正面形成P型基区；
S7、在P型基区上部形成N+发射极区；
S8、在N+发射极区之间形成P+深阱区；
S9、在半导体衬底的正面形成发射极电极；
S10、在半导体衬底的背面形成N型场终止区；
S11、在N型场终止区上形成P型集电极区；
S12、在P型集电极区上形成集电极。
8.根据权利要求7所述的IGBT器件结构的制备方法，其特征在于，所述步骤S4包括：
S401、通过高温炉管在栅氧化层表面及沟槽区内沉积多晶硅并进行原位掺杂，形成高掺杂浓度的N型多晶硅；
S402、对N型多晶硅进行高温激活。
9.根据权利要求7或8所述的IGBT器件结构的制备方法，其特征在于，所述步骤S5包括：
S501、在多晶硅层表面涂布光刻胶层，采用多晶硅层版图进行光刻曝光和显影，形成光刻胶层图形；
S502、使用该光刻胶层图形作为掩模，对栅氧化层表面的多晶硅进行干法刻蚀，形成复合栅电极；
S503、采用等离子体刻蚀去除光刻胶。
10.根据权利要求9所述的IGBT器件结构的制备方法，其特征在于，所述步骤S502中，刻蚀厚度为0.6-2um。
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