KR20080020461A - 전력용 반도체장치 - Google Patents

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KR20080020461A
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히로후미 오오키
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미쓰비시덴키 가부시키가이샤
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Abstract

온 전압 및 손실의 저감을 가능하게 하는 전력용 반도체장치를 제공한다. p베이스층(2)의 표면에서 n-층(1)의 제1의 주면에 대하여 수직방향으로, n-층(1)안에 도달하는 위치까지 형성되고, 그 후 n-층(1)의 제1의 주면에 대하여 수평방향으로, 한 쪽에 소정의 길이 연장한 바닥부(3d)를 가진 L자형의 트렌치 게이트(3)를 구비하고, 또한 소정의 인접하는 L자형의 트렌치 게이트(3)의 바닥부(3d)의 연장 방향이 대향하도록 하여, 각각의 바닥부(3d)의 간격이, n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격보다 좁아지도록 한 것을 특징으로 한다.
베이스층, 트렌치 게이트, 바닥부, p베이스층

Description

전력용 반도체장치{POWER SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 3은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 4는 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 5는 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 6은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 7은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 8은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나 타내는 설명도이다.
도 9는 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 10은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 11은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 12는 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 13은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 14는 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 15는 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 16은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 17은 본 발명의 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 18은 본 발명의 실시예 1에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 다른 구성을 나타내는 개략적인 단면도이다.
도 19는 본 발명의 실시예 1에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 다른 구성을 나타내는 개략적인 단면 사시도이다.
도 20은 본 발명의 실시예 2에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT를 나타내는 개략적인 단면도이다.
도 21은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 22는 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 23은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 24는 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 25는 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 26은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 27은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 28은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나 타내는 설명도이다.
도 29는 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 30은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 31은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 32는 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 33은 본 발명의 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 34는 본 발명의 실시예 3에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT를 나타내는 개략적인 단면도이다.
도 35는 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 36은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 37은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 38은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나 타내는 설명도이다.
도 39는 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 40은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 41은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 42는 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 43은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 44는 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 45는 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 46은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 47은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 48은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나 타내는 설명도이다.
도 49는 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 50은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 51은 본 발명의 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 52는 본 발명의 실시예 4에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT를 나타내는 개략적인 단면도이다.
도 53은 본 발명의 실시예 5에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT를 나타내는 개략적인 단면도이다.
도 54는 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 55는 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 56은 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 57은 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 58은 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나 타내는 설명도이다.
도 59는 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 60은 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 61은 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 62는 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 63은 본 발명의 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법을 나타내는 설명도이다.
도 64는 본 발명의 실시예 6에 따른 전력용 반도체장치인 플래너형 IGBT를 나타내는 개략적인 단면도이다.
도 65는 본 발명의 실시예 6에 따른 플래너형 IGBT의 제조 방법을 나타내는 설명도이다.
도 66은 본 발명의 실시예 6에 따른 플래너형 IGBT의 제조 방법을 나타내는 설명도이다.
도 67은 본 발명의 실시예 6에 따른 플래너형 IGBT의 제조 방법을 나타내는 설명도이다.
도 68은 본 발명의 실시예 6에 따른 플래너형 IGBT의 제조 방법을 나타내는 설명도이다.
도 69는 본 발명의 실시예 6에 따른 플래너형 IGBT의 제조 방법을 나타내는 설명도이다.
도 70은 본 발명의 실시예 7에 따른 전력용 반도체 장치인 플래너형 IGBT를 나타내는 개략적인 단면도이다.
도 71은 본 발명의 실시예 8에 따른 전력용 반도체장치인 플래너형 IGBT를 나타내는 개략적인 단면도이다.
도 72는 본 발명의 실시예 9에 따른 전력용 반도체장치인 플래너형 IGBT를 나타내는 개략적인 단면도이다.
도 73은 종래의 전력용 반도체장치인 트렌치 게이트형 IGBT를 나타내는 개략적인 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 제1도전형의 제1의 반도체층인 n-층 1a : 제1의 n-층
1b : 제2의 n-층
2 : 제2도전형의 제2의 반도체층인 p베이스층
3 : L자형의 트렌치 게이트 3a : 트렌치
3b : 게이트 산화막 3c : 게이트 전극
3d : 바닥부
4 : 제1도전형의 제1의 반도체 영역인 n+이미터 영역
5 : 층간 절연막
6 : 제1의 주전극인 이미터 전극
7 : 제2도전형의 제3의 반도체층인 p+콜렉터층
8 : 제2의 주전극인 콜렉터 전극 11 : 제1의 트렌치
12 : 제1의 산화막 13 : 제1의 도전체
14 : 제2의 산화막 15 : 제2의 트렌치
16 : 제3의 산화막 17 : 제2의 도전체
본 발명은, 전력용 반도체장치에 관하며, 특히 MOS게이트 구조를 가지는 전력용 반도체장치에 관한 것이다.
최근, 인버터 등의 전력의 변환이나 제어에 이용되는 전력용 반도체장치로서, 고속화, 고내압화가 가능한 IGBT가 이용되고 있다. 그리고 이 IGBT 중에서도, 최근에는, 플래너형의 IGBT를 대신하여 전자의 공급 능력이 높은 트렌치 게이트형의 IGBT가 많이 이용되고 있다.
이러한 트렌치 게이트형의 IGBT로서는, 예를 들면 비특허문헌 1에 트렌치 게이트형 IGBT(TIGBT:Trench-gate Insulated Gate Bipolar Transistor)의 대표적인 구조가 도시되고 있다.
이 트렌치 게이트형 IGBT의 개략적인 단면도를 도 73에 나타낸다. 도 73에 나타내는 바와 같이 트렌치 게이트형 IGBT는, p+기판(101)의 제1의 주면(도면 중에 있어서의 상측의 면)위에 n+버퍼층(102)이 설치되고, n+버퍼층(102)위에 n-층(103)이 설치되고, n-층(103)위에 p베이스층(104)이 설치되고, p베이스층(104)의 표면 내에는 n+이미터 영역(105)이 설치된다.
그리고, n+이미터층(105)에 인접하는 동시에, p베이스층(104)을 관통하여 n-층(103)내에 도달하는 위치까지, 트렌치(106a)와, 트렌치(106a)의 내면에 설치된 게이트 절연막(106b)과, 게이트 절연막(106b)의 내부를 매립하도록 설치된 게이트 전극(106c)으로 이루어지는 트렌치 게이트(106)가 설치된다.
또한, n+이미터층(105)의 대부분과 트렌치 게이트(106)을 덮도록 층간 절연막(107)이 설치되고, 또한 n+이미터층(105)의 층간 절연막(107)으로 덮이지 않은 부분, 층간 절연막(107) 및 p베이스층(104)을 덮도록 이미터 전극(108)이 설치되어 있다. 또 p+기판(101)의 제2의 주면(도면 중에 있어서의 하측의 면)위에는 콜렉터 전극(109)이 설치된다.
[비특허문헌 1] 트랜지스터 기술 SPECIAL No.85 CQ 출판 주식회사 2004년1월 1일 발행 p45(도 3-11)
상기한 바와 같이, 전력용 반도체장치인 IGBT는, 플래너형 IGBT에서 트렌치 게이트형 IGBT로의 이행에 의해, 그 주요한 특성인 온 전압 및 손실을 저감시키고, 그 성능을 향상시키는 것이지만, 최근의 자동차, 전철 및 산업장치 등의 성능 향상 에 따라, 이들에 이용되는 IGBT에 대해서는 온 전압 및 손실의 개선(낮은 온전압화, 저손실화)이 더욱 더 요구되고 있다.
본 발명은, 상기와 같은 과제를 해소하기 위해 행해진 것으로, 전력용 반도체장치인 IGBT의 주요한 특성인 온 전압 및 손실의 저감을 가능하게 하기 위해, 전자의 공급 능력을, 종래에 비해 높이는 것을 가능하게 한 IGBT구조의 전력용 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 전력용 반도체장치는, 제1의 주면과 제2의 주면을 가지는 제1도전형의 제1의 반도체층과, 상기 제1도전형의 제1의 반도체층 위에 설치된 제2도전형의 제2의 반도체층과, 상기 제2도전형의 제2의 반도체층의 표면에서 상기 제1도전형의 제1의 반도체층내로, 그 바닥부가 도달하도록 설치된 트렌치 및 상기 트렌치의 내면에 설치된 게이트 절연막 및 상기 게이트 절연막의 내부를 메우도록 설치된 게이트 전극을 가지는 트렌치 게이트와, 상기 트렌치 게이트에 인접하여 상기 제2도전형의 제2의 반도체층의 표면 내에 설치된 제1도전형의 제1의 반도체 영역과, 상기 제1도전형의 제1의 반도체 영역과 전기적으로 접속되어, 상기 제2도전형 의 제2의 반도체층 위에 설치된 제1의 주전극과, 상기 제2의 주면 위에 설치된 제2도전형의 제3의 반도체층과, 상기 제2도전형의 제3의 반도체층 위에 설치된 제2의 주전극을 구비하고, 또한 상기 트렌치 게이트는, 소정의 인접하는 상기 트렌치 게이트의 상기 제1도전형의 제1의 반도체층내에 위치하는 각각의 상기 바닥부의 간격이 상기 바닥부 이외 부분의 간격보다 좁아지도록 설치한 것이다.
전술한 바와 같은 전력용 반도체장치인 IGBT의 주요한 특성인 온 전압 및 손실을 저감시키기 위해 실시한 본 발명에 따른 IGBT구조에 있어서 공통되는 특징은, 인접하는 트렌치 게이트의 간격을, 트렌치 게이트의 바닥부에 있어서 좁게 한 점에 있다. 이하, 이 상세에 대하여 설명한다.
실시예 1
본 발명의 실시예 1에 대해서, 도면에 의거하여 설명한다. 도 1은, 본 발명의 실시예 1에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 개략적인 단면도이다. 도 1에 있어서, 제1도전형의 제1의 반도체층인 n-층(1)의 제1의 주면(도면 중에 있어서의 상측의 면)위에는, 제2도전형의 제2의 반도체층인 p베이스층(2)이 설치된다.
그리고 p베이스층(2)의 표면에서 n-층(1)에 걸쳐, 트렌치(3a)와, 이 트렌치(3a)의 내면에 설치된 산화막으로 이루어지는 게이트 절연막(3b)과, 또한 이 게이트 절연막(3b)의 내부를 메우도록 설치된 게이트 전극(3c)으로 이루어지는 L자형 의 트렌치 게이트(3)가 설치된다. 이 L자형의 트렌치 게이트(3)는, p베이스층(2)의 표면에서 n-층(1)의 제1의 주면에 대하여 수직방향으로, n-층(1)안으로 도달하는 위치까지 설치되고, 그 하부에 n-층(1)의 제1의 주면에 대하여 수평방향으로, 한 쪽에 소정의 길이 연장한 바닥부(3d)를 가지고 있다. 또 L자형의 트렌치 게이트(3)의 바닥부(3d)는, 이 바닥부(3d)의 연장측에 있는 이웃하는 L자형의 트렌치 게이트(3)의 바닥부(3d)와, 그 연장 방향이 대향하도록 설치된다. 이에 따라 소정의 인접하는 L자형의 트렌치 게이트(3)의 바닥부(3d)의 간격(도면 중 A로 나타낸다.)은, n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격(도면 중 B로 나타낸다.)보다 좁아진다.
또한 p베이스층(2)의 표면 내에는, L자형의 트렌치 게이트(3)의 바닥부(3d)가 연장하고 있는 측으로, L자형의 트렌치 게이트(3)에 인접하여, 제1도전형의 제1의 반도체 영역인 n+이미터 영역(4)이 선택적으로 설치된다. 또한, n+이미터 영역(4)의 대부분과 L자형의 트렌치 게이트(3)를 덮도록 층간 절연막(5)이 설치되고, 또한 n+이미터 영역(4)의 층간 절연막(5)으로 덮이지 않은 부분, 층간 절연막(5) 및 p베이스층(2)을 덮도록 제1의 주전극인 이미터 전극(6)이 설치된다.
한편, n-층(1)의 제2의 주면(도면 중에 있어서의 하측의 면)위에는, 제2도전형의 제3의 반도체층인 p+콜렉터층(7)이 설치되고, 또한 p+콜렉터층(7)위에는 제2의 주전극인 콜렉터 전극(8)이 설치된다.
다음에 도 1에 나타낸 트렌치 게이트형 IGBT의 제조 방법을, 도 2∼도 17을 참조해서 설명한다.
우선, 도 2에 나타내는 바와 같이 제1도전형의 제1의 반도체층이 되는 실리콘 기판으로 이루어지는 제1의 n-층(1a)의 한쪽의 면(도면 중에 있어서의 윗쪽의 면)에, 소자분리를 위한 가드 링 형성을 실시한 후, 도 3에 나타내는 바와 같이 깊이가 1000nm정도의 제1의 트렌치(11)를 선택적으로 형성한다. 이 제1의 트렌치(11)는, 드라이에칭에 의해 형성된다. 그리고 이 제1의 트렌치(11)은, L자형의 트렌치 게이트(3)의 바닥부(3d)를 형성하는 것으로, 트렌치(3a)의 일부이다.
다음에 도 4에 나타내는 바와 같이 제1의 트렌치(11)의 내면 및 제1의 n-층(1a)의 한쪽의 면 위에, 두께가 100nm정도의 산화막으로 이루어지는 제1의 절연막(12)을 형성한다. 이 제1의 절연막(12)은, 열산화 혹은 CVD(Chemical Vapor Deposition)에 의해 형성된다.
다음에 도 5에 나타내는 바와 같이, 제1의 n-층(1a)의 한쪽의 면 위에 형성된 제1의 절연막(12)을 제거한다. 제1의 절연막(12)의 제거는 드라이에칭 또는 평탄화 CMP(Chemical Mechanical Polishing)을 사용하여 행해진다.
다음에 도 6에 나타내는 바와 같이, 제1의 절연막(12)의 내부 및 제1의 n-층(1a)의 한쪽의 면 위에 폴리실리콘 등의 도전체로 이루어지는 제1의 도전체(13) 를 형성한다. 이 제1의 도전체(13)는 CVD에 의해 형성된다.
다음에 도 7에 나타내는 바와 같이, 제1의 n-층(1a)의 한쪽의 면 위에 형성된 제1의 도전체(13)를 제거한다. 제1의 도전체(13)의 제거는, 드라이에칭 또는 평탄화 CMP를 사용하여 행해진다.
다음에 도 8에 나타내는 바와 같이 제1의 n-층(1a)의 한쪽의 면 위와, 이 한쪽의 면 측에 있는 제1의 절연막(12)위 및 제1의 도전체(13)위에, 두께가 100nm정도의 산화막으로 이루어지는 제2의 절연막(14)을 형성한다. 이 제2의 절연막(14)은 열산화 또는 CVD에 의해 형성된다.
다음에 도 9에 나타내는 바와 같이, 제1의 n-층(1a)의 한쪽의 면 위에 있는 제2의 절연막(14)을 제거한다. 제2의 절연막(14)의 제거는, 드라이에칭을 사용하여 행해진다. 또한 제1의 트렌치(11), 제1의 도전체(13), 제1의 절연막(12) 및 제2의 절연막(14)에 의해 L자형의 트렌치 게이트(3)의 바닥부(3d)를 구성한다.
다음에 도 10에 나타내는 바와 같이, 제1의 n-층(1a)의 한쪽의 면 위와 제2의 절연막(14)에 의해 두께가 5000nm정도의 제1도전형의 제1의 반도체층이 되는 제2의 n-층(1b)을 형성한다. 이 제2의 n-층(1b)은, CVD에 의해 형성되는 아모퍼스 실리콘층 또는 에피택셜성장에 의해 형성되는 에피택셜층이다. 또한, 아모퍼스 실리콘층의 경우, 열처리에 의해 단결정화를 행한다. 그리고 같은 불순물 농도를 가지 는 제1의 n-층(1a)과 제2의 n-층(1b)에 의해 제1도전형의 제1의 반도체층인 n-층(1)을 구성한다. 이하에서는, n-층(1)으로서 설명한다.
다음에 도 11에 나타내는 바와 같이 n-층(1)의 표면으로부터, n-층(1)의 한쪽의 면에 대하여 수직방향으로, 제2의 절연막(14)에 도달하는 위치까지 제2의 트렌치(15)를 형성한다. 이 제2의 트렌치(15)는, 소정의 인접하는 한 쌍의 제1의 트렌치(11)의 외측면과, 이것에 대응하는 한 쌍의 제2의 트렌치(15)의 외측면이 대략 일치하도록 하여 형성된다. 이 제2의 트렌치(15)는, 드라이에칭에 의해 형성된다.
다음에 도 12에 나타내는 바와 같이, 제2의 트렌치(15)의 내면 및 n-층(1) 위에 두께가 100nm정도의 산화막으로 이루어지는 제3의 절연막(16)을 형성한다. 이 제3의 절연막(16)은, 열산화 혹은 CVD에 의해 형성된다.
다음에 도 13에 나타내는 바와 같이, 제2의 트렌치(15)의 저면에 위치하는 제2의 절연막(14), 제3의 절연막(16)과 n-층(1)위의 제3의 절연막(16)을 제거한다. 이 제2의 절연막(14), 제3의 절연막(16)의 제거는, 드라이에칭을 사용하여 행해진다.
다음에 도 14에 나타내는 바와 같이 제2의 절연막(14), 제3의 절연막(16)의 내부 및 n-층(1) 위에, 폴리실리콘 등의 도전체로 이루어지는 제2의 도전체(17)를 형성한다. 이 제2의 도전체(17)는, CVD에 의해 형성된다.
다음에 도 15에 나타내는 바와 같이, n-층(1)의 한쪽의 면 위에 형성된 제2의 도전체(17)를 제거한다. 이 제2의 도전체(17)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
여기에서 도 1에 나타내는 L자형의 트렌치 게이트(3)로부터 알 수 있는 바와 같이, 트렌치(3a)는, 제1의 트렌치(11) 및 제2의 트렌치(15)로, 게이트 절연막(3b)은, 제1의 절연막(12), 제2의 절연막(14) 및 제3의 절연막(16)으로, 게이트 전극(3c)은, 제1의 도전체(13) 및 제2의 도전체(17)로 구성되어 있다. 이하에서는, 도 1에 나타내는 L자형의 트렌치 게이트(3), 트렌치(3a), 게이트 절연막(3b) 및 게이트 전극(3c)으로서 설명한다.
다음에 도 16에 나타내는 바와 같이, n-층(1)의 한쪽 면의 표면 내에, 제2도전형의 제2의 반도체층이 되는 p베이스층(2)이 형성된다. 이 p베이스층(2)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
다음에 도 17에 나타내는 바와 같이, L자형의 트렌치 게이트(3)의 바닥부(3d)가 연장되고 있는 측의 p베이스층(2)의 표면 내에, L자형의 트렌치 게이트(3)에 인접하여, 제1도전형의 제1의 반도체 영역이 되는 n+이미터 영역(4)이 선택적으로 형성된다. 이 n+이미터 영역(4)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
그리고, n+이미터 영역(4), L자형의 트렌치 게이트(3) 및 p베이스층(2) 위 에, 피복성과 평탄성이 양호한 실리케이트 유리(BPSG)로 이루어지는 층간 절연막(5)을 CVD에 의해 형성한 후, n+이미터 영역(4)의 일부와 p베이스층(2)이 노출하도록, 층간 절연막(5)이 드라이에칭을 사용하여 제거된다.
또한, p베이스층(2) 및 n+이미터 영역(4)의 층간 절연막(5)으로 덮이지 않는 부분 및 층간 절연막(5)을 덮도록, 예를 들면 알루미늄 등의 도전체로 이루어지는 제1의 주전극으로서의 이미터 전극(6)이 형성된다. 이에 따라 n+이미터 영역(4)과 이미터 전극(6)은 전기적으로 접속된다. 또한 이미터 전극(6)은, 스퍼터링에 의해 형성된다.
한편, 도 1에 나타내는 바와 같이 n-층(1)의 다른 쪽의 면(도면 중에 있어서의 하측의 면)의 표면 내에는, 제2도전형의 제3의 반도체층이 되는 p+콜렉터층(7)이 형성된다. 이 p+콜렉터층(7)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
그리고, p+콜렉터층(7)위에는, 예를 들면 알루미늄 등의 도전체로 이루어지는 제2의 주전극으로서의 콜렉터 전극(8)이 형성된다. 이 콜렉터 전극(8)은, 스퍼터링에 의해 형성된다.
이상에 의해, 도 1에 나타내는 실시예 1에 있어서의 트렌치 게이트형 IGBT가 완성된다. 또한, 도시하지 않지만, 이 실시예 1에 따른 트렌치 게이트형 IGBT의 제조 방법에 있어서, 에칭 또는 이온주입을 행하는 경우에는, 그 전에 사진제판이 행 해진다.
또한, 여기에서 나타낸 제조 공정은 일 예를 나타낸 것이며, 특히 제조 공정을 한정하는 것은 아니고, 다른 제조 공정도 가능하다. 최종적으로 도 1에 나타내는 트렌치 게이트형 IGBT가 완성되면 되므로, 예를 들면 p베이스층(2)은 n-층(1)의 표면에 이온주입 등에 의해 형성하는 공정을 나타냈지만, 제2의 n-층(1b)의 형성중에 제2도전형의 불순물을 포함하도록 변환하여 p베이스층(2)을 형성해도 된다. 또 p베이스층(2) 및 n+이미터 영역(4)은 L자형의 트렌치 게이트(3)를 형성한 후에 형성하는 공정을 나타냈지만, p베이스층(2) 및 n+이미터 영역(4)을 형성한 후에 L자형의 트렌치 게이트(3)를 형성해도 된다. 또 n형의 기판인 제1의 n-층(1a)을 기초로 했지만, p+콜렉터층(7)을 p형의 기판으로 하여, 이 p형의 기판을 기초로 해도 된다. 이 경우 p형의 기판으로 이루어지는 p+콜렉터층(7)위에 n-층(1)이 형성된다.
다음에 이 실시예 1에 따른 트렌치 게이트형 IGBT의 동작에 대하여 설명한다.
이미터 전극(6)과 콜렉터 전극(8) 사이에 소정의 콜렉터 전압을 설정하고, 이미터 전극(6)과 게이트 전극(3c) 사이에 온 상태가 되는 소정의 게이트 전압을 인가하면, p베이스층(2)에 있어서의 채널 영역이 n형에 반전하여 채널이 형성된다.
이 채널을 통해 이미터 전극(6)으로부터 전자가 n-층(1)으로 주입된다. 그리 고, 이 주입된 전자에 의해, p+콜렉터층(7)과 n-층(1) 사이가 순 바이어스 되어, p+콜렉터층(7)으로부터 정공이 주입된다. 그 결과, n-층(1)의 임피던스가 저하하여, IGBT의 전류용량이 향상하고, 온 상태가 된다.
또한, 이 실시예 1에 있어서는, n-층(1)의 제1의 주면에 대하여 수평방향으로, 한 쪽에 소정의 길이 연장한 바닥부(3d)를 가진 L자형의 트렌치 게이트(3)를 사용하고, 추가로 소정의 인접하는 L자형의 트렌치 게이트(3)의 바닥부(3d)의 연장 방향이 대향하도록 하여, 각각의 바닥부(3d)의 간격이, n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격보다 좁아지도록 하고 있으므로, p+콜렉터층(7)으로부터 주입된 정공의 이동이 제한되어, 이 소정의 인접하는 L자형의 트렌치 게이트(3)의 바닥부(3d) 사이 및 그 근방에 정공이 축적된다. 그리고 이 축적된 정공에 의해, 채널을 통해 이미터 전극(6)으로부터 n-층(1)으로 주입되는 전자의 공급량이 증가하고, 임피던스가 저하한다. 그 결과, 종래에 비해 온 전압과 손실의 저감이 가능하게 된다. 덧붙여서 바닥부(3d)가 종래의 트렌치 게이트의 바닥부에 비해 평탄하게 되므로, 바닥부(3d)에 있어서의 전계 강도가 완화된다. 그 때문에 콜렉터 이미터간 내전압성능이 향상되는 효과도 가진다.
다음에 온 상태에서 오프 상태로의 동작은, 다음과 같다. 이미터 전극(6)과 게이트 전극(3c) 사이에 온 상태로 인가된 게이트 전압을 0 또는 역 바이어스가 걸 리도록 하여, 오프 상태로 변화시키면, n형으로 반전한 채널 영역이 p형으로 복귀되고, 이미터 전극(6)으로부터의 전자의 주입이 멈춘다. 이 전자 주입의 정지에 의해, p+콜렉터층(7)으로부터의 정공의 주입도 정지한다. 그 후 n-층(1)에 쌓여 있던 전자와 정공은, 각각 콜렉터 전극(8) 및 이미터 전극(6)으로 빠져나가거나 또는 서로 재결합하여 소멸한다.
또한, 이 실시예 1에 의하면, n-층(1)의 제2의 주면 위에 p+콜렉터층(7)을 형성한 것을 나타냈지만, 도 18에 나타내는 바와 같이, n-층(1)과 p+콜렉터층(7) 사이에 p+콜렉터층(7)으로부터 n-층(1)으로의 정공의 주입량을 제어하기 위한 제1도전형의 제4의 반도체층인 n+버퍼층(18)을 형성해도 된다. 이 n+버퍼층(18)은, 이온주입 및 어닐에 의해 형성된다.
또한 이 실시예 1에 의하면, 제1도전형의 제1의 반도체층을 제1의 n-층(1a)과 제2의 n-층(1b)에 의해 형성한 것을 나타냈지만, 제2의 n-층(1b)의 불순물 농도를 바꾸어 n층으로 하여, 제1도전형의 제1의 반도체층을 형성해도 된다.
또한 이 실시예 1에 의하면, L자형의 트렌치 게이트(3)의 바닥부(3d)가 연장하고 있는 측의 p베이스층(2)의 표면 내에, L자형의 트렌치 게이트(3)에 인접하여 n+이미터 영역(4)을 형성한 것을 나타냈지만, L자형의 트렌치 게이트(3)에 인접하여 양측에 설치해도 된다.
또한 이 실시예 1에 의하면, n+이미터 영역(4)의 대부분과 L자형의 트렌치 게이트(3)를 덮도록 층간 절연막(5)을 설치한 것을 나타냈지만, 예를 들면 도 19의 단면 사시도에 나타내는 바와 같이 n+이미터 영역(4) 및 L자형의 트렌치 게이트(3)를 덮도록 층간 절연막(5)을 설치하고, 소정의 인접하는 n+이미터 영역(4) 사이를 p베이스층(2)의 표면 내에 선택적으로 설치된 제1도전형의 제2의 반도체 영역인 n+이미터 접속 영역(19)에 의해 접속하고, n+이미터 접속 영역(19)이 이미터 전극(6)과 전기적으로 접속되도록 해도 된다.
실시예 2
본 발명의 실시예 2에 대해서, 도면에 의거하여 설명한다. 도 20은, 본 발명의 실시예 2에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 개략적인 단면도이다. 도 20에 있어서, 실시예 1에서 나타낸 도 1과 서로 다른 점은, L자형의 트렌치 게이트의 구성이 다른 점이다. 실시예 1에서는, 바닥부(3d)도 포함하여 L자형의 트렌치 게이트(3)를, 트렌치(3a)와, 이 트렌치(3a)의 내면에 설치된 게이트 절연막(3b)과, 또한 이 게이트 절연막(3b)의 내부를 메우도록 설치된 게이트 전극(3c)에 의해 구성하고 있다. 이에 대하여 실시예 2에 따른 L자형의 트렌치 게이트(21)는, 바닥부를 산화물 등의 절연체로 이루어지는 바닥부(21d)로 하고, n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되는 부분은, 실시예 1과 마찬가지로, 트렌 치(21a)와, 이 트렌치(21a)의 내면에 설치된 산화막으로 이루어지는 게이트 절연막(21b)과, 또한 이 게이트 절연막(21b)의 내부를 메우도록 설치된 게이트 전극(21c)에 의해 구성되어 있다. 또 실시예 1과 마찬가지로, L자형의 트렌치 게이트(21)의 바닥부(21d)는, 이 바닥부(21d)의 연장측에 있는 이웃하는 L자형의 트렌치 게이트(21)의 바닥부(21d)와, 그 연장 방향이 대향하도록 설치된다. 이에 따라 소정의 인접하는 L자형의 트렌치 게이트(21)의 바닥부(21d)의 간격(도면 중 A로 나타낸다.)은 , n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격(도면 중 B로 나타낸다.)보다 좁아진다. 또한, 도 20에 있어서, 실시예 1의 도 1에 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙여, 설명은 생략한다.
다음에 도 20에 나타낸 트렌치 게이트형 IGBT의 제조 방법을, 도 21∼도 33을 참조하여 설명한다. 또한 도 21∼도 33에 있어서, 실시예 1에 따른 도 2∼도 17에 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙여 설명한다.
우선, 도 21에 나타내는 바와 같이 제1도전형의 제1의 반도체층이 되는 실리콘 기판으로 이루어지는 제1의 n-층(1a)의 한쪽의 면(도면 중에 있어서의 윗쪽의 면)에, 소자분리를 위한 가드 링 형성을 실시한 뒤, 도 22에 나타내는 바와 같이 깊이가 1000nm정도의 제1의 트렌치(11)을 선택적으로 형성한다. 이 제1의 트렌치(11)는, 드라이에칭에 의해 형성된다
다음에 도 23에 나타내는 바와 같이 제1의 트렌치(11)의 내부 및 제1의 n- 층(1a)의 한쪽의 면 위에, 산화막으로 이루어지는 제1의 절연막(22)을 형성한다. 이 제1의 절연막(22)은, CVD에 의해 형성된다.
다음에 도 24에 나타내는 바와 같이 제1의 n-층(1a)의 한쪽의 면 위에 형성된 제1의 절연막(22)을 제거한다. 이에 따라 L자형의 트렌치 게이트(21)의 바닥부(21d)가 형성된다. 또한 제1의 절연막(22)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
다음에 도 25에 나타내는 바와 같이 제1의 n-층(1a)의 한쪽의 면 위와 바닥부(21d)위에, 두께가 5000nm정도의 제1도전형의 제1의 반도체층이 되는 제2의 n-층(1b)을 형성한다. 이 제2의 n-층(1b)은, CVD에 의해 형성되는 아모퍼스 실리콘층 또는 에피택셜성장에 의해 형성되는 에피택셜층이다. 또한, 아모퍼스 실리콘층의 경우, 열처리에 의해 단결정화를 행한다. 그리고 같은 불순물 농도를 가지는 제1의 n-층(1a)과 제2의 n-층(1b)에 의해, 제1도전형의 제1의 반도체층인 n-층(1)을 구성한다. 이하에서는,n-층(1)으로서 설명한다.
다음에 도 26에 나타내는 바와 같이 n-층(1)의 표면에서, n-층(1)의 한쪽의 면에 대하여 수직방향으로, 제1의 절연막(22)에 도달하는 위치까지 제2의 트렌치(23)를 형성한다. 이 제2의 트렌치(23)는, 소정의 인접하는 한 쌍의 제1의 트렌치(11)의 외측면과, 이것에 대응하는 한 쌍의 제2의 트렌치(23)의 외측면이, 대략 일치하도록 하여 형성된다. 이 제2의 트렌치(23)는, 드라이에칭에 의해 형성된다.
다음에 도 27에 나타내는 바와 같이 제2의 트렌치(23)의 내면 및 n-층(1) 위에, 두께가 100nm정도의 산화막으로 이루어지는 제2의 절연막(24)을 형성한다. 이 제2의 절연막(24)은, 열산화 혹은 CVD에 의해 형성된다.
다음에 도 28에 나타내는 바와 같이 제2의 절연막(24)의 표면 위에, 폴리실리콘 등의 도전체인 제1의 도전체(25)를 형성한다. 이 제1의 도전체(25)는, CVD에 의해 형성된다.
다음에 도 29에 나타내는 바와 같이 n-층(1)위의 제2의 절연막(24)이 노출할 때까지 제1의 도전체(25)을 제거한다. 이 제1의 도전체(25)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
또한 도 30에 나타내는 바와 같이 n-층(1)이 노출할 때까지, 제2의 절연막(24) 및 제1의 도전체(25)를 제거한다. 이 제2의 절연막(24) 및 제1의 도전체(25)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다. 또한, 도 20에 나타내는 L자형의 트렌치 게이트(21)로부터 알 수 있는 바와 같이, 트렌치(21a)는 제2의 트렌치(23)로, 게이트 절연막(21b)은 제2의 절연막(24)으로, 게이트 전극(21c)은 제1의 도전체(25)로, 또한 바닥부(21d)는 제1의 절연막(22)으로, L자형의 트렌치 게이트(21)는 구성되어 있다. 이하에서는, L자형의 트렌치 게이트(21), 트렌치(21a), 게이트 절연막(21b), 게이트 전극(21c) 및 바닥부(21d)로서 설명한다.
다음에 도 31에 나타내는 바와 같이 n-층(1)의 한쪽 면의 표면 내에, 제2도전형의 제2의 반도체층이 되는 p베이스층(2)이 형성된다. 이 p베이스층(3)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
다음에 도 32에 나타내는 바와 같이 L자형의 트렌치 게이트(21)의 바닥부(21d)가 연장하고 있는 측의 p베이스층(2)의 표면 내에, L자형의 트렌치 게이트(21)에 인접하여, 제1도전형의 제1의 반도체 영역이 되는 n+이미터 영역(4)이 형성된다. 이 n+이미터 영역(4)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
다음에 도 33에 나타내는 바와 같이 n+이미터 영역(4), L자형의 트렌치 게이트(21) 및 p베이스층(3)의 표면 위에, 피복성과 평탄성이 양호한 실리케이트 유리(BPSG)로 이루어지는 층간 절연막(5)을 CVD에 의해 형성한 후, n+이미터 영역(4)의 일부와 p베이스층(2)이 노출하도록, 층간 절연막(5)이 드라이에칭을 사용하여 제거된다.
또한 p베이스층(2), n+이미터 영역(4)의 층간 절연막으로 덮이지 않는 부분 및 층간 절연막(5)을 덮도록, 예를 들면 알루미늄 등의 도전체로 이루어지는 제1의 주전극으로서의 이미터 전극(6)이 형성된다. 이에 따라 n+이미터 영역(4)과 이미터 전극(6)은 전기적으로 접속된다. 또한 이미터 전극(6)은, 스퍼터링에 의해 형성된다.
한편, n-층(1)의 다른 쪽의 면(도면 중에 있어서의 하측의 면)의 표면 내에는, 제2도전형의 제3의 반도체층이 되는 p+콜렉터층(7)이 형성된다. 이 p+콜렉터층(7)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
그리고, p+콜렉터층(7)위에는, 예를 들면 알루미늄 등의 도전체로 이루어지는 제2의 주전극으로서의 콜렉터 전극(8)이 형성된다. 이 콜렉터 전극(8)은 스퍼터링에 의해 형성된다.
이상에 의해, 도 20에 나타내는 실시예 2에 있어서의 트렌치 게이트형 IGBT가 완성된다. 또한, 도시하지 않지만, 실시예 2에 따른 트렌치 게이트형 IGBT의 제조 방법에 있어서, 에칭 또는 이온주입을 행하는 경우에는, 그 전에 사진제판이 행해진다.
또한, 여기에서 나타낸 제조 공정은 일 예를 도시한 것이며, 특히 제조 공정을 한정하는 것은 아니고, 다른 제조 공정도 가능하다. 최종적으로 도 20에 나타내는 트렌치 게이트형 IGBT가 완성되면 되므로, 예를 들면 p베이스층(2)은 n-층(1)의 표면에 이온주입 등에 의해 형성하는 공정을 나타냈지만, 제2의 n-층(1b)의 형성중에 제2도전형의 불순물을 포함하도록 변환하여 p베이스층(2)을 형성해도 된다. 또 p베이스층(2) 및 n+이미터 영역(4)은 L자형의 트렌치 게이트(21)를 형성한 후에 형성하는 공정을 나타냈지만, p베이스층(2) 및 n+이미터 영역(4)을 형성한 후에 L자형 의 트렌치 게이트(21)를 형성해도 된다. 또 n형의 기판인 제1의 n-층(1a)을 기초로 했지만, p+콜렉터층(7)을 p형의 기판으로 하여, 이 p형의 기판을 기초로 해도 된다. 이 경우, p형의 기판으로 이루어지는 p+콜렉터층(7)위에 n-층(1)이 형성된다.
다음에 실시예 2에 따른 트렌치 게이트형 IGBT의 동작에 대하여 설명한다.
이미터 전극(6)과 콜렉터 전극(8) 사이에 소정의 콜렉터 전압을 설정하여, 이미터 전극(6)과 게이트 전극(21c) 사이에 온 상태가 되는 소정의 게이트 전압을 인가하면, p베이스층(2)에 있어서의 채널 영역이 n형으로 반전하여 채널이 형성된다.
이 채널을 통해 이미터 전극(6)으로부터 전자가 n-층(1)으로 주입된다. 그리고, 이 주입된 전자에 의해, p+콜렉터층(7)과 n-층(1) 사이가 순 바이어스 되어, p+콜렉터층(7)으로부터 정공이 주입된다. 그 결과, n-층(1)의 임피던스가 크게 저하하여, IGBT의 전류용량이 향상하고 온 상태가 된다.
또한, 이 실시예 2에 있어서는, n-층(1)의 제1의 주면에 대하여 수평방향으로, 한 쪽으로 연장한 바닥부(21d)를 가진 L자형의 트렌치 게이트(21)를 사용하고, 추가로 소정의 인접하는 L자형의 트렌치 게이트(21) 바닥부(21d)의 연장 방향이 대향하도록 하여, 각각의 바닥부(21d)의 간격이, n-층(1)의 제1의 주면에 대하여 수직 방향으로 형성되어 있는 부분의 간격보다 좁아지도록 하고 있으므로, p+콜렉터층(7)으로부터 주입된 정공의 이동이 제한되어, 이 소정의 인접하는 L자형의 트렌치 게이트(21)의 바닥부(21d) 사이 및 그 근방에 정공이 축적된다. 그리고 이 축적된 정공에 의해, 채널을 통해서 이미터 전극(6)으로부터 n-층(1)으로 주입되는 전자의 공급량이 증가하고, 임피던스가 저하한다. 그 결과, 종래에 비해 온 전압과 손실의 저감이 가능하게 된다. 덧붙여서 L자형의 트렌치 게이트(21)의 바닥부(21d)를 산화막인 제1의 절연막(22)만으로 구성했으므로, 실시예 1에 비하여, 제조 공정이 간략화되는 효과도 가진다.
다음에 온 상태에서 오프 상태로의 동작은, 다음과 같다. 이미터 전극(6)과 게이트 전극(21c) 사이에 온 상태로 인가된 게이트 전압을 0 또는 역 바이어스가 걸리도록 하여, 오프 상태로 변화시키면, n형으로 반전한 채널 영역이 p형으로 되돌아가고, 이미터 전극(6)로의 전자의 주입이 멈춘다. 이 전자 주입의 정지에 의해, p+콜렉터층(7)으로부터의 정공의 주입도 정지한다. 그 후에 n-층(1)에 쌓이고 있었던 전자와 정공은, 각각 콜렉터 전극(8) 및 이미터 전극(6)으로 빠져나가거나 또는 서로 재결합하여 소멸한다.
또한, 이 실시예 2에 있어서도, 실시예 1과 마찬가지로, n-층(1)과 p+콜렉터층(7) 사이에, 제1도전형의 제4의 반도체층인 n+버퍼층(18)을 형성해도 된다. 또한 제1도전형의 제1의 반도체층을 구성하는 제2의 n-층(1b)의 불순물 농도를 바꾸어 n층으로 하여, 제1도전형의 제1의 반도체층을 구성해도 된다. 또한 n+이미터 영역(4)을 L자형의 트렌치 게이트(4)에 인접하여 양측에 설치해도 되고, 이 실시예 2와 마찬가지로 온 전압과 손실의 저감을 얻을 수 있다.
또한 이 실시예 2에 있어서도 실시예 1의 도 19에 나타낸 것과 마찬가지로, n+이미터 영역(4) 및 L자형의 트렌치 게이트(21)를 덮도록 층간 절연막(5)을 설치하여, 소정의 인접하는 n+이미터 영역(4) 사이를 p베이스층(2)의 표면 내에 선택적으로 설치한 n+이미터 접속 영역(19)에 의해 접속하고, 이 n+이미터 접속 영역(19)이 이미터 전극(6)과 전기적으로 접속하도록 해도 된다.
실시예 3
본 발명의 실시예 3에 대해, 도면에 의거하여 설명한다. 도 34는, 본 발명의 실시예 3에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 개략적인 단면도이다. 도 34에 있어서, 실시예 1과 서로 다른 점은, 트렌치(31a)와, 이 트렌치(31a)의 내면에 설치된 산화막으로 이루어지는 게이트 절연막(31b)과, 또한 이 게이트 절연막(3b)의 내부를 메우도록 설치된 게이트 전극(31c)으로 이루어지는 T자형의 트렌치 게이트(31)를 설치한 점이다. 이 T자형의 트렌치 게이트(31)는, p베이스층(2)의 표면에서 n-층(1)의 제1의 주면에 대하여 수직방향으로, n-층(1)안으로 도 달하는 위치까지 설치되고, 그 하부에 n-층(1)의 제1의 주면에 대하여 수평방향으로, 양측에 소정의 길이 연장한 바닥부(31d)를 가지고 있다. 또 T자형의 트렌치 게이트(31)의 바닥부(31d)는, 이 바닥부(31d)의 연장측에 있는 T자형의 트렌치 게이트(31)의 바닥부(31d)와, 그 연장 방향이 대향하도록 설치된다. 이에 따라 소정의 인접하는 T자형의 트렌치 게이트(31)의 바닥부(31d)의 간격(도면 중 A로 나타낸다.)은, n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격(도면 중 B로 나타낸다.)보다 좁아진다. 또한 이 실시예 3에 있어서, n+이미터 영역(4)은, p베이스층(2)의 표면 내에, T자형의 트렌치 게이트(31)의 양측에 인접하여 설치된다. 또한 도 34에 있어서, 실시예 1의 도 1에 나타낸 것과 동일한 것에는, 동일한 부호를 붙여, 설명은 생략한다.
다음에 도 34에 나타낸 트렌치 게이트형 IGBT의 제조 방법을, 도 35∼도 51을 참조하여 설명한다. 또한 도 35∼도 51에 있어서, 실시예 1에 따른 도 2∼도 17에 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙여 설명한다.
우선, 도 35에 나타내는 바와 같이 제1도전형의 제1의 반도체층이 되는 실리콘 기판으로 이루어지는 제1의 n-층(1a)의 한쪽의 면(도면 중에 있어서의 윗쪽의 면)에, 소자분리를 위한 가드 링 형성을 실시한 뒤, 도 36에 나타내는 바와 같이 깊이가 1000nm정도의 제1의 트렌치(11)를 선택적으로 형성한다. 이 제1의 트렌치(11)는, 드라이에칭에 의해 행해진다. 이 제1의 트렌치(11)는, T자형의 트렌치 게이트(31)의 바닥부(31d)를 형성하는 것으로, 트렌치(31a)의 일부이다.
다음에 도 37에 나타내는 바와 같이, 제1의 트렌치(11)의 내면 및 제1의 n-층(1a)의 한쪽의 면 위에, 두께가 100nm정도의 산화막으로 이루어지는 제1의 절연막(12)을 형성한다. 이 제1의 절연막(12)은, 열산화 혹은 CVD에 의해 형성된다.
다음에 도 38에 나타내는 바와 같이 제1의 n-층(1a)의 한쪽의 면 위에 형성된 제1의 절연막(12)을 제거한다. 이 제1의 절연막(12)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
다음에 도 39에 나타내는 바와 같이 제1의 절연막(12)의 내부 및 제1의 n-층(1)의 한쪽의 면 위에, 폴리실리콘 등의 도전체로 이루어지는 제1의 도전체(13)를 형성한다. 이 제1의 도전체(13)는, CVD에 의해 형성된다.
다음에 도 40에 나타내는 바와 같이 제1의 n-층(1a)의 한쪽의 면 위에 형성된 제1의 도전체(13)를 제거한다. 이 제1의 도전체(13)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
다음에 도 41에 나타내는 바와 같이 제1의 n-층(1a)의 한쪽의 면 위와, 이 한편의 면측에 있는 제1의 절연막(12)위 및 제1의 도전체(12)위에, 두께가 100nm정도의 산화막으로 이루어지는 제2의 절연막(14)을 형성한다. 이 제2의 절연막(14)은, 열산화 혹은 CVD에 의해 형성된다.
다음에 도 42에 나타내는 바와 같이, 제1의 n-층(1a)의 한쪽의 면 위에 있는 제2의 절연막(14)을 제거한다. 이 제2의 절연막(14)의 제거는, 드라이에칭을 사용하여 행해진다. 또한 제1의 트렌치(11), 제1의 도전체(13), 제1의 절연막(12) 및 제2의 절연막(14)에 의해 T자형의 트렌치 게이트(31)의 바닥부(31d)를 구성한다.
다음에 도 43에 나타내는 바와 같이 제1의 n-층(1)의 한쪽의 면 위와 제2의 절연막(14)위에, 두께가 5000nm정도의 제1도전형의 제1의 반도체층이 되는 제2의 n-층(1b)을 형성한다. 이 제2의 n-층(1b)은, CVD에 의해 형성되는 아모퍼스 실리콘층 또는 에피택셜성장에 의해 형성되는 에피택셜층이다. 또한, 아모퍼스 실리콘층의 경우, 열처리에 의해 단결정화를 행한다. 그리고 같은 불순물 농도를 가지는 제1의 n-층(1a)과 제2의 n-층(1)에 의해 제1도전형의 제1의 반도체층인 n-층(1)을 구성한다. 이하에서는 n-층(1)으로서 설명한다.
다음에 도 44에 나타내는 바와 같이, n-층(1)의 표면에서 n-층(1)의 한쪽의 면에 대하여 수직 방향으로, 제2의 절연막(14) 사이의 위치, 통상은 대략 중앙의 위치에, 제2의 절연막(14)에 도달하는 위치까지 제2의 트렌치(15)를 형성한다. 이 제2의 트렌치(15)는, 드라이에칭에 의해 형성된다.
다음에 도 45에 나타내는 바와 같이 제2의 트렌치(15)의 내면 및 n-층(1) 위에, 두께가 100nm정도의 산화막으로 이루어지는 제3의 절연막(16)을 형성한다. 이 제3의 절연막(16)은, 열산화 혹은 CVD에 의해 형성된다.
다음에 도 46에 나타내는 바와 같이 제2의 트렌치(15)의 저면에 위치하는 제2의 절연막(14) 및 제3의 절연막(16)과 n-층(1)위의 제3의 절연막(16)을 제거한다. 이 제2의 절연막(14) 및 제3의 절연막(16)의 제거는, 드라이에칭을 사용하여 행해진다.
다음에 도 47에 나타내는 바와 같이 제2의 절연막(14), 제3의 절연막(16)의 내부 및 n-층(1)위에, 폴리실리콘 등의 도전체인 제2의 도전체(17)를 형성한다. 이 제2의 도전체(17)는, CVD에 의해 형성된다.
다음에 도 48에 나타내는 바와 같이, n-층(1)이 노출할 때까지 제2의 도전체(17)를 제거한다. 이 제2의 도전체(17)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
여기에서 도 34에 나타내는 T자형의 트렌치 게이트(31)로부터 알 수 있는 바와 같이, 트렌치(31a)는, 제1의 트렌치(11) 및 제2의 트렌치(15)로, 게이트 절연막(31b)은, 제1의 절연막(12), 제2의 절연막(14) 및 제3의 절연막(16)으로, 게이트 전극(31c)은, 제1의 도전체(13) 및 제2의 도전체(17)로 구성되어 있다. 이하에서는, 도 33에 나타내는 T자형의 트렌치 게이트(31), 트렌치(31a), 게이트 절연막(31b) 및 게이트 전극(31c)으로서 설명한다.
다음에 도 49에 나타내는 바와 같이 n-층(1)의 한쪽 면의 표면 내에, 제2도 전형의 제2의 반도체층이 되는 p베이스층(2)이 형성된다. 이 p베이스층(2)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
다음에 도 50에 나타내는 바와 같이 p베이스층(2)의 표면 내에, T자형의 트렌치 게이트(31)의 양측에 인접하여, 제1도전형의 제1의 반도체 영역이 되는 n+이미터 영역(4)이 형성된다. 이 n+이미터 영역(4)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
다음에 도 5에 나타내는 바와 같이, n+이미터 영역(4), T자형의 트렌치 게이트(31) 및 p베이스층(2) 위에, 피복성과 평탄성이 양호한 실리케이트 유리(BPSG)로 이루어지는 층간 절연막(5)을 CVD에 의해 형성한 후, n+이미터 영역(4)의 일부와 p베이스층(3)이 노출하도록, 층간 절연막(5)이 드라이에칭을 사용하여 제거된다.
그리고, p베이스층(2) 및 n+이미터 영역(4)의 층간 절연막(5)으로 덮이지 않는 부분 및 층간 절연막(5)을 덮도록, 예를 들면 알루미늄 등의 도전체로 이루어지는 제1의 주전극으로서의 이미터 전극(6)이 형성된다. 이에 따라 n+이미터 영역(4)과 이미터 전극(6)은 전기적으로 접속된다. 또한 이미터 전극(6)은, 스퍼터링에 의해 형성된다.
한편, 도 34에 나타내는 바와 같이 n-층(1)의 다른 쪽의 면(도면 중에 있어서의 하측의 면)의 표면 내에는, 제2도전형의 제3의 반도체층이 되는 p+콜렉터층(7) 이 형성된다. 이 p+콜렉터층(7)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
그리고, p+콜렉터층(7)위에는, 예를 들면 알루미늄 등의 도전체로 이루어지는 제2의 주전극으로서의 콜렉터 전극(8)이 형성된다. 이 콜렉터 전극(8)은, 스퍼터링에 의해 형성된다.
이상에 의해, 도 34에 나타내는 실시예 3에 있어서의 트렌치 게이트형 IGBT가 완성된다. 또한, 도시하지 않지만, 이 실시예 3에 따른 트렌치 게이트형 IGBT의 제조 방법에 있어서, 에칭 또는 이온주입을 행하는 경우에는, 그 전에 사진제판이 행해진다.
또한, 여기에서 도시한 제조 공정은 일 예를 도시한 것이며, 특히 제조 공정을 한정하는 것은 아니고, 다른 제조 공정도 가능하다. 최종적으로 도 34에 나타내는 트렌치 게이트형 IGBT가 완성되면 되는 것으로, 예를 들면 p베이스층(2)은 n-층(1)의 표면에 이온주입 등에 의해 형성하는 공정을 나타냈지만, 제2의 n-층(1b)의 형성중에 제2도전형의 불순물을 포함하도록 바꾸어 p베이스층(2)을 형성해도 된다. 또 p베이스층(2) 및 n+이미터 영역(4)은 T자형의 트렌치 게이트(31)를 형성한 후에 형성하는 공정을 나타냈지만, p베이스층(2) 및 n+이미터 영역(4)을 형성한 후에 T자형의 트렌치 게이트(31)를 형성해도 된다. 또 n형의 기판인 제1의 n-층(1a)을 기초로 했지만, p+콜렉터층(7)을 p형의 기판으로 하여, 이 p형의 기판을 기초로 해도 된 다. 이 경우 p형의 기판으로 이루어지는 p+콜렉터층(7)위에 n-층(1)이 형성된다.
다음에 이 실시예 3에 따른 트렌치 게이트형 IGBT의 동작에 대하여 설명한다.
이미터 전극(6)과 콜렉터 전극(8) 사이에 소정의 콜렉터 전압을 설정하고, 이미터 전극(6)과 게이트 전극(31c) 사이에 온 상태가 되는 소정의 게이트 전압을 인가하면, p베이스층(2)에 있어서의 채널 영역이 n형으로 반전하여 채널이 형성된다.
이 채널을 통해서 이미터 전극(6)으로부터 전자가 n-층(1)으로 주입된다. 그리고, 이 주입된 전자에 의해, p+콜렉터층(7)과 n-층(1) 사이가 순 바이어스 되어, p+콜렉터층(7)으로부터 정공이 주입된다. 그 결과, n-층(1)의 임피던스가 저하하여, IGBT의 전류용량이 향상하고, 온 상태가 된다.
또한, 이 실시예 3에 있어서는, n-층(1)의 제1의 주면에 대하여 수평방향으로, 양측에 소정의 길이 연장한 바닥부(31d)를 가진 T자형의 트렌치 게이트(31)를 사용하고, 추가로 소정의 인접하는 T자형의 트렌치 게이트(31)의 바닥부(31d)의 연장 방향이 대향하도록 하여, 각각의 바닥부(31d)의 간격이, n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격보다 좁아지도록 하고 있으므로, p+콜렉터층(7)으로부터 주입된 정공의 이동이 제한되어, 이 소정의 인접하는 T자형의 트렌치 게이트(31)의 바닥부(31d) 사이 및 그 근방에 정공이 축적된다. 그리고 이 축적된 정공에 의해, 채널을 통해 이미터 전극(6)으로부터 n-층(1)으로 주입되는 전자의 공급량이 증가하고, 임피던스가 저하한다. 그 결과, 종래에 비해 온 전압과 손실의 저감이 가능하게 된다. 덧붙여서 바닥부(31d)가 종래의 트렌치 게이트의 바닥부에 비해 평탄하게 되므로, 바닥부(31d)에 있어서의 전계 강도가 완화된다. 그 때문에 콜렉터 이미터간 내전압 성능이 향상되는 효과도 가진다.
다음에 온 상태에서 오프 상태로의 동작은, 다음과 같다. 이미터 전극(6)과 게이트 전극(31c) 사이에 온 상태로 인가된 게이트 전압을 0 또는 역 바이어스가 걸리도록 하여, 오프 상태로 변화시키면, n형으로 반전한 채널 영역이 p형으로 되돌아 가고, 이미터 전극(6)으로부터의 전자의 주입이 멈춘다. 이 전자 주입의 정지에 의해, p+콜렉터층(7)으로부터의 정공의 주입도 정지한다. 그 후 n-층(1)에 쌓여 있던 전자와 정공은, 각각 콜렉터 전극(8) 및 이미터 전극(6)으로 빠져나가거나 또는, 서로 재결합하여 소멸한다.
또한, 이 실시예 3에 의하면, n-층(1)의 제2의 주면 내에 p+콜렉터층(7)을 형성한 것을 나타냈지만, 실시예 1의 도 18에 도시한 것과 마찬가지로, n-층(1)과 p+콜렉터층(7) 사이에 제1도전형의 제4의 반도체층인 n+버퍼층(18)을 형성해도 된다.
또한 이 실시예 3에 의하면, 제1도전형의 제1의 반도체층을, 제1의 n-층(1a)과 제2의 n-층(1b)에 의해 형성한 것을 나타냈지만, 실시예 1에서 나타낸 것과 마찬가지로, 제2의 n-층(1b)의 불순물 농도를 바꾸어 n층으로 하고, 제1도전형의 제1의 반도체층을 형성해도 된다.
또한 이 실시예 3에 있어서도 실시예 1의 도 19에 도시한 것과 마찬가지로, n+이미터 영역(4) 및 T자형의 트렌치 게이트(31)를 덮도록 층간 절연막(5)을 설치하고, 소정의 인접하는 n+이미터 영역(4) 사이를, p베이스층(2)의 표면 내에 선택적으로 설치한 n+이미터 접속 영역(19)에 의해 접속하고, 이 n+이미터 접속 영역(19)이 이미터 전극(6)과 전기적으로 접속하도록 해도 된다.
실시예 4
실시예 3에 있어서는, 바닥부(31d)도 포함하여, T자형의 트렌치 게이트(31)를, 트렌치(31a)와, 이 트렌치(31a)의 내면에 설치된 게이트 절연막(31b)과, 또한 이 게이트 절연막(31b)의 내부를 메우도록 설치된 게이트 전극(31c)에 의해 구성하고 있었지만, 이 바닥부(31d)를, 도 52에 나타내는 바와 같이 실시예 2에 있어서의 산화물등의 절연체로 이루어지는 바닥부(41d)로 하고, n-층(1)의 제1의 주면에 대하여 수직방향으로 형성되는 부분을, 실시예 3과 마찬가지로, 트렌치(41a)와, 이 트렌치(41a)의 내면에 설치된 산화막으로 이루어지는 게이트 절연막(41b)과, 또한 이 게이트 절연막(41b) 의 내부를 메우도록 설치된 게이트 전극(41c)으로 구성해도 된다.
이 실시예 4에 따른 트렌치 게이트형 IGBT의 동작에 대해서는, 실시예 3에 나타낸 동작과 동등하며, 종래에 비해 온 전압과 손실의 저감이 가능하게 되는 동시에, T자형의 트렌치 게이트(41)의 바닥부(41d)를 절연체만으로 형성하고 있으므로, 실시예 3에 비하여, 제조 공정이 간략화되는 효과도 가진다. 또한, 이 실시예 4에 따른 트렌치 게이트형 IGBT의 제조 방법에 대해서는, 실시예 2에 나타낸 제조 방법을 이용할 수 있다.
또한 이 실시예 4에 있어서도 실시예 1의 도 19에 나타낸 것과 마찬가지로, n+이미터 영역(4) 및 T자형의 트렌치 게이트(41)을 덮도록 층간 절연막(5)을 설치하고, 소정의 인접하는 n+이미터 영역(4) 사이를, p베이스층(2)의 표면 내에 선택적으로 설치한 n+이미터 접속 영역(19)에 의해 접속하고, 이 n+이미터 접속 영역(19)이 이미터 전극(6)과 전기적으로 접속하도록 해도 된다.
실시예 5
본 발명의 실시예 5에 대해서, 도면에 의거하여 설명한다. 도 53은, 본 발명의 실시예 5에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 개략적인 단면도이다. 도 53에 있어서, 제1도전형의 제1의 반도체층인 n-층(1)의 제1의 주면(도면 중에 있어서의 상측의 면)위에는, 제2도전형의 제2의 반도체층인 p베이스층(2)이 설치된다.
그리고 p베이스층(2)의 표면에서 n-층(1)에 걸쳐, 트렌치(51a)와, 이 트렌치(51a)의 내면에 설치된 산화막으로 이루어지는 게이트 절연막(51b)과, 또한 이 게이트 절연막(51b)의 내부를 메우도록 설치된 게이트 전극(51c)으로 이루어지는 트렌치 게이트(51)가, n-층(1)의 제1의 주면에 대하여 소정의 경사(도면 중에, 경사각도 θ1，θ2로 나타낸다. 통상 θ1=θ2이며, θ1, θ2 <90°)를 가지고 설치된다. 또 트렌치 게이트(51)가 경사지고 있는 측에 있는 이웃하는 트렌치 게이트(51)와, 그 경사 방향이 대향하도록 설치된다. 이에 따라 소정의 인접하는 트렌치 게이트(51)의 n-층(1)에 위치하는 바닥부의 간격(도면 중 A로 나타낸다.)은, 바닥부 이외 부분의 간격(도면 중에 일례로서 B로 나타낸다.)보다 좁아진다.
또한 p베이스층(2)의 표면 내에는, 트렌치 게이트(51)의 경사측에, 트렌치 게이트(51)에 인접하여, 제1도전형의 제1의 반도체 영역인 n+이미터 영역(4)이 선택적으로 설치된다. 또한, n+이미터 영역(4)의 대부분과 트렌치 게이트(51)를 덮도록 층간 절연막(5)이 설치되고, 또 n+이미터 영역(4)의 층간 절연막(5)으로 덮이지 않는 부분, 층간 절연막(5) 및 p베이스층(2)을 덮도록, 제1의 주전극인 이미터 전극(6)이 설치된다.
한편, n-층(1)의 제2의 주면(도면 중에 있어서의 하측의 면)위에는, 제2도전 형의 제3의 반도체층인 p+콜렉터층(7)이 설치되고, 또한 p+콜렉터층(7)위에는, 제2의 주전극인 콜렉터 전극(8)이 설치된다. 또한 도 53에 있어서, 실시예 1의 도 1에 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙이고 있다.
다음에 도 53에 나타낸 트렌치 게이트형 IGBT의 제조 방법을, 도 54∼도 63을 참조하여 설명한다. 또한, 도 54∼도 63에 있어서, 실시예 1에 따른 도 2∼도 17에 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙여 설명한다.
우선, 도 54에 나타내는 바와 같이 제1도전형의 반도체층이 되는 실리콘 기판으로 이루어지는 n-층(1)의 한쪽의 면(도면 중에 있어서의 윗쪽의 면)에, 소자분리를 위한 가드 링 형성을 실시한 뒤, 도 55에 나타내는 바와 같이 한쪽 면의 표면 내에, 제2도전형의 제2의 반도체층이 되는 p베이스층(2)을 형성한다. 이 p베이스층(2)은, 이온주입 및 어닐에 의해 형성된다.
다음에 도 56에 나타내는 바와 같이 p베이스층(2)의 표면 내에, 제1도전형의 제1의 반도체 영역이 되는 n+이미터 영역(4)이 선택적으로 형성된다. 이 n+이미터 영역(4)은, 이온주입 및 어닐에 의해 형성된다.
다음에 도 57 및 도 58에 나타내는 바와 같이 p베이스층(2)의 표면에서, n-층(1)의 한쪽의 면에 대하여 소정의 경사를 가지고, n+이미터층(4)은 그 경사지는 측에 인접하도록 하여, n-층(1)안으로 도달하는 위치까지 트렌치(51a)가 형성된다. 또한 소정의 인접하는 트렌치(51a)의 경사 방향이 대향하도록 형성된다. 또한 트렌치(51a)는, 드라이에칭에 의해 형성된다. 이 때, 드라이에칭은, n-층(1)의 한쪽의 면에 대하여 소정의 경사각도를 가지고 행해진다. 여기에서는, 실리콘 기판인 n-층(1)은, 소정의 경사각도를 가진 상태로 유지된다.
다음에 도 59에 나타내는 바와 같이 트렌치(51a)의 내면, n+이미터 영역(4)위 및 p베이스층(2)위에, 두께가 100nm정도의 산화막으로 이루어지는 제1의 절연막(52)을 형성한다. 이 제1의 절연막(52)은, 열산화 또는 CVD에 의해 형성된다.
다음에 도 60에 나타내는 바와 같이 n+이미터 영역(4)위 및 p베이스층(2)위의 제1의 절연막(52)을 제거한다. 이에 따라 트렌치(51a)의 내면에만 제1의 절연막(52)이 형성되고, 이것은 게이트 산화막(51b)에 해당한다. 이하에서는, 게이트 산화막(51b)으로서 설명한다. 또한, 제1의 절연막(52)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
다음에 도 61에 나타내는 바와 같이 게이트 절연막(51b)의 내부, n+이미터 영역(4)위 및 p베이스층(2)위에 폴리실리콘 등의 도전체인 제1의 도전체(53)를 형성한다. 이 제1의 도전체(53)는, CVD에 의해 형성된다.
다음에 도 62에 나타내는 바와 같이 n+이미터층(4)위 및 p베이스층(2)위의 제1의 도전체(53)를 제거한다. 이에 따라 게이트 절연막(51b)의 내부에만 제1의 도전체(53)가 형성된다. 이것은 게이트 전극(51c)에 상당한다. 이하에서는, 게이트 전극(51c)으로서 설명한다. 그리고 트렌치(51a), 게이트 절연막(51b) 및 게이트 전극(51c)에 의해 트렌치 게이트(51)를 구성한다. 또한 제1의 도전체(53)의 제거는, 드라이에칭 또는 평탄화 CMP을 사용하여 행해진다.
그리고, 도 63에 나타내는 바와 같이 n+이미터 영역(4), 트렌치 게이트(51) 및 p베이스층(2) 위에, 피복성과 평탄성이 양호한 실리케이트 유리(BPSG)로 이루어지는 층간 절연막(5)을 CVD에 의해 형성한 후, n+이미터 영역(4)의 일부와 p베이스층(2)이 노출하도록, 층간 절연막(5)이 드라이 에칭을 사용하여 제거된다.
또한, p베이스층(2), n+이미터 영역(4)의 층간 절연막(5)으로 덮이지 않은 부분 및 층간 절연막(5)을 덮도록, 예를 들면 알루미늄 등의 도전체로 이루어지는 제1의 주전극으로서의 이미터 전극(6)이 형성된다. 이에 따라 n+이미터 영역(4)과 이미터 전극(6)은 전기적으로 접속된다. 또한 이미터 전극(6)은, 스퍼터링에 의해 형성된다.
한편, 도 53에 나타내는 바와 같이 n-층(1)의 다른 쪽의 면(도면 중에 있어서의 하측의 면)의 표면 내에는, 제2도전형의 제3의 반도체층이 되는 p+콜렉터층(7)이 형성된다. 이 p+콜렉터층(7)은, 이온주입 및 어닐에 의해 형성된다.
그리고, p+콜렉터층(7)위에는, 예를 들면 알루미늄 등의 도전체로 이루어지는 제2의 주전극으로서의 콜렉터 전극(8)이 형성된다. 이 콜렉터 전극(8)은, 스퍼터링에 의해 형성된다.
이상에 의해, 도 53에 나타내는 실시예 5에 있어서의 트렌치 게이트형 IGBT가 완성된다. 또한, 도시하지 않지만, 이 실시예 5에 따른 트렌치 게이트형 IGBT의 제조 방법에 있어서, 에칭 또는 이온주입을 행할 경우에는, 그 전에 사진제판이 행해진다.
또한, 여기에서 나타낸 제조 공정은 일 예를 도시한 것이며, 특히 제조 공정을 고정하는 것은 아니고, 다른 제조 공정도 가능하다. 최종적으로 도 53에 나타내는 트렌치 게이트형 IGBT가 완성되면 되므로, 예를 들면 p베이스층(2)은 n-층(1)의 표면에 이온주입 등에 의해 형성하는 공정을 나타냈지만, n-층(1)위에 p베이스층(2)을 형성해도 된다. 또 p베이스층(2) 및 n+이미터 영역(4)은 트렌치 게이트(51)를 형성하기 전에 형성하는 공정을 나타냈지만, 트렌치 게이트(51)를 형성한 후에 p베이스층(2) 및 n+이미터 영역(4)을 형성해도 된다. 또 n형의 기판인 n-층(1)을 기초로 했지만, p+콜렉터층(7)을 p형의 기판으로 하여, 이 p형의 기판을 기초로 해도 된다. 이 경우 p형의 기판으로 이루어지는 p+콜렉터층(7)위에 n-층(1)이 형성된다.
다음에 본 실시예 5에 따른 트렌치 게이트형 IGBT의 동작에 대하여 설명한 다.
이미터 전극(6)과 콜렉터 전극(8) 사이에 소정의 콜렉터 전압을 설정하고, 이미터 전극(6)과 게이트 전극(51c) 사이에 온 상태가 되는 소정의 게이트 전압을 인가하면, p베이스층(2)에 있어서의 채널 영역이 n형으로 반전하여 채널이 형성된다.
이 채널을 통해서 이미터 전극(6)으로부터 전자가 n-층(1)으로 주입된다. 그리고, 이 주입된 전자에 의해, p+콜렉터층(7)과 n-층(1) 사이가 순 바이어스 되어, p+콜렉터층(7)으로부터 정공이 주입된다. 그 결과, n-층(1)의 임피던스가 저하하여, IGBT의 전류용량이 향상하고, 온 상태가 된다.
또한, 이 실시예 5에 있어서는, n-층(1)의 제1의 주면 대하여 소정의 경사를 가진 트렌치 게이트(51)를 사용하고, 추가로 소정의 인접하는 트렌치 게이트(51)의 경사 방향이 대향하도록 하여, n-층(1)에 위치하는 각각의 트렌치 게이트(51)의 바닥부의 간격이, 바닥부 이외 부분의 간격보다 좁아지도록 하고 있기 때문에, p+콜렉터층(7)으로부터 주입된 정공의 이동이 제한되어, 이 소정의 인접하는 트렌치 게이트(51)의 바닥부 사이 및 그 근방에 정공이 축적된다. 그리고 이 축적된 정공에 의해, 채널을 통해서 이미터 전극(6)으로부터 n-층(1)으로 주입되는 전자의 공급량이 증가하고, 임피던스가 저하한다. 그 결과, 종래에 비해 온 전압과 손실의 저감이 가능하게 된다.
다음에 온 상태에서 오프 상태로의 동작은, 다음과 같다. 이미터 전극(6)과 게이트 전극(51c) 사이에 온 상태로 인가된 게이트 전압을 0 또는 역 바이어스가 걸리도록 하여, 오프 상태로 변화시키면, n형으로 반전한 채널 영역이 p형으로 되돌아가고, 이미터 전극(6)으로부터의 전자의 주입이 멈춘다. 이 전자의 주입의 정지에 의해, p+콜렉터층(7)으로부터의 정공의 주입도 정지한다. 그 후에 n-층(1)에 쌓여 있는 전자와 정공은, 각각 콜렉터 전극(8) 및 이미터 전극(6)으로 빠져나오거나 또는 서로 재결합하여 소멸한다.
또한, 이 실시예 5에 의하면, n-층(1)의 제2의 주면 위에 p+콜렉터층(7)을 형성한 것을 나타냈지만, 실시예 1의 도 18에 나타내는 바와 같이, n-층(1)과 p+콜렉터층(7) 사이에 제1도전형의 제4의 반도체층인 n+버퍼층(18)을 형성해도 된다. 이 n+버퍼층(18)은, 이온주입 및 어닐에 의해 형성된다.
또한 이 실시예 5에 의하면, n-층(1)의 제1의 주면 위에 p베이스층(2)을 형성한 것을 나타냈지만, 실시예 1에서도 나타내는 바와 같이, n-층(1)과 p베이스층(2) 사이에 제1도전형의 n층을 형성하고, n-층(1)과 이 n층에 의해 제1도전형의 제1의 반도체층을 구성해도 된다. 이 n층의 형성은, p베이스층(2)을 형성하기 전 에, n-층(1) 위에, CVD에 의해 아모퍼스 실리콘층 또는 에피택셜층으로서 형성된다. 또한, 아모퍼스 실리콘층의 경우, 열처리에 의해 단결정화를 행한다. 그리고 p베이스층(2)은, 이 n층의 표면 내에, 이온주입 및 어닐에 의해 형성된다.
또한, 이 실시예 5에 의하면, 트렌치 홈(51a)이 경사지고 있는 측의 p베이스층(2)의 표면 내에, 트렌치 게이트(51)에 인접하여 n+이미터 영역(4)을 형성한 것을 나타냈지만, 트렌치 게이트(51)에 인접하여 양측에 형성해도 되고, 종래에 비하여, 온 전압과 손실의 저감을 얻을 수 있다.
또한 이 실시예 5에 있어서도 실시예 1의 도 19에 나타낸 것과 마찬가지로, n+이미터 영역(4) 및 트렌치 게이트(51)를 덮도록 층간 절연막(5)을 설치하여, 소정의 인접하는 n+이미터 영역(4) 사이를, p베이스층(2)의 표면 내에 선택적으로 설치한 n+이미터 접속 영역(19)에 의해 접속하고, 이 n+이미터 접속 영역(19)이 이미터 전극(6)과 전기적으로 접속하도록 해도 된다.
실시예 1∼5에서는, 트렌치 게이트형 IGBT에 있어서 온 전압과 손실의 저감을 가능하게 하는 트렌치 게이트 구조에 대해서 나타냈지만, 이 트렌치 게이트 구조를 플래너형 IGBT에 응용하는 것도 가능하며, 온 전압과 손실의 저감이 가능하다. 특히, 내압을 높이기 위해 복수의 칩을 병렬 접속하여 사용되는 고내압 모듈 (예를 들면 2kV이상)등에서는, 일부의 칩에 전류가 집중되어 흐르기 어려워짐에 따라 파괴를 일으키지 않도록, 각 칩의 통전 능력의 편차를 작게 할 필요가 있지만, 이 점이, 트렌치형 IGBT에 비해 플래너형 IGBT쪽이 구조상 편차를 작게 할 수 있으며, 이러한 분야에 있어서의 플래너형 IGBT의 이용도 많기 때문에, 본 발명에 따른 트렌치 게이트 구조를 플래너형 IGBT에 응용하는 것은 매우 유용하다. 이하, 플래너형 IGBT에, 본 발명에 따른 트렌치 게이트 구조를 응용했을 경우에 대해 설명한다.
실시예 6
본 발명의 실시예 6에 대해서, 도면에 의거하여 설명한다. 도 64는, 본 발명의 실시예 6에 따른 전력용 반도체장치인 플래너형 IGBT의 개략적인 단면도이다. 도 64에 있어서, 플래너형 IGBT는, 제1도전형의 제1의 반도체층인 n-층(61)의 제1의 주면(도면 중에 있어서의 상측의 면)의 표면 내에는, 제2도전형의 제1의 반도체 영역인 p베이스 영역(62)이 선택적으로 설치되고, 또한 p베이스 영역(62)의 표면 내에는, 제1도전형의 제2의 반도체 영역인 n+이미터 영역(63)이 선택적으로 설치된다.
그리고 n+이미터 영역(63)의 표면에서 n-층(61)에 걸쳐서, 트렌치(64a)와, 이 트렌치(64a)의 내면에 설치된 산화막으로 이루어지는 트렌치 절연막(64b)과, 또한 이 트렌치 절연막(64b)의 내부를 메우도록 설치된 트렌치 전극(64c)으로 이루어지는 L자형의 이미터 트렌치(64)가 설치된다. 이 L자형의 이미터 트렌치(64)의 구성은, 실시예 1에서 나타낸 L자형의 트렌치 게이트(3)를 구성하는 트렌치(3a), 게이트 절연막(3b) 및 게이트 전극(3c)에 각각 대응하는 것이다. 이 L자형의 이미터 트렌치(64)는, n+이미터 영역(63)의 표면에서, n+이미터 영역(63) 및 p베이스 영역(62)에 인접하여, n-층(61)의 제1의 주면에 대하여 수직방향으로, n-층(61)안으로 도달하는 위치까지 설치되고, 그 하부에 n-층(61)의 제1의 주면에 대하여 수평방향으로, 한 쪽에 소정의 길이 연장한 바닥부(64d)를 가지고 있다. 또 L자형의 이미터 트렌치(64)의 바닥부(64d)는, 이 바닥부(64d)의 연장측에 있는 이웃하는 L자형의 이미터 트렌치(64)의 바닥부(64d)와, 그 연장 방향이 대향하도록 설치된다. 이에 따라 소정의 인접하는 L자형의 이미터 트렌치(64)의 바닥부(64d)의 간격(도면 중A로 나타낸다.)은, n-층(61)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격(도면 중 B로 나타낸다.)보다 좁아진다.
또한 L자형의 이미터 트렌치(64)의 바닥부(64d)가 연장하고 있는 측에 있는 n-층(61), p베이스 영역(62) 및 일부의 n+이미터 영역(63) 위에, 산화막으로 이루어지는 게이트 절연막(65)이 설치되고, 이 게이트 절연막(65)위에 게이트 전극(66)이 설치된다. 그리고 게이트 전극(66), 게이트 절연막(65) 및 대부분의 n+이미터 영역(63)을 덮도록 층간 절연막(67)이 설치된다. 이 층간 절연막(67)은, L자형의 이미터 트렌치(64)의 바닥부(64d)가 연장하지 않는 측에도 마찬가지로 설치되지만, 여기에는 게이트 전극(66) 및 게이트 절연막(65)은 설치되지 않는다.
또한, n+이미터 영역(63)의 층간 절연막(67)이 설치되지 않는 부분, 층간 절 연막(67) 및 L자형의 이미터 트렌치(64)을 덮도록 제1의 주전극인 이미터 전극(68)이 설치된다.
한편, n-층(61)의 제2의 주면(도면 중에 있어서의 하측의 면)위에는, 제2도전형의 제2의 반도체층인 p+콜렉터층(69)이 설치되고, 또한 p+콜렉터층(69)위에는 제2의 주전극인 콜렉터 전극(70)이 설치된다.
다음에 도 64에 나타낸 플래너형 IGBT의 제조 방법을, 도 65∼도 69를 참조하여 설명한다.
우선, 도 65에 나타내는 구조는, 실시예 1의 도 15에 상당하는 것이며, 실시예 1의 도 2에서 도 15에서 나타낸 제조 방법을 거쳐 얻어지는 것과 동일하므로, 이 구조에 이를 때까지의 설명은 생략하고, 이후의 제조 방법에 대하여 설명한다.
우선, 도 65에 나타나 있는 바와 같은 L자형의 이미터 트렌치(64)(실시예 1에 있어서의 L자형의 트렌치 게이트(3)에 상당한다.)를 형성한 후, 도 66에 나타내는 바와 같이 제1도전형의 제1의 반도체층이 되는 n-층(61)의 표면 내에, L자형의 이미터 트렌치(64)에 인접하여 제2도전형의 제1의 반도체 영역이 되는 p베이스 영역(62)이 선택적으로 형성된다. 이 p베이스 영역(62)은, 이온주입 및 어닐에 의해 형성된다.
다음에 도 67에 나타내는 바와 같이 p베이스 영역(62)의 표면 내에, L자형의 이미터 트렌치(64)에 인접하여 제1도전형의 제2의 반도체 영역이 되는 n+이미터 영 역(63)이 선택적으로 형성된다. 이 n+이미터 영역(63)은, 이온주입 및 어닐에 의해 형성된다.
다음에 도 68에 나타내는 바와 같이 L자형의 이미터 트렌치(64)의 바닥부(64d)가 연장하고 있는 측에 있는 n-층(61), p베이스 영역(62) 및 일부의 n+이미터 영역(63) 위에 산화막으로 이루어지는 게이트 절연막(65)이 형성된다. 이 게이트 절연막(65)은, 우선 전체면에 열산화 또는 CVD를 사용하여 산화막을 형성한 뒤, 불필요 부분을 드라이에칭에 의해 제거함으로써 형성된다.
그리고, 게이트 절연막(65)위에는, 폴리실리콘 등의 도전체인 게이트 전극(66)이 형성된다. 이 게이트 전극(66)은, 우선 전체면에 CVD를 사용하여 폴리실리콘 막을 형성한 뒤, 불필요 부분을 드라이에칭에 의해 제거함으로써 형성된다.
다음에 도 69에 나타내는 바와 같이 L자형의 이미터 트렌치(64)의 바닥부(64d)가 연장하고 있는 측은, 게이트 전극(66), 게이트 절연막(65) 및 대부분의 n+이미터 영역(63)을 덮도록 층간 절연막(67)이 형성되고, L자형의 이미터 트렌치(64)의 바닥부(64d)가 연장하지 않는 측은, n-층(61), p베이스 영역(62) 및 대부분의 n+이미터 영역(63)을 덮도록 층간 절연막(67)이 형성된다. 이 층간 절연막(67)은, 피복성과 평탄성이 양호한 실리케이트 유리(BPSG)로 이루어지고, 우선 전체면에 CVD를 사용하여 형성된 뒤, 에칭에 의해 L자형의 이미터 트렌치(64)과 n+이미터 영역(63)의 일부가 노출하도록 형성된다.
그리고, L자형의 이미터 트렌치(64), n+이미터 영역(63)의 노출 부분 및 층간 절연막(67)을 덮도록, 예를 들면 알루미늄 등의 도전체로 이루어지는 제1의 주전극인 이미터 전극(68)이 형성된다. 이에 따라 n+이미터 영역(63), L자형의 이미터 트렌치(64)의 트렌치 전극(64c)과 이미터 전극(68)은 전기적으로 접속된다. 또한 이미터 전극(68)은, 스퍼터링에 의해 형성된다.
한편, 도 64에 나타내는 바와 같이 n-층(61)의 다른 쪽의 면(도면 중에 있어서의 하측의 면)의 표면 내에는, 제2도전형의 제2의 반도체층이 되는 p+콜렉터층(69)이 형성된다. 이 p+콜렉터층(69)은, 이온주입 및 어닐 등의 열처리에 의해 형성된다.
그리고, p+콜렉터층(69)위에는, 예를 들면 알루미늄 등의 도전체로 이루어지는 제2의 주전극인 콜렉터 전극(70)이 형성된다. 이 콜렉터 전극(70)은, 스퍼터링에 의해 형성된다.
이상에 의해, 도 64에 나타내는 실시예 6에 있어서의 플래너형 IGBT가 완성된다. 또한, 도시하지 않지만, 이 실시예 6에 따른 플래너형 IGBT의 제조 방법에 있어서, 에칭 또는 이온주입을 행하는 경우에는, 그 전에 사진제판이 행해진다.
또한, 여기에서 나타낸 제조 공정은 일 예를 도시한 것으로, 특히 제조 공정 을 한정하는 것은 아니고, 다른 제조 공정도 가능하다. 최종적으로 도 64에 나타내는 플래너형 IGBT가 완성되면 되므로, 예를 들면 p베이스 영역(62) 및 n+이미터 영역(63)은 L자형의 이미터 트렌치(64)를 형성한 후에 형성하는 공정을 나타냈지만, p베이스 영역(62) 및 n+이미터 영역(63)을 형성한 후에 L자형의 이미터 트렌치(64)를 형성해도 된다.
또 n형의 기판인 n-층(61)을 기초로 했지만, p+콜렉터층(69)을 p형의 기판으로 하여, 이 p형의 기판을 베이스로 해도 된다. 이 경우 p형의 기판으로 이루어지는 p+콜렉터층(69)위에 n-층(61)이 형성된다.
다음에 이 실시예 6에 따른 플래너형 IGBT의 동작에 대하여 설명한다.
이미터 전극(68)과 콜렉터 전극(70) 사이에 소정의 콜렉터 전압을 설정하여, 이미터 전극(68)과 게이트 전극(66) 사이에 온 상태가 되는 소정의 게이트 전압을 인가하면, p베이스 영역(62)에 있어서의 채널 영역이 n형으로 반전하여 채널이 형성된다. 또한 이 때, L자형의 이미터 트렌치(64)의 트렌치 전극(64c)에는, 이미터 전극(68)과 같은 크기의 전압이 인가된다. 이에 따라, 트렌치와 실리콘과의 계면에 생기는 리크 전류가 억제되므로, 종래의 플래너형 IGBT에 비하여, 리크 전류에 관해서 특성이 열화되지 않는다.
다음에 이 채널을 통해서 이미터 전극(68)으로부터 전자가 n-층(61)으로 주 입된다. 그리고, 이 주입된 전자에 의해, p+콜렉터층(69)과 n-층(61) 사이가 순 바이어스 되어, p+콜렉터층(69)으로부터 정공이 주입된다. 그 결과, n-층(61)의 임피던스가 저하하여, IGBT의 전류용량이 향상하고, 온 상태가 된다.
또한, 이 실시예 6에 있어서는, 실시예 1과 마찬가지로, n-층(61)의 제1의 주면에 대하여 수평방향으로, 한 쪽에 소정의 길이 연장한 바닥부(64d)를 가진 L자형의 이미터 트렌치(64)을 사용하고, 덧붙여 소정의 인접하는 L자형의 이미터 트렌치(64)의 바닥부(64d)의 연장 방향이 대향하도록 하여, 각각의 바닥부(64d)의 간격이, n-층(61)의 제1의 주면에 대하여 수직방향으로 형성되어 있는 부분의 간격보다 좁아지도록 하고 있으므로, p+콜렉터층(69)으로부터 주입된 정공의 이동이 제한되어, 소정의 인접하는 L자형의 이미터 트렌치(64)의 바닥부(64d) 사이 및 그 근방에 정공이 축적된다. 그리고 이 축적된 정공에 의해, 채널을 통해서 이미터 전극(68)으로부터 n-층(61)으로 주입되는 전자의 공급량이 증가하고, 임피던스가 저하한다. 그 결과, 종래에 비해 온 전압과 손실의 저하가 가능하게 된다.
다음에 온 상태에서 오프 상태로의 동작은, 다음과 같다. 이미터 전극(68)과 게이트 전극(66) 사이에 온 상태로 인가된 게이트 전압을 0 또는 역 바이어스가 걸리도록 하여, 오프 상태로 변화시키면, n형으로 반전한 채널 영역이 p형으로 되돌아가고, 이미터 전극(68)으로부터의 전자의 주입이 멈춘다. 이 전자 주입의 정지에 의해, p+콜렉터층(69)으로부터의 정공의 주입도 정지한다. 그 후에 n-층(61)에 쌓여 있던 전자와 정공은, 각각 콜렉터 전극(70) 및 이미터 전극(68)으로 빠져나가거나 또는 서로 재결합하여 소멸한다.
또한, 이 실시예 6에 의하면, n-층(61)의 제2의 주면 위에 p+콜렉터층(69)을 형성한 것을 나타냈지만, 실시예 1의 도 18에 나타내는 바와 같이 n-층(61)과 p+콜렉터층(69) 사이에 제1도전형의 제3의 반도체층이 되는 n+버퍼층을 형성해도 된다. 이 n+버퍼층은, 이온주입 및 어닐에 의해 형성된다.
또한 이 실시예 6에 의하면, p베이스 영역(62) 및 n+이미터 영역(63)은, L자형의 이미터 트렌치(64)의 양측에 인접하여 형성된 것을 나타냈지만, 특히 양측에 형성할 필요는 없고, 적어도 L자형의 이미터 트렌치(64)의 바닥부(64d)가 연장하고 있는 측에 형성되어 있으면 된다.
또한 이 실시예 6에 의하면, L자형의 이미터 트렌치(64)의 바닥부(64d)가 연장하고 있는 측에 게이트 산화막(65) 및 게이트 전극(66)을 형성한 것을 나타냈지만, 덧붙여서 L자형의 트렌치 게이트(4)의 바닥부(4d)가 연장하지 않은 측에 형성하고 있어도 된다.
실시예 7
실시예 6에 의하면, 실시예 1에서 나타낸 L자형의 트렌치 게이트(3)의 구성 에 해당하는 L자형의 이미터 트렌치(64)를 플래너형 IGBT에 적용한 것을 나타냈지만, 도 70에 나타내는 바와 같이 L자형의 이미터 트렌치(64)를, 실시예 2에서 나타낸 L자형의 트렌치 게이트(21)에 상당하는 L자형의 이미터 트렌치(71)로 해도 된다. 이 경우, L자형의 이미터 트렌치(71)를 구성하는 트렌치(71a), 트렌치 절연막(71b), 트렌치 전극(71c) 및 바닥부(71d)는, 실시예 2에서 나타낸 L자형의 트렌치 게이트(21)를 구성하는 트렌치(21a), 게이트 절연막(21b), 게이트 전극(21c) 및 바닥부(21d)에 각각 대응하는 것이다. 이 실시예 7에 의하면, 실시예 6과 동등한 동작 및 효과를 나타낼 수 있고, 또 실시예 6에 비하여 제조 공정이 간략화되는 효과도 얻을 수 있다. 제조 방법에 대해서는, 실시예 2 및 실시예 6에서 나타낸 제조 방법을 조합함으로써 얻을 수 있다. 또한 실시예 7의 도 69에서 나타낸 부호 중, 실시예 6의 도 63에서 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙이고 있다.
실시예 8
실시예 6에 의하면, 실시예 1에서 나타낸 L자형의 트렌치 게이트(3)의 구성에 해당하는 L자형의 이미터 트렌치(64)를 플래너형 IGBT에 적용한 것을 나타냈지만, 도 71에 나타내는 바와 같이, L자형의 이미터 트렌치(64)를 실시예 3에서 나타낸 T자형의 트렌치 게이트(31)에 해당하는 T자형의 이미터 트렌치(72)로 해도 된다. 이 경우, T자형의 이미터 트렌치(72)를 구성하는 트렌치(72a), 트렌치 절연막(72b) 및 트렌치 전극(72c)은, 실시예 3에서 나타낸 T자형의 트렌치 게이트(31)를 구성하는 트렌치(31a), 게이트 절연막(31b) 및 게이트 전극(31c)에 각각 대응하 는 것이다. 또한 이 실시예 8에 있어서는, p베이스 영역(62) 및 n+이미터 영역(63)은, T자형의 이미터 트렌치(72)의 양측에 인접하여 설치된다. 또 게이트 산화막(65) 및 게이트 전극(66)은, T자형의 이미터 트렌치(72)의 양측에 있는 n-층(61), p베이스 영역(62) 및 일부의 n+이미터 영역(63) 위에 설치된다. 그리고 이 실시예 8에 의하면, 실시예 6과 동등한 동작 및 효과를 얻을 수 있다. 제조 방법에 대해서는, 실시예 3 및 실시예 6에서 나타낸 제조 방법을 조합함으로써 얻을 수 있다. 또한 실시예 8의 도 71에서 나타낸 부호 중, 실시예 6의 도 64에서 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙이고 있다.
실시예 9
실시예 8에 의하면, 실시예 3에서 나타낸 T자형의 트렌치 게이트(31)의 구성에 상당하는 T자형의 이미터 트렌치(72)를 플래너형 IGBT에 적용한 것을 나타냈지만, 도 72에 나타내는 바와 같이 L자형의 이미터 트렌치(64)를 실시예 4에서 나타낸 T자형의 트렌치 게이트(41)에 상당하는 T자형의 이미터 트렌치(73)로 해도 된다. 이 경우, T자형의 이미터 트렌치(73)를 구성하는 트렌치(73a), 트렌치 절연막(73b), 트렌치 전극(73c) 및 바닥부(73d)는, 실시예 4에서 나타낸 T자형의 트렌치 게이트(41)를 구성하는 트렌치(41a), 게이트 절연막(41b), 게이트 전극(41c) 및 바닥부(41d)에 각각 대응하는 것이다. 또한 이 실시예 9에 있어서는, 실시예 8과 마찬가지로, p베이스 영역(62) 및 n+이미터 영역(63)은, T자형의 이미터 트렌치(73) 의 양측에 인접하여 설치된다. 또 게이트 산화막(65) 및 게이트 전극(66)은, T자형의 이미터 트렌치(73)의 양측에 있는 n-층(61), p베이스 영역(62) 및 일부의 n+이미터 영역(63) 위에 설치된다. 그리고 이 실시예 9에 의하면, 실시예 6과 동등한 동작 및 효과를 얻을 수 있다. 또 실시예 8에 비해 제조 공정이 간략화되는 효과도 얻을 수 있다. 제조 방법에 대해서는, 실시예 2, 3 및 실시예 6에서 나타낸 제조 방법을 조합함으로써 얻을 수 있다. 또한 실시예 9의 도 72에서 나타낸 부호 중, 실시예 6의 도 64에서 나타낸 것과 동일 또는 상당하는 것에 대해서는, 동일한 부호를 붙이고 있다.
또한 실시예 6∼9에 의하면, 이미터 트렌치를 트렌치, 트렌치 산화막 및 트렌치 전극을 가지고 구성한 것을 나타냈지만, 이미터 트렌치를, 예를 들면 산화물 등의 절연체로 구성해도 되므로, 종래에 비해 온 전압과 손실의 저하의 효과를 얻을 수 있고, 또한 제조 공정이 간략화되는 효과도 얻을 수 있다.
본 발명에 의하면, 소정의 인접하는 트렌치 게이트의 제1도전형의 제1의 반도체층내에 위치하는 바닥부의 간격이, 바닥부 이외 부분의 간격보다 좁아지도록 하여 전력용 반도체장치를 구성했기 때문에, 인접하는 트렌치 게이트의 바닥부 사이 및 그 근방에 정공이 축적되고, 이 축적된 정공에 의해 전자의 공급량이 증가하고, 임피던스가 저하함으로써, 전력용 반도체장치의 온 전압과 손실이 저감되는 효 과를 나타낸다.

Claims (3)

  1. 제1의 주면과 제2의 주면을 가지는 제1도전형의 제1의 반도체층과,
    상기 제1도전형의 제1의 반도체층 위에 설치된 제2도전형의 제2의 반도체층과,
    상기 제2도전형의 제2의 반도체층의 표면에서 상기 제1도전형의 제1의 반도체층 내에, 그 바닥부가 도달하도록 설치되고, 소정의 인접하는 상기 바닥부의 간격이, 상기 바닥부 이외의 간격보다 좁아지도록 설치된 트렌치와, 이 트렌치의 내면에 설치된 게이트 절연막과, 이 게이트 절연막의 내부를 메우도록 설치된 게이트 전극을 가지는 트렌치 게이트와,
    상기 트렌치 게이트에 인접하여 상기 제2도전형의 제2의 반도체층의 표면 내에 선택적으로 설치된 제1도전형의 제1의 반도체 영역과,
    상기 제2도전형의 제2의 반도체층 위에 설치되고, 상기 제1도전형의 제1의 반도체 영역과 전기적으로 접속된 제1의 주전극과,
    상기 제2의 주면 위에 설치된 제2도전형의 제3의 반도체층과,
    상기 제2도전형의 제3의 반도체층 위에 설치된 제2의 주전극을 구비한 것을 특징으로 하는 전력용 반도체장치.
  2. 제1의 주면과 제2의 주면을 가지는 제1도전형의 제1의 반도체층과,
    상기 제1도전형의 제1의 반도체층의 상기 제1의 주면으로부터 내부에, 그 바닥부가 도달하도록 설치되고, 소정의 인접하는 상기 바닥부의 간격이, 상기 바닥부 이외의 간격보다 좁아지도록 설치된 트렌치와, 이 트렌치의 내면에 설치된 트렌치 절연막과, 이 트렌치 절연막의 내부를 메우도록 설치된 트렌치 전극을 가지는 이미터 트렌치와, 상기 이미터 트렌치에 인접하여 상기 제1도전형의 제1의 반도체층의 표면 내에 선택적으로 설치된 제2도전형의 제1의 반도체 영역과,
    상기 이미터 트렌치에 인접하여 상기 제2도전형의 제1의 반도체 영역의 표면 내에 선택적으로 설치된 제1도전형의 제2의 반도체 영역과,
    상기 제1도전형의 제1의 반도체층, 상기 제2도전형의 제1의 반도체 영역 및 일부의 상기 제1도전형의 제2의 반도체 영역 위에 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 제1의 주면 위에 설치되고, 상기 제1도전형의 제2의 반도체 영역 및 상기 트렌치 전극과 전기적으로 접속된 제1의 주전극과,
    상기 제2의 주면 위에 설치된 제2도전형의 제2의 반도체층과,
    상기 제2도전형의 제2의 반도체층 위에 형성된 제2의 주전극을 구비한 것을 특징으로 하는 전력용 반도체장치.
  3. 제1의 주면과 제2의 주면을 가지는 제1도전형의 제1의 반도체층과,
    상기 제1도전형의 제1의 반도체층의 상기 제1의 주면으로부터 내부에, 그 바 닥부가 도달하도록 설치되고, 소정의 인접하는 상기 바닥부의 간격이, 상기 바닥부 이외의 간격보다 좁아지도록 설치된 절연체로 이루어지는 이미터 트렌치와,
    상기 이미터 트렌치에 인접하여 상기 제1도전형의 제1의 반도체층의 표면 내에 선택적으로 설치된 제2도전형의 제1의 반도체 영역과,
    상기 이미터 트렌치에 인접하여 상기 제2도전형의 제1의 반도체 영역의 표면 내에 선택적으로 설치된 제1도전형의 제2의 반도체 영역과,
    상기 제1 도전형의 제1의 반도체층, 상기 제2도전형의 제1의 반도체 영역 및 일부의 상기 제1도전형의 제2의 반도체 영역 위에 설치된 게이트 절연막과,
    상기 게이트 절연막 위에 설치된 게이트 전극과,
    상기 제1의 주면 위에 설치되고, 상기 제1도전형의 제2의 반도체 영역과 전기적으로 접속된 제1의 주전극과,
    상기 제2의 주면 위에 설치된 제2도전형의 제2의 반도체층과,
    상기 제2도전형의 제2의 반도체층 위에 형성된 제2의 주전극을 구비한 것을 특징으로 하는 전력용 반도체장치.
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