ITTO20100722A1 - Dispositivo elettronico integrato e relativo metodo di fabbricazione - Google Patents

Dispositivo elettronico integrato e relativo metodo di fabbricazione Download PDF

Info

Publication number
ITTO20100722A1
ITTO20100722A1 IT000722A ITTO20100722A ITTO20100722A1 IT TO20100722 A1 ITTO20100722 A1 IT TO20100722A1 IT 000722 A IT000722 A IT 000722A IT TO20100722 A ITTO20100722 A IT TO20100722A IT TO20100722 A1 ITTO20100722 A1 IT TO20100722A1
Authority
IT
Italy
Prior art keywords
region
layer
electronic device
epitaxial region
forming
Prior art date
Application number
IT000722A
Other languages
English (en)
Inventor
Donato Corona
Nicolo' Frazzetto
Antonio Giuseppe Grimaldi
Corrado Iacono
Monica Micciche
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to ITTO2010A000722A priority Critical patent/IT1401754B1/it
Priority to US13/221,733 priority patent/US9142666B2/en
Publication of ITTO20100722A1 publication Critical patent/ITTO20100722A1/it
Application granted granted Critical
Publication of IT1401754B1 publication Critical patent/IT1401754B1/it
Priority to US14/788,708 priority patent/US9257550B2/en

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02529Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004Base region of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66893Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66916Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN heterojunction gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/732Vertical transistors
    • H01L29/7322Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/02447Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02502Layer structure consisting of two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821Collector regions of bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0886Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Credit Cards Or The Like (AREA)

Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“DISPOSITIVO ELETTRONICO INTEGRATO E RELATIVO METODO DI FABBRICAZIONEâ€
La presente invenzione à ̈ relativa ad un dispositivo elettronico integrato e al relativo metodo di fabbricazione.
Come à ̈ noto, sono oggi disponibili numerosi dispositivi elettronici formati almeno in parte di carburo di silicio (“silicon carbide†, SiC).
Ad esempio, sono oggi disponibili transistori metalloossido-semiconduttore ad effetto di campo (“metal-oxidesemiconductor field effect transistor†, MOSFET) formati almeno in parte di carburo di silicio, il quale si caratterizza per un intervallo proibito (“bandgap†) superiore rispetto al bandgap del silicio. Pertanto, a parità di livello di drogaggio, il campo elettrico critico del carburo di silicio à ̈ superiore al campo elettrico critico del silicio. Ad esempio, nel caso in cui il carburo di silicio abbia politipo cosiddetto 3C, il campo elettrico critico à ̈ all’incirca pari a quattro volte il campo elettrico critico del silicio; nei casi in cui il carburo di silicio abbia invece politipo 6H e 4H, il campo elettrico critico à ̈ rispettivamente pari a circa otto volte e dieci volte il campo elettrico critico del silicio.
Grazie all’elevato campo elettrico critico, il carburo di silicio consente di realizzare giunzioni aventi tensioni di breakdown più elevate rispetto a quanto ottenibile mediante impiego di silicio. Inoltre, sfruttando l’elevato campo elettrico critico, si possono realizzare transistori con regioni di deriva (“drift†) aventi spessori inferiori rispetto alle regioni di deriva dei tradizionali transistori in silicio; tali transistori si caratterizzano dunque per basse resistenze di uscita (“on-resistance†, Ron).
D’altra parte, il carburo di silicio presenta una ridotta diffusività delle specie droganti, anche ad alta temperatura; inoltre, rispetto al silicio, il carburo di silicio si caratterizza per una ridotta mobilità Î1⁄4 dei portatori. Infatti, nel carburo di silicio, la mobilità Î1⁄4 dei portatori à ̈ tipicamente dell’ordine di qualche centinaio di cm<2>/Vs, mentre, all’interno del silicio, la mobilità Î1⁄4 dei portatori può superare anche il migliaio di cm<2>/Vs. In particolare, nel caso di transistori MOSFET realizzati in carburo di silicio con politipo 4H, la mobilità Î1⁄4 dei portatori nelle rispettive regioni di canale à ̈ limitata a circa 50cm<2>/Vs, a causa della generazione di stati alle interfacce ossido-semiconduttore.
In maggior dettaglio, sono oggi disponibili dispositivi elettronici formati a partire da un substrato di carburo silicio. Tuttavia, la tecnologia oggi disponibile non consente di realizzare fette (“wafer†) di carburo di silicio con diametri superiori ai quattro pollici, pertanto la fabbricazione di tali dispositivi elettronici risulta generalmente più costosa e tecnologicamente complessa rispetto alla fabbricazione di dispositivi elettronici a partire da substrati di silicio.
Al fine di coniugare i pregi del silicio e del carburo di silicio, sono stati inoltre proposti dispositivi elettronici formati a partire da un substrato di silicio e comprendenti uno o più strati epitassiali di carburo di silicio. Ad esempio, il brevetto statunitense US5877515 descrive un dispositivo a semiconduttore, ed in particolare un transistore MOSFET, avente uno strato di silicio, il quale à ̈ disposto su uno strato di carburo di silicio, il quale a sua volta à ̈ disposto su un substrato di silicio.
Operativamente, lo strato di carburo di silicio consente di ottenere una concentrazione di carica superiore rispetto a quanto ottenibile nel caso di uno strato di silicio, a parità di tensione di breakdown. Tuttavia, à ̈ possibile che in certe condizioni, ed in particolare nel caso in cui il dispositivo a semiconduttore sia polarizzato in modo da lavorare in regione di interdizione, si generi un campo elettrico non trascurabile all’interno del substrato di silicio. In tali condizioni, à ̈ lo stesso silicio a limitare, con il proprio campo elettrico critico, la tensione di breakdown del dispositivo a semiconduttore.
Al fine di prevenire la generazione di un campo elettrico non trascurabile all’interno del substrato di silicio, à ̈ possibile incrementare lo spessore dello strato di carburo di silicio, tuttavia tale operazione, oltre ad essere tecnologicamente complessa, comporta un aumento della resistenza di uscita del dispositivo a semiconduttore.
Scopo della presente invenzione à ̈ fornire un dispositivo elettronico integrato ed un metodo di fabbricazione che consentano di risolvere almeno in parte gli inconvenienti dell’arte nota.
Secondo l'invenzione, vengono forniti un dispositivo elettronico integrato e un metodo di fabbricazione come definiti, rispettivamente, nelle rivendicazioni 1 e 12.
Per una migliore comprensione dell’invenzione, ne vengono ora descritte forme di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- le figure 1 e 3 mostrano sezioni trasversali di transistori MOSFET a trincea;
- le figure 2 e 4 mostrano sezioni trasversali di MOSFET a cella planare;
- la figura 5 mostra una sezione trasversale di un transistore IGBT a trincea;
- la figura 6 mostra una sezione trasversale di un transistore IGBT a cella planare;
- la figura 7 mostra una sezione trasversale di un transistore JFET;
- la figura 8 mostra una sezione trasversale di un transistore bipolare; e
- le figure 9-24 mostrano sezioni trasversali del presente dispositivo elettronico integrato, durante successive fasi di fabbricazione.
La figura 1 mostra una forma di realizzazione del presente dispositivo elettronico integrato, nella fattispecie formante un transistore MOSFET a trincea 1.
In dettaglio, il transistore MOSFET a trincea 1 à ̈ formato da un corpo 2 di materiale semiconduttore, il quale à ̈ formato da un substrato 4 di silicio, di tipo N++ (ad esempio, drogato con arsenico) ed avente una superficie inferiore S4; il silicio può avere una struttura cristallografica del tipo cosiddetto <100>. Inoltre, il corpo 2 comprende un primo strato di buffer 6, un secondo strato di buffer 8 e uno strato di deriva 10.
In dettaglio, il substrato 4 ha uno spessore h4compreso tra 500Î1⁄4m e 1500Î1⁄4m, ed inoltre ha un livello di drogaggio superiore a 1·10<19>cm<-3>, in maniera tale per cui la resistività Ï Ã ̈ inferiore a 6mΩ*cm. ;Il primo strato di buffer 6 à ̈ disposto al di sopra del substrato 4, con cui à ̈ in contatto diretto, à ̈ formato di carburo di silicio ed à ̈ di tipo N++ (ad esempio, drogato con azoto o fosforo). In particolare, il primo strato di buffer 6 à ̈ formato di carburo di silicio del politipo 3C, il quale, quando cresciuto su silicio del tipo <100>, presenta un reticolo cristallino con imperfezioni ridotte. In aggiunta, il primo strato di buffer 6 ha uno spessore h6inferiore a 0,5Î1⁄4m, ed inoltre ha un livello di drogaggio compreso tra 5·10<16>cm<-3>e 1·10<17>cm<-3>. ;Il secondo strato di buffer 8 à ̈ disposto al di sopra del primo strato di buffer 6, con cui à ̈ in contatto diretto, à ̈ formato di carburo di silicio ed à ̈ di tipo N+ (ad esempio, drogato con azoto o fosforo). In particolare, anche il secondo strato di buffer 8 à ̈ formato di carburo di silicio del politipo 3C. In aggiunta, il secondo strato di buffer 8 ha uno spessore h8inferiore a 0,5Î1⁄4m, ed inoltre ha un livello di drogaggio compreso tra 1·10<16>cm<-3>e 5·10<16>cm<-3>. ;Lo strato di deriva 10 à ̈ disposto al di sopra del secondo strato di buffer 8, con cui à ̈ in contatto diretto, à ̈ formato di carburo di silicio ed à ̈ di tipo N (ad esempio, drogato con azoto o fosforo). In particolare, anche lo strato di deriva 10 à ̈ formato di carburo di silicio del politipo 3C. In aggiunta, lo strato di deriva 10 ha uno spessore h10compreso tra 1Î1⁄4m e 10Î1⁄4m, ed inoltre ha un livello di drogaggio compreso tra 1·10<15>cm<-3>e 1·10<16>cm<-3>. Ancora, lo strato di deriva 10 definisce una superficie intermedia S10. ;Il corpo 2 del transistore MOSFET a trincea 1 comprende inoltre uno strato superiore 12, formato di silicio e di tipo N (ad, esempio, drogato con fosforo). ;In dettaglio, lo strato superiore 12 definisce una superficie superiore S12e si estende al di sopra della superficie intermedia S10, in contatto diretto con lo strato di deriva 10. Inoltre, lo strato superiore 12 ha uno spessore h12compreso nell’intervallo 1Î1⁄4m-3Î1⁄4m; ancora, lo strato superiore 12 ha un livello di drogaggio compreso tra 1·10<15>cm<-3>-1·10<16>cm<-3>. ;In pratica, il corpo 2 di materiale semiconduttore à ̈ delimitato dalla superficie superiore S12e dalla superficie inferiore S4. Inoltre, al di sotto della superficie intermedia S10si estendono una prima ed una seconda regione semiconduttrice 14a, 14b di tipo P+. ;In dettaglio, la prima e la seconda regione semiconduttrice 14a, 14b sono distanziate lateralmente in modo da definire una regione interna 16, interposta tra la prima e la seconda regione semiconduttrice 14a, 14b. Inoltre, la prima e la seconda regione semiconduttrice 14a, 14b si estendono a partire dalla superficie intermedia S10, con una profondità h14inferiore allo spessore h10, ad esempio inferiore a 1Î1⁄4m. Ancora, la prima e la seconda regione semiconduttrice 14a, 14b hanno un livello di drogaggio di picco compreso tra 1·10<16>cm<-3>e 1·10<19>cm<-3>. ;Operativamente, la prima e la seconda regione semiconduttrice 14a, 14b fungono, rispettivamente, da prima e seconda regione profonda di corpo (“deep body region†) 14a, 14b. ;Il transistore MOSFET a trincea 1 comprende inoltre una trincea 20, la quale si estende a partire dalla superficie superiore S12ed ha uno spessore h20. Come mostrato a titolo esemplificativo in figura 1, lo spessore h20può essere tale per cui h20≥h12. In altre parole, la trincea 20 può estendersi attraverso lo strato superiore 12 fino a penetrare parzialmente all’interno dello strato di deriva 10; ad esempio, à ̈ possibile che h20=h12+Δ, con Δ compreso tra 0,5Î1⁄4m e 1Î1⁄4m. Inoltre, la trincea 20 à ̈ distanziata lateralmente rispetto alla prima ed alla seconda regione profonda di corpo 14a, 14b, in maniera tale da estendersi all’interno della regione interna 16 senza contattare la prima e la seconda regione profonda di corpo 14a, 14b, le quali sono equidistanti dalla trincea 20 stessa. ;In dettaglio, la trincea 20 à ̈ delimitata da una parete 22, e la prima e la seconda regione profonda di corpo 14a, 14b distano entrambe una distanza d dalla parete 22. In pratica, indicando con w20la larghezza della trincea 20 e con w16la larghezza della regione interna 16, si ha w16=w20+2d. ;In maggior dettaglio, la parete 22 à ̈ rivestita internamente da un primo strato di ossido 24. Inoltre, all’interno della trincea 20 à ̈ presente una prima regione di porta (“gate†) 26, la quale à ̈ a contatto diretto con il primo strato di ossido 24 ed à ̈ formata di polisilicio. ;Il transistore MOSFET a trincea 1 comprende inoltre una prima regione di ossido 30, la quale à ̈ disposta al di sopra della superficie superiore S12, à ̈ verticalmente allineata alla trincea 20 ed à ̈ a contatto diretto con il primo strato di ossido 24 e con la prima regione di porta 26. La prima regione di ossido può avere spessore compreso, ad esempio, tra 20nm e 80nm. ;Il transistore MOSFET a trincea 1 comprende inoltre una prima ed una seconda regione superiore di corpo 32a, 32b, di tipo P (ad esempio, drogate con boro) e con livello di drogaggio di picco compreso tra 1·10<16>cm<-3>e 1·10<18>cm<-3>. In dettaglio, la prima e la seconda regione superiore di corpo 32a, 32b sono lateralmente distanziate e si estendono attraverso lo strato superiore 12 a partire dalla superficie superiore S12, fino a contattare, rispettivamente, la prima e la seconda regione profonda di corpo 14a, 14b. Inoltre, la prima e la seconda regione superiore di corpo 32a, 32b si estendono lateralmente fino a contattare la parete 22 della trincea 20, la quale separa appunto la prima e la seconda regione superiore di corpo 32a, 32b. ;Il transistore MOSFET a trincea 1 comprende inoltre una prima regione di sorgente 34 formata da una prima ed una seconda sottoregione di sorgente 34a, 34b, entrambe di tipo N+ (ad esempio, drogate con fosforo) e con livello di drogaggio di picco all’incirca pari a 1·10<20>cm<-3>. In dettaglio, la prima e la seconda sottoregione di sorgente 34a, 34b si estendono, a partire dalla superficie superiore S12, all’interno dello strato superiore 12. In maggior dettaglio, la prima e la seconda sottoregione di sorgente 34a, 34b sono lateralmente distanziate, in maniera tale per cui la trincea 20 si estende tra la prima e la seconda sottoregione di sorgente 34a, 34b, con le quali à ̈ in contatto diretto. In particolare, la prima e la seconda sottoregione di sorgente 34a, 34b sono a contatto diretto con il primo strato di ossido 24; inoltre, la prima e la seconda sottoregione di sorgente 34a, 34b sono a contatto diretto con la prima regione di ossido 30. ;In pratica, la prima regione di sorgente 34 e la trincea 20 sono alloggiate all’interno di una regione operativa O, una cui porzione inferiore à ̈ formata dalla regione interna 16 ed à ̈ dunque delimitata dalla prima e dalla seconda regione profonda di corpo 14a, 14b. ;Il transistore MOSFET a trincea 1 comprende inoltre una prima regione dielettrica 35, la quale sovrasta, in contatto diretto, la prima regione di ossido 30, ed à ̈ in contatto diretto con la prima e con la seconda sottoregione di sorgente 34a, 34b. ;Il transistore MOSFET a trincea 1 comprende inoltre una prima metallizzazione superiore 36 ed una metallizzazione inferiore 38, nonché una prima metallizzazione di porta, quest’ultima contattando in modo di per sé noto la prima regione di porta 26 e non essendo mostrata. ;In dettaglio, la prima metallizzazione superiore 36 si estende al di sopra della superficie superiore S12, circondando superiormente e lateralmente la prima regione dielettrica 35, e contattando la prima e la seconda sottoregione di sorgente 34a, 34b, nonché la prima e la seconda regione superiore di corpo 32a, 32b. ;La metallizzazione inferiore 38 si estende invece al di sotto della superficie inferiore S4del substrato 4, con cui à ̈ in contatto diretto. In pratica, il substrato 4, il primo ed il secondo strato di buffer 6, 8 e lo strato di deriva 10 fungono da regione di pozzo (“drain†). ;Operativamente, la prima metallizzazione superiore 36 funge da metallizzazione di sorgente, mentre la metallizzazione inferiore 38 funge da metallizzazione di pozzo. Inoltre, la prima regione di porta 26, il primo strato di ossido 24 e lo strato superiore 12 (ed in particolare, la prima e la seconda regione superiore di corpo 32a, 32b) formano una giunzione del tipo metallo – ossido - semiconduttore, perciò, polarizzando in modo di per sé noto la prima metallizzazione superiore 36 e la prima metallizzazione di porta, à ̈ possibile formare un canale di tipo N all’interno dello strato superiore 12, in particolare all’interno di una regione dello strato superiore 12 disposta a contatto diretto con il primo strato di ossido 24. Inoltre, polarizzando in modo di per sé noto la prima metallizzazione superiore 36 e la metallizzazione inferiore 38 con una tensione VDS, à ̈ possibile generare una corrente IDS. ;La corrente IDSscorre tra la prima metallizzazione superiore 36 e la metallizzazione inferiore 38, dunque ha direzione verticale e scorre sia attraverso il silicio che attraverso il carburo di silicio. In particolare, la corrente IDSscorre all’interno del canale di tipo N, attraversando lo strato superiore 12, nonché lo strato di deriva 10 e il primo ed il secondo strato di buffer 6, 8. ;Nel caso in cui la tensione VDSsia tale da polarizzare inversamente le giunzioni PN presenti tra lo strato di deriva 10 e la prima e la seconda regione profonda di corpo 14a, 14b, il modulo della tensione VDSnon può superare una tensione massima Vmax, pena l’innesco di un fenomeno di breakdown all’interno del transistore MOSFET a trincea 1. ;In particolare, la tensione massima Vmaxrisulta particolarmente elevata grazie alla presenza del primo e del secondo strato di buffer 6, 8, ed ai rispettivi livelli di drogaggio, i quali prevengono la generazione di campi elettrici all’interno del substrato 4 di silicio. Similmente, la prima e la seconda regione profonda di corpo 14a, 14b prevengono la generazione di campi elettrici all’interno dello strato superiore 12 di silicio. In altre parole, la tensione VDScade sostanzialmente all’interno della prima e della seconda regione profonda di corpo 14a, 14b, nonché all’interno dello strato di deriva 10 e del primo e del secondo strato di buffer 6, 8. Viceversa, all’interno dello strato superiore 12 e del substrato 4, non vi à ̈ caduta di tensione, perché il campo elettrico à ̈ in prima approssimazione trascurabile. Pertanto, la tensione massima Vmaxà ̈ limitata superiormente, invece che dal campo elettrico critico del silicio, dal campo elettrico critico del carburo di silicio, il quale, come detto, à ̈ maggiore del campo elettrico critico del silicio. ;Inoltre, relativamente allo strato superiore 12, il campo elettrico ivi presente à ̈ trascurabile non solo in prossimità della prima e della seconda regione profonda di corpo 14a, 14b, bensì anche in prossimità della regione interna 16, cioà ̈ laddove lo strato superiore 12 non à ̈ a diretto contatto con la prima e la seconda regione profonda di corpo 14a, 14b. Infatti, come mostrato qualitativamente in figura 1, al di sotto della prima e della seconda regione profonda di corpo 14a, 14b, le linee equipotenziali L che si generano in uso all’interno del transistore MOSFET a trincea 1 risultano all’incirca parallele alla prima ed alla seconda regione profonda di corpo 14a, 14b. Invece, in corrispondenza della regione interna 16, le linee equipotenziali L si incurvano, a causa della presenza della trincea 20, ed in particolare del primo strato di ossido 24. ;La figura 2 illustra una differente forma di realizzazione del presente dispositivo elettronico integrato, nella fattispecie formante un transistore MOSFET a cella planare 50, descritto nel seguito. Elementi già presenti nel transistore MOSFET a trincea 1 mostrato in figura 1 sono indicati con i medesimi numeri di riferimento; inoltre, la seguente descrizione si limita alle differenze del transistore MOSFET a cella planare 50 rispetto al transistore MOSFET a trincea 1 mostrato in figura 1. ;In dettaglio, il transistore MOSFET a cella planare 50 à ̈ privo della trincea 20, e conseguentemente anche del primo strato di ossido 24 e della prima regione di porta 26. Inoltre, tra la prima regione di ossido 30 e la prima regione dielettrica 35 à ̈ interposta una seconda regione di porta 52, formata di polisilicio, la quale sovrasta la prima regione di ossido 30, con cui à ̈ in contatto diretto. In particolare, la seconda regione di porta 52 ha uno spessore pari, ad esempio, a 600nm. ;In aggiunta, la prima e la seconda regione superiore di corpo 32a, 32b circondano lateralmente, rispettivamente, la prima e la seconda sottoregione di sorgente 34a, 34b. Inoltre, analogamente a quanto mostrato in figura 1, anche il transistore MOSFET a cella planare 50 comprende la prima metallizzazione superiore 36, la metallizzazione inferiore 38 e la prima metallizzazione di porta, quest’ultima contattando in modo di per sé noto la seconda regione di porta 52 e non essendo mostrata. ;Operativamente, la seconda regione di porta 52, la prima regione di ossido 30 e lo strato superiore 12 formano una giunzione del tipo metallo – ossido – semiconduttore, pertanto, polarizzando in modo di per sé noto la prima regione di sorgente 34 e la seconda regione di porta 52, à ̈ possibile formare, al di sotto della prima regione di ossido 30, un canale di tipo N. In particolare, il canale di tipo N si estende all’interno di porzioni della prima e della seconda regione superiore di corpo 32a, 32b a contatto con la prima regione di ossido 30 e comprese tra la prima e la seconda sottoregione di sorgente 34a, 34b. ;Inoltre, polarizzando in modo di per sé noto la prima metallizzazione superiore 36 e la metallizzazione inferiore 38 con la tensione VDS, à ̈ possibile generare la corrente IDS, la quale scorre verticalmente, attraversando la regione interna 16, in modo analogo a quanto precedentemente descritto. ;La figura 3 illustra una differente forma di realizzazione del presente dispositivo elettronico integrato, nella fattispecie formante un transistore MOSFET a trincea perfezionato (“enhanced†) 60, descritto nel seguito. Elementi già presenti nel transistore MOSFET a trincea 1 mostrato in figura 1 sono indicati con i medesimi numeri di riferimento; inoltre, la seguente descrizione si limita alle differenze del transistore MOSFET a trincea perfezionato 60 rispetto al transistore MOSFET a trincea 1 mostrato in figura 1. ;In dettaglio, il transistore MOSFET a trincea perfezionato 60 include uno o più strati intermedi di tipo N (ad esempio, drogati con azoto o fosforo), i quali sono interposti tra lo strato di deriva 10 e lo strato superiore 12, e sono formati di carburo di silicio del politipo 3C. Inoltre, gli strati intermedi possono avere un medesimo spessore h62ed un medesimo livello di drogaggio, ad esempio uguale al livello di drogaggio dello strato di deriva 10. ;A titolo esemplificativo, la forma di realizzazione mostrata in figura 3 presenta un primo ed un secondo strato intermedio, indicati rispettivamente con 62a e 62b. In particolare, il primo strato intermedio 62a sovrasta lo strato di deriva 10, con cui à ̈ a contatto diretto. Invece, il secondo strato intermedio 62b sovrasta il primo strato intermedio 62a, con cui à ̈ a contatto diretto, ed à ̈ sovrastato dallo strato superiore 12, con il quale à ̈ a contatto diretto. Il secondo strato intermedio 62b definisce inoltre una superficie di contatto S62, la quale contatta lo strato superiore 12. In aggiunta, in tale forma di realizzazione, la trincea 20 può estendersi, ad esempio, fino alla superficie di contatto S62, cioà ̈ con h20=h10. ;Il transistore MOSFET a trincea perfezionato 60 comprende inoltre una prima ed una seconda regione intermedia di corpo 64, 66, di tipo P (ad esempio drogata con boro) e con livelli di drogaggio di picco compresi tra 1·10<14>cm<-3>e 1·10<15>cm<-3>. In dettaglio, la prima e la seconda regione intermedia di corpo 64, 66 sono lateralmente distanziate e si estendono attraverso il primo ed il secondo strato intermedio 62a, 62b, a partire dalla superficie di contatto S62, fino a contattare, rispettivamente, la prima e la seconda regione profonda di corpo 14a, 14b. Inoltre, la prima e la seconda regione intermedia di corpo 64, 66 sono rispettivamente a contatto con la prima e la seconda regione superiore di corpo 32a, 32b. ;Operativamente, definendo come regione di confinamento 68 la regione formata dalle porzioni del primo e del secondo strato intermedio 62a, 62b non occupate né dalla prima e né dalla seconda regione intermedia di corpo 64, 66, à ̈ possibile verificare che, in uso, il campo elettrico assume, in tale regione di confinamento 68, una direzione in prima approssimazione orizzontale, cioà ̈ parallela alla superficie intermedia S10. In tal modo, si riduce ulteriormente la possibilità che all’interno dello strato superiore 12 si formi un campo elettrico apprezzabile. ;Come mostrato in figura 4, à ̈ possibile una differente forma di realizzazione del presente dispositivo elettronico integrato, la quale forma un transistore MOSFET a cella planare modificato 70, cui nel seguito ci si riferisce come al transistore MOSFET a cella planare perfezionato 70, descritto nel seguito. Elementi già presenti nel transistore MOSFET a cella planare 50 mostrato in figura 2 sono indicati con i medesimi numeri di riferimento. ;In dettaglio, rispetto al transistore MOSFET a cella planare 50, il transistore MOSFET a cella planare perfezionato 70 comprende i già descritti uno o più strati intermedi, nonché la prima e la seconda regione intermedia di corpo 64, 66. In particolare, la forma di realizzazione mostrata in figura 4 presenta i già citati primo e secondo strato intermedio 62a, 62b, i quali consentono di ottenere la summenzionata riduzione del campo elettrico all’interno dello strato superiore 12. ;Secondo ulteriori forme di realizzazione del presente dispositivo elettronico integrato, esso può formare, inoltre, un transistore bipolare a porta isolata (“insulated gate bipolar transistor†, IGBT), ed in particolare un transistore IGBT a trincea 80 (figura 5), oppure un transistore IGBT a cella planare 90 (figura 6). ;Come mostrato in figura 5, dove elementi già mostrati in figura 1 sono indicati con i medesimi numeri di riferimento, il transistore IGBT a trincea 80 si differenzia dal transistore MOSFET a trincea 1 per il fatto di essere formato a partire da un substrato alternativo 4b, invece che dal precedentemente descritto substrato 4. ;In particolare, il substrato alternativo 4b à ̈ formato di silicio con struttura cristallografica del tipo <100>, ed à ̈ di tipo P++ (ad esempio, drogato con boro); inoltre, il substrato alternativo 4b ha uno spessore h4bcompreso tra 500Î1⁄4m e 1500Î1⁄4m, ed ha un livello di drogaggio superiore a 1·10<19>cm<-3>, in maniera tale per cui la resistività Ï Ã ̈ inferiore a 6mΩ*cm.
Operativamente, la prima e la seconda regione profonda di corpo 14a, 14b fungono, insieme alla prima ed alla seconda regione superiore di corpo 32a, 32b, da collettore di un transistore bipolare addizionale del tipo PNP, la cui base à ̈ formata dal primo e dal secondo strato di buffer 6, 8 e dallo strato di deriva 10, ed il cui emettitore à ̈ formato dal substrato alternativo 4b.
Similmente, come mostrato in figura 6, dove elementi già mostrati in figura 2 sono indicati con i medesimi numeri di riferimento, il transistore IGBT a cella planare 90 si differenzia dal transistore MOSFET a cella planare 50 per il fatto di essere formato a partire dal substrato alternativo 4b, invece che dal substrato 4.
Secondo un’ancora ulteriore forma di realizzazione, il presente dispositivo elettronico integrato può formare inoltre un transistore ad effetto di campo a giunzione 100 (“junction field effect transistore†, JFET), mostrato in figura 7, in cui elementi già mostrati in figura 1 sono indicati con i medesimi numeri di riferimento.
In dettaglio, il transistore JFET 100 comprende il substrato 4, il primo ed il secondo strato di buffer 6, 8 e lo strato di deriva 10, nonché la prima e la seconda regione semiconduttrice 14a, 14b, le quali fungono, rispettivamente da prima e seconda sottoregione di porta 14a, 14b. Al contrario, il transistore JFET 100 à ̈ privo dello strato superiore 12.
Il transistore JFET 100 comprende inoltre una seconda regione di sorgente 102, formata di silicio e di tipo N++ (ad esempio drogata con fosforo). In particolare, la seconda regione di sorgente 102 si estende al di sopra della superficie intermedia S10, a contatto diretto con la regione interna 16, ed ha un livello di drogaggio all’incirca pari a 1·10<19>cm<-3>ed uno spessore h102inferiore a 2Î1⁄4m.
Il transistore JFET 100 comprende inoltre, invece dalla prima metallizzazione superiore 36, una seconda metallizzazione superiore 104, la quale sovrasta la seconda regione di sorgente 102, con cui à ̈ a contatto diretto, ed assolve la funzione di metallizzazione di sorgente. Inoltre, il transistore JFET 100 comprende una seconda regione dielettrica 106 (formata, ad esempio, di vetro borofosfosilicato, BPSG), la quale si estende al di sopra della superficie intermedia S10e circonda lateralmente la seconda regione di sorgente 102 e la seconda metallizzazione superiore 104, con cui à ̈ a contatto diretto. Ancora, oltre alla metallizzazione inferiore 38, il transistore JFET 100 comprende una seconda metallizzazione di porta 108, la quale si estende al di sopra della superficie intermedia S10e circonda la seconda regione dielettrica 106, con cui à ̈ a contatto diretto. Inoltre, la seconda metallizzazione di porta 108 contatta la prima e la seconda sottoregione di porta 14a, 14b.
In uso, in assenza di tensione tra la seconda metallizzazione superiore 104 e la seconda metallizzazione di porta 108, all’interfaccia tra lo strato di deriva 10 e la prima sottoregione di porta 14a si forma una prima regione svuotata Da, e all’interfaccia tra lo strato di deriva 10 e la seconda sottoregione di corpo 14b si forma una seconda regione svuotata Db. Tali prima e seconda regione svuotata Da, Dbsi estendono all’interno dello strato di deriva 10 con una profondità wdb. Inoltre, in tale forma di realizzazione, la larghezza w16della regione interna 16, cioà ̈ la distanza laterale tra la prima e la seconda sottoregione di porta 14a, 14b, ed i livelli di drogaggio dello strato di deriva 10 e della prima e della seconda sottoregione di porta 14a, 14b sono tali per cui wdb=w16/2. In altre parole, in assenza di tensione tra la seconda metallizzazione superiore 104 e la seconda metallizzazione di porta 108, la prima e la seconda regione svuotata Da, Dbcontattano tra loro, isolando la seconda regione di sorgente 102 dal substrato 4 e dal primo e dal secondo strato di buffer 6, 8, i quali fungono da regione di pozzo. Pertanto, il transistore JFET 100 à ̈ un dispositivo a conduzione verticale di corrente del tipo normalmente spento.
Secondo un’ulteriore forma di realizzazione, il presente dispositivo elettronico integrato può formare un transistore bipolare 120, mostrato in figura 8, dove elementi già mostrati in figura 1 sono indicati con i medesimi numeri di riferimento.
In dettaglio, il transistore bipolare 120 comprende il substrato 4, il primo ed il secondo strato di buffer 6, 8, lo strato di deriva 10 e lo strato superiore 12 precedentemente descritti. Inoltre, il transistore bipolare 120 comprende una regione di emettitore 122, di tipo N+ (ad esempio, drogata con fosforo), la quale si estende, a partire dalla superficie superiore S12, all’interno dello strato superiore 12, con un livello di drogaggio all’incirca pari a 1·10<20>cm<-3>.
In aggiunta, il transistore bipolare 120 comprende, in luogo della prima e della seconda regione semiconduttrice 14a, 14b, una regione di base 124 di tipo P (ad esempio, drogata con boro), ed inoltre comprende una regione di bordo 126 di tipo P- (ad esempio, drogata con boro).
In dettaglio, la regione di base 124 ha un livello di drogaggio di picco compreso tra 1·10<16>cm<-3>e 1·10<18>cm<-3>; inoltre, la regione di base 124 si affaccia sulla superficie superiore S12e si estende all’interno dello strato superiore 12, in modo da circondare lateralmente ed inferiormente la regione di emettitore 122, alla quale à ̈ verticalmente allineata. In particolare, la regione di base 124 attraversa l’intero strato superiore 12 e si estende parzialmente all’interno dello strato di deriva 10, al di sotto della superficie intermedia S10.
La regione di bordo 126 ha un livello di drogaggio di picco compreso tra 1·10<14>cm<-3>e 1·10<16>cm<-3>; inoltre, la regione di bordo 126 si affaccia sulla superficie superiore S12e si estende all’interno dello strato superiore 12, esternamente rispetto alla regione di base 124, con cui à ̈ in contatto diretto. In particolare, la regione di bordo 126 attraversa l’intero strato superiore 12 e si estende parzialmente all’interno dello strato di deriva 10, al di sotto della superficie intermedia S10, circondando lateralmente la regione di base 124.
Il transistore bipolare 120 comprende inoltre una regione di channel stopper 128 di tipo N+ (ad esempio, drogata con fosforo) e con un livello di drogaggio all’incirca pari a 1e20, la quale si estende nello strato superiore 12, esternamente e a distanza rispetto alla regione di bordo 126.
Il transistore bipolare 120 comprende inoltre una metallizzazione di emettitore 130, una metallizzazione di base 132 e un anello equipotenziale 134 (“equipotential ring†, EQR) di materiale metallico, oltre che la metallizzazione inferiore 38, la quale funge da metallizzazione di collettore ed à ̈ collegata, in modo di per sé noto, all’anello equipotenziale 134.
In dettaglio, la metallizzazione di emettitore 130, la metallizzazione di base 132 e l’anello equipotenziale 134 si estendono al di sopra della superficie superiore S12e sono a contatto diretto con, rispettivamente, la regione di emettitore 122, la regione di base 124 e la regione di channel stopper 128.
Il transistore bipolare 120 comprende infine una regione isolante 140 di materiale dielettrico, disposta al di sopra della superficie superiore S12, con cui à ̈ a contatto diretto, a meno dei contatti tra la metallizzazione di emettitore 130, la metallizzazione di base 132, l’anello equipotenziale 134 e, rispettivamente, la regione di emettitore 122, la regione di base 124 e la regione di channel stopper 128.
In uso, lo strato di deriva 10, parte dello strato superiore 12 ed il primo ed il secondo strato di buffer 6, 8 fungono da regione di collettore del transistore bipolare 120. Inoltre, la regione di bordo 126 previene l’addensamento delle linee equipotenziali, e quindi la generazione di un elevato campo elettrico, in prossimità delle giunzioni PN che si formerebbero, in assenza della stessa regione di bordo 126, tra la regione di base 124 e lo strato superiore 12 e lo strato di deriva 10. In tal modo, si evita una riduzione della tensione massima Vmaxcui può operare il transistore bipolare 120 senza incorrere nel fenomeno del breakdown. Come precedentemente spiegato, anche nel caso del transistore bipolare 120, tale tensione massima Vmaxdipende in prima approssimazione dal campo elettrico critico del carburo di silicio, grazie al fatto che la regione di base 124 si estende anche al di sotto della superficie intermedia S10.
Per quanto concerne, invece, la regione di channel stopper 128, essa assolve, in modo di per sé noto, la funzione di prevenire la formazione di canali tra la regione di base 124 e le porzioni più esterne del transistore bipolare 120.
Il presente dispositivo elettronico può essere realizzato usando il procedimento di fabbricazione descritto nel seguito e rappresentato nelle figure 9-24. In particolare, la seguente descrizione si riferisce, senza perdita di generalità, alla fabbricazione del transistore MOSFET a trincea 1, del transistore MOSFET a trincea perfezionato 60, del transistore JFET 100 e del transistore bipolare 120.
Come mostrato in figura 9, per realizzare il transistore MOSFET a trincea 1 si predispone il substrato 4, e successivamente si formano, mediante crescita epitassiale, il primo strato di buffer 6, il secondo strato di buffer 8 e lo strato di deriva 10.
Successivamente (figura 10), impiegando una prima maschera di resist 200, si esegue un primo impianto di specie droganti di tipo P (ad esempio, atomi di alluminio o boro), rappresentato dalle frecce 202, in modo da localizzare le specie droganti in un primo ed un secondo straterello 14a’, 14b’ di tipo P+, disposti al di sotto della superficie intermedia S10e destinati a formare, rispettivamente, la prima e la seconda regione profonda di corpo 14a, 14b, una volta terminati appositi trattamenti termici, come spiegato in seguito. In particolare, il primo impianto viene eseguito a caldo, cioà ̈ ad una temperatura compresa tra 500°C e 850°C, al fine di limitare i difetti introdotti durante l’impianto stesso all’interno del reticolo cristallino del carburo di silicio; inoltre, il primo impianto può avvenire con dosaggio ed energia rispettivamente compresi negli intervalli 1·10<13>cm<-2>-1·10<15>cm<-2>e 30KeV-2MeV. Inoltre, in modo di per sé noto, e dunque non mostrato, il primo impianto può avvenire previa predisposizione, al di sopra della superficie intermedia S10, di uno strato temporaneo di silicio, il quale viene rimosso al termine del primo impianto; in tal modo, si limitano ulteriormente i difetti reticolari introdotti durante il primo impianto all’interno del reticolo cristallino del carburo di silicio.
Successivamente (figura 11), la prima maschera di resist 200 viene rimossa, e viene eseguito un trattamento termico ad una temperatura compresa tra 1250°C e 1365°C, e della durata, ad esempio, di trenta minuti, al fine di ridurre i siti dello strato di deriva 10 danneggiati in seguito al primo impianto, e attivare le specie droganti. Durante tale trattamento termico, lo spessore del primo e del secondo straterello 14a’, 14b’ aumenta, e il primo ed il secondo straterello 14a’, 14b’ formano, rispettivamente, la prima e la seconda regione profonda di corpo 14a, 14b.
In seguito (figura 12), si forma, mediante eteroepitassia, lo strato superiore 12, formato di silicio.
In modo di per sé noto, e pertanto non mostrato, si realizza, mediante attacco chimico, la trincea 20, e successivamente si formano in successione, sempre in modo di per sé noto, il primo strato di ossido 24, la prima regione di porta 26, la prima e la seconda regione superiore di corpo 32a, 32b, e la regione di sorgente 34. Vengono quindi formati, in modo di per sé noto, la prima regione di ossido 30 e la prima regione dielettrica 35, ed infine la prima metallizzazione superiore 36 e la metallizzazione inferiore 38.
Relativamente al transistore MOSFET a trincea perfezionato 60, per fabbricarlo à ̈ possibile eseguire le operazioni descritte nel seguito, le quali si riferiscono, a titolo esemplificativo, alla forma di realizzazione mostrata in figura 3.
In dettaglio, si eseguono le operazioni mostrate nelle figure 9-10. Successivamente (figura 13), dunque dopo aver effettuato il primo impianto, si rimuove la prima maschera di resist 200 e si forma, mediante crescita epitassiale, il primo strato intermedio 62a.
In seguito, mediante una seconda maschera di resist 210, si esegue un secondo impianto di specie droganti di tipo P (ad esempio, atomi di alluminio o boro), rappresentato dalle frecce 212, in modo da localizzare le specie droganti in un terzo ed un quarto straterello 64’ e 66’ di tipo P+. In particolare, indicando con S62ala superficie superiore del primo strato intermedio 62a, il terzo ed il quarto straterello 64’ e 66’ sono disposti al di sotto della superficie S62adel primo strato intermedio 62a, e sono destinati a formare, rispettivamente, la prima e la seconda regione intermedia di corpo 64, 66, una volta terminati appositi trattamenti termici. Anche questo secondo impianto viene eseguito a caldo, cioà ̈ ad una temperatura compresa tra 500°C e 850°C, e con dosaggio ed energia rispettivamente compresi negli intervalli 1·10<13>cm-
<2>-1·10<15>cm<-2>e 30KeV-2MeV. Inoltre, in modo di per sé noto, e dunque non mostrato, anche il secondo impianto può avvenire previa predisposizione, al di sopra della superficie S62adel primo strato intermedio 62a, di uno strato temporaneo di silicio, il quale viene rimosso al termine del secondo impianto.
In seguito (figura 14), si rimuove la seconda maschera di resist 210 e si forma, mediante crescita epitassiale, il secondo strato intermedio 62b, e successivamente si esegue, mediante una terza maschera di resist 220, un terzo impianto di specie droganti di tipo P (ad esempio, atomi di alluminio o boro), rappresentato dalle frecce 222, in modo da localizzare le specie droganti in un quinto ed un sesto straterello 64†e 66†di tipo P+. In particolare, il quinto ed il sesto straterello 64†e 66†sono disposti al di sotto della superficie di contatto S62e sono destinati a formare, rispettivamente, la prima e la seconda regione intermedia di corpo 64, 66, una volta terminati appositi trattamenti termici. Anche questo terzo impianto viene eseguito a caldo, cioà ̈ ad una temperatura compresa tra 500°C e 850°C, e con dosaggio ed energia rispettivamente compresi negli intervalli 1·10<13>cm<-3>–1·10<15>cm<-3>e 30KeV-2MeV. Inoltre, in modo di per sé noto, e dunque non mostrato, anche il terzo impianto può avvenire previa predisposizione, al di sopra della superficie di contatto S62, di uno strato temporaneo di silicio, il quale viene rimosso al termine del terzo impianto.
Successivamente (figura 15), si rimuove la terza maschera di resist 220 e si esegue un trattamento termico ad una temperatura compresa tra 1250°C e 1365°C, e della durata, ad esempio, di trenta minuti. In tal modo, il primo ed il secondo straterello 14a’, 14b’ formano, rispettivamente, la prima ed la seconda regione profonda di corpo 14a, 14b. Similmente, il terzo ed il quinto straterello 64’, 64†aumentano di spessore e formano la prima regione intermedia di corpo 64; inoltre, il quarto ed il sesto straterello 66’, 66†aumentano di spessore e formano la seconda regione intermedia di corpo 66.
Si noti che, sebbene nelle figure 13 e 14 sia mostrata una forma di realizzazione in cui il terzo ed il quarto straterello 64’ e 66’ hanno uno spessore hIinferiore allo spessore h62del primo strato intermedio 62a, ed in cui il quinto ed il sesto straterello 64†e 66†hanno uno spessore hIIinferiore allo spessore h62del secondo strato intermedio 62b, à ̈ altresì possibile effettuare il secondo ed il terzo impianto in maniera tale per cui hI≥h62e hII≥h62.
Successivamente si forma, mediante etero-epitassia, lo strato superiore 12 di silicio, e quindi, in modo di per sé noto, si realizzano la prima e la seconda regione superiore di corpo 32a, 32b, la trincea 20, la prima regione di porta 26, il primo strato di ossido 24, la prima regione di sorgente 34, la prima regione di ossido 30, la prima regione dielettrica 35, nonché la prima metallizzazione superiore 36, la metallizzazione inferiore 38 e la prima metallizzazione di porta.
Per fabbricare il transistore JFET 100 Ã ̈ invece possibile eseguire le operazioni mostrate alle figure 9-11.
Successivamente (figura 16), quindi dopo aver eseguito il trattamento termico, si forma, mediante etero-epitassia, uno strato addizionale 232, formato di silicio e tipo N++ (ad esempio drogato con fosforo), e destinato a formare la seconda regione di sorgente 102.
Successivamente (figura 17), mediante un attacco chimico, si rimuovono selettivamente porzioni dello strato addizionale 232, in modo da formare la seconda regione di sorgente 102. In seguito, si deposita uno strato isolante 236 formato, ad esempio, di vetro borofosfosilicato e destinato a formare la seconda regione dielettrica 106.
In modo non mostrato, si rimuovono selettivamente, mediante attacco chimico, porzioni dello strato isolante 236, in modo da formare la seconda regione dielettrica 106, e si realizzano la seconda metallizzazione superiore 104 e la seconda metallizzazione di porta 108.
Infine, per fabbricare il transistore bipolare 120, Ã ̈ possibile operare nel seguente modo.
In dettaglio, si eseguono le operazioni mostrate in figura 9. Successivamente (figura 18) si esegue, mediante una quarta maschera di resist 250, un quarto impianto di specie droganti di tipo P (ad esempio, atomi di alluminio o boro), rappresentato dalle frecce 252, in modo da localizzare le specie droganti in un settimo straterello 124a’ di tipo P, localizzato al di sotto della superficie intermedia S10e destinato a formare la regione di base 124. Anche questo quarto impianto viene eseguito a caldo, cioà ̈ ad una temperatura compresa tra 500°C e 850°C, e con dosaggio ed energia rispettivamente compresi negli intervalli 1·10<14>cm<-2>-1·10<15>cm<-2>e 30KeV-2MeV. Ancora, anche il quarto impianto può avvenire previa predisposizione, al di sopra della superficie intermedia S10, di uno strato temporaneo di silicio, il quale viene rimosso al termine del quarto impianto.
Successivamente (figura 19) si rimuove la quarta maschera di resist 250 e si esegue, mediante una quinta maschera di resist 260, un quinto impianto di specie droganti di tipo P (ad esempio, atomi di alluminio o boro), rappresentato dalle frecce 262, in modo da localizzare le specie droganti in un ottavo straterello 126a’ di tipo P-, localizzato al di sotto della superficie intermedia S10e destinato a formare la regione di bordo 126. Anche questo quinto impianto viene eseguito a caldo, cioà ̈ ad una temperatura compresa tra 500°C e 850°C, e con dosaggio ed energia rispettivamente compresi negli intervalli 1·10<12>cm<-2>-1·10<13>cm<-2>e 30KeV-2MeV. Ancora, anche il quinto impianto può avvenire previa predisposizione, al di sopra della superficie intermedia S10, di uno strato temporaneo di silicio, il quale viene rimosso al termine del quinto impianto.
Successivamente (figura 20) si rimuove la quinta maschera di resist 260 e si esegue un trattamento termico, ad una temperatura compresa tra 1250°C e 1365°C, e della durata, ad esempio, di trenta minuti. In tal modo, il settimo e l’ottavo straterello 124a’, 126a’ formano, rispettivamente, una prima porzione di regione di base 124a ed una prima porzione di regione di bordo 126a, estendetisi affacciate alla superficie intermedia S10, la prima porzione di regione di bordo 126a circondando la prima porzione di regione di base 124a.
In seguito (figura 21), si forma, mediante crescita epitassiale, lo strato superiore 12, disposto al di sopra della superficie intermedia S10.
Successivamente (figura 22), si esegue, mediante una sesta maschera di resist 270, un sesto impianto di specie droganti di tipo P (ad esempio, atomi di alluminio o boro), rappresentato dalle frecce 272, in modo da localizzare le specie droganti in un nono straterello 124b’ di tipo P, localizzato al di sotto della superficie superiore S12e destinato a formare la regione di base 124.
In seguito (figura 23), si rimuove la sesta maschera di resist 270 e si esegue, mediante una settima maschera di resist 280, un settimo impianto di specie droganti di tipo P (ad esempio, atomi di alluminio o boro), rappresentato dalle frecce 282, in modo da localizzare le specie droganti in un decimo straterello 126b’ di tipo P-, localizzato al di sotto della superficie superiore S12, circondante il nono straterello 124b’ e destinato a formare la regione di bordo 126.
Successivamente (figura 24), si rimuove la settima maschera di resist 280 e si esegue un trattamento termico ad una temperatura compresa tra 1100°C e 1150°C, e della durata di circa centoventi minuti, in maniera tale per cui il nono ed il decimo straterello 124b’, 126b’ formano rispettivamente una seconda porzione di regione di base 124b ed una seconda porzione di regione di bordo 126b, estendetisi affacciate alla superficie superiore S12, la seconda porzione di regione di bordo 126b circondando la seconda porzione di regione di base 124b. Inoltre, la seconda porzione di regione di base 124b e la seconda porzione di regione di bordo 126b attraversano l’intero spessore dello strato superiore 12, fino a raccordarsi, rispettivamente, alla prima porzione di regione di base 124a ed alla prima porzione di regione di bordo 126a, in maniera tale da formare la regione di base 124 e la regione di bordo 126.
In modo di per sé noto, e pertanto non mostrato, vengono quindi realizzate la regione di emettitore 122, la regione di channel stopper 128, la regione isolante 140, la metallizzazione di emettitore 130, la metallizzazione di base 132, l’anello equipotenziale 134 e la metallizzazione inferiore 38.
I vantaggi che il presente dispositivo elettronico integrato ed il presente metodo di fabbricazione consentono di ottenere emergono chiaramente dalla discussione precedente.
In dettaglio, il presente dispositivo elettronico à ̈ formato a partire da un substrato di silicio, con conseguenti benefici in termini di costi ridotti e disponibilità di wafer di grandi dimensioni. Inoltre, il presente dispositivo elettronico integrato utilizza le proprietà del carburo di silicio (bandgap elevato) per confinare il campo elettrico all’interno degli strati epitassiali di carburo di silicio, prevenendo la generazione del fenomeno del breakdown all’interno del substrato di silicio. In particolare, l’impiego del primo e del secondo strato di buffer 6, 8 consente di prevenire il verificarsi del breakdown all’interno del substrato 4; inoltre, i profili di drogaggio e gli spessori h6, h8del primo e del secondo strato di buffer 6, 8 possono essere modulati in modo che il campo elettrico che si genera all’interno dei medesimi abbia un profilo voluto.
Inoltre, secondo il presente metodo di fabbricazione, la prima e la seconda regione profonda di corpo 14a, 14b, nonché, nel caso del transistore bipolare 120, la prima porzione di regione di base 124a, sono fabbricate mediante impiantazione ionica, con conseguente maggior controllo dei relativi spessori, i quali possono essere superiori a quanto ottenibile mediante diffusione.
Risulta infine evidente che ai presenti dispositivo elettronico integrato e metodo di fabbricazione possono essere apportate modifiche e varianti, senza uscire dall’ambito della presente invenzione.
Ad esempio, Ã ̈ possibile che sia presente uno solo tra il primo ed il secondo strato di buffer 6, 8. Inoltre, Ã ̈ possibile invertire tutti i tipi degli elementi di semiconduttore descritti, e/o impiegare materiali semiconduttori differenti.

Claims (17)

  1. RIVENDICAZIONI 1. Dispositivo elettronico integrato formato in un corpo (2) di materiale semiconduttore comprendente: - un substrato (4;4b) di un primo materiale semiconduttore (Si), il primo materiale semiconduttore avendo un primo bandgap; - una prima regione epitassiale (6,8,10) di un secondo materiale semiconduttore (SiC) e di un primo tipo di conducibilità, sovrastante il substrato e definente una prima superficie (S10), il secondo materiale semiconduttore avendo un secondo bandgap superiore al primo bandgap; - una seconda regione epitassiale (12;102) del primo materiale semiconduttore, sovrastante ed in contatto diretto con la prima regione epitassiale; in cui la prima regione epitassiale comprende un primo strato di buffer (6;8) sovrastante il substrato, ed uno strato di deriva (10) sovrastante il primo strato di buffer e definente la prima superficie, il primo strato di buffer e lo strato di deriva avendo differente livello di drogaggio.
  2. 2. Dispositivo elettronico secondo la rivendicazione 1, in cui la prima regione epitassiale (6,8,10) comprende inoltre un secondo strato di buffer (8) interposto fra il primo strato di buffer (6) e lo strato di deriva (10), il secondo strato di buffer avendo un livello di drogaggio inferiore al livello di drogaggio del primo strato di buffer.
  3. 3. Dispositivo elettronico secondo la rivendicazione 2, comprendente inoltre una regione semiconduttrice (14a-14b,124) del secondo tipo di conducibilità, estendentesi almeno in parte attraverso lo strato di deriva (10).
  4. 4. Dispositivo elettronico secondo una qualsiasi delle rivendicazioni precedenti, in cui lo strato di deriva (10) definisce la prima superficie (S10), e la regione semiconduttrice (14a,14b) comprende una prima ed una seconda porzione affacciate alla prima superficie (S10) e distanziate lateralmente in modo da delimitare una regione interna (16).
  5. 5. Dispositivo elettronico secondo la rivendicazione 4, in cui il substrato (4) à ̈ del primo tipo di conducibilità, e il dispositivo elettronico à ̈ un dispositivo a scelta tra un transistore MOSFET a trincea (1) o un transistore MOSFET a cella planare (5).
  6. 6. Dispositivo elettronico secondo la rivendicazione 4 o 5, formante un transistore MOSFET a trincea (1), in cui la seconda regione epitassiale (12) definisce una superficie principale (S12) del corpo (2), una trincea (20) estendendosi all’interno della seconda regione epitassiale a partire dalla superficie principale e attraversando almeno parzialmente la regione interna (16).
  7. 7. Dispositivo elettronico secondo la rivendicazione 5, in cui il corpo (2) comprende inoltre una regione intermedia (62a,62b) interposta tra la prima regione epitassiale (6,8,10) e la seconda regione epitassiale (12); il dispositivo elettronico comprendendo inoltre una prima ed una seconda regione addizionale di corpo (64,66) del secondo tipo di conducibilità, lateralmente distanziate ed estendentisi attraverso la regione intermedia fra la seconda regione epitassiale (12) e, rispettivamente, la prima e la seconda porzione (14a,14b).
  8. 8. Dispositivo elettronico secondo la rivendicazione 4, formante un transistore JFET (100), in cui la prima e la seconda porzione (14a,14b) sono disposte (″arranged″) ad una prima distanza (w16) e formano rispettive interfacce con lo strato di deriva (10), i livelli di drogaggio dello strato di deriva e della prima e della seconda porzione essendo tali per cui, in assenza di polarizzazione, in corrispondenza delle interfacce si formano regioni svuotate (Da,Db) che si estendono all’interno dello strato di deriva per una profondità (wdb) almeno pari a metà della prima distanza.
  9. 9. Dispositivo elettronico secondo la rivendicazione 4, formante un dispositivo a scelta tra un transistore IGBT a trincea (80) o un transistore IGBT a cella planare (90), in cui il substrato (4b) e la seconda regione epitassiale (12) sono rispettivamente del secondo e del primo tipo di conducibilità, la seconda regione epitassiale definendo una superficie principale (S12) del corpo (2), il dispositivo elettronico comprendendo inoltre una prima ed una seconda regione superiore di corpo (32a,32b) del secondo tipo di conducibilità estendentisi all’interno della seconda regione epitassiale a partire dalla superficie principale, fino, rispettivamente, alla prima e alla seconda porzione (14a,14b).
  10. 10. Dispositivo elettronico secondo la rivendicazione 4, formante un transistore bipolare (120), in cui il substrato (4) e la seconda regione epitassiale (12) sono del primo tipo di conducibilità, la seconda regione epitassiale definendo una superficie principale (S12) del corpo (2); il dispositivo elettronico comprendendo inoltre una regione di conduzione corrente (122) del primo tipo di conducibilità, ed una regione di controllo (124) del secondo tipo di conducibilità, la regione di conduzione corrente estendendosi all’interno della seconda regione epitassiale a partire dalla superficie principale, la regione di controllo estendendosi, a partire dalla superficie principale, per l’intero spessore della seconda regione epitassiale, ed estendendosi parzialmente nello strato di deriva (10).
  11. 11. Dispositivo elettronico secondo la rivendicazione 10, in cui la regione di controllo (124) circonda lateralmente ed inferiormente la regione di conduzione di corrente (122), il dispositivo comprendendo inoltre una regione di bordo (126) circondante la regione di controllo ed avente il secondo tipo di conducibilità e livello di drogaggio inferiore rispetto alla regione di controllo.
  12. 12. Metodo di fabbricazione di un dispositivo elettronico integrato, comprendente le fasi di: - disporre un substrato (4;4b)) di un primo materiale semiconduttore (Si), il primo materiale semiconduttore avendo un primo bandgap; - formare, al di sopra del substrato, una prima regione epitassiale (6,8,10) di un secondo materiale semiconduttore (SiC) e di un primo tipo di conducibilità, il secondo materiale semiconduttore avendo un secondo bandgap superiore al primo bandgap, in cui la fase di formare una prima regione epitassiale comprende formare un primo strato di buffer (6;8) al di sopra del substrato e formare uno strato di deriva (10) al di sopra del primo strato di buffer, il primo strato di buffer e lo strato di deriva avendo differente livello di drogaggio; e - formare una seconda regione epitassiale (12;102) del primo materiale semiconduttore al di sopra della prima regione epitassiale.
  13. 13. Metodo di fabbricazione secondo la rivendicazione 12, in cui la fase di formare una prima regione epitassiale (6,8,10) comprende formare un secondo strato di buffer (8) fra il primo strato di buffer (6) e lo strato di deriva (10), il secondo strato di buffer avendo un livello di drogaggio inferiore al livello di drogaggio del primo strato di buffer.
  14. 14. Metodo di fabbricazione secondo la rivendicazione 13, comprendente inoltre la fase di impiantare una regione semiconduttrice (14a-14b,124) del secondo tipo di conducibilità all'interno dello strato di deriva (10).
  15. 15. Metodo di fabbricazione secondo la rivendicazione 14, in cui la fase di impiantare una regione semiconduttrice (14a-14b,124) comprende formare una prima ed una seconda porzione (14a,14b) distanziate lateralmente e delimitanti una regione interna (16).
  16. 16. Metodo di fabbricazione secondo la rivendicazione 15, comprendente inoltre la fase di formare, fra la prima regione epitassiale (6,8,10) e la seconda regione epitassiale (12;102), una regione intermedia (62a,62b,64,66) e includente le fasi di: a) formare uno strato intermedio (62a) al di sopra della prima regione epitassiale; b) impiantare selettivamente specie droganti all’interno dello strato intermedio; c) eventualmente ripetere le fasi di formare uno strato intermedio e impiantare selettivamente; e d) eseguire un trattamento termico.
  17. 17. Metodo di fabbricazione secondo la rivendicazione 14, in cui la fase di impiantare una regione semiconduttrice (14a-14b,124) comprende, in successione, le fasi di: - prima della fase di formare una seconda regione epitassiale (12), impiantare selettivamente uno strato inferiore (124a’) all’interno dello strato di deriva (10) ed effettuare un primo trattamento termico; - dopo la fase di formare una seconda regione epitassiale, impiantare selettivamente, all’interno della seconda regione epitassiale (12), uno strato superiore (124b’) verticalmente allineato allo strato inferiore; e - successivamente effettuare un secondo trattamento termico; e - diffondere lo strato superiore fino allo strato inferiore in modo da formare con questo una regione di controllo.
ITTO2010A000722A 2010-08-30 2010-08-30 Dispositivo elettronico integrato e relativo metodo di fabbricazione. IT1401754B1 (it)

Priority Applications (3)

Application Number Priority Date Filing Date Title
ITTO2010A000722A IT1401754B1 (it) 2010-08-30 2010-08-30 Dispositivo elettronico integrato e relativo metodo di fabbricazione.
US13/221,733 US9142666B2 (en) 2010-08-30 2011-08-30 Integrated electronic device and method for manufacturing thereof
US14/788,708 US9257550B2 (en) 2010-08-30 2015-06-30 Integrated electronic device and method for manufacturing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
ITTO2010A000722A IT1401754B1 (it) 2010-08-30 2010-08-30 Dispositivo elettronico integrato e relativo metodo di fabbricazione.

Publications (2)

Publication Number Publication Date
ITTO20100722A1 true ITTO20100722A1 (it) 2012-03-01
IT1401754B1 IT1401754B1 (it) 2013-08-02

Family

ID=43536651

Family Applications (1)

Application Number Title Priority Date Filing Date
ITTO2010A000722A IT1401754B1 (it) 2010-08-30 2010-08-30 Dispositivo elettronico integrato e relativo metodo di fabbricazione.

Country Status (2)

Country Link
US (2) US9142666B2 (it)
IT (1) IT1401754B1 (it)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113316837A (zh) * 2019-01-21 2021-08-27 株式会社电装 半导体装置的制造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1401755B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.
KR102098209B1 (ko) * 2013-02-05 2020-04-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
US9793355B2 (en) 2012-11-30 2017-10-17 Lg Innotek Co., Ltd. Epitaxial wafer and switch element and light-emitting element using same
KR102053077B1 (ko) * 2012-11-30 2020-01-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
US9530844B2 (en) 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
WO2015093190A1 (ja) * 2013-12-16 2015-06-25 富士電機株式会社 半導体装置および半導体装置の製造方法
US20150263145A1 (en) * 2014-03-14 2015-09-17 Cree, Inc. Igbt structure for wide band-gap semiconductor materials
JP6237408B2 (ja) * 2014-03-28 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6428489B2 (ja) * 2014-09-16 2018-11-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9536954B2 (en) * 2014-10-31 2017-01-03 Seiko Epson Corporation Substrate with silicon carbide film, semiconductor device, and method for producing substrate with silicon carbide film
TWI559534B (zh) * 2014-11-03 2016-11-21 Hestia Power Inc Silicon carbide field effect transistor
CN105655394B (zh) * 2014-12-03 2018-12-25 瀚薪科技股份有限公司 碳化硅场效晶体管
JP6784148B2 (ja) * 2016-11-10 2020-11-11 三菱電機株式会社 半導体装置、絶縁ゲート型バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタの製造方法
DE102016124968B4 (de) * 2016-12-20 2024-01-18 Infineon Technologies Ag Ausbilden von Siliziumoxidschichten durch Oxidation mit Radikalen
DE102017101662B4 (de) 2017-01-27 2019-03-28 Infineon Technologies Austria Ag Halbleiterbauelement mit einer Isolationsstruktur und einer Verbindungsstruktur sowie ein Verfahren zu dessen Herstellung
US10319670B2 (en) * 2017-10-20 2019-06-11 Semiconductor Components Industries, Llc Package including multiple semiconductor devices
DE112018005308T5 (de) * 2017-11-07 2020-06-25 Microsemi Corporation Verfahren und Anordnung zum Abschwächen von Kurzkanaleffekten in Siliciumcarbid-MOSFET-Vorrichtungen
US10811494B2 (en) 2017-11-07 2020-10-20 Microsemi Corporation Method and assembly for mitigating short channel effects in silicon carbide MOSFET devices
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
CN109166914B (zh) * 2018-07-12 2022-12-23 上海朕芯微电子科技有限公司 场阻型igbt结构及其制作方法
JP6808766B2 (ja) * 2019-01-11 2021-01-06 株式会社東芝 半導体装置
CN109950302A (zh) * 2019-04-15 2019-06-28 湖南大学 一种高压碳化硅igbt的软穿通结构
DE102019207761A1 (de) * 2019-05-27 2020-12-03 Robert Bosch Gmbh Verfahren zur Herstellung eines Leistungstransistors und Leistungstransistor
US11728422B2 (en) * 2019-11-14 2023-08-15 Stmicroelectronics S.R.L. Power MOSFET device having improved safe-operating area and on resistance, manufacturing process thereof and operating method thereof
IT202000015076A1 (it) 2020-06-23 2021-12-23 St Microelectronics Srl Dispositivo elettronico in 4h-sic con prestazioni di corto circuito migliorate, e relativo metodo di fabbricazione
CN111799333A (zh) * 2020-07-22 2020-10-20 杭州电子科技大学 一种具有电场调制区域的umosfet结构
CN115440822B (zh) * 2022-09-15 2023-08-22 江苏应能微电子股份有限公司 碳化硅功率金属氧化物半导体场效应晶体管及其制备方法
CN117438446A (zh) * 2023-12-18 2024-01-23 深圳天狼芯半导体有限公司 一种具有异质结的平面vdmos及制备方法
CN117497600B (zh) * 2023-12-28 2024-05-07 深圳天狼芯半导体有限公司 超结碳化硅晶体管的结构、制造方法及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074293A (en) * 1971-08-26 1978-02-14 Dionics, Inc. High voltage pn junction and semiconductive devices employing same
EP0726604A2 (en) * 1995-02-08 1996-08-14 Ngk Insulators, Ltd. MIS device and method of manufacturing the same
US20090085064A1 (en) * 2007-09-27 2009-04-02 Infineon Technologies Austria Ag Heterojunction semiconductor device and method
US7719055B1 (en) * 2007-05-10 2010-05-18 Northrop Grumman Systems Corporation Cascode power switch topologies

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5272096A (en) 1992-09-29 1993-12-21 Motorola, Inc. Method for making a bipolar transistor having a silicon carbide layer
JP2912508B2 (ja) 1992-11-13 1999-06-28 シャープ株式会社 縦型mosトランジスタの製造方法
US5399883A (en) 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5661312A (en) 1995-03-30 1997-08-26 Motorola Silicon carbide MOSFET
US5877515A (en) * 1995-10-10 1999-03-02 International Rectifier Corporation SiC semiconductor device
US5903020A (en) * 1997-06-18 1999-05-11 Northrop Grumman Corporation Silicon carbide static induction transistor structure
US6239463B1 (en) * 1997-08-28 2001-05-29 Siliconix Incorporated Low resistance power MOSFET or other device containing silicon-germanium layer
US6331727B1 (en) 1998-08-07 2001-12-18 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP2001332563A (ja) 2000-05-23 2001-11-30 Matsushita Electric Ind Co Ltd バイポーラトランジスタ及びその製造方法
US6458013B1 (en) 2000-07-31 2002-10-01 Asml Us, Inc. Method of chemical mechanical polishing
US6593620B1 (en) 2000-10-06 2003-07-15 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US6900477B1 (en) * 2001-12-07 2005-05-31 The United States Of America As Represented By The Secretary Of The Army Processing technique to improve the turn-off gain of a silicon carbide gate turn-off thyristor and an article of manufacture
JP3908572B2 (ja) 2002-03-18 2007-04-25 株式会社東芝 半導体素子
US6855970B2 (en) 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
US7282739B2 (en) 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
US6605504B1 (en) 2002-06-28 2003-08-12 Infineon Technologies Ag Method of manufacturing circuit with buried strap including a liner
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
TW587338B (en) 2003-05-06 2004-05-11 Mosel Vitelic Inc Stop structure of trench type DMOS device and its formation method
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7138668B2 (en) 2003-07-30 2006-11-21 Nissan Motor Co., Ltd. Heterojunction diode with reduced leakage current
US7405452B2 (en) * 2004-02-02 2008-07-29 Hamza Yilmaz Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics
CN100583439C (zh) * 2004-03-19 2010-01-20 仙童半导体公司 具有碳化硅耐久接触的方法和器件
JP2005303027A (ja) 2004-04-13 2005-10-27 Nissan Motor Co Ltd 半導体装置
WO2005119793A2 (en) * 2004-05-28 2005-12-15 Caracal, Inc. Silicon carbide schottky diodes and fabrication method
US7202528B2 (en) * 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
CN100565908C (zh) 2004-07-08 2009-12-02 半南实验室公司 由碳化硅制造的单片垂直结场效应晶体管和肖特基势垒二极管及其制造方法
US7345309B2 (en) * 2004-08-31 2008-03-18 Lockheed Martin Corporation SiC metal semiconductor field-effect transistor
WO2006126164A2 (en) 2005-05-24 2006-11-30 Nxp B.V. Edge termination for semiconductor device
KR101377305B1 (ko) * 2005-06-24 2014-03-25 구글 인코포레이티드 집적 메모리 코어 및 메모리 인터페이스 회로
DE102005041838B3 (de) 2005-09-02 2007-02-01 Infineon Technologies Ag Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
KR101012532B1 (ko) 2005-09-12 2011-02-07 닛산 지도우샤 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5034278B2 (ja) 2006-03-10 2012-09-26 日産自動車株式会社 半導体装置の製造方法
JP5560519B2 (ja) 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
DE102006025218B4 (de) * 2006-05-29 2009-02-19 Infineon Technologies Austria Ag Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
JP5228291B2 (ja) 2006-07-06 2013-07-03 日産自動車株式会社 半導体装置の製造方法
JP2008016747A (ja) * 2006-07-10 2008-01-24 Fuji Electric Holdings Co Ltd トレンチmos型炭化珪素半導体装置およびその製造方法
SE532625C2 (sv) * 2007-04-11 2010-03-09 Transic Ab Halvledarkomponent i kiselkarbid
JP2009130266A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体基板および半導体装置、半導体装置の製造方法
US7795691B2 (en) 2008-01-25 2010-09-14 Cree, Inc. Semiconductor transistor with P type re-grown channel layer
US7691711B2 (en) * 2008-01-31 2010-04-06 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP4640439B2 (ja) 2008-04-17 2011-03-02 株式会社デンソー 炭化珪素半導体装置
JP2009272480A (ja) 2008-05-08 2009-11-19 Nec Electronics Corp 半導体装置の製造方法
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
JP5218474B2 (ja) 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
EP2421044B1 (en) 2010-08-16 2015-07-29 Nxp B.V. Edge Termination Region for Semiconductor Device
IT1401756B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.
IT1401755B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074293A (en) * 1971-08-26 1978-02-14 Dionics, Inc. High voltage pn junction and semiconductive devices employing same
EP0726604A2 (en) * 1995-02-08 1996-08-14 Ngk Insulators, Ltd. MIS device and method of manufacturing the same
US7719055B1 (en) * 2007-05-10 2010-05-18 Northrop Grumman Systems Corporation Cascode power switch topologies
US20090085064A1 (en) * 2007-09-27 2009-04-02 Infineon Technologies Austria Ag Heterojunction semiconductor device and method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113316837A (zh) * 2019-01-21 2021-08-27 株式会社电装 半导体装置的制造方法
CN113316837B (zh) * 2019-01-21 2023-12-05 株式会社电装 半导体装置的制造方法

Also Published As

Publication number Publication date
IT1401754B1 (it) 2013-08-02
US9257550B2 (en) 2016-02-09
US20120049902A1 (en) 2012-03-01
US9142666B2 (en) 2015-09-22
US20150325654A1 (en) 2015-11-12

Similar Documents

Publication Publication Date Title
ITTO20100722A1 (it) Dispositivo elettronico integrato e relativo metodo di fabbricazione
JP7132207B2 (ja) トレンチ下部にオフセットを有するSiC半導体デバイス
US8354715B2 (en) Semiconductor device and method of fabricating the same
ITTO20100723A1 (it) Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione
US10446649B2 (en) Silicon carbide semiconductor device
KR101795828B1 (ko) 초접합 반도체 소자 및 제조 방법
US20160104794A1 (en) Silicon carbide semiconductor device and method for manufacturing same
CN104637821B (zh) 超级结器件的制造方法
US20190035883A1 (en) Method for manufacturing compound semiconductor device and compound semiconductor device
US8748975B2 (en) Switching element and manufacturing method thereof
US10115817B2 (en) Method of manufacturing a semiconductor device
KR20080044127A (ko) 고전압 반도체 소자 및 그 제조 방법
US7964472B2 (en) Method of producing semiconductor device
JP7432071B2 (ja) 半導体装置およびその製造方法
CN103258846A (zh) 双栅极横向mosfet
JP2016021547A (ja) 半導体装置の製造方法
CN105826360B (zh) 沟槽型半超结功率器件及其制作方法
US10943997B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6103712B2 (ja) 半導体装置およびそれを製造するための方法
US9825125B2 (en) Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device
ITTO20100724A1 (it) Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione
CN107658213A (zh) 一种碳化硅功率器件终端及其制作方法
US9041056B2 (en) Semiconductor device and method of manufacturing same
JP2007129086A (ja) 半導体装置
JP2005191241A (ja) 半導体装置及びその製造方法