ITTO20100723A1 - Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione - Google Patents

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ITTO20100723A1
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IT
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epitaxial layer
region
electronic device
epitaxial
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Prior art date
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Ferruccio Frisina
Angelo Magri
Mario Giuseppe Saggio
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St Microelectronics Srl
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Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo: “DISPOSITIVO ELETTRONICO INTEGRATO A CONDUZIONE VERTICALE E RELATIVO METODO DI FABBRICAZIONEâ€
La presente invenzione à ̈ relativa ad un dispositivo elettronico integrato a conduzione verticale e al relativo metodo di fabbricazione.
Come à ̈ noto, sono oggi disponibili numerosi dispositivi elettronici formati almeno in parte di carburo di silicio (“silicon carbide†, SiC).
Ad esempio, sono oggi disponibili transistori metalloossido-semiconduttore ad effetto di campo (“metal-oxidesemiconductor field effect transistor†, MOSFET) formati almeno in parte di carburo di silicio, il quale si caratterizza per un intervallo proibito (“bandgap†) superiore rispetto al bandgap del silicio, e dunque anche per un campo elettrico critico superiore al campo elettrico critico del silicio. Infatti, tipicamente il campo elettrico critico del carburo di silicio à ̈ compreso nell’intervallo 100V/Î1⁄4m-400V/Î1⁄4m, mentre il campo elettrico critico del silicio à ̈ compreso nell’intervallo 20V/Î1⁄4m-50V/Î1⁄4m.
Grazie all’elevato campo elettrico critico, il carburo di silicio consente di realizzare giunzioni aventi tensioni di breakdown più elevate rispetto a quanto ottenibile mediante impiego di silicio. Pertanto, l’impiego del carburo di silicio consente di realizzare transistori MOSFET aventi drogaggi superiori rispetto ai tradizionali transistori in silicio. Inoltre, tali transistori MOSFET possono essere formati da regioni aventi spessori inferiori rispetto ai tradizionali transistori in silicio, e dunque si caratterizzano per basse resistenze di uscita (“onresistance†, Ron).
D’altra parte, il carburo di silicio presenta una ridotta diffusività delle specie droganti, anche ad alta temperatura; inoltre, rispetto al silicio, il carburo di silicio si caratterizza per una bassa mobilità (superficiale) Î1⁄4 dei portatori, la quale tipicamente non supera i 50cm<2>/Vs. A sua volta, la bassa mobilità Î1⁄4 dei portatori limita in una certa misura la possibilità di ottenere resistenze di uscita ancora più basse.
Al fine di coniugare i pregi del silicio e del carburo di silicio, sono stati proposti dispositivi a semiconduttore formati sia da silicio che da carburo di silicio. A tal proposito, il brevetto statunitense US5877515 descrive un dispositivo a semiconduttore avente uno strato epitassiale di silicio, il quale à ̈ disposto su uno strato di carburo di silicio, il quale a sua volta à ̈ disposto su un substrato di silicio.
In pratica, lo strato di carburo di silicio consente di ottenere una concentrazione di carica superiore a quanto ottenibile nel caso di uno strato di silicio, a parità di tensione di breakdown. Tuttavia, à ̈ possibile che in certe condizioni, ed in particolare nel caso in cui il dispositivo a semiconduttore sia polarizzato in modo da lavorare in regione di interdizione, si generi un campo elettrico non trascurabile all’interno dello strato epitassiale di silicio. In tali condizioni, à ̈ lo stesso silicio a limitare, con il proprio campo elettrico critico, la tensione di breakdown del dispositivo a semiconduttore.
Scopo della presente invenzione à ̈ fornire un dispositivo elettronico integrato a conduzione verticale e un metodo di fabbricazione che consentano di risolvere almeno in parte gli inconvenienti dell’arte nota.
Secondo l'invenzione, vengono forniti un dispositivo elettronico integrato a conduzione verticale e un metodo di fabbricazione come definiti, rispettivamente, nelle rivendicazioni 1 e 13.
Per una migliore comprensione dell’invenzione, ne vengono ora descritte forme di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra una sezione trasversale di un transistore MOSFET a trincea;
- le figure 2, 3 mostrano viste dall’alto di sezioni trasversali di transistori MOSFET a trincea aventi la sezione trasversale mostrata in figura 1, prese lungo rispettive linee di sezione II-II e III-III indicate in figura 1;
- la figura 4 mostra una sezione trasversale di un differente transistore MOSFET a trincea;
- la figura 5 mostra una vista dall’alto di una sezione trasversale del transistore MOSFET a trincea mostrato in figura 4, presa lungo una linea di sezione V-V mostrata in figura 4;
- la figura 6 mostra una sezione trasversale di un transistore MOSFET a cella planare;
- la figura 7 mostra una sezione trasversale di un diodo a giunzione;
- la figura 8 mostra una sezione trasversale di un diodo Schottky con barriera di giunzione;
- la figura 9 mostra una sezione trasversale di un transistore bipolare;
- le figure 10-19 mostrano sezioni trasversali del presente dispositivo elettronico integrato a conduzione verticale, durante successive fasi di fabbricazione; e
- la figura 20 mostra qualitativamente un andamento di un campo elettrico in una porzione di una sezione trasversale del transistore MOSFET a trincea mostrato in figura 1, presa lungo una linea di sezione XX-XX indicata in figura 1.
La figura 1 mostra una forma di realizzazione del presente dispositivo elettronico integrato a conduzione verticale, nella fattispecie formante un transistore MOSFET a trincea 1.
In dettaglio, il transistore MOSFET a trincea 1 à ̈ formato da un corpo 2 di materiale semiconduttore, il quale à ̈ formato da un substrato 4 di carburo di silicio, di tipo N++ (ad esempio, drogato con azoto) ed avente una superficie inferiore S1; il carburo di silicio può essere di un qualsiasi politipo (4H, 6H, 3C, ecc.). Inoltre, il corpo 2 comprende uno strato di buffer 6, di tipo N+, nonché uno strato epitassiale inferiore 8 ed uno strato epitassiale intermedio 10, rispettivamente di tipo N e N+.
In dettaglio, lo strato di buffer 6 à ̈ disposto al di sopra del substrato 4, con cui à ̈ in contatto diretto. Lo strato epitassiale inferiore 8 à ̈ disposto al di sopra ed in contatto diretto con lo strato di buffer 6; inoltre, lo strato epitassiale intermedio 10 à ̈ disposto al di sopra ed in contatto diretto con lo strato epitassiale inferiore 8.
In maggior dettaglio, il substrato 4 ha uno spessore h4compreso, ad esempio, fra 100Î1⁄4m e 600Î1⁄4m, ed inoltre ha un livello di drogaggio compreso, ad esempio, fra 1·10<18>cm<-3>e 1·10<19>cm<-3>.
Lo strato di buffer 6 ha uno spessore h6ad esempio pari a 0,5Î1⁄4m, ed inoltre ha un livello di drogaggio all’incirca pari, ad esempio, a 1·10<18>cm<-3>.
Lo strato epitassiale inferiore 8 ha uno spessore h8ed un livello di drogaggio che influiscono, come descritto in seguito, sulla massima tensione che à ̈ possibile applicare al transistore MOSFET a trincea 1 senza causare il breakdown del medesimo, e dunque possono essere scelti in funzione di tale tensione massima. Ad esempio, se lo spessore h8ed il livello di drogaggio dello strato epitassiale inferiore 8 sono rispettivamente pari a 2Î1⁄4m e 1·10<18>cm<-3>, le tensione massima à ̈ compresa tra 200V e 300V; viceversa, se essi sono rispettivamente pari a 6Î1⁄4m e 1·10<16>cm<-3>, la tensione massima risulta all’incirca pari a 800V. Ancora, se lo spessore h8ed il livello di drogaggio dello strato epitassiale inferiore 8 sono rispettivamente pari a 9Î1⁄4m e 1·10<15>cm<-3>, la tensione massima risulta all’incirca pari a 1500V. In pratica, la tensione massima à ̈ direttamente proporzionale allo spessore h8ed à ̈ inversamente proporzionale al livello di drogaggio dello strato epitassiale inferiore 8.
Lo strato epitassiale intermedio 10 Ã ̈ opzionale, ha uno spessore h10ad esempio pari a 0,2Î1⁄4m, ed inoltre ha un livello di drogaggio compreso, ad esempio, fra 5·10<15>cm<-3>e 5·10<16>cm<-3>. Inoltre, lo strato epitassiale intermedio 10 definisce una superficie intermedia S10, ed assolve la funzione di ridurre la resistenza di uscita del transistore MOSFET a trincea 1.
Il corpo 2 del transistore MOSFET a trincea 1 comprende inoltre uno strato epitassiale superiore 12, formato di silicio e di tipo P. In dettaglio, lo strato epitassiale superiore 12 definisce una superficie superiore S12e si estende al di sopra della superficie intermedia S10, in contatto diretto con lo strato epitassiale intermedio 10. Inoltre, lo strato epitassiale superiore 12 ha uno spessore h12compreso, ad esempio, nell’intervallo 1Î1⁄4m-2Î1⁄4m; ancora, lo strato epitassiale superiore 12 ha un livello di drogaggio compreso, ad esempio, nell’intervallo 1·10<17>cm<-3>-5·10<17>cm<-3>. Operativamente, lo strato epitassiale superiore 12 funge da regione di corpo.
In pratica, il corpo 2 di materiale semiconduttore à ̈ delimitato dalla superficie superiore S12e dalla superficie inferiore S1. Inoltre, al di sotto della superficie intermedia S10si estendono una prima ed una seconda regione semiconduttrice 14a, 14b di tipo P+, le quali fungono, rispettivamente, da prima e seconda regione profonda di corpo (“deep body region†) 14a, 14b.
In dettaglio, la prima e la seconda regione semiconduttrice 14a, 14b sono lateralmente distanziate, in modo da definire una regione interna 16 tra loro interposta.
In maggior dettaglio, la prima e la seconda regione semiconduttrice 14a, 14b si estendono, a partire dalla superficie intermedia S10, con una profondità h14superiore allo spessore h10, dunque superiore a 0,2Î1⁄4m, ma inferiore a h8+h10. In altre parole, la prima e la seconda regione semiconduttrice 14a, 14b attraversano completamente lo strato epitassiale intermedio 10 e si estendono parzialmente all’interno dello strato epitassiale inferiore 8. Inoltre, la prima e la seconda regione semiconduttrice 14a, 14b hanno un livello di drogaggio medio Na_14tale per cui:
h14>2*ε*Ec/(q*Na_14) (1) in cui ε à ̈ la costante dielettrica assoluta del carburo di silicio, Ecà ̈ il campo elettrico critico del carburo di silicio, e q à ̈ la carica dell’elettrone. Ad esempio, lo spessore h14può essere pari a 0,4Î1⁄4m, ed il livello di drogaggio medio Na_14può essere compreso nell’intervallo 1·10<18>cm<-3>-5·10<18>cm<-3>.
Il transistore MOSFET a trincea 1 comprende inoltre una trincea 20, la quale si estende a partire dalla superficie superiore S12ed ha uno spessore h20>h12+h10. In altre parole, la trincea 20 si estende attraverso lo strato epitassiale superiore 12 e lo strato epitassiale intermedio 10, fino a contattare lo strato epitassiale inferiore 8. Inoltre, la trincea 20 à ̈ distanziata lateralmente rispetto alla prima ed alla seconda regione semiconduttrice 14a, 14b, in maniera tale da estendersi all’interno della regione interna 16 senza contattare la prima e la seconda regione semiconduttrice 14a, 14b, le quali sono equidistanti dalla trincea 20 stessa.
In dettaglio, la trincea 20 Ã ̈ delimitata da una parete 22, e la prima e la seconda regione semiconduttrice 14a, 14b distano entrambe una distanza d dalla parete 22. In pratica, indicando con w20la larghezza della trincea 20 e con w16la larghezza della regione interna 16, si ha w16=w20+2d.
Come mostrato anche in figura 2, la parete 22 à ̈ rivestita internamente da un primo strato di ossido 24. Inoltre, all’interno della trincea 20 à ̈ presente una prima regione di porta (“gate†) 26, la quale à ̈ a contatto diretto con il primo strato di ossido 24 ed à ̈ formata di polisilicio.
Il transistore MOSFET a trincea 1 comprende inoltre una prima regione dielettrica 30, la quale à ̈ disposta al di sopra della superficie superiore S12, à ̈ verticalmente allineata alla trincea 20, ed à ̈ a contatto diretto con il primo strato di ossido 24 e con la prima regione di porta 26.
Inoltre, il transistore MOSFET a trincea 1 comprende una regione di sorgente 32, formata da una prima ed una seconda sottoregione di sorgente 32a, 32b lateralmente distanziate, entrambe di tipo N+ e con livello di drogaggio all’incirca pari a 10<19>cm<-3>. In dettaglio, la prima e la seconda sottoregione di sorgente 32a, 32b si estendono a partire dalla superficie superiore S12, su lati opposti rispetto alla trincea 20. Inoltre, la prima e la seconda sottoregione di sorgente 32a, 32b contattano il primo strato di ossido 24, nonché la prima regione dielettrica 30.
Il transistore MOSFET a trincea 1 comprende inoltre una metallizzazione superiore 34 ed una metallizzazione inferiore 36, nonché una metallizzazione di porta, quest’ultima contattando in modo di per sé noto la prima regione di porta 26 e non essendo mostrata.
In dettaglio, la metallizzazione superiore 34 funge da metallizzazione di sorgente e si estende al di sopra della superficie superiore S12, in contatto diretto con lo strato epitassiale superiore 12, in modo da circondare la prima regione dielettrica 30. Inoltre, la metallizzazione di sorgente 34 Ã ̈ a contatto diretto con la prima e la seconda sottoregione di sorgente 32a, 32b.
La metallizzazione inferiore 36 funge da metallizzazione di pozzo (“drain†) e si estende al di sotto della superficie inferiore S1del substrato 4, con cui à ̈ in contatto diretto. In pratica, il substrato 4, lo strato di buffer 6 e lo strato epitassiale inferiore 8 fungono da regione di pozzo.
Operativamente, la prima regione di porta 26, il primo strato di ossido 24 e lo strato epitassiale superiore 12 formano una giunzione del tipo metallo – ossido -semiconduttore, perciò, polarizzando in modo di per sé noto la metallizzazione superiore 34 e la metallizzazione di porta, à ̈ possibile formare un canale di tipo N all’interno dello strato epitassiale superiore 12, ed in particolare in una regione dello strato epitassiale superiore 12 disposta a contatto diretto con il primo strato di ossido 24. Inoltre, polarizzando in modo di per sé noto la metallizzazione superiore 34 e la metallizzazione inferiore 36 con una tensione VDS, à ̈ possibile generare una corrente IDS.
La corrente IDSscorre tra la metallizzazione superiore 34 e la metallizzazione inferiore 36, dunque ha direzione verticale e scorre sia attraverso il silicio che attraverso il carburo di silicio. In particolare, la corrente IDSscorre all’interno del canale di tipo N, attraversando lo strato epitassiale superiore 12; inoltre, la corrente IDSattraversa il substrato 4, lo strato di buffer 6, nonché lo strato epitassiale inferiore 8 e lo strato epitassiale intermedio 10.
In pratica, la corrente IDSincontra un resistore la cui resistenza dipende, tra l’altro, dall’area di una sezione della regione interna 16, tale sezione giacendo in un piano parallelo al piano xy del sistema di riferimento xyz mostrato in figura 1. In particolare, la resistenza dipende dall’area della sezione della regione interna 16 avente area minima.
Nel caso in cui la tensione VDSsia tale da polarizzare inversamente la giunzione PN presente tra lo strato epitassiale superiore 12 e lo strato epitassiale intermedio 10, e dunque anche la giunzione PN presente tra lo strato epitassiale inferiore 8 e la prima e la seconda regione profonda di corpo 14a, 14b, il modulo della tensione VDSnon può superare una tensione massima Vmax, pena l’innesco di un fenomeno di breakdown all’interno del transistore MOSFET a trincea 1.
In particolare, la tensione massima Vmaxrisulta particolarmente elevata grazie alla presenza, all’interno dello strato epitassiale intermedio 10 e di parte dello strato epitassiale inferiore 8, della prima e della seconda regione semiconduttrice 14a, 14b.
Infatti, assumendo per semplicità che la regione di sorgente 32 e la prima regione di porta 26 siano cortocircuitate, lo spessore h14ed il drogaggio della prima e della seconda regione semiconduttrice 14a, 14b sono tali per cui la tensione VDScade sostanzialmente all’interno della prima e della seconda regione semiconduttrice 14a, 14b, nonché dello strato epitassiale inferiore 8 e dello strato di buffer 6. In altre parole, si genera un campo elettrico non nullo solamente all’interno della prima e della seconda regione semiconduttrice 14a, 14b, dello strato epitassiale inferiore 8 e dello strato di buffer 6; viceversa, all’interno dello strato epitassiale superiore 12, il campo elettrico à ̈ in prima approssimazione trascurabile. Pertanto, le tensione massima Vmaxà ̈ limitata superiormente, invece che dal campo elettrico critico del silicio, dal campo elettrico critico del carburo di silicio, il quale, come detto, à ̈ maggiore del campo elettrico critico del silicio.
In maggior dettaglio, relativamente allo strato epitassiale superiore 12, il campo elettrico ivi presente à ̈ trascurabile non solo in prossimità della prima e della seconda regione semiconduttrice 14a, 14b, bensì anche in prossimità della regione interna 16, cioà ̈ laddove lo strato epitassiale superiore 12 non à ̈ a diretto contatto con la prima e della seconda regione semiconduttrice 14a, 14b. Infatti, come mostrato qualitativamente in figura 1, al di sotto della prima e della seconda regione semiconduttrice 14a, 14b, le linee equipotenziali L che si generano all’interno del transistore MOSFET a trincea 1 risultano all’incirca parallele alla prima e alla seconda regione semiconduttrice 14a, 14b. Invece, in corrispondenza della regione interna 16, le linee equipotenziali L si incurvano, a causa della presenza della trincea 20, ed in particolare del primo strato di ossido 24, in maniera tale per cui il campo elettrico stesso assume una direzione in prima approssimazione parallela alla superficie intermedia S10.
Da un punto di vista più quantitativo, al fine di ridurre il campo elettrico presente nelle porzioni di strato epitassiale superiore 12 disposte affacciate alla regione interna 16, à ̈ possibile imporre d<h8.
Come illustrato in figura 3, differentemente dalla forma di realizzazione mostrata in figura 2, dove, in vista dall’alto, sia la trincea 20 (e conseguentemente anche la prima regione di porta 26) che la prima e la seconda regione semiconduttrice 14a, 14b hanno forma rettangolare e si estendono parallele tra loro, à ̈ altresì possibile una forma di realizzazione in cui la prima e la seconda regione semiconduttrice formano una regione di corpo comune 14c, la quale, in vista dall’alto, ha forma cava e circonda la trincea 20.
Come mostrato nella figura 4, à ̈ inoltre possibile che la trincea 20 si estenda verticalmente fino ad attraversare almeno parzialmente la regione di corpo comune 14c, in maniera tale per cui il primo strato di ossido 24 contatta, in parte, la stessa regione di corpo comune 14c. Inoltre, come mostrato nella figura 5, à ̈ possibile che la regione di corpo comune 14c si estenda lungo l’asse y con una lunghezza l14cinferiore alla lunghezza l20con cui la trincea 20 si estende lungo l’asse y, quest’ultima lunghezza l20potendo essere delimitata da una prima ed una seconda regione addizionale di corpo comune (non mostrate) di un primo ed un secondo transistore MOSFET a trincea addizionale (non mostrati), integrati anch’essi nel substrato 4.
La figura 6 illustra una differente forma di realizzazione del presente dispositivo elettronico integrato a conduzione verticale, nella fattispecie formante un transistore MOSFET a cella planare 50, descritto nel seguito. Elementi già presenti nelle forme di realizzazione mostrate nelle figure 1-5 sono indicati con i medesimi numeri di riferimento; inoltre, la seguente descrizione si limita alle differenze del transistore MOSFET a cella planare 50 rispetto al transistore MOSFET a trincea 1 mostrato in figura 1.
In dettaglio, invece dello strato epitassiale superiore 12, il transistore MOSFET a cella planare 50 presenta uno strato epitassiale alternativo 40 formato di silicio e di tipo N-.
In maggior dettaglio, lo strato epitassiale alternativo definisce la superficie superiore S12e si estende al di sopra della superficie intermedia S10, in contatto diretto con lo strato epitassiale intermedio 10 e con la prima e la seconda regione semiconduttrice 14a, 14b. Inoltre, lo strato epitassiale alternativo 40 ha uno spessore h40compreso, ad esempio, nell’intervallo 1Î1⁄4m-2Î1⁄4m; ancora, lo strato epitassiale alternativo 40 ha un livello di drogaggio compreso, ad esempio, nell’intervallo 1·10<15>cm-
<3>-1·10<16>cm<-3>.
Inoltre, il transistore MOSFET a cella planare 50 comprende una prima ed una seconda regione superiore 42a, 42b di tipo P, le quali fungono, rispettivamente, da prima e seconda regione verticale di corpo 42a, 42b.
In dettaglio, la prima e la seconda superiore 42a, 42b sono lateralmente distanziate e sono disposte rispettivamente al di sotto ed in contatto diretto con la prima e la seconda sottoregione di sorgente 32a, 32b, le quali, come detto, sono di tipo N+. In maggior dettaglio, la prima e la seconda regione superiore 42a, 42b circondano, rispettivamente, la prima e la seconda sottoregione di sorgente 32a, 32b, e si estendono verticalmente attraverso lo strato epitassiale alternativo 40 fino a contattare, rispettivamente, la prima e la seconda regione semiconduttrice 14a, 14b. Inoltre, la prima e la seconda regione superiore 42a, 42b hanno un livello di drogaggio compreso ad esempio fra 5*10<16>cm<-3>e 5*10<17>cm<-3>. Al di sopra della superficie superiore S12si estende un secondo strato di ossido 44; in particolare, il secondo strato di ossido 44 si estende al di sopra ed in contatto diretto con una porzione dello strato epitassiale alternativo 40 disposta tra la prima e la seconda regione superiore 42a, 42b.
Al di sopra ed in contatto diretto con il secondo strato di ossido 44 si estende una seconda regione di porta 46, formata di polisilicio e sovrastata, a sua volta, da una seconda regione dielettrica 48.
Analogamente a quanto mostrato in figura 1, anche il transistore MOSFET a cella planare 50 comprende la metallizzazione superiore 34, la metallizzazione inferiore 36, nonché la metallizzazione di porta, quest’ultima contattando in modo noto la seconda regione di porta 46 e non essendo mostrata. In particolare, la metallizzazione superiore 34 si estende al di sopra della seconda regione dielettrica 48 ed à ̈ in contatto diretto con la prima e la seconda sottoregione di sorgente 32a, 32b, nonché con la prima e la seconda regione superiore 42a, 42b. In altre parole, la metallizzazione superiore 34 funge ancora da metallizzazione di sorgente.
Operativamente, la seconda regione di porta 46, il secondo strato di ossido 44 e lo strato epitassiale alternativo 40 formano una giunzione del tipo metallo – ossido – semiconduttore, pertanto, polarizzando in modo di per sé noto la regione di sorgente 32 e la seconda regione di porta 46, à ̈ possibile formare, al di sotto del secondo strato di ossido 44, un canale di tipo N. In particolare, il canale di tipo N si estende all’interno di porzioni della prima e della seconda regione superiore 42a, 42b a contatto con il secondo strato di ossido 44 e comprese tra la prima e la seconda sottoregione di sorgente 32a, 32b.
Inoltre, polarizzando la metallizzazione superiore 34 e la metallizzazione inferiore 36 con la tensione VDS, Ã ̈ possibile generare la corrente IDS, la quale scorre verticalmente, attraversando la regione interna 16, in modo analogo a quanto precedentemente descritto. Al fine di ridurre il campo elettrico presente nelle porzioni di strato epitassiale alternativo 40 disposte affacciate alla regione interna 16, Ã ̈ possibile imporre w16<2*h8.
Secondo ulteriori forme di realizzazione del presente dispositivo elettronico integrato a conduzione verticale, esso può formare, ad esempio, un diodo a giunzione 60, un diodo Schottky con barriera di giunzione 70 (“junction barrier Schottky†, JBS) o un transistore bipolare 80 (“bipolar junction transistor†, BJT), come illustrato rispettivamente nelle figure 7, 8 e 9. Tali diodo a giunzione 60, diodo JBS 70 e transistore bipolare 80 sono descritti nel seguito.
In particolare, il diodo a giunzione 60 viene descritto limitatamente alle differenze tra lo stesso diodo a giunzione 60 ed il transistore MOSFET a trincea 1 illustrato in figura 1. Inoltre, elementi del diodo a giunzione 60 già presenti nella figura 1 sono indicati con i medesimi numeri di riferimento.
In dettaglio, il diodo a giunzione 60 risulta privo della trincea 20, e conseguentemente anche della prima regione di porta 26 e del primo strato di ossido 24, nonché della prima regione dielettrica 30 e della regione di sorgente 32. In pratica, lo strato epitassiale superiore 12 funge da regione anodo, mentre lo strato di buffer 6, lo strato epitassiale inferiore 8 e lo strato epitassiale intermedio 10 fungono da regione di catodo; la prima e la seconda regione semiconduttrice 14a, 14b fungono invece da regione profonda di anodo. Similmente, la metallizzazione superiore 34 funge da metallizzazione di anodo, mentre la metallizzazione inferiore 36 funge da metallizzazione di catodo, con conseguente conduzione verticale di corrente. Per quanto concerne, invece, il diodo JBS 70, esso viene descritto limitatamente alle differenze tra lo stesso diodo JBS 70 ed il transistore MOSFET a cella planare 50 illustrato in figura 6. Inoltre, elementi del diodo JBS 70 già presenti nella figura 6 sono indicati con i medesimi numeri di riferimento.
In dettaglio, il diodo JBS 70 à ̈ privo del secondo strato di ossido 44, della seconda regione di porta 46 e della seconda regione dielettrica 48, nonché della prima e della seconda sottoregione di sorgente 32a, 32b. Inoltre, il diodo JBS 70 comprende uno strato metallico 72, disposto al di sopra della superficie superiore S12e a contatto con lo strato epitassiale alternativo 40, con il quale forma una giunzione Schottky.
In pratica, la prima e la seconda regione superiore 42a, 42b fungono da regione di anodo, mentre lo strato di buffer 6, lo strato epitassiale inferiore 8 e lo strato epitassiale intermedio 10 fungono da regione di catodo; la prima e la seconda regione semiconduttrice 14a, 14b fungono invece da prima e seconda regione profonda di anodo. Similmente, la metallizzazione superiore 34 funge da metallizzazione di anodo, mentre la metallizzazione inferiore 36 funge da metallizzazione di catodo, con conseguente conduzione verticale di corrente. In pratica, il diodo JBS Ã ̈ dunque formato da un diodo Schottky e da un diodo a giunzione posti in parallelo.
Per quanto concerne, invece, il transistore bipolare 80, esso viene descritto limitatamente alle differenze tra lo stesso transistore bipolare 80 ed il transistore MOSFET a trincea 1 illustrato in figura 1. Inoltre, elementi del transistore bipolare 80 già presenti nella figura 1 sono indicati con i medesimi numeri di riferimento.
In dettaglio, il transistore bipolare 80 risulta privo della trincea 20, e conseguentemente anche della prima regione di porta 26 e del primo strato di ossido 24, nonché della prima regione dielettrica 30. Inoltre, invece della prima e della seconda sottoregione di sorgente 32a, 32b, à ̈ presente una regione di emettitore 82, di tipo N+, la quale si estende, a partire dalla superficie superiore S12, all’interno dello strato epitassiale superiore 12.
Il transistore bipolare 80 comprende inoltre una terza regione dielettrica 84, la quale si estende al di sopra della regione di emettitore 82, sporgendo lateralmente rispetto alla stessa regione di emettitore 82, con cui à ̈ in contatto diretto. Inoltre, il transistore bipolare 80 comprende una metallizzazione di emettitore 86 ed una metallizzazione di base 88.
In dettaglio, la metallizzazione di emettitore 86 si estende al di sopra della terza regione dielettrica 84, ed inoltre attraversa la terza regione dielettrica 84, in modo da contattare la regione di emettitore 82, con cui à ̈ verticalmente allineata. Invece, la metallizzazione di base 88 si estende al di sopra della superficie superiore S12e circonda la terza regione dielettrica 84; inoltre, la metallizzazione di base 88 à ̈ parzialmente sovrapposta alla terza regione dielettrica 84 ed à ̈ in contatto diretto con lo strato epitassiale superiore 12.
In pratica, la prima e la seconda regione semiconduttrice 14a, 14b fungono da regione profonda di base; inoltre, lo strato epitassiale superiore 12 funge da regione di base, mentre lo strato di buffer 6, lo strato epitassiale inferiore 8 e lo strato epitassiale intermedio 10 fungono da regione di collettore. Pertanto, la metallizzazione inferiore 36 funge da metallizzazione di collettore. Il transistore bipolare 80 descritto à ̈ dunque del tipo NPN.
Il presente dispositivo elettronico integrato a conduzione verticale può essere realizzato usando il procedimento di fabbricazione descritto nel seguito e rappresentato nelle figure 10-19. In particolare, la seguente descrizione si riferisce, senza perdita di generalità, alla fabbricazione del transistore MOSFET a trincea 1 illustrato in figura 1 ed alla fabbricazione del transistore a cella planare 50 mostrato in figura 6.
Come mostrato in figura 10, per realizzare il transistore MOSFET a trincea 1 si predispone il substrato 4, e successivamente si formano lo strato di buffer 6, nonché lo strato epitassiale inferiore 8 e lo strato epitassiale intermedio 10. In particolare, anche lo strato di buffer 6 può essere formato mediante crescita epitassiale.
Successivamente (figura 11), impiegando una prima maschera 100 formata di un materiale opportuno (ad esempio, ossido o nitruro di silicio deposti mediante tecniche che deposizione chimica da vapore – “chemical vapor deposition†, CVD), si esegue una sequenza di impianti di specie droganti di tipo P (ad esempio, atomi di alluminio), rappresentata dalle frecce 102, in modo da localizzare le specie droganti in un primo ed un secondo straterello 14a’, 14b’ di tipo P+, disposti al di sotto della superficie intermedia S10e destinati a formare, rispettivamente, la prima e la seconda regione semiconduttrice 14a, 14b, una volta terminati appositi trattamenti termici.
In particolare, la sequenza di impianti à ̈ formata da uno o più impianti successivi, effettuati mediante impiego della medesima prima maschera 100. In maggior dettaglio, ciascun impianto della sequenza di impianti viene eseguito a caldo, cioà ̈ ad una temperatura superiore ai 400°C, al fine di limitare i difetti introdotti durante l’impianto stesso all’interno del reticolo cristallino del carburo di silicio; inoltre, ciascun impianto può avvenire a dosaggio ed energia rispettivamente compresi negli intervalli 1·10<15>cm<-2>-1·10<16>cm<-2>e 20keV-200keV.
Successivamente (figura 12), la prima maschera 100 viene rimossa, e viene eseguito un trattamento termico ad una temperatura compresa tra 1600°C e 1850°C, e di una durata compresa tra 10 e 100 minuti, al fine di ridurre i siti dello strato epitassiale inferiore 8 e dello strato epitassiale intermedio 10 danneggiati in seguito al precedente processo di impiantazione ionica, nonché per attivare le specie droganti. In pratica, il trattamento termico avviene ad una temperatura sufficiente ad attivare una opportuna quantità di drogante, in maniera tale per cui il primo ed il secondo straterello 14a’, 14b’ formano, rispettivamente, la prima e la seconda regione semiconduttrice 14a, 14b.
In seguito (figura 13), si forma mediante eteroepitassia lo strato epitassiale superiore 12, formato di silicio.
Successivamente (figura 14), impiegando una seconda maschera di resist 104, si esegue un impianto di specie droganti di tipo N (ad esempio, fosforo o arsenico), rappresentato dalle frecce 106, in modo da localizzare le specie droganti in un terzo straterello 32’ di tipo N+, disposto al di sotto della superficie superiore S12e destinato a formare la prima e la seconda sottoregione di sorgente 32a, 32b, una volta terminati appositi trattamenti termici. In maggior dettaglio, tale impianto può avvenire con dosaggio compreso nell’intervallo 1*10<15>cm<-2>-1*10<16>cm<-2>e con energia compresa nell’intervallo 10KeV-100KeV.
In modo di per sé noto, e quindi non mostrato né descritto in dettaglio, viene quindi formata la trincea 20, mediante attacco chimico. In seguito, la trincea 20 viene rivestita internamente con il primo strato di ossido 24, e successivamente viene riempita di polisilicio, per formare la prima regione di porta 26. Sempre in modo di per sé noto, e quindi non mostrato, viene poi formata la prima regione dielettrica 30, e successivamente vengono formate la metallizzazione superiore 34, la metallizzazione inferiore 36 e la metallizzazione di porta.
Relativamente al transistore a cella planare 50, per fabbricarlo à ̈ possibile eseguire le operazioni mostrate nelle figure 10-12 e precedentemente descritte.
Successivamente (figura 15), dunque dopo aver eseguito il trattamento termico a temperatura compresa tra 1600°C e 1850°C, si forma mediante etero-epitassia lo strato epitassiale alternativo 40, formato di silicio.
In seguito (figura 16), si cresce termicamente il secondo strato di ossido 44 e si deposita il polisilicio che forma la seconda regione di porta 46.
Successivamente (figura 17), si rimuovono selettivamente, mediante attacco chimico in plasma e/o in immersione, il secondo strato di ossido 44 ed il polisilicio depositato, e si esegue, mediante una terza maschera di resist 108, un impianto di specie droganti di tipo P (ad esempio, boro, indio o alluminio), rappresentato dalle frecce 110, in modo da localizzare le specie droganti in un quarto ed un quinto straterello 42a’ e 42b’ di tipo P, disposti al di sotto della superficie superiore S12e destinati a formare, rispettivamente, la prima e la seconda regione superiore 42a, 42b, una volta terminati appositi trattamenti termici.
Successivamente (figura 18), si rimuove la terza maschera di resist 108 e si esegue un trattamento termico ad una temperatura compresa nell’intervallo 950°C-1100°C, e di una durata compresa tra 60 e 300 minuti, in modo da attivare le specie droganti. Tale trattamento termico causa un aumento dello spessore del quarto e del quinto straterello 42a’ e 42b’, i quali formano rispettivamente la prima e la seconda regione superiore 42a, 42b. In maggior dettaglio, tale impianto può avvenire con dosaggio compreso nell’intervallo 1·10<12>cm<-2>-1·10<14>cm<-2>e con energia compresa nell’intervallo 10keV-300keV.
In seguito (figura 19), si esegue, mediante una quarta maschera di resist 112, un impianto di specie droganti di tipo N, rappresentato dalle frecce 114, in modo da localizzare le specie droganti in un sesto ed un settimo straterello 32a’ e 32b’ di tipo N+, disposti al di sotto della superficie superiore S12e destinati a formare la prima e la seconda sottoregione di sorgente 32a, 32b, una volta terminati appositi trattamenti termici. In maggior dettaglio, tale impianto può avvenire con dosaggio compreso nell’intervallo 1*10<15>-1*10<16>cm<-2>e con energia compresa nell’intervallo 10-100KeV.
Un successivo trattamento termico, nonché la formazione della seconda regione dielettrica 48, della metallizzazione superiore 34 e della metallizzazione inferiore 36, conducono infine alla formazione del transistore MOSFET a cella planare 50.
I vantaggi che il presente dispositivo elettronico integrato ed il presente metodo di fabbricazione consentono di ottenere emergono chiaramente dalla discussione precedente.
In particolare, il presente dispositivo elettronico integrato utilizza le proprietà del carburo di silicio (bandgap elevato) per confinare il campo elettrico all’interno degli strati epitassiali di carburo di silicio. A tal proposito, la figura 20 mostra qualitativamente un andamento del campo elettrico lungo una porzione di una sezione del transistore MOSFET a trincea 1 parallela all’asse z del sistema di riferimento xyz. L’andamento evidenzia come il campo elettrico sia sostanzialmente nullo nel substrato 4 e nello strato epitassiale superiore 12, e sia massimo all’interfaccia tra la prima (seconda) regione semiconduttrice 14a (14b) e lo strato epitassiale inferiore 8.
Inoltre, il presente dispositivo elettronico integrato beneficia dell’elevata mobilità Î1⁄4 dei portatori del silicio, nonché dell’elevata qualità (in termini di bassa difettosità) che caratterizza le interfacce silicio-ossido. Infatti, con riferimento ad esempio al transistore MOSFET a trincea 1, la corrente IDSscorre sia attraverso il silicio che attraverso il carburo di silicio, beneficiando dell’alta mobilità Î1⁄4 dei portatori nel silicio e della bassa resistenza opposta dal carburo di silicio.
In aggiunta, secondo il presente metodo di fabbricazione, i trattamenti termici ad alta temperatura, relativi alla formazione della prima e della seconda regione semiconduttrice 14a, 14b, sono effettuati prima di formare gli strati di silicio, dunque senza pericolo di fondere il silicio.
Risulta infine evidente che ai presenti dispositivo elettronico integrato e metodo di fabbricazione possono essere apportate modifiche e varianti, senza uscire dall’ambito della presente invenzione.
Ad esempio, con riferimento, senza perdita di generalità, ancora al transistore MOSFET a trincea 1, lo strato epitassiale superiore 12 può essere formato a partire da uno strato di silicio di tipo N, con successiva impiantazione di specie droganti di tipo P; in tal caso, le porzioni impiantate di strato epitassiale superiore 12 fungono da regione di corpo. Similmente, relativamente al transistore bipolare 80, invece dello strato epitassiale superiore 12, può essere presente uno strato epitassiale di tipo N, il quale ospita una regione di tipo P, la quale funge da regione di base.
E’ inoltre possibile invertire tutti i tipi degli elementi di semiconduttore descritti, e/o impiegare materiali semiconduttori differenti, ad esempio utilizzando il germanio al posto del silicio, oppure, sempre a titolo esemplificativo, utilizzando il germanio al posto del silicio ed il silicio al posto del carburo di silicio.
Infine, per quanto concerne il metodo di fabbricazione, Ã ̈ possibile formare la regione di sorgente dopo aver scavato la trincea e senza ausilio di maschere.

Claims (15)

  1. RIVENDICAZIONI 1. Dispositivo elettronico integrato a conduzione verticale formato in un corpo (2) di materiale semiconduttore comprendente: - un substrato (4) di un primo materiale semiconduttore (SiC) e di un primo tipo di conducibilità, il primo materiale semiconduttore avendo un primo bandgap; - una regione epitassiale (6,8,10) del primo materiale semiconduttore e del primo tipo di conducibilità, sovrastante il substrato e definente una prima superficie (S10); - un primo strato epitassiale (12;40) di un secondo materiale semiconduttore, sovrastante la prima superficie (S10) ed in contatto diretto con la regione epitassiale, il secondo materiale semiconduttore avendo un secondo bandgap inferiore al primo bandgap; in cui il corpo comprende inoltre una regione profonda (14a-14c) di un secondo tipo di conducibilità, estendentesi al di sotto della prima superficie ed all’interno della regione epitassiale.
  2. 2. Dispositivo elettronico secondo la rivendicazione 1, in cui la regione profonda (14a-14c) ha un primo livello di drogaggio medio Na_14ed uno spessore h14tali per cui: h14³ 2*ε*Ec/(q*Na_14) in cui ε à ̈ la costante dielettrica assoluta del primo materiale semiconduttore, Ecà ̈ il campo elettrico critico del primo materiale semiconduttore, q à ̈ la carica dell’elettrone.
  3. 3. Dispositivo elettronico secondo la rivendicazione 2, in cui il primo strato epitassiale (12;40) ha un secondo livello di drogaggio inferiore al primo livello di drogaggio medio.
  4. 4. Dispositivo elettronico secondo una qualsiasi delle rivendicazioni precedenti, in cui la regione epitassiale (6,8,10) comprende un secondo strato epitassiale (6), del primo tipo di conducibilità e sovrastante il substrato (4), ed un terzo strato epitassiale (8), del primo tipo di conducibilità e sovrastante il secondo strato epitassiale, il secondo ed il terzo strato epitassiale avendo differente livello di drogaggio.
  5. 5. Dispositivo elettronico secondo la rivendicazione 4, in cui la regione epitassiale (6,8,10) comprende inoltre un quarto strato epitassiale (10), del primo tipo di conducibilità e sovrastante il terzo strato epitassiale (8); il quarto strato epitassiale avendo un livello di drogaggio superiore al livello di drogaggio del terzo strato epitassiale; la regione profonda (14a-14c) estendendosi per l'intero spessore del quarto strato epitassiale.
  6. 6. Dispositivo elettronico secondo una qualsiasi delle rivendicazioni precedenti, formante un diodo a giunzione (60).
  7. 7. Dispositivo elettronico secondo la rivendicazione 4 o 5 formante un transistore MOSFET a trincea (1), in cui il primo strato epitassiale ospita una regione di corpo (12) del secondo tipo di conducibilità e definisce una seconda superficie (S12), e in cui la regione profonda (14a-14c) comprende una prima ed una seconda porzione (14a,14b) lateralmente distanziate, e definisce una regione interna (16), interposta tra la prima e la seconda porzione; il dispositivo elettronico comprendendo inoltre una trincea (20) ed una regione di sorgente (32), la trincea estendendosi verticalmente attraverso la regione interna (16) ed attraversando il primo strato epitassiale (12) a partire dalla seconda superficie fino a contattare la regione epitassiale (6,8,10); la regione di sorgente estendendosi nel primo strato epitassiale a partire dalla seconda superficie, e circondando in contatto diretto la trincea.
  8. 8. Dispositivo elettronico secondo la rivendicazione 7, in cui il terzo strato epitassiale (8) ha un primo spessore (h8), e in cui la trincea (20) Ã ̈ distanziata dalla prima e dalla seconda porzione (14a,14b) di una prima distanza (d) inferiore al primo spessore (h8).
  9. 9. Dispositivo elettronico secondo la rivendicazione 4 o 5, formante un transistore MOSFET a cella planare (50), in cui il terzo strato epitassiale (8) ha un primo spessore (h8), e in cui il primo strato epitassiale (40) à ̈ del primo tipo di conducibilità e definisce una seconda superficie (S12), la regione profonda comprendendo una prima ed una seconda porzione (14a,14b) lateralmente distanziate di una seconda distanza (w16) inferiore al doppio del primo spessore.
  10. 10. Dispositivo elettronico secondo la rivendicazione 9, comprendente una prima ed una seconda regione verticale di corpo (42a,42b) del secondo tipo di conducibilità, lateralmente distanziate ed estendentisi attraverso il primo strato epitassiale (40) a partire dalla seconda superficie (S12), fino a contattare, rispettivamente, la prima e la seconda porzione (14a,14b).
  11. 11. Dispositivo elettronico secondo la rivendicazione 4 o 5, formante un diodo Schottky (70), in cui il terzo strato epitassiale (8) ha un primo spessore (h8), e in cui il primo strato epitassiale (40) à ̈ del primo tipo di conducibilità e definisce una seconda superficie (S12), la regione profonda comprendendo una prima ed una seconda porzione (14a,14b) lateralmente distanziate di una seconda distanza (w16) inferiore al doppio del primo spessore; il dispositivo elettronico comprendendo inoltre uno strato metallico (72), estendentesi al di sopra ed in contatto diretto con il primo strato epitassiale (40), ed una prima ed una seconda regione verticale di corpo (42a,42b) del secondo tipo di conducibilità, lateralmente distanziate ed estendentisi attraverso il primo strato epitassiale a partire dalla seconda superficie (S12), fino a contattare rispettivamente la prima e la seconda porzione.
  12. 12. Dispositivo elettronico secondo la rivendicazione 4 o 5, formante un transistore bipolare (80), in cui il terzo strato epitassiale (8) ha un primo spessore (h8), e in cui il primo strato epitassiale ospita una regione di base (12) del secondo tipo di conducibilità e definisce una seconda superficie (S12), la regione profonda comprendendo una prima ed una seconda porzione (14a,14b) lateralmente distanziate di una seconda distanza (w16) inferiore al doppio del primo spessore.
  13. 13. Metodo di fabbricazione di un dispositivo elettronico integrato a conduzione verticale, comprendente le fasi di: - predisporre un substrato (4) di un primo materiale semiconduttore (SiC) e di un primo tipo di conducibilità, il primo materiale semiconduttore avendo un primo bandgap; - formare una regione epitassiale (6,8,10) del primo materiale semiconduttore e del primo tipo di conducibilità, sovrastante il substrato e definente una prima superficie (S10); - formare un primo strato epitassiale (12;40) di un secondo materiale semiconduttore, sovrastante la prima superficie (S10) ed in contatto diretto con la regione epitassiale, il secondo materiale semiconduttore avendo un secondo bandgap, inferiore al primo bandgap; - formare una regione profonda (14a-14c) di un secondo tipo di conducibilità al di sotto della prima superficie ed all’interno della regione epitassiale.
  14. 14. Metodo di fabbricazione secondo la rivendicazione 13, in cui la regione profonda (14a-14c) ha un primo livello di drogaggio medio Na_14ed uno spessore h14tali per cui: h14³ 2*ε*Ec/(q*Na_14) in cui ε à ̈ la costante dielettrica assoluta del primo materiale semiconduttore, Ecà ̈ il campo elettrico critico del primo materiale semiconduttore, q à ̈ la carica dell’elettrone.
  15. 15. Metodo di fabbricazione secondo la rivendicazione 14, in cui la fase di formare una regione profonda (14a-14c) comprende eseguire, dopo la fase di formare una regione epitassiale (6,8,10) e prima della fase di formare un primo strato epitassiale (12;40), le fasi di: - effettuare, ad una temperatura superiore a 400°C, un impianto di specie droganti del secondo tipo di conducibilità al di sotto della prima superficie (S10), all’interno della regione epitassiale (6,8,10); e successivamente - effettuare un trattamento termico ad una temperatura superiore a 1600°C.
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