CN111247640A - 包括与超晶格sti界面相邻的非单晶纵梁的半导体器件和方法 - Google Patents

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Abstract

半导体器件可以包括半导体基板以及其中的第一和第二间隔开的浅沟槽隔离(STI)区域，以及在半导体基板上并且在第一和第二STI区域之间延伸的超晶格。超晶格可以包括多个堆叠的层组，其中每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。半导体器件还可以包括第一半导体纵梁和在超晶格上方的栅极，该第一半导体纵梁在超晶格的第一端与第一STI区域之间的界面处包括非单晶主体。

Description

包括与超晶格STI界面相邻的非单晶纵梁的半导体器件和 方法
技术领域
本发明涉及半导体领域，并且更具体而言，涉及基于能带工程设计和相关联方法的具有增强特性的半导体。
背景技术
已经提出了增强半导体器件的性能的结构和技术，诸如通过增强电荷载流子的移动性。例如，授予Currie等人的美国专利申请No. 2003/0057416公开了硅、硅锗和松弛硅的应变材料层，并且还包括无杂质的区，否则杂质会造成性能降级。在上部硅层中产生的双轴应变更改了载流子移动性，从而实现了更高速度和/或更低功率的器件。授予Fitzgerald等人的已公开美国专利申请No.2003/0034529公开了也基于类似的应变硅技术的CMOS反相器。
授予Takagi的美国专利No.6,472,685B2公开了一种半导体器件，其包括硅和夹在硅层之间的碳层，使得第二硅层的导带和价带接受拉伸应变。有效质量较小并且已经由施加到栅电极的电场感应出的电子被限制在第二硅层中，因此，断言n沟道MOSFET具有更高的移动性。
搜与Ishibashi等人的美国专利No.4,937,204公开了一种超晶格，其中交替地且外延生长其中少于八个单层并且包含分数或二元或二元化合物半导体层的多层。主电流流动的方向垂直于超晶格的层。
授予Wang等人的美国专利No.5,357,119公开了通过减少超晶格中的合金散射而获得的具有更高移动性的Si-Ge短周期超晶格。沿着这些思路，授予Candelaria的美国专利No.No.5,683,934公开了一种增强移动性的MOSFET，该MOSFET包括沟道层，该沟道层包括以将沟道层置于拉伸应变下的百分比交替存在于硅晶格中的硅合金和第二材料。
授予Tsu的美国专利No.5,216,262公开了一种量子阱结构，其包括两个势垒区域和夹在势垒之间的外延生长的薄半导体层。每个势垒区域由交替的SiO2/Si层组成，其厚度一般在二到六个单层的范围内。在势垒层之间夹有厚得多的硅部分。
Tsu于2000年9月6日在Applied Physics and Materials Science&Processing第391-402页在线发表的标题为“Phenomena in silicon nanostructure devices”的文章公开了硅和氧的半导体原子超晶格(SAS)。公开了在硅量子和发光器件中有用的Si/O超晶格。特别地，构造并测试了绿色电致发光二极管结构。二极管结构中的电流流动是垂直的，即，垂直于SAS的层。所公开的SAS可以包括被诸如氧原子和CO分子之类的吸附物质隔开的半导体层。超出被吸附的氧单层的硅生长被描述为具有相当低缺陷密度的外延生长。一种 SAS结构包括1.1nm厚的硅部分，该部分大约为八个原子硅层，而另一种结构的硅厚度是该硅厚度的两倍。发表在Physical Review Letters第89卷第7期(2002年8月12日)上的Luo等人的标题为“Chemical Design of Direct-Gap Light-Emitting Silicon”的文章进一步讨论了Tsu的发光SAS结构。
授予Wang等人的美国专利No.7,105,895公开了由薄硅和氧、碳、氮、磷、锑、砷或氢形成的势垒层构造块，由此超过四个数量级进一步减少了垂直流过晶格的电流。绝缘层/势垒层允许在绝缘层旁边沉积低缺陷外延硅。
授予Mears等人的公开的英国专利申请2,347,520公开了非周期性光子带隙(APBG)结构的原理可以适用于电子带隙工程。特别地，该申请公开了可以调整材料参数(例如，能带最小值的位置、有效质量等)，以产生具有期望带结构特点的新型非周期性材料。还公开了其它参数(诸如电导率、热导率和介电常数或磁导率)也可能设计到该材料中。
此外，授予Wang等人的美国专利No.6,376,337公开了一种用于生产用于半导体器件的绝缘或阻挡层的方法，该方法包括在硅基板上沉积一层硅和至少一个附加元素，由此沉积的层基本上没有缺陷，使得可以在沉积的层上沉积基本上没有缺陷的外延硅。可替代地，一种或多种元素(优选地包括氧)的单层被吸附加在硅基板上。夹在外延硅之间的多个绝缘层形成阻挡复合物。
虽然存在这样的方法，但是对于使用先进的半导体材料和处理技术来实现半导体器件中改进的性能可以期望进一步的增强。
发明内容
半导体器件可以包括半导体基板以及其中的第一和第二间隔开的浅沟槽隔离(STI)区域，以及在半导体基板上并且在第一和第二 STI区域之间延伸的超晶格。超晶格可以包括多个堆叠的层组，其中每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。半导体器件还可以包括第一半导体纵梁和在超晶格上方的栅极，该第一半导体纵梁在超晶格的第一端与第一STI区域之间的界面处包括非单晶主体。
更特别地，第一半导体纵梁可以在超晶格上方。此外，基板和超晶格可以在其中包括掺杂剂以限定间隔开的源极和漏极区域。在一些实施例中，半导体器件还可以包括第二半导体纵梁，该第二半导体纵梁与超晶格的第二端与第二STI区域之间的界面相邻。在一个示例实施方式中，第一半导体纵梁可以将超晶格的第一端与第一STI区域分开。
此外，半导体纵梁可以包括非晶硅。半导体器件还可以包括在第一半导体纵梁中的沟道停止注入物。半导体器件还可以在第一半导体纵梁上包括氧化物盖。举例来说，基础半导体单层可以包括硅，并且至少一个非半导体单层可以包括氧。
用于制造半导体器件的方法可以包括在半导体基板中形成第一和第二间隔开的浅沟槽隔离(STI)区域，以及在半导体基板上形成超晶格并且在第一和第二STI区域之间延伸。超晶格可以包括多个堆叠的层组，其中每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。该方法还可以包括：在超晶格的第一端与第一STI 区域之间的界面处形成包括非单晶主体的第一半导体纵梁；以及在超晶格上方形成栅极。
更特别地，第一半导体纵梁可以在超晶格上方。该方法还可以包括掺杂基板和超晶格以在其中限定间隔开的源极和漏极区域。此外，该方法还可以包括形成与超晶格的第二端与第二STI区域之间的界面相邻第二半导体纵梁。在一个示例实施方式中，第一半导体纵梁可以将超晶格的第一端与第一STI区域分开。
举例来说，半导体纵梁可以包括非晶硅。该方法还可以包括在第一半导体纵梁中注入沟道停止掺杂剂。此外，可以在第一半导体纵梁上形成氧化物盖。而且举例来说，基础半导体单层可以包括硅，并且至少一个非半导体单层可以包括氧。
附图说明
图1是根据本发明的包括超晶格的半导体器件的横截面视图。
图2A至2D是图示图1的半导体器件的形成以及与其相关联的潜在困难的横截面视图。
图3是在栅极电极构图和蚀刻之后的图1的半导体器件的一部分的顶视图。
图4是图示用于制造图1的半导体器件的工艺流程的流程图。
图5A和5B是在图4的方法中使用的NFET和PFET沟道停止掩模的顶视图。
图6A至6B是图示图4的方法的掩蔽和沟道停止注入步骤的横截面视图。
图7是在作为图4的方法的一部分的栅极电极构图和蚀刻之后的器件结构的顶视图，示出了沟道停止注入物旨在受益的器件区域。
图8A至8C是图示图4的方法的抗蚀剂剥离、栅极掺杂、间隔物形成以及源极/漏极掺杂步骤的横截面视图。
图9是图示用于制造图1的半导体器件的替代工艺流程的流程图。
图10A至10B是图示图9的方法的非单晶半导体蚀刻、沟道停止注入和栅极沉积/注入步骤的横截面视图。
图11是在图9的方法的间隔物形成步骤之后的器件结构的顶视图。
图12A和12B分别是平行于和垂直于栅极层截取的在硅化物形成之后的器件结构的横截面视图。
图13A和13B是图示根据用于制造图1的半导体器件的另一种替代工艺流程的有源区域和凸片沟道停止掩蔽步骤的顶视图。
图14是如图1所示的超晶格的大大放大的示意性横截面视图。
图15是图14中所示的超晶格的一部分的示意性原子图。
图16是可以在图1的器件中使用的超晶格的另一个实施例的大大放大的示意性横截面视图。
图17A是对于现有技术中的块状硅以及对于如图14中所示的 4/1Si/O超晶格，都从伽玛点(G)计算得到的能带结构的曲线图。
图17B是对于现有技术中的块状硅以及对于如图14中所示的 4/1Si/O超晶格，都从Z点计算得到的能带结构的曲线图。
图17C是对于现有技术中的块状硅以及对于如图16中所示的 5/1/3/1Si/O超晶格，都从伽玛和Z点计算得到的能带结构的曲线图。
图18-24是图示根据示例实施例的用于在STI形成之后执行无掩模超晶格沉积的方法的一系列示意性横截面视图。
图25-27是图示用于在STI形成之后执行无掩模超晶格沉积的替代实施例的一系列示意性横横截面视图。
图28A、28B、29-31、32A、32B和33-34是图示在STI形成之后执行无掩模超晶格沉积的另一个替代实施例的一系列示意性横截面视图。
图35是包括与图28A、28B、29-31、32A、32B和33-34中所示的方法相关联的维度的表。
图36是图示与图28A、28B、29-31、32A、32B和33-34中所示的方法相关联的方法方面的流程图。
具体实施方式
现在将在下文中参考附图更全面地描述本发明，在附图中示出了本发明的优选实施例。但是，本发明可以以许多不同的形式来实施，并且不应当被解释为限于本文阐述的实施例。更确切地说，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿全文，相似的数字指相似的元件，并且在替代实施例中使用撇号和多个撇号指示相似的元件。
本实施例涉及在原子或分子水平上控制半导体材料的特性以在半导体器件内实现改进的性能。另外，实施例涉及用在半导体器件的传导路径中的改进的材料的识别、创建和使用。
希望不限于此，申请人在理论上认为本文所述的某些超晶格降低了电荷载流子的有效质量，并且这导致更高的电荷载流子移动性。有效质量在文献中有各种定义。作为改善有效质量的措施，申请人使用“电导率倒数有效质量张量”，并且针对电子和空穴的
Figure BDA0002413694600000061
和
Figure BDA0002413694600000062
分别对于电子定义为：
Figure BDA0002413694600000063
并且对于空穴定义为：
Figure BDA0002413694600000071
其中f是费米-狄拉克(Fermi-Dirac)分布，EF是费米能量，T是温度(Kelvin)，E(k,n)是处于在与波向量k和第n个能带对应的状态的电子的能量，索引i和j是指笛卡尔坐标x、y和z，积分在 Brillouin区(B.Z.)上获取，并且总和在能量分别高于和低于费米能量的电子和空穴的能带上获取。
申请人对电导率倒数有效质量张量的定义使得，对于电导率倒数有效质量张量的对应分量的越大值，材料的电导率的张量分量越大。希望不限于此，申请人再次在理论上认为本文所述的超晶格设置电导率倒数有效质量张量的值，以增强材料的导电特性，诸如通常对于电荷载流子运输的优选方向。适当张量元素的倒数被称为电导率有效质量。换句话说，为了表征半导体材料结构，如上所述并在预期的载流子运输方向上计算的电子/空穴的电导率有效质量被用于区分改进的材料。
使用上述措施，可以针对具体目的选择具有改进的带结构的材料。一个这样的示例将是用于半导体器件中的沟道区域的超晶格25材料。现在首先参考图1描述包括根据本发明的超晶格25的平面MOSFET 20。但是，本领域的技术人员将认识到的是，本文中识别出的材料可以用在许多不同类型的半导体器件中，诸如分立器件和/或集成电路。
所示的MOSFET 20包括其中具有浅沟槽隔离(STI)区域80、 81的基板21。更特别地，如本领域技术人员将认识到的，MOSFET 器件20可以是包括具有相应超晶格沟道的N和P沟道晶体管的互补 MOS(CMOS)器件，其中STI区域用于电绝缘相邻的晶体管。举例来说，基板21可以是半导体(例如，硅)基板或绝缘体上硅(SOI)基板。STI区域80、81可以包括例如氧化物(诸如二氧化硅)，但是在其它实施例中可以使用其它合适的材料。
MOSFET 20还说明性地包括轻掺杂的源极/漏极扩展区域22、 23，重掺杂的源极/漏极区域26、27，以及由超晶格25在其之间提供的沟道区域。在超晶格25下方的源极区和漏极区域26、27之间说明性地包括晕圈注入区域42、43。如本领域技术人员将认识到的，源极/漏极硅化物层30、31覆盖在源极/漏极区域上。栅极35说明性地包括与由超晶格25提供的沟道相邻的栅极介电层37，以及栅极介电层上的栅极电极层36。在图示的MOSFET 20中还提供侧壁间隔物 40、41，以及栅极电极层36上的硅化物层34。
超晶格25到最新的CMOS流中的工艺集成可以要求移除在STI 区域80、81上方形成的超晶格膜25，以防止相邻器件结构之间的短路或泄漏。更特别地参考图2A-2D至3，可以从其中形成有STI区域80、81以及其上有牺牲氧化物层85和VT注入物84(由“+”符号行表示)的基板21开始制造。将在下面进一步描述的在晶体硅超晶格的情况下，当移除牺牲氧化物层85并且在基板21上形成超晶格 25时，硅沉积导致覆盖STI区域80、81的非单晶(即，多晶或非晶) 硅沉积物86、87。但是，如上所述，通常需要移除非单晶硅沉积物 86、87以防止相邻器件结构之间的短路或泄漏。
虽然在一些实施方式中可以采用相对简单的方法来使用单个基线有源区域(AA)光致抗蚀剂掩模88执行掩蔽(图2C)并随后蚀刻非单晶硅沉积物86、87(图2D)，但是在其它情况下这会导致某些困难。更特别地，如果掩模未对准(导致STI边缘上的非单晶硅沉积物86的一部分被光致抗蚀剂88掩蔽)或者由于在等离子体蚀刻期间过度蚀刻不足，那么STI边缘上和STI凹穴中非单晶硅沉积物的部分可以保持未被蚀刻，因此仍然是与有源器件相邻的寄生器件，而与STI区域相邻的有源器件区域(由于沟道停止掩模未对准)会被无意地蚀刻，从而留下间隙89。结果是掺杂剂蠕变可能在非单晶硅部分86附近意外地发生，而非均匀硅化物和源极/漏极结泄漏基板可能在间隙89附近发生。
因而，如图1中所示，可以有利地修改掩蔽和蚀刻操作以便以 STI区域80、81的凹穴(divots)和边缘中的沟道停止注入物来提供非单晶半导体纵梁或未蚀刻的凸片(tab)82、83。再次，非单晶半导体沉积发生在超晶格25的半导体单层的外延生长期间，其在STI区域80、81上方导致非单晶硅。非单晶纵梁82、83优选地例如有利地掺杂有沟道停止注入掺杂剂，如将在下面阐述的各种制造示例中进一步讨论的。
更特别地参考图4至8，现在描述用于制造半导体器件20的第一工艺集成流程。从方框90处的STI晶片开始，在方框91处注入 VT阱(通过
Figure BDA0002413694600000091
垫氧化物85)，然后在方框92处进行干蚀刻 (
Figure BDA0002413694600000092
氧化物)。随后在方框93处进行氢氟酸(HF)暴露 (SC1/100:1，
Figure BDA0002413694600000093
)。特别地，例如，垫氧化物85的部分干蚀刻和相对短的HF暴露时间可以帮助减小STI凹穴的深度。接下来，在方框94处沉积超晶格膜25’，这将在下面进一步讨论，随后在方框95 处进行清洁步骤(SPM/200:1，HF/RCA)。
在方框96处，不是使用如上所述的单个基线AA掩模，而是在本示例中形成第一、过大的(oversized)N沟道AA掩模(图5A和 6A)，随后在与N沟道区域相邻的STI区域上方进行非单晶半导体材料的等离子体蚀刻(方框97)以及在方框98处使用过大的N沟道 AA掩模进行NFET沟道停止注入(图9B)。在图8A和8B中，N 和P过大的掩模分别用附图标记88n’和88p’指示，并且N和P有源区域分别用附图标记21n’、21p’指示。而且，倒N和P阱分别用附图标记79n’和79p’指示。
接下来，在方框99处，形成过大的P沟道掩模(图5B)，随后在与P沟道区域相邻的STI区域上方对非单晶硅进行等离子体蚀刻 (方框100)并且在方框101处进行PFET沟道停止注入。如图6B 中所示，NFET和PFET沟道停止注入优选地以一定角度或倾斜度执行，诸如三十度角，但是也可以使用其它角度。在图中用箭头示意性地示出了沟道停止注入。举例来说，硼可以被用于NFET沟道停止注入，并且砷或磷可以被用于PFET沟道停止注入。STI区域80’、 81’凹穴中的纵梁82’、83’和STI边缘处的未蚀刻的硅凸片优选地通过沟道停止注入高度反掺杂，以中和或减轻掺杂剂从源极-漏极区域到器件沟道的拐角处的STI凹穴或凸片中的非单晶硅的扩散蠕变，以有利地提供这个寄生边缘器件的更高的二极管击穿电压、更高的阈值电压和更低的截止电流。对P和N沟道器件使用两种不同的过大掩模有利地有助于在非单晶硅蚀刻期间保护AA对准标记，以及在相反类型的器件的沟道停止注入期间保护每个有源器件。
一旦完成PFET沟道停止注入，就在方框102处执行栅极预清洁 (SPM/HF/RCA)(图8A)，然后在方框103处进行栅级氧化物37’形成(大约
Figure BDA0002413694600000103
)，然后方框104处对非单晶硅栅极电极36进行沉积和注入掺杂(图8B)。然后，在方框105处执行栅极构图和蚀刻，然后进行侧壁间隔物40’、41’形成(例如，
Figure BDA0002413694600000102
氧化物)(方框 106)以及在方框107处进行LDD 22’、23和晕环42’、43’注入(图8C)。然后在方框108处蚀刻间隔物40’、41’(例如，
Figure BDA0002413694600000101
氧化物)。形成隔离物40、41，然后进行源极/漏极26’、27’注入，并在方框109处进行退火(例如，1000℃，持续10秒)，并形成硅化物 (方框110)以提供图1中所示的器件20。更特别地，硅化物可以是 TiSi2(例如，Ti沉积、锗注入、690℃下的RTA、选择性剥离、然后是750℃下的RTA)。
图12A和12B分别是在平行于和垂直于栅极层36’的情况下形成的硅化物之后的器件结构的横截面视图。在这些图中，以点划线示出了非单晶纵梁82’、83’，以指示它们已经被沟道停止注入物掺杂。应当注意的是，源极/漏极区域中硅凹槽的深度将取决于用于移除非单晶纵梁和在STI凹穴和STI边缘中未蚀刻的凸片82’、83’的过蚀刻量(由于使用了过大的有源区域沟道截止掩模)。而且，如本领域技术人员将认识到的那样，过多的凹陷可以导致串联RSD增加或源极/ 漏极与LDD区域之间的接触损失。照此，这些深度可以要求取决于给定的注入进行调整。
在上述工艺流程中，在栅极氧化之前执行NFET和PFET掩蔽，在STI区域80’、81’上方蚀刻非单晶硅86’、87’，以及沟道停止注入。在现在参考图9至11描述的替代工艺流程中，对上述方法进行修改，使得在间隔物蚀刻步骤之后执行非单晶硅86’、87’的蚀刻(方框108’)。而且，这个替代工艺流程还使用栅极电极层36”上方的氧化物或氮化物盖膜78”(图10B)，以保护栅极多晶硅在非单晶硅86”、 87”的蚀刻期间不被蚀刻。
在干刻蚀(方框92’)之后，在方框120’处执行清洁步骤 (SPM/200:1，HF
Figure BDA0002413694600000111
/RCA)，然后进行HF预清洁(100:1) 大约一分钟。对于NFET和PFET掩蔽沉积步骤(方框96’，99’)，在本示例中，使用过大的混合光致抗蚀剂掩模(图10A)。此外，在非单晶硅栅极电极层36”沉积(方框104’)之后，所示的方法包括 NSD掩蔽步骤(方框122’)，随后是方框123’、124’处的N+栅极注入和盖氧化物沉积。来自上述方法的其它工艺变化包括在方框125’处蚀刻在STI区域80”、81”(例如
Figure BDA0002413694600000112
)上的非单晶硅86”、87”，然后在方框126’处蚀刻盖氧化物层(具有对硅的高选择性)。此处未具体讨论的其余工艺步骤与以上参考图4讨论的那些步骤相似。
现在将参考图13A和13B描述又一替代工艺流程。这个工艺流程使用公共的过大AA掩膜来蚀刻STI区域80”’、81”’上的非单晶硅86”’、87”’，然后进行两个分开的掩蔽步骤以对凸片开口进行构图。更特别地，使用了NFET沟道停止掩模130”’和PFET沟道停止掩模130p”’(图13B)。在NFET和PFET掩蔽步骤之后，进行沟道停止注入步骤，以将非单晶硅掺杂到凸片开口中。可以在栅极氧化之前执行前述步骤。
将认识到的是，以上概述的示例性工艺流程有利地允许在栅极氧化物生长之前在STI区域上蚀刻非单晶半导体材料。此外，具有适当能量和剂量的沟道停止注入物将电中和掺杂剂从相邻的源极和漏极区域扩散到任何未蚀刻的超晶格纵梁中而无意中隐藏了在STI氧化物上非单晶硅的有源区边缘或凸片的凹陷的STI凹穴，由于有源区域掩膜过大而包围有源区域。当然，将认识到的是，除了上面提到的示例性材料和工艺流程参数之外，其它合适的材料和工艺流程参数也可以在不同的实施方式中使用。
现在将描述用于具有能带结构的MOSFET 20的沟道区域的改进的材料或结构，对于该能带结构，电子和/或空穴的合适的导电有效质量基本上小于针对硅的对应值。现在附加地参考图14和15，超晶格25具有在原子或分子水平上受控的结构，并且可以使用原子或分子层沉积的已知技术来形成。超晶格25包括以堆叠关系布置的多个层组45a-45n，如上所述，如通过具体参考图14的示意性横截面图可能最好地理解的。
超晶格25的每个层组45a-45n说明性地包括多个堆叠的基础半导体单层46，其限定相应的基础半导体部分46a-46n和其上的能带改性层50。为了说明清楚，在图14中用点划线指示能带改性层50。
能带改性层50说明性地包括一个非半导体单层，该非半导体单层被约束在相邻基础半导体部分的晶格内。即，相邻的层组45a-45n 中的相对的基础半导体单层46化学键合在一起。例如，在硅单层46 的情况下，单层的组46a的上部或顶部半导体单层中的一些硅原子将与组46b的下部或底部单层中的硅原子共价键合。虽然存在(一个或多个)非半导体单层(例如，(一个或多个)氧单层)，但是这仍允许晶格继续穿过层组。当然，在相邻组45a-45n的相对的硅层46之间不会存在完全或纯的共价键，因为这些层中的每一层中的一些硅原子都将键合到非半导体原子(即，本示例中的氧)，如本领域技术人员将认识到的。
在其它实施例中，多于一个非半导体层单层是可能的。举例来说，能带改性层50中非半导体单层的数量可以优选地小于约五个单层，从而提供期望的能带改性特性。
应当注意的是，本文中对非半导体或半导体单层的引用是指，如果用于该单层的材料以块状形成，那么它将是非半导体或半导体。即，如本领域技术人员将认识到的，材料(诸如半导体)的单个单层不一定表现出与如果以块状或以相对厚的层形成时相同的特性。
希望不限于此，申请人在理论上认为能带改性层50和相邻的基础半导体部分46a-46n使得超晶格25在平行层方向上具有比其它方式将存在的电荷载流子更低的适当电导率有效质量。以另一种方式考虑，这个平行方向与堆叠方向正交。能带改性层50还可以使得超晶格25具有共同的能带结构，同时还有利地用作在超晶格的垂直上方和下方的层或区域之间的绝缘体。而且，如上所述，这种结构还有利地提供了对掺杂剂和/或材料渗出或扩散以及在超晶格25上方和下方垂直的层之间的载流子流的屏障。
从理论上讲，与其它情形相比，超晶格25基于较低的电导有效质量提供了较高的电荷载流子迁移率。当然，不必在每个应用中都利用超晶格25的所有上述特性。例如，在一些应用中，超晶格25可以仅被用于其掺杂剂阻挡/绝缘特性或增强的迁移率，或者可以在其它应用中同时使用，如本领域技术人员将认识到的。
盖层52在超晶格25的上部层组45n上。盖层52可以包括多个基础半导体单层46。盖层52可以具有基础半导体的2至100个单层，并且更优选地10至50个单层。也可以使用其它厚度。
每个基础半导体部分46a-46n可以包括选自IV族半导体、III-V 族半导体和II-VI族半导体的基础半导体。当然，如本领域技术人员将认识到的，术语“IV族半导体”还包括IV-IV族半导体。更特别地，例如，基础半导体可以包括硅和锗中的至少一种。
每个能带改性层50可以包括例如选自氧、氮、氟和碳-氧中的非半导体。还期望通过沉积下一层来使非半导体热稳定，由此促进制造。在其它实施例中，非半导体可以是与给定的半导体处理兼容的另一种无机或有机元素或化合物，如本领域技术人员将认识到的。
应当注意的是，术语“单层”意味着包括单个原子层以及单个分子层。还应该注意的是，由单个单层提供的能带改性层50还意味着包括其中并非所有可能的位点都被占据的单层。例如，特别参考图 15的原子图，图示了4/1重复结构，其中硅作为基础半导体材料，而氧作为能带改性材料。仅一半用于氧气的可能位点被占用。
在其它实施例中和/或对于不同的材料，如本领域技术人员将认识到的那样，这种一半的占用将不一定是这种情况。实际上，即使在这个示意图中也可以看出给定单层中氧的各个原子没有沿着平坦的平面精确对准，这也是原子沉积领域的技术人员将认识到的。举例来说，优选的占用范围是可能的氧位点充满的大约八分之一至二分之一，但是在某些实施例中可以使用其它数量。
硅和氧目前广泛用在常规半导体处理中，因此，制造商将能够容易地使用本文中所述的这些材料。原子或单层沉积现在也被广泛使用。因而，如本领域技术人员将认识到的，结合有根据本发明的超晶格 25的半导体器件可以容易地被采用和实现。
希望不限于此，申请人在理论上认为，例如，对于超晶格(诸如 Si/O超晶格)，硅单层的数量应当期望地为七个或更少，以便超晶格的能带在整个超晶格是通用的或相对均匀的，以实现期望的优点。对于Si/O，图14和15中所示的4/1重复结构已被建模为指示电子和空穴在X方向上的移动性提高。例如，计算得出的电导率有效质量针对于电子(针对块状硅的各向同性)为0.26，并且对于X方向上的4/1SiO超晶格为0.12，导致比率为0.46。类似地，对于块状硅，对于空穴的计算得出的值为0.36，对于4/1Si/O超晶格的得出的值为 0.16，导致比率为0.44。
虽然在某些半导体器件中可能期望这种方向上优先的特征，但是其它器件可以从平行于层组的任何方向上的移动性的更均匀增加中受益。如本领域技术人员将认识到的，对于电子和空穴或仅这些类型的电荷载流子之一具有增加的移动性也可以是有益的。在垂直于层组的方向上降低载流子迁移率也可以是有益的。
超晶格25的4/1Si/O实施例的较低电导率有效质量可以小于以其它方式将发生的电导率有效质量的三分之二，并且这适用于电子和空穴两者。例如，在一些实施例中，掺杂超晶格25的某个部分可以是特别合适的，特别是当超晶格要提供例如器件20中的沟道的一部分时。在其它实施例中，取决于其在器件中的位置，优选地可以使超晶格25的一个或多个层组45基本上未掺杂。
现在附加地参考图16，现在描述具有不同特性的根据本发明的超晶格25'的另一个实施例。在这个实施例中，示出了3/1/5/1的重复图案。更特别地，最低的基础半导体部分46a'具有三个单层，并且第二最低的基础半导体部分46b'具有五个单层。这种图案在整个超晶格25'上重复。能带改性层50'可以各自包括单个单层。对于包括 Si/O的这种超晶格25'，电荷载流子移动性的增强与层在平面中的朝向无关。图16中未具体提及的那些其它元件与以上参考图14讨论的那些元件相似，并且在此无需进一步讨论。
在一些器件实施例中，超晶格25的所有基础半导体部分46a- 46n都可以是相同数量的单层那么厚。在其它实施例中，基础半导体部分中46a-46n的至少一些可以是不同数量的单层那么厚。在还有其它实施例中，所有的基础半导体部分46a-46n可以是不同数量的单层那么厚。
在图17A-17C中，呈现了使用密度泛函理论(DFT)计算的能带结构。在本领域中众所周知，DFT低估了带隙的绝对值。因此，可以通过适当的“剪刀校正”来移位间隙上方的所有能带。但是，能带的形状已知可靠得多。垂直能量轴应当以这个角度来解释。
图17A示出了对于块状硅(由连续线表示)和对于图14中所示的4/1Si/O超晶格25(由点线表示)都从伽玛点(G)计算出的能带结构。方向是指4/1Si/O结构的单元晶胞，而不是Si的常规单元晶胞，但是图中的(001)方向确实与Si的常规单元晶胞的(001)方向对应，因此示出了Si导带最小值的预期位置。图中的(100)和 (010)方向与常规Si单元晶胞的(110)和(-110)方向对应。本领域技术人员将认识到的是，图上Si的能带被折叠，以针对4/1Si/O 结构在适当的互易晶格方向上表示它们。
可以看出，与块状硅(Si)相比，用于4/1Si/O结构的导带最小值位于伽玛点处，而价带最小值出现在(001)方向上Brillouin区的边缘处，我们称之为Z点。还可以注意到的是，由于由附加氧气层引入的扰动引起的能带拆分，与用于Si的导带最小值的曲率相比，用于4/1Si/O结构的导带最小值具有更大的曲率。
图17B示出了对于块状硅(连续线)和对于图14的4/1Si/O超晶格25(点线)都从Z点计算出的能带结构。这个图图示了价带在 (100)方向上的增强曲率。
图17C示出了对于块状硅(连续线)以及对于图16的超晶格 25'的5/1/3/1Si/O结构，都从伽玛和Z点计算得到的能带结构(点线)。由于5/1/3/1Si/O结构的对称性，在(100)和(010)方向上计算出的能带结构是等效的。因此，预期电导率有效质量和移动性在平行于层(即，垂直于(001)堆叠方向)的平面上是各向同性的。注意的是，在5/1/3/1Si/O示例中，导带最小值和价带最大值均在Z 点处或其附近。
虽然曲率增加指示有效质量减小，但是可以经由电导率倒数有效质量张量计算来进行适当的比较和判别。这导致申请人进一步在理论上认为5/1/3/1超晶格25'应当基本上是直接带隙。如本领域技术人员将理解的，用于光学跃迁的适当矩阵元素是直接带隙行为与间接带隙行为之间的区别的另一个指标。
现在附加地参考图18-24，现在描述在STI结构201之后在基板200上形成的无掩模超晶格沉积的方法。如图18中所示，在基板200 上的氧化物层202上方以及在CMP步骤之后留下的氧化物填充的 STI区域201的相邻部分上方形成稍厚的氮化物停止层203。更特别地，与大约
Figure BDA0002413694600000171
的常规厚度相反，剩余的STI部分201可以具有大约
Figure BDA0002413694600000172
或更大的厚度X。这个附加厚度使得留下足够的空间用于形成超晶格225和其上的保护性氧化物204，如下文进一步所述。氧化物层202在氮化物层203下方覆盖基板200，并且一般应当足够厚以用作CMP停止(例如，大于
Figure BDA0002413694600000173
的厚度，更特别地大于
Figure BDA0002413694600000174
的厚度)。本领域技术人员将认识到适当的技术来设置CMP停止点以形成稍厚的氮化物层203。
然后可以从基板200上剥离氧化物层202和氮化物层203，并且在其上形成超晶格层225，如图19中所示。此外，可以在超晶格层 225上热生长或沉积保护性氧化物层204。
如图20和21中所示，氮化物层205可以沉积在该结构上至例如大约为
Figure BDA0002413694600000175
的厚度。如图21中所示，可以通过CMP将这个氮化物层205平坦化至氧化物层204。如图所示，在CMP期间会出现一些凹面或凹痕，但这不会影响该工艺，这对本领域技术人员来说是显而易见的。
如图22中所示，例如，可以使用等离子体蚀刻来移除STI结构 201顶部的超晶格层225和氧化物层204。实际上，在一些实施方式中，先前的CMP步骤也可以被用来移除STI结构201上的全部或一些超晶格层225和氧化物层204。
超晶格层225的暴露边缘可以被再氧化以形成氧化物盖206，从而产生图23所示的中间结构。根据一个示例方法，可以执行硅纵梁或“晶须”207的湿蚀刻(例如，目标底蚀)，然后进行湿氧化。此后，可以通过例如湿蚀刻移除氮化物层205的剩余部分，从而留下如图24中所示的结构。如本领域技术人员将认识到的，制造工艺可以继续通过氧化物等进行注入。如果期望的话，可以通过在移除硬质氧化物掩模之后对其进行平滑退火来移除STI结构201的边缘上的剩余超晶格薄膜纵梁207，如本领域技术人员也将认识到的。
上面关于图21所述的CMP步骤的替代方法是重新使用STI光致抗蚀剂掩模210’并湿蚀刻氮化物205’，如图25中所示。在这种情况下，如图26中的虚线211’所指示的，可以移除光致抗蚀剂掩模 210’并使用等离子体蚀刻来暴露原始的STI 201’。这将导致移除上面讨论的纵梁207以及基板200’的下面的部分以及超晶格225’和氧化物层204’的相邻部分，如图27中所示的“配准误差”所表示的。然后可以将暴露的硅(即，基板200’和超晶格225’的末端)重新氧化以形成氧化物层212’，随后是湿剥离氮化物层205’和后续处理。也可以执行脱釉以蚀刻掉氧化物层212’。
参考图28-34、图35的表350和图36的流程图360，现在描述另一种STI后超晶格集成方案。初始处理步骤可以包括STI模块 (方框361)以在基板200”中形成STI区域201”，然后是通过垫氧化物(例如
Figure BDA0002413694600000181
垫氧化物)的深阱注入213”和阈值电压(VT)注入214”(方框362)。进一步的初始处理步骤可以包括在方框363 处对氧化物(例如，
Figure BDA0002413694600000182
)进行干蚀刻、硫酸/过氧化物混合物 (SPM)/RCA清洁(方框364)、SC1/HF预清洁(方框365)、进行超晶格225”’沉积(方框366)和在方框367处的进入式清洁 (incoming clean)。
该方法进一步说明性地包括在超晶格225’上形成薄的氧化物/氮化物硬掩模215’，以及过小的(undersized)反向有源区(AA)光致抗蚀剂掩模211”，如图28A-28B中所示。然后，例如，使用等离子体蚀刻，可以蚀刻掉光致抗蚀剂掩模211”外部的超晶格225”的部分(方框370)，然后可以在方框371处剥离掉光致抗蚀剂掩模，如图29中所示。可以将用于清除STI区201”上的非晶膜的过蚀刻量设置为零，因为随后的环氧化步骤会将未掩蔽的残留超晶格225”的硅转化为氧化物。
然后，在方框372处，可以在AA区域周围形成有源区环氧化物 216”(参见图30)，然后剥离氧化物/氮化物硬掩模215”(方框 373)，进行栅极预清洁(方框374)，以及方框375处的栅极电介质217”形成(例如
Figure BDA0002413694600000191
)(参见图31)。栅极介电层217”与STI 区201”的顶部之间的台阶高度由掩蔽的氧化步骤的条件、栅极预清洁的量以及初始STI突出/凹陷设置。然后可以在方框376处形成多晶硅栅极电极层218”(参见图32A、32B)，随后进行N+/P+多晶硅掩蔽和N+/P+栅极注入(方框377-380)。图32A是垂直于栅极的横截面视图，而图32B是沿着STI区域201”的边缘处的栅极的横截面视图。
该方法还可以包括在方框381处的硬掩模CVD氧化物沉积、栅极构图和蚀刻(方框382)以及在方框383处的间隔物219”形成 (例如
Figure BDA0002413694600000192
氧化物)。然后可以在方框384处形成晕环注入物221”和源极/漏极扩展注入物220”(参见图33)，然后是如果STI区域 201”的边缘处的凹口深度过大，那么可以被可选地执行的氮化物或氧化物间隔物222”形成(方框385)。如果必要，那么可以在方框 386处可选地在源极/漏极区域中蚀刻超晶格225”，然后是屏蔽氧化层形成(方框387)和方框388处的源极/漏极注入物223”形成。
说明性地，进一步的处理步骤包括盖氧化物的湿蚀刻(方框 389)、RTA/尖峰退火(spike anneal)(方框400)和硅化物模块 401以形成源极/漏极和栅极硅化物区226”、227”(参见图34)。更特别地，图34是垂直于栅极并示出STI区域201”的边缘的横截面视图，其中虚线箭头表示由于本发明引起的硅化物到结的较小距离(约
Figure BDA0002413694600000193
)，这将在下面进一步讨论。
注意避免STI 201”边缘处的陷波深度，否则会潜在地导致源极/ 漏极结到阱的短路(垂直)。虽然在硅化物形成后对角线可能是最大的风险，但在垂直方向上并没有太大的问题。一般而言，结被假设为约1000A。而且，应注意避免栅极下方的缺口区域中的硅化物短路(从厚氧化物区域下方的源极到漏极)。可以有利地减少从源极到漏极的栅极下方的掺杂剂扩散。
表350(图35)包括用于上述方法的相对于原始表面的示例性表面位置，但是应该认识到的是，在不同的实施例中可以使用不同的维度。如上所述，在本示例中的最终结果是使用这种方法，沿着STI 201”边缘的源极/漏极表面到结的位置大约变薄355A(垂直)。
上述方法有利地在STI边缘的栅极下方产生相对厚的氧化物。而且，这种方法也可以在双栅极工艺中采用，因为双栅极步骤可以被用于上面的氧化环步骤。这种方法的好处可以是，它允许在期望时避免使用非晶硅凸片、避免CS注入，并可能减少超晶格225”膜蚀刻(例如，如果在源极/漏极区域中保留了超晶格膜，那么蚀刻次数是一次而不是两次)。
受益于前述描述和相关附图中呈现的教导，本领域技术人员将想到许多修改和其它实施例。因此，应该理解的是，这样的修改和实施例旨在被包括在所附权利要求书的范围内。

Claims (27)

1.一种半导体器件，包括：
半导体基板以及其中的间隔开的第一和第二浅沟槽隔离STI区域；
超晶格，在半导体基板上并且在第一和第二STI区域之间延伸，超晶格包括多个堆叠的层组，每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层；
第一半导体纵梁，包括在超晶格的第一端与第一STI区域之间的界面处的非单晶主体；以及
超晶格上方的栅极。
2.如权利要求1所述的半导体器件，其中第一半导体纵梁在超晶格上方。
3.如权利要求1所述的半导体器件，其中半导体基板和超晶格在其中包括掺杂剂以限定间隔开的源极区域和漏极区域。
4.如权利要求1所述的半导体器件，还包括第二半导体纵梁，该第二半导体纵梁与超晶格的第二端与第二STI区域之间的界面相邻。
5.如权利要求1所述的半导体器件，其中第一半导体纵梁将超晶格的第一端与第一STI区域分开。
6.如权利要求1所述的半导体器件，其中半导体纵梁包括非晶硅。
7.如权利要求1所述的半导体器件，还包括在第一半导体纵梁中的沟道停止注入物。
8.如权利要求1所述的半导体器件，还包括在第一半导体纵梁上的氧化物盖。
9.如权利要求1所述的半导体器件，其中基础半导体单层包括硅。
10.如权利要求1所述的半导体器件，其中所述至少一个非半导体单层包括氧。
11.一种半导体器件，包括：
半导体基板以及其中的间隔开的第一和第二浅沟槽隔离STI区域；
超晶格，在半导体基板上并且在第一和第二STI区域之间延伸，超晶格包括多个堆叠的层组，每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层；
第一半导体纵梁，包括在超晶格的第一端与第一STI区域之间的界面处的非单晶主体；
第二半导体纵梁，与超晶格的第二端与第二STI区域之间的界面相邻；以及
超晶格上方的栅极；
半导体基板和超晶格在其中包括掺杂剂以限定间隔开的源极区域和漏极区域。
12.如权利要求11所述的半导体器件，其中第一半导体纵梁在超晶格上方。
13.如权利要求11所述的半导体器件，其中第二半导体纵梁将超晶格的第二端与第二STI区域分开。
14.如权利要求11所述的半导体器件，还包括在第一和第二半导体纵梁中的沟道停止注入物。
15.如权利要求11所述的半导体器件，还包括在第一半导体纵梁上的氧化物盖。
16.如权利要求11所述的半导体器件，其中基础半导体单层包括硅。
17.如权利要求11所述的半导体器件，其中所述至少一个非半导体单层包括氧。
18.一种制造半导体器件的方法，包括：
在半导体基板中形成间隔开的第一和第二浅沟槽隔离STI区域；
形成在半导体基板上的且在第一和第二STI区域之间延伸的超晶格，超晶格包括多个堆叠的层组，每个层组包括限定基础半导体部分的多个堆叠的基础半导体单层，以及被约束在相邻基础半导体部分的晶格内的至少一个非半导体单层；
在超晶格的第一端与第一STI区域之间的界面处形成包括非单晶主体的第一半导体纵梁；以及
在超晶格上方形成栅极。
19.如权利要求18所述的方法，其中第一半导体纵梁在超晶格上方。
20.如权利要求18所述的方法，还包括对半导体基板和超晶格掺杂以在其中限定间隔开的源极区域和漏极区域。
21.如权利要求18所述的方法，还包括形成与超晶格的第二端与第二STI区域之间的界面相邻的第二半导体纵梁。
22.如权利要求18所述的方法，其中第一半导体纵梁将超晶格的第一端与第一STI区域分开。
23.如权利要求18所述的方法，其中半导体纵梁包括非晶硅。
24.如权利要求18所述的方法，还包括在第一半导体纵梁中注入沟道停止掺杂剂。
25.如权利要求18所述的方法，还包括在第一半导体纵梁上形成氧化物盖。
26.如权利要求18所述的方法，其中基础半导体单层包括硅。
27.如权利要求18所述的方法，其中所述至少一个非半导体单层包括氧。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879356B2 (en) 2018-03-08 2020-12-29 Atomera Incorporated Method for making a semiconductor device including enhanced contact structures having a superlattice
US10884185B2 (en) 2018-04-12 2021-01-05 Atomera Incorporated Semiconductor device including vertically integrated optical and electronic devices and comprising a superlattice
CN112074959A (zh) 2018-04-12 2020-12-11 阿托梅拉公司 用于制造包括超晶格的倒t形沟道场效应晶体管(itfet)的器件和方法
US11094818B2 (en) 2019-04-23 2021-08-17 Atomera Incorporated Method for making a semiconductor device including a superlattice and an asymmetric channel and related methods
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US11437487B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Bipolar junction transistors including emitter-base and base-collector superlattices
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
US11848356B2 (en) 2020-07-02 2023-12-19 Atomera Incorporated Method for making semiconductor device including superlattice with oxygen and carbon monolayers
US20220285152A1 (en) 2021-03-03 2022-09-08 Atomera Incorporated Radio frequency (rf) semiconductor devices including a ground plane layer having a superlattice
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040262595A1 (en) * 2003-06-26 2004-12-30 Rj Mears Llc Semiconductor device including band-engineered superlattice
US20080258134A1 (en) * 2007-04-23 2008-10-23 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (sti) regions with maskless superlattice deposition following sti formation and related structures
CN101371349A (zh) * 2005-06-20 2009-02-18 梅尔斯科技公司 包括其间具有超晶格的浅沟槽隔离区域的半导体器件及相关方法
WO2016196600A1 (en) * 2015-06-02 2016-12-08 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5796119A (en) 1993-10-29 1998-08-18 Texas Instruments Incorporated Silicon resonant tunneling
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
GB9419757D0 (en) 1994-09-30 1994-11-16 Lynxvale Ltd Wavelength selective filter and laser including it
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6993222B2 (en) 1999-03-05 2006-01-31 Rj Mears, Llc Optical filter device with aperiodically arranged grating elements
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
GB2385713B (en) 1999-03-05 2003-10-15 Nanovis Llc Aperiodic electronic bandgap structure
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
EP1428262A2 (en) 2001-09-21 2004-06-16 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US7612366B2 (en) 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US20050282330A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US7491587B2 (en) 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US7045813B2 (en) 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US20060267130A1 (en) * 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
JP2007521648A (ja) 2003-06-26 2007-08-02 アール．ジェイ． メアーズ エルエルシー バンド設計超格子を有するｍｏｓｆｅｔを有する半導体装置
US20060220118A1 (en) 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US7531828B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US7202494B2 (en) 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
US20070020833A1 (en) 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7586116B2 (en) 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7229902B2 (en) 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US7598515B2 (en) 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
US7531850B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US7033437B2 (en) 2003-06-26 2006-04-25 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US7446002B2 (en) 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US7586165B2 (en) 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US7227174B2 (en) 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US7531829B2 (en) 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7045377B2 (en) 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US20070012910A1 (en) 2003-06-26 2007-01-18 Rj Mears, Llc Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7148712B1 (en) 2005-06-24 2006-12-12 Oxford Instruments Measurement Systems Llc Probe for use in determining an attribute of a coating on a substrate
US7517702B2 (en) 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US7700447B2 (en) 2006-02-21 2010-04-20 Mears Technologies, Inc. Method for making a semiconductor device comprising a lattice matching layer
US20080012004A1 (en) 2006-03-17 2008-01-17 Mears Technologies, Inc. Spintronic devices with constrained spintronic dopant
US7625767B2 (en) 2006-03-17 2009-12-01 Mears Technologies, Inc. Methods of making spintronic devices with constrained spintronic dopant
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US7863066B2 (en) 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7880161B2 (en) 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US20110215299A1 (en) 2010-03-08 2011-09-08 Mears Technologies, Inc. Semiconductor device including a superlattice and dopant diffusion retarding implants and related methods
US9406753B2 (en) 2013-11-22 2016-08-02 Atomera Incorporated Semiconductor devices including superlattice depletion layer stack and related methods
CN106104805B (zh) 2013-11-22 2020-06-16 阿托梅拉公司 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
US9899479B2 (en) 2015-05-15 2018-02-20 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
WO2017197108A1 (en) 2016-05-11 2017-11-16 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10249745B2 (en) 2016-08-08 2019-04-02 Atomera Incorporated Method for making a semiconductor device including a resonant tunneling diode structure having a superlattice

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040262595A1 (en) * 2003-06-26 2004-12-30 Rj Mears Llc Semiconductor device including band-engineered superlattice
CN101371349A (zh) * 2005-06-20 2009-02-18 梅尔斯科技公司 包括其间具有超晶格的浅沟槽隔离区域的半导体器件及相关方法
US20080258134A1 (en) * 2007-04-23 2008-10-23 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (sti) regions with maskless superlattice deposition following sti formation and related structures
WO2016196600A1 (en) * 2015-06-02 2016-12-08 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control

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