CN101371349A - 包括其间具有超晶格的浅沟槽隔离区域的半导体器件及相关方法 - Google Patents

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CN101371349A CNA2006800220664A CN200680022066A CN101371349A CN 101371349 A CN101371349 A CN 101371349A CN A2006800220664 A CNA2006800220664 A CN A2006800220664A CN 200680022066 A CN200680022066 A CN 200680022066A CN 101371349 A CN101371349 A CN 101371349A
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Abstract

一种半导体器件可以包括半导体衬底和在衬底中的多个浅沟槽隔离(STI)区域。更具体地，至少一些STI区域中可包括缺角。该半导体器件可进一步包括在相邻STI区域之间的各个超晶格以及在缺角中的各个非单晶梁状物。

Description

包括其间具有超晶格的浅沟槽隔离区域的半导体器件及相关方法
技术领域
本发明涉及半导体领域，更具体地，涉及具有基于能带工程的增强特性的半导体及相关方法。
背景技术
已经提出一些结构和技术，以便例如通过增强电荷载流子的迁移率来增强半导体器件的性能。例如，属于Currie等人的美国专利申请No.2003/0057416公开了硅、锗硅的应变材料层以及驰豫硅并且也包括如果没有则会引起性能退化的无杂质区域。在上部硅层中所产生的双轴应变改变载流子迁移率，使得能够得到更高速度和/或更低功率的器件。属于Fitzgerald等人的已公开的美国专利申请No.2003/0034529公开了同样基于类似的应变硅技术的CMOS反相器。
属于Takagi的美国专利No.6,472,685 B2公开了一种包括硅和夹在硅层之间的碳层使得第二硅层的导带和价带受到拉伸应变的半导体器件。通过施加到栅电极的电场感应的、具有较小的有效质量的电子约束在第二硅层中，因而，断定n沟道MOSFET具有较高迁移率。
属于Ishibashi等人的美国专利No.4,937,204公开了一种超晶格，其中具有少于八个单分子层(monolayer)并包含部分的或二元的或二元化合物半导体层的多个层交替和外延地生长。主电流的方向垂直于超晶格的层。
属于Wang等人的美国专利No.5,357,119公开了一种具有通过减少在超晶格中的合金散射而实现的较高迁移率的Si-Ge短周期超晶格。沿这些线，属于Candelaria的美国专利No.5,683,934公开了一种具有增强的迁移率的MOSFET，其包括具有硅和第二种材料的合金的沟道层，该第二种材料以使沟道层处于拉伸应力下的百分比取代地存在于硅晶格中。
属于Tsu的美国专利No.5,216,262公开了一种包括两个势垒区域和夹在势垒之间的薄外延生长半导体层的量子阱结构。每个势垒区域由厚度通常在两至六个单分子层的范围中的SiO2/Si的交替层构成。硅的较厚部分夹在势垒之间。
同样属于Tsu并且2000年9月6日由Applied Physics and Materials Science& Processing，pp.391-402在线公开的题目为“Phenomena in siliconnanostructure devices”的论文公开了一种硅和氧的半导体-原子超晶格(SAS)。该Si/O超晶格被公开为在硅量子和发光器件中有用。具体地，构造和测试绿色电致发光二极管结构。在二极管结构中的电流是垂直的，即，垂直于SAS的层。公开的SAS可包括通过所吸收的物质例如氧原子和CO分子分离的半导体层。在超出所吸收的氧的单分子层之上的硅生长被描述为具有相当低的缺陷密度的外延。一个SAS结构包括1.1nm厚的大约八个硅原子层的硅部分，并且另一结构具有两倍于此的硅厚度。属于Luo等人的在Physical Review Letters，VoL89，No7(2002年8月12日)中公开的题目为“Chemical Design of Direct-GapLight-Emitting Silicon”的论文进一步论述了Tsu的发光SAS结构。
已公开的属于Wang、Tsu和Lofgren国际申请WO 02/103,767A1公开了一种薄硅和氧、碳、氮、磷、锑、砷或氢的势垒建立块，从而将垂直流过晶格的电流减小大于四个数量级。绝缘层/势垒层允许紧邻绝缘层沉积低缺陷外延硅。
属于Mears等的已公开的英国专利申请2,347,520公开了一种可适用于电子能带工程的非周期光子带隙(APBG)结构。具体地，申请公开了材料参数，例如，最小能带的位置、有效质量等，以生产具有期望的能带-结构特征的新的非周期材料。其它参数，例如电导率、热导率以及电介质介电系数或磁的磁导率也公开作为可能被设计进入该材料。
发明内容
半导体器件可包括半导体衬底和在衬底中的多个浅沟槽隔离(STI)区域。更具体地，至少一些STI区域中可包括缺角(divot)。该半导体器件可进一步包括在相邻STI区域之间的各个超晶格，以及在缺角中的各个非单晶梁状物(stringer)。
更具体地，每个非单晶梁状物可在其中具有掺杂剂。此外，该掺杂剂例如可为沟道停止(channel-stop)注入掺杂剂。半导体器件可进一步包括与超晶格相关联的多个NMOS和PMOS晶体管沟道，使得该半导体器件包括CMOS半导体器件。
另外，每个超晶格可包括多个堆叠的层组，每个组包括定义基础(base)半导体部分的多个堆叠的基础半导体单层和在基础半导体部分上的至少一个非半导体单层。此外，该至少一个非半导体单层可限制在相邻基础半导体部分的晶格之内。
在一些实施例中，该至少一个非半导体单层可具有单个单层的厚度。另外，每个基础半导体部分可具有小于八个单层的厚度。超晶格可进一步包括在最上层组之上的基础半导体盖层。在一些实施例中，所有的基础半导体层部分可以具有相同数目个单层的厚度，并且在其他实施例中，至少一些部分基础半导体部分可以具有不同数目个单层的厚度。此外，所有的基础半导体部分可以具有不同数目个单层的厚度。
每个基础半导体部分，例如，可包括选自包括V族半导体、III-V族半导体以及II-VI族半导体的组中的基础半导体。同样作为示例，每个非半导体层可包括选自包括氧、氮、氟以及碳氧的组中的非半导体。
另一方面涉及用于制造该半导体器件的方法。该方法可包括在半导体衬底中上形成多个浅沟槽隔离(STI)区域。进一步，在衬底上可沉积多个层以在衬底之上相邻STI区域之间定义各个超晶格，并且在STI区域之上定义各个非单晶区域。该方法可进一步包括使用至少一个有源区域(AA)掩模选择性去除非单晶区域的至少部分。
更具体地，该方法可进一步包括形成多个与超晶格相关联的NMOS和PMOS晶体管沟道，使得该半导体器件包括CMOS半导体器件。此外，选择性去除可包括使用至少一个AA掩模将光致抗蚀剂层图案化以对非单晶区域进行曝光，并且对被曝光的无定形区域执行至少一次等离子体蚀刻。
另外，该至少一个AA掩模可以为单个基线AA掩模。在其他实施例中，该至少一个AA掩模可包括用于NMOS晶体管的第一过大沟道停止AA掩模，以及用于PMOS晶体管的第二过大沟道停止AA掩模。因此，该方法可进一步包括使用该第一过大沟道停止AA掩模执行第一沟道停止注入，并且使用该第二过大沟道停止AA掩模执行第二沟道停止注入。此外，可在第一沟道停止注入之前执行第一蚀刻，并且在第二沟道停止注入之前执行第二蚀刻。同样，可在STI区域中的缺角中形成非单晶梁状物，并且至少可以执行对非单晶梁状物的部分蚀刻。
附图说明
图1为根据本发明的包括超晶格的半导体器件的截面视图。
图2A至2D为示出图1的半导体器件的形成以及与之相关的潜在困难的截面视图。
图3为在栅电极图案化和蚀刻之后的图1的半导体器件的部分的顶视图。
图4为示出用于制造图1的半导体器件的工艺流程的流程图。
图5A和5B为用于图4的方法中的NFET和PFET沟道停止掩模的顶视图。
图6A至6B为示出图4的掩模遮蔽和沟道停止注入步骤的截面视图。
图7为在栅电极图案化和蚀刻之后的器件结构的顶视图，示出了沟道停止注入目标受益的器件区域，作为图4的方法的一部分。
图8A至8C为示出图4的方法的抗蚀剂剥离、栅掺杂、间隔件形成和源/漏掺杂步骤的截面视图。
图9为示出用于制造图1的半导体器件的可替代工艺流程的流程图。
图10A至10B为示出图9的方法的非单晶半导体蚀刻、沟道停止注入以及栅沉积/注入步骤的截面视图。
图11为在图9的方法的间隔件形成步骤之后的器件结构的顶视图。
图12A至12B为在分别采取平行或垂直于栅层的硅化物形成之后的器件结构的截面视图。
图13A和13B为示出根据用于制造图1的半导体器件的另一可替代工艺流程的有源区域和翼片(tab)沟道停止掩模遮蔽步骤的顶视图。
图14为如图1中示出的超晶格的极大放大的示意截面图。
图15为如图14中示出的超晶格的部分的透视示意原子图。
图16为可用于图1的器件中的超晶格的另一实施例的极大放大的示意性截面视图。
图17A为既用于如现有技术中的整体硅也用于如图14中示出的4/1 Si/O超晶格的，从伽马点(gamma point)(G)计算的能带结构的图。
图17B为既用于如现有技术中的整体硅也用于如图14中示出的4/1 Si/O超晶格的，从Z点计算的能带结构的图。
图17C为既用于如现有技术中的整体硅也用于如图16中示出的5/1/3/1Si/O超晶格的，从伽马和Z点两者计算的能带结构的图。
具体实施方式
现在将参考附图更充分的在下文中描述本发明，在附图中示出本发明的优选实施例。然而，本发明可以以许多不同的形式实施并且不应认为限于此处提出的实施例。相反地，提供这些实施例以便该公开是彻底的和完全的，并且将充分地将本发明的范围传达给本领域技术人员。相同的附图标记始终表示相同的元件，并且在替换实施例中带撇号和多个撇号的标记用于表示相似的元件。
本发明涉及在原子或分子级控制半导体材料的特性以在半导体器件内获得改进的性能。进一步，本发明涉及用于半导体器件的传导路径的改进材料的鉴别、制造以及使用。
申请人从建立理论的角度分析，而不希望限制于此，如此处所描述的某些超晶格减小了电荷载流子的有效质量并且这从而导致较高的电荷载流子迁移率。在该文献中以各种定义描述有效质量。作为在有效质量方面的改进措施，申请人使用“电导率倒数有效质量张量”，对于电子和空穴分别为对于电子，其定义为:
M e , ij - 1 ( E F , T ) = Σ E > E F ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E F ∫ B . Z . f ( E ( k , n ) , E F , T ) d 3 k
对于空穴，其定义为:
M h , ij - 1 ( E F , T ) = - &Sigma; E < E F &Integral; B . Z . ( &dtri; k E ( k , n ) ) i ( &dtri; k E ( k , n ) ) j &PartialD; f ( E ( k , n ) , E F , T ) &PartialD; E d 3 k &Sigma; E < E F &Integral; B . Z . ( 1 - f ( E ( k , n ) , E F , T ) ) d 3 k
其中f为费米-狄拉克分布，EF为费米能，T为温度(开尔文)，E(k，n)为在对应于波矢量k和第n能带的状态下电子的能量，标记i和j表示笛卡儿坐标x、y和z，在布里渊区(B.Z.)的范围内进行积分，并且对于电子和空穴分别对具有费米能量之上和之下的能量的能带进行求和。
申请人对电导率倒数有效质量张量的定义是这样的，使得对于电导率倒数有效质量张量的对应分量的较大值，材料的电导率的张量分量较大。而且，申请人从建立理论的角度分析，而不希望限制于此，此处描述的超晶格设置电导率倒数有效质量张量的值，以便增强材料的导电特性，例如典型地对于优选的电荷载流子传输方向。适当的张量元素的逆(inverse)称作“电导率有效质量”。换句话说，为了表征半导体材料结构，用如上所述对于电子/空穴在预期的载流子传输方向上计算的电导率有效质量来区分改善的材料。
使用上面描述的方法，可针对特定用途选择具有改善的能带结构的材料。一种这样的例子可以是用于半导体器件中的沟道区域的超晶格25材料。现在，首先参考图1描述包括根据本发明的超晶格25的平面MOSFET 20。然而，本领域技术人员将意识到，此处指出的材料可以用于许多不同类型的半导体器件中，例如分立器件和/或集成电路。
图示的MOSFET 20包括在其中具有浅沟槽隔离(STI)区域80、81的衬底21。更具体地，MOSFET器件20可以是包括具有各个超晶格沟道的N和P沟道晶体管的互补MOS(CMOS)器件，其中如由本领域技术人员认识的一样，STI区域是为了使相邻的晶体管电绝缘。作为示例，衬底21可以为半导体(例如，硅)衬底或绝缘体上硅(SOI)衬底。尽管在其它实施例中可使用其它合适的材料，该STI区域80，81可包括氧化物如二氧化硅。
该MOSFET 20进一步示例性地包括轻掺杂源/漏扩展区22、23，更重掺杂源/漏区域26、27以及在其间通过超晶格25提供的沟道区域。在超晶格25之下在源和漏区域26、27之间示例性地包括晕环(halo)注入区域42、43。如本领域技术人员应认识到的一样，源/漏硅化物层30、31叠置在源/漏区域之上。栅35示例性地包括邻近由超晶格25提供的沟道的栅电介质层37、以及在栅电介质层上的栅电极层36。在图示MOSFET 20中，还提供了侧壁间隔件40、41，以及在栅电极层36上的硅化物层34。
在CMOS流程的现有技术之中的超晶格25的工艺集成可要求去除在STI区域80、81之上形成的超晶格膜25，以防止在相邻器件结构之间的短路或泄漏。更具体地，参考图2A-2D到3，制造可开始于具有在其中形成的STI区域80、81以及位于其上的牺牲氧化物层85和VT注入84(由一行“+”符号表示)的衬底21。在将在下面进一步描述的晶体硅超晶格的情形中，当去除牺牲氧化物层85并且在衬底21上形成超晶格25时，该硅沉积产生叠置在STI区域80、81之上的非单晶(例如，多晶或无定形)硅沉积物86、87。然而，如上所述的，非单晶硅沉积物86、87典型地需要被去除以防止在相邻器件结构之间的短路或泄漏。
尽管在一些实现中，可以接受使用单个基线有源区域(AA)光致抗蚀剂掩模88进行掩模遮蔽(图2C)以及随后蚀刻非单晶硅沉积物86、87(图2D)的相对简单的方法，而在其它情况下，这可导致一定的困难。更具体地，如果掩模没有对准(导致非单晶硅沉积物86的、在STI边缘上的部分被光致抗蚀剂88掩模遮蔽)或由于在等离子体蚀刻期间不充足的过蚀刻，于是非单晶硅沉积物的、在STI边缘上和STI缺角中的部分可能保持未被蚀刻并且因而作为邻近有源器件的寄生器件被保留，同时邻近STI区域的有源器件区域(由于沟道停止掩模未对准)被不经意地蚀刻而留下间隙89。结果，邻近非单晶硅部分86无意中发生掺杂剂蔓延，同时可邻近间隙89出现非均匀硅化物和源/漏结泄漏衬底。
因此，如图1所示，可有利地改变掩模遮蔽和蚀刻操作以使用在缺角和STI区域80、81边缘中的沟道停止注入提供非单晶半导体梁状物或未蚀刻翼片(tab)82、83。此外，在超晶格25的半导体单层的外延生长期间发生该非单晶半导体沉积，其在STI区域80、81上产生非单晶硅。例如，如将在下面提出的各种制造示例中进一步讨论的，优选该非单晶梁状物82、83有利地被使用沟道停止注入掺杂剂掺杂。
更具体地，参考图4至8，现在将描述用于制造半导体器件20的第一工艺集成流程。在方框90，开始于STI晶片，在方框91，注入VT阱(穿过
Figure A200680022066D00111
衬垫氧化物85’)，接下来在方框92，进行干法蚀刻(
Figure A200680022066D00112
氧化物)。接着在方框93，进行氢氟酸(HF)暴露(SC1/100:1，
Figure A200680022066D00113
)。具体地，例如，衬垫氧化物85’的局部干法蚀刻和相对短的HF暴露时间可帮助减小STI缺角的深度。接下来，在方框94，沉积超晶格膜25’，其将在下面进一步描述，接着在方框95，进行清洗步骤(SPM/200:1，HF/RCA)。
除了如上所述使用单个基线AA掩模，在本示例中，在方框96，形成第一过大N沟道AA掩模(图5A和6A)，接着对在邻近N沟道区域的STI区域之上的非单晶半导体材料进行等离子蚀刻(方框97)，并在方框98使用过大N沟道AA掩模进行NFET沟道停止注入(图9B)。在图8A和8B中，分别使用附图标记88n’和88p’表示N和P过大掩模，并且分别使用附图标记21n’和21p’表示N和P有源区域。此外，分别使用附图标记79n’和79p’表示反向N和P阱。
接下来，在方框99，然后形成过大P沟道掩模(图5B)，接着对在邻近P沟道区域的STI区域之上的非单晶硅进行等离子体蚀刻(方框100)，并在方框101，进行PFET沟道停止注入。优选以一角度或倾斜的方式执行NFET和PFET沟道停止注入，例如30度角，例如，如图6B中所示的，尽管也可使用其它角度。在图中使用箭头示例性地示出沟道停止注入。作为示例，硼可用于NFET沟道停止注入，以及砷或磷可用于PFET沟道停止注入。优选在STI区域80’，81’缺角中的梁状物82’，83’和在STI边缘的未蚀刻硅翼片被沟道停止注入高度相反掺杂(counter-doped)以中和或减少在STI缺角或在器件的沟道的角部的翼片中掺杂剂从源-漏区域到非单晶硅的扩散蔓延，以有利地提供较高的二极管击穿电压、较高的阈值电压和较低的该寄生边缘器件的截止电流。对于P和N沟道器件使用两个不同的过大掩模有利地帮助在非单晶硅蚀刻期间保护AA对准掩模，以及在相反类型的器件的沟道停止注入期间保护每个有源器件。
一旦完成PFET沟道停止注入，在方框102(图8A)，执行预栅清洗(SPM/HF/RCA)，接着在方框103，进行栅氧化物37’形成(大约
Figure A200680022066D00121
)，以及在方框104(图8B)进行非单晶硅栅电极36沉积和注入掺杂。然后，在方框105，执行栅图案化和蚀刻，接着形成侧壁间隔件40’、41’(例如，
Figure A200680022066D00122
氧化物)(方框106)以及在方框107(图8C)进行LDD22’、23以及晕环42’、43’注入。然后，在方框108，蚀刻间隔件40’、41’(例如，1900
Figure A200680022066D00123
氧化物)。在方框109，形成间隔件40、41，接着进行源/漏26’、27’注入和退火(例如，1000℃10秒钟)，以及硅化物形成(方框110)，以提供图1中示出的器件20。更具体地，硅化物可以是TiSi2(例如，Ti沉积，锗注入，RTA@690℃，选择性剥离(strip)，接着在750℃进行RTA)。
图12A和12B为在分别以平行于或垂直于栅层36’的方式进行硅化物形成之后的器件结构的截面视图。在这些图中，用点画示出非单晶梁状物82’，83’以指示它们已经被用沟道停止注入掺杂。应注意，凹入在源/漏区域中的硅的深度将取决于用于在STI缺角和STI边缘中去除非单晶梁状物和未蚀刻翼片(由于使用过大有源区域沟道停止掩模)82’，83’的过蚀刻的量。此外，如本领域技术人员将认识到的，过度的凹进可能导致增加的串联RSD或在源/漏和LDD区域之间的接触损失(loss of contact)。同样地，需要限据给定的注入调节这些深度。
在上述的工艺流程中，在栅氧化之前执行NFET和PFET掩模遮蔽、对STI区域80’、81’之上的非单晶硅86’，87’的蚀刻以及沟道停止注入。在现在参考图9至11的描述的可替代工艺流程中，上述方法被修改以便在间隔件蚀刻步骤(方框108’)之后执行对非单晶硅86’，87’的蚀刻。此外，该可替代工艺流程也使用在栅电极层36”之上的氧化物或氮化物盖膜78”(图10B)以在非单晶硅86”、87”蚀刻期间防止栅多晶硅被蚀刻。
在干法蚀刻(框92’)之后，在框120’，执行清洗步骤(SPM/200:1，HF(50
Figure A200680022066D00131
)/RCA)，接着进行HF预清洗(100:1)大约一分钟。对于NFET和PFET掩模遮蔽沉积步骤(框96’，99’)，在本示例中使用过大混合光致抗蚀剂掩模(图10A)。另外，在非单晶硅栅电极层36”沉积(框104’)之后，该示出的方法包括NSD掩模遮蔽步骤(框122’)，接着在框123’、124’，N+栅注入和盖氧化物沉积。从上述方法的其它工艺变型包括:在框125’，蚀刻STI区域80”、81”上的非单晶硅86”、87”(例如，
Figure A200680022066D00132
)，接着在框126’，蚀刻盖氧化层(具有对硅的高选择性)。这里未具体讨论的那些剩余的工艺步骤类似于上面参考图4讨论的工艺步骤。
将参考图13A和13B描述另一可替代工艺流程。该工艺流程使用普通过大AA掩模来蚀刻在STI区域80”’、81”’上的非单晶硅86”’、87”’，接着是两个分离的用于图案化翼片开口的掩模遮蔽步骤。更具体地，使用NFET沟道停止掩模130n”’和PFET沟道停止掩模130p”’(图13B)。NFET和PFET掩模遮蔽步骤后接着是沟道停止注入步骤以在翼片开口中掺杂非单晶硅。在栅氧化之前进行前述步骤。
应该意识到，上面略述的示例性工艺流程有益地允许在栅氧化物生长之前蚀刻STI区域上的非单晶硅半导体材料。此外，使用适当的能量和剂量的沟道停止注入可电中和掺杂剂从相邻的源和漏区域扩散进入不经意地隐藏在有源区域边缘凹进的STI缺角或STI氧化物上的非单晶硅的翼片中任何未被蚀刻的超晶格梁状物中，该超晶格梁状物由于过大有源区域掩模而围绕有源区域。当然，应该认识到，在不同的实施方式中，可以使用上面提到的示例性的材料和工艺流程参数以外的其它适合的材料和工艺流程参数。
现在将描述用于MOSFET 20的沟道区域的改善的材料或结构，其对于电子和/或空穴的合适的电导率有效质量实质上小于硅的相应值。现在又参考图14和15，超晶格25具有在原子或分子级控制的结构并且可使用公知的原子或分子层沉积技术形成。如上所述，该超晶格25包括以叠层关系排列多个层组45a-45n，如使用具体参考图14的示意性截面视图可能更好理解。
超晶格25的每个层组45a-45n示意性地包括定义各个基础半导体部分46a-46n的多个堆叠的基础半导体单层46以及位于其上的能带修改层50。为了图示清楚，该能带修改层50在图14中以点画表示。
该能带修改层50示例性地包括一个限制在相邻基础半导体部分的晶格之内的非半导体单层。即，在层45a-45n的相邻层组中的相对置基础半导体单层46化学地结合在一起。例如，在硅单层46的情况中，在单层组46a的上部或顶部半导体单层中的一些硅原子将与组46b的较低或底部单层中的硅原子共价结合。这使得晶格在尽管有非半导体单层(例如，氧单层)存在的情况下，仍能够连续地穿过层组。当然，如本领域技术人员认识的那样，由于在这些层中每个层中的一些硅原子将结合至非半导体原子(例如，在本示例中的氧)，在相邻组45a-45n的相对置的硅层46之间将并不是完全的或纯的共价键。
在其他实施例中，可能有多于一个非半导体层单层。作为示例，在能带修改层50中的非半导体单层的数量可优选少于大约5个单层，从而提供需要的能带修改特性。
应当注意，如果以块体形式形成，此处所提到的非半导体或半导体单层意味着用于单层的材料可为非半导体或半导体。即，如本领域技术人员认识的那样，假如以块体块体或以相对厚的层的形式形成，材料例如半导体的单个单层，可不需要显示相同的特性。
中请人从建立理论的角度分析，而不希望限制于此，能带修改屋50和相邻的基础半导体部分46a-46n使得超晶格25的用于电荷载流子在平行层方向中适当的电导率有效质量与其它方式相比较低。以另一方式考虑，该平行方向与堆叠方向垂直。能带修改层50也可使超晶格25具有普通能带结构，同时也有利地用作垂直地在超晶格之上或之下的层或区域之间的绝缘层。此外，如上所示的，该结构还有利地提供对于掺杂剂和/或渗透或扩散的材料的势垒和对于在垂直地在超晶格25之上或之下的层之间的载流子流的势垒。
同样理论化为，基于与其它方式相比较低的电导率有效质量，超晶格25提供较高电荷载流子迁移率。当然，不需要在每个应用中利用超晶格25的所有的上述特性。如本领域技术人员认识的那样，例如，在一些应用中，超晶格25可仅由于它的掺杂剂阻挡/绝缘特性或其增强迁移率而被使用，或者在其他应用中可能因为这两方面而被使用。
盖层52在超晶格25的上部层组45n上。盖层52可以包括多个基础半导体单层46。该盖层52可具有2个至100个之间的基础半导体的单层，并且更优选地为10至50个之间的单层。也可使用其它厚度。
每个基础半导体部分46a-46n可包括选自包括IV族半导体、III-V族半导体以及II-VI族半导体的组中的基础半导体。当然，如本领域技术人员认识的那样，术语IV族半导体也包括IV-IV族半导体。例如，更具体地，该基础半导体可包括硅和锗中的至少一个。
例如，每个能带修改层50可包括选自包括氧、氮、氟以及碳氧(carbon-oxygen)的组中的非半导体。该非半导体也最好在接下来的层的沉积过程中热稳定，从而有助于生产。如本领域技术人员认识的那样，在其它实施例中，该非半导体可为与给定的半导体工艺兼容的另一无机或有机元素或化合物。
应注意到，术语“单层”意味着包括单个原子层以及单个分子层。还应注意，通过单个单层提供的能带修改层50也意味着包括其中并非所有的可能位置都被占据的单层。例如，特别参考图15的原子图，示出了硅作为基础半导体材料并且氧作为能带修改材料的4/1重复结构。只占据了对于氧的一半可能位置。
如本领域技术人员认识的那样，在其它实施例中和/或使用不同的材料，这一半占据不是必要的。实际上，甚至可从该示意图中看出，如本领域技术人员认识的那样，在给定单层中的氧的单独原子并不精确的沿平坦平面对准。作为示例，优选占据范围是从可能氧的位置被充满的大约八分之一至二分之一，尽管在某些实施例中可使用其它数目。
当前，硅和氧被广泛用于传统半导体工艺，并且，因此能用此处描述的这些材料，生产将是容易的。现在也广泛使用原子或单层沉积。因此，如本领域技术人员认识的那样，将容易采用和实施根据本发明的并入了超晶格25的半导体器件。
已建立理论的角度看，而不希望限于此，对于超晶格，例如Si/O超晶格，例如，硅单层的数量最好为七个或更少以使超晶格的能带为始终相同或相对均匀以实现期望的优势。已经模拟图14和15中示出的对于Si/O的4/1重复结构，以指示对于电子和空穴在X方向的增强迁移率。例如，对于电子(对于块体硅各向同性)的计算的电导率有效质量为0.26，并且对于4/1 SiO超晶格在X方向其为0.12，得出0.46的比率。同样地，对于空穴，对于块体硅计算得到0.36的值，并且对于4/1 Si/O超晶格其为0.16，得出0.44的比率。
尽管在某些半导体器件中期望这种方向优先特征，其它器件可能受益于在平行于层组的任何方向上迁移率更均匀的增加。如本领域技术人员认识的那样，对于电子和空穴两者，或只对这些电荷载流子类型中的一种，具有增加的迁移率同样是有益的。在垂直于层组的方向上具有减小的载流子迁移率也是有益的。
对于超晶格25的4/1 Si/O实施例的较低的电导率有效质量可小于其它方式下将呈现的电导率有效质量的三分之二，并且这适用于电子和空穴两者。这可尤其适于在一些实施例中掺杂超晶格25的一些部分，例如，尤其是当超晶格提供器件20中的沟道部分时。在其他实施例中，可优选使超晶格25一个或更多层45的组根据其在器件中的位置而基本上未被掺杂。
现在，又参考图16，现在根据本发明描述具有不同特性的超晶格25’的另一实施例。在该实施例中，示出重复图案3/1/5/1。更具体地，最低基础半导体部分46a’具有三个单层，并且次最低基础半导体部分46b’具有五个单层。该图形在整个超晶格25’中重复。该能带修改层50’每个可包括单个单层。对于这种包括Si/O的超晶格25’，电荷载流子迁移率的增强与在层的平面中的方向无关。那些不特别提及的图16的其它元件类似于参考图14在上面讨论的那些并且此处不需要进一步的讨论。
在一些器件实施例中，超晶格25的所有基础半导体部分46a-46n可以是相同数目的单层厚度。在其它实施例中，至少基础半导体部分46a-46n的某些可以为不同数目的单层厚度。还在其它实施例中，全部半导体部分46a-46n可以为不同数目的单层厚度。
在图17A-17C提出使用密度函数理论(DFT)计算的能带结构。在本领域中公知DFT低估带隙的绝对值。由于所有在带隙之上的能带可通过合适的“删减更正”而移动。然而公知能带的形状是更加可靠的。垂直能量轴应当在此方面解释。
图17A示出既对于块体硅(由连续线表示)也对于如图14中示出的4/1 Si/O超晶格25(由虚线表示)，从伽马点(G)计算的能带结构。其中方向是指4/1 Si/O结构的晶胞(unit cell)，而不是指Si的晶胞，尽管在图中(001)方向确实对应于传统Si晶胞的(001)方向，并且因此，示出Si导带最小值的期望位置。在图形中的(100)和(010)方向对应于传统硅晶胞(110)和(-110)方向。如本领域技术人员认识的那样，在图形中硅的能带被折叠以对于4/1 Si/O结构在适当的倒易晶格方向上表示其。
可看到对于4/1 Si/O结构的导带最小值位于伽马点，这与块体硅(Si)不同，然而，价带最小值出现在(001)方向的在布里渊区的边缘，我们将其称为Z点。也可注意到，与Si的导带最小值的曲率相比，由于因附加氧层引入的扰动而导致的能带分裂，4/1 Si/O结构的导带最小值具有较大的曲率。
图17B示出既对于块体硅(连续的线)也对于图14的4/1 Si/O超晶格25(虚线)由Z点计算的能带结构。该图形示出在(100)方向上价带的增大的曲率。
图17C示出既对于块体硅(连续的线)也对于图16的超晶格25’的5/1/3/1Si/O结构(虚线)由伽马点和Z点两者计算的能带结构。由于5/1/3/1 Si/O结构的对称性，在(100)和(010)方向的计算的能带结构是等价的。因而，电导率有效质量和迁移率预期在平行于层(即垂直于(001)堆叠方向)的平面中是各向同性的。注意到，在5/1/3/1 Si/O示例中，导带最小值和价带最大值都在Z点或者靠近Z点。
尽管增加的曲率为减小有效质量的指示，通过电导率倒数有效质量张力计算，可以进行适当的对比和区别。这导致申请人进一步从建立理论的角度认为，5/1/3/1超晶格25’应为实质上直接带隙。如本领域技术人员认识的那样，用于光学传输的适合的矩阵元素是在直接和间接带隙行为之间区别的另一指示。
受益于本发明上述描述和相关附图提出的教导，本领域技术人员将想到许多变形和其它实施例。因而，应理解，这种修改和变形意图包括在所附权利要求的范围内。

Claims (32)

1.一种半导体器件，包括：
半导体衬底；
在所述衬底中的多个浅沟槽隔离(STI)区域，所述STI区域中的至少一些中包括缺角；
在相邻STI区域之间的各个超晶格；以及
缺角中的各个非单晶梁状物。
2.根据权利要求1的半导体器件，其中每个所述非单晶梁状物中包括掺杂剂。
3.根据权利要求2的半导体器件，其中所述掺杂剂包括沟道停止注入掺杂剂。
4.根据权利要求1的半导体器件，还包括与所述超晶格相关联的多个NMOS和PMOS晶体管沟道，使得该半导体器件包括CMOS半导体器件。
5.根据权利要求1的半导体器件，其中每个超晶格包括多个堆叠的层组，每个组包括定义基础半导体部分的多个堆叠的基础半导体单层和在该基础半导体部分上的至少一个非半导体单层，该至少一个非半导体单层被限制在相邻基础半导体部分的晶格之内。
6.根据权利要求5的半导体器件，其中每个非半导体层具有单个单层的厚度。
7.根据权利要求5的半导体器件，其中每个基础半导体部分具有小于八个单层的厚度。
8.根据权利要求5的半导体器件，其中所述超晶格还包括在最上层组之上的基础半导体盖层。
9.根据权利要求5的半导体器件，其中所有基础半导体层部分具有相同数目个单层的厚度。
10.根据权利要求5的半导体器件，其中至少一些基础半导体部分具有不同数目个单层的厚度。
11.根据权利要求5的半导体器件，其中所有基础半导体层部分具有不同数目个单层的厚度。
12.根据权利要求5的半导体器件，其中每个基础半导体部分包括选自包括IV族半导体、III-V族半导体以及II-VI族半导体的组中的基础半导体。
13.根据权利要求5的半导体器件，其中每个非半导体层包括选自包括氧、氮、氟以及碳氧的组中的非半导体。
14.根据权利要求5的半导体器件，其中相邻层组中相对置的基础半导体部分化学地结合在一起。
15.一种用于制造半导体器件的方法，包括：
在半导体衬底中形成多个浅沟槽隔离(STI)区域；
在衬底之上沉积多个层以在衬底之上相邻STI区域之间定义各个超晶格并且在STI区域之上定义各个非单晶区域；以及
使用至少一个有源区域(AA)掩模选择性去除所述非单晶区域的至少部分。
16.根据权利要求15的方法，还包括形成多个与所述超晶格相关联的NMOS和PMOS晶体管沟道，使得该半导体器件包括CMOS半导体器件。
17.根据权利要求16的方法，其中该至少一个AA掩模包括单个基线AA掩模。
18.根据权利要求16的方法，其中该至少一个AA掩模包括用于NMOS晶体管的第一过大沟道停止AA掩模以及用于PMOS晶体管的第二过大沟道停止AA掩模。
19.根据权利要求18的方法，还包括使用该第一过大沟道停止AA掩模执行第一沟道停止注入，并且使用该第二过大沟道停止AA掩模执行第二沟道停止注入。
20.根据权利要求19的方法，还包括在该第一沟道停止注入之前执行第一蚀刻，并且在该第二沟道停止注入之前执行第二蚀刻。
21.根据权利要求18的方法，其中在STI区域中的缺角中形成非单晶梁状物；并且还包括至少执行对非单晶梁状物的部分蚀刻。
22.根据权利要求15的方法，其中所述选择性去除的步骤包括：
使用至少一个AA掩模将光致抗蚀剂层图案化以对非单晶区域进行曝光；以及
对被曝光的非单晶区域执行至少一次等离子体蚀刻。
23.根据权利要求15的方法，其中每个超晶格包括多个堆叠的层组，每个组包括定义基础半导体部分的多个堆叠的基础半导体单层和在该基础半导体部分上的至少一个非半导体单层，并且该至少一个非半导体单层被限制在相邻基础半导体部分的晶格之内。
24.根据权利要求23的方法，其中每个非半导体层具有单个单层的厚度。
25.根据权利要求23的方法，其中每个基础半导体部分具有小于八个单层的厚度。
26.根据权利要求23的方法，其中所述超晶格还包括在最上层组之上的基础半导体盖层。
27.根据权利要求23的方法，其中所有基础半导体部分具有相同数目个单层的厚度。
28.根据权利要求23的方法，其中至少一些基础半导体部分具有不同数目个单层的厚度。
29.根据权利要求23的方法，其中所有基础半导体层部分具有不同数目个单层的厚度。
30.根据权利要求23的方法，其中每个基础半导体部分包括选自包括IV族半导体、III-V族半导体以及II-VI族半导体的组中的基础半导体。
31.根据权利要求23的方法，其中每个非半导体层包括选自包括氧、氮、氟以及碳氧的组中的非半导体。
32.根据权利要求23的方法，其中相邻层组中相对置的基础半导体部分化学地结合在一起。
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