CN110120419A - 碳化硅半导体元件及其制造方法 - Google Patents

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Abstract

本公开提供一种能够降低导通电阻的碳化硅半导体元件。碳化硅半导体元件具有：第一导电型的碳化硅半导体层；第二导电型的体区域；由碳化硅半导体构成的沟道层，在碳化硅半导体层上与体区域的至少一部分相接地配置；和栅极电极，隔着栅极绝缘膜配置在沟道层上。沟道层具有层叠构造，该层叠构造包括：高浓度杂质层，以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质；第一中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质；第一低浓度杂质层，第一导电型的杂质的浓度小于1×1017/cm3。第一低浓度杂质层配置在比高浓度杂质层以及第一中浓度杂质层更靠体区域侧。

Description

碳化硅半导体元件及其制造方法
技术领域
本公开涉及碳化硅半导体元件及其制造方法。
背景技术
功率半导体器件是高耐压而用于流过大电流的用途的半导体元件，期望低损耗。以往，使用了硅(Si)基板的功率半导体器件是主流，但近年来使用了碳化硅(SiC)基板的功率半导体器件受到关注而被进行开发。
碳化硅(SiC)具有如下特征：与硅(Si)相比材料自身的绝缘破坏电场高出一个量级，因此即便减薄pn结部或肖特基结部中的耗尽层也能够维持耐压。因此，当使用碳化硅时，能够减小器件的厚度，此外能够提高掺杂浓度，因而碳化硅作为用于形成导通电阻低、高耐压且低损耗的功率半导体器件的材料而被期待。
作为使用了SiC的代表性的半导体元件之一，存在金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)是一种MISFET。
使用了SiC的MISFET(以下称为“SiC-MISFET”)等碳化硅半导体元件，使用在碳化硅晶片的主面上形成的碳化硅外延层而形成。通常，由一个碳化硅晶片制作多个碳化硅半导体元件(芯片)。在各碳化硅半导体元件中，碳化硅外延层包括漂移层。在碳化硅外延层上还配置有作为沟道层发挥功能的碳化硅层。
专利文献1公开了具备沟道层的纵型的SiC-MISFET。
在先技术文献
专利文献
专利文献1：国际公开第2010/125819号
发明内容
发明要解决的课题
在SiC-MISFET等碳化硅半导体元件中，有时要求进一步的低电阻化(低损耗化)。
本公开的一方案提供一种能够降低导通电阻的碳化硅半导体元件。
用于解决课题的手段
本公开的一方案是包括多个单位单元的碳化硅半导体元件。多个单位单元各自具有基板、碳化硅半导体层、体区域、源极区域、沟道层、栅极绝缘膜和栅极电极。基板具有第一主面以及第二主面。碳化硅半导体层具有第一导电型，并且配置在基板的第一主面上。体区域具有第二导电型，并且与碳化硅半导体层的表面相接。源极区域具有第一导电型，并且与体区域相接。沟道层由碳化硅半导体构成，在碳化硅半导体层上与体区域的至少一部分相接地配置。栅极绝缘膜配置在沟道层上。栅极电极配置在栅极绝缘膜上。沟道层具有包括高浓度杂质层、第一中浓度杂质层和第一低浓度杂质层的层叠构造。高浓度杂质层以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质。第一中浓度杂质层以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质。第一低浓度杂质层包括第一导电型的杂质，其浓度小于1×1017/cm3。第一低浓度杂质层配置在比高浓度杂质层以及第一中浓度杂质层更靠体区域侧。
本公开的另一方案是包括多个单位单元的碳化硅半导体元件。多个单位单元各自具有基板、碳化硅半导体层、体区域、源极区域、沟道层、栅极绝缘膜和栅极电极。基板具有第一主面以及第二主面。碳化硅半导体层具有第一导电型，并且配置在基板的第一主面上。体区域具有第二导电型，与碳化硅半导体层的表面相接。源极区域具有第一导电型，并且与体区域相接。沟道层由碳化硅半导体构成，在碳化硅半导体层上与体区域的至少一部分相接地配置。栅极绝缘膜配置在沟道层上。栅极电极配置在栅极绝缘膜上。沟道层具有包括第一中浓度杂质层以及第二中浓度杂质层和高浓度杂质层的层叠构造。第一中浓度杂质层以及第二中浓度杂质层均包括第一导电型的杂质，其浓度分别为1×1017/cm3以上且小于1×1018/cm3。高浓度杂质层包括第一导电型的杂质，其浓度为1×1018/cm3以上且1×1019/cm3以下的浓度。高浓度杂质层配置在第一中浓度杂质层与第二中浓度杂质层之间。
本公开的又一方案是碳化硅半导体元件的制造方法。该碳化硅半导体元件的制造方法包括准备基板的工序和形成沟道层的工序。
在准备基板的工序中，基板具有第一主面以及第二主面。此外，基板具有：第一导电型的碳化硅半导体层，配置在第一主面上；第二导电型的体区域，与碳化硅半导体层的表面相接；和第一导电型的源极区域，与体区域相接。
在形成沟道层的工序中，在腔室内，通过向碳化硅半导体层的表面供给原料气体以及包括第一导电型的杂质的杂质气体，使碳化硅半导体外延生长。包括在碳化硅半导体层上形成与体区域的至少一部分相接的沟道层的工序。此外，在形成沟道层的工序中，通过使杂质气体的供给量不同来形成包括第一导电型的杂质的浓度不同的多个层的层叠构造的沟道层。多个层包括：高浓度杂质层，以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质；中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质；和低浓度杂质层，第一导电型的杂质的浓度小于1×1017/cm3。低浓度杂质层配置在比高浓度杂质层以及中浓度杂质层更靠体区域侧。腔室具有向腔室内供给杂质气体的多个杂质气体路径。在多个杂质气体路径各自中流过的杂质气体的流量能够相互独立地控制。至少高浓度杂质层和中浓度杂质层通过使用多个杂质气体路径中相互不同的杂质气体路径而一边供给杂质气体一边形成。
发明效果
根据本公开，能够提供一种能降低导通电阻的碳化硅半导体元件。
附图说明
图1是例示实施方式的碳化硅半导体元件200的剖视图。
图2A是例示碳化硅半导体元件200的沟道层106的剖视图。
图2B是例示沟道层106的厚度方向上的杂质浓度分布的图。
图3A是例示碳化硅半导体元件200的其他沟道层106A的剖视图。
图3B是例示沟道层106A的厚度方向上的杂质浓度分布的图。
图4A是例示碳化硅半导体元件200的其他沟道层106B的剖视图。
图4B是例示沟道层106B的厚度方向上的杂质浓度分布的图。
图5A是例示碳化硅半导体元件200的其他沟道层106C的剖视图。
图5B是例示沟道层106C的厚度方向上的杂质浓度分布的图。
图6A是例示碳化硅半导体元件200的其他沟道层106D的剖视图。
图6B是例示沟道层106D的厚度方向上的杂质浓度分布的图。
图7A是表示图2A所示的沟道层106的厚度方向上的杂质浓度分布的另一例的图。
图7B是表示图4A所示的沟道层106B的厚度方向上的杂质浓度分布的其他例子的图。
图8A是用于说明碳化硅半导体元件200的制造方法的工序剖视图。
图8B是用于说明碳化硅半导体元件200的制造方法的工序剖视图。
图8C是用于说明碳化硅半导体元件200的制造方法的工序剖视图。
图8D是用于说明碳化硅半导体元件200的制造方法的工序剖视图。
图8E是用于说明碳化硅半导体元件200的制造方法的工序剖视图。
图8F是用于说明碳化硅半导体元件200的制造方法的工序剖视图。
图9是用于说明样品1～样品4的MISFET的沟道层的剖视图。
图10是表示样品1～样品4的MISFET中的杂质浓度Cn和导通电阻Ron(Vth＝4V)的关系的图。
图11是表示样品2以及样品4的MISFET中的阈值电压Vth和导通电流为50A时的导通电阻Ron_50A的关系的图。
图12A是表示样品1～样品4的MISFET的阈值电压Vth的中值Vth-med以及阈值电压的面内偏差Vth-Range/2的图。
图12B是表示样品1～样品4的MISFET的阈值电压的面内偏差Vth-Range/2的图。
图13是表示样品1～样品4的MISFET中的沟道二极管的启动电压Vf50(Vth＝4V)的图。
符号说明
100：单位单元，101：基板，102：漂移区域，103：体区域，104：源极区域，105：接触区域，106、106A、106B、106C、106D：沟道层，107：栅极绝缘膜，108：栅极电极，109：源极电极，110：碳化硅外延层，111：层间绝缘层，114：漏极电极，120：JFET区域，200：碳化硅半导体元件，300：碳化硅外延晶片，301：碳化硅晶片，601：高浓度杂质层，602a、602b：中浓度杂质层，603a、603b：低浓度杂质层，610：界面外延层，701a：第一杂质层，701b：第二杂质层，Ru：单位单元形成区域。
具体实施方式
本公开的一方案的概要如下。
本公开的一方案的碳化硅半导体元件是包括多个单位单元的碳化硅半导体元件。多个单位单元各自具有基板、碳化硅半导体层、体区域、源极区域、沟道层、栅极绝缘膜和栅极电极。基板具有第一主面以及第二主面。碳化硅半导体层具有第一导电型，并且配置在基板的第一主面上。体区域具有第二导电型，并且与碳化硅半导体层的表面相接。源极区域具有第一导电型，并且与体区域相接。沟道层由碳化硅半导体构成，在碳化硅半导体层上与体区域的至少一部分相接地配置。栅极绝缘膜配置在沟道层上。栅极电极配置在栅极绝缘膜上。沟道层具有包括高浓度杂质层、第一中浓度杂质层和第一低浓度杂质层的层叠构造。高浓度杂质层以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质。第一中浓度杂质层以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质。第一低浓度杂质层包括第一导电型的杂质，其浓度小于1×1017/cm3。第一低浓度杂质层配置在比高浓度杂质层以及第一中浓度杂质层更靠体区域侧。
在此，第一中浓度杂质层的厚度例如可以为5nm以上且30nm以下。
高浓度杂质层的厚度例如可以为10nm以上且40nm以下。
第一低浓度杂质层的厚度例如可以为1nm以上且20nm以下。
上述碳化硅半导体元件例如可以在沟道层与体区域的界面还具有杂质浓度比第一低浓度杂质层高的界面外延层。第一低浓度杂质层可以在界面外延层上与界面外延层相接地配置。
第一中浓度杂质层例如也可以配置在第一低浓度杂质层与高浓度杂质层之间。
沟道层例如还可以包括：第二中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质。高浓度杂质层例如可以配置在第一中浓度杂质层与第二中浓度杂质层之间，并且可以与第一中浓度杂质层以及第二中浓度杂质层相接。
沟道层例如还可以包括第一导电型的杂质的浓度小于1×1017/cm3的第二低浓度杂质层。高浓度杂质层以及第一中浓度杂质层例如可以配置在第一低浓度杂质层与第二低浓度杂质层之间。
高浓度杂质层例如也可以配置在第一低浓度杂质层与第一中浓度杂质层之间。
分别在高浓度杂质层、第一中浓度杂质层以及第一低浓度杂质层中，例如，沟道层的厚度方向上的第一导电型的杂质的浓度分布可以包括大致平坦的区域。
在此，所谓厚度方向，对于在基板上形成的多层构造，是指构成多层构造的各个层重叠的方向。
多个单位单元的每一个单位单元例如也可以还具有与源极区域以及体区域电连接的源极电极、和配置在基板的第二主面上的漏极电极。在多个单位单元的每一个单位单元中，以源极电极为基准将施加于漏极电极以及栅极电极的电位分别设为Vds以及Vgs，将栅极阈值电压设为Vth。此时，例如，在Vgs≥Vth的情况下，电流经由沟道层从漏极电极流向源极电极，在Vgs＜Vth的情况下，随着Vds变得比0伏小，也可以在电流开始从体区域流向碳化硅半导体层前，电流从源极电极经由沟道层流向漏极电极。
本公开的又一方案的碳化硅半导体元件是包括多个单位单元的碳化硅半导体元件。多个单位单元各自具有基板、碳化硅半导体层、体区域、源极区域、沟道层、栅极绝缘膜和栅极电极。基板具有第一主面以及第二主面。碳化硅半导体层具有第一导电型，并且配置在基板的第一主面上。体区域具有第二导电型，并且与碳化硅半导体层的表面相接。源极区域具有第一导电型，并且与体区域相接。沟道层由碳化硅半导体构成，在碳化硅半导体层上与体区域的至少一部分相接地配置。栅极绝缘膜配置在沟道层上。栅极电极配置在栅极绝缘膜上。沟道层具有包括高浓度杂质层、第一中浓度杂质层和第二中浓度杂质层的层叠构造。高浓度杂质层以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质。第一中浓度杂质层以及第二中浓度杂质层以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质。高浓度杂质层配置在第一中浓度杂质层与第二中浓度杂质层之间。
第一中浓度杂质层以及第二中浓度杂质层的厚度例如可以为5nm以上且30nm以下。
分别在高浓度杂质层、第一中浓度杂质层以及第二中浓度杂质层中，例如，沟道层的厚度方向上的第一导电型的杂质的浓度分布可以包括大致平坦的区域。
本公开的一方案的碳化硅半导体元件的制造方法是碳化硅半导体元件的制造方法。该碳化硅半导体元件的制造方法包含准备基板的工序和形成沟道层的工序。
在准备基板的工序中，基板具有第一主面以及第二主面。此外，基板具有：第一导电型的碳化硅半导体层，配置在第一主面上；第二导电型的体区域，与碳化硅半导体层的表面相接；和第一导电型的源极区域，与体区域相接。
在形成沟道层的工序中，在腔室内，通过向碳化硅半导体层的表面供给原料气体以及包括第一导电型的杂质的杂质气体，使碳化硅半导体外延生长。包含在碳化硅半导体层上形成与体区域的至少一部分相接的沟道层的工序。此外，在形成沟道层的工序中，通过使杂质气体的供给量不同来形成包括第一导电型的杂质的浓度不同的多个层的层叠构造的沟道层。多个层包括：高浓度杂质层，以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质；中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质；和低浓度杂质层，第一导电型的杂质的浓度小于1×1017/cm3。低浓度杂质层低浓度杂质层配置在比高浓度杂质层以及中浓度杂质层更靠体区域侧。腔室具有向腔室内供给杂质气体的多个杂质气体路径。在多个杂质气体路径各自中流过的杂质气体的流量能够相互独立地控制。至少高浓度杂质层和中浓度杂质层通过使用多个杂质气体路径中相互不同的杂质气体路径而一边供给杂质气体一边形成。
(第一实施方式)
以下，参照附图，对碳化硅半导体元件的第一实施方式进行说明。本实施方式的碳化硅半导体元件是SiC-MISFET。在此，以作为第一导电型而具有n型的导电型、作为第二导电型而具有p型的导电型的MISFET为例进行说明，但本实施方式的碳化硅半导体元件也可以是作为第一导电型而具有p型的导电型、作为第二导电型而具有n型的导电型的MISFET。
碳化硅半导体元件由二维排列的多个单位单元构成。图1是例示碳化硅半导体元件200中的两个单位单元100的剖视图。
各个单位单元100包括：基板101，具有第一主面以及第二主面；和碳化硅外延层(漂移层)110，配置在基板101的第一主面上。在基板101的第二主面配置有漏极电极114。基板101为碳化硅晶片的一部分。作为基板101可以使用第一导电型的碳化硅半导体基板。第一导电型的碳化硅基板是例如n+基板(n+SiC基板)。
在碳化硅外延层110配置有第二导电型的体区域(阱区域)103。碳化硅外延层110中的未配置体区域103的区域为第一导电型的漂移区域102。漂移区域102的表面部中的被相邻的两个体区域103夹着的区域120作为JFET区域而发挥功能。在本实施方式中，漂移区域102为n-型，体区域103为p型。漂移区域102的杂质浓度以及厚度根据半导体装置所要求的耐压而适当变更。
在本实施方式中，第一导电型为n型，第二导电型为p型，但n型与p型可以相互调换。另外，“n+”或者“n-”的符号中的上标文字的“+”或者“-”的标记表示掺杂剂的相对浓度。“n+”意味着n型杂质浓度比“n”高，“n-”意味着n型杂质浓度比“n”低。
在体区域103内配置有第一导电型(在此为n+型)的源极区域104。在体区域103还配置有第二导电型(在此为p+型)的接触区域105。接触区域105是为了降低体区域103与源极电极109之间的接触电阻而形成的。另外，也可以不形成接触区域105。在该情况下，构成为体区域103的一部分与源极电极109直接相接。
在源极区域104上设置有源极电极109。源极电极109与n+型的源极区域104以及p+型的接触区域105的双方电接触。另外，在图示的例子中，源极电极109与沟道层106相接，但也可以不与沟道层106相接。
在碳化硅外延层110上，沟道层106与体区域103相接地形成。沟道层106主要由碳化硅半导体构成，并且包括第一导电型的杂质。沟道层106形成为连接源极区域104和JFET区域120。沟道层106例如通过外延生长形成在碳化硅外延层110上。沟道层106中位于体区域103与栅极电极108之间的部分作为沟道区域发挥功能。本实施方式中的沟道层106是具有3层以上的层叠构造的层叠沟道层。沟道层106的具体构造后述。
在沟道层106上配置有栅极绝缘膜107。栅极绝缘膜107的厚度根据施加于栅极电极108的电压而适当选择。在栅极绝缘膜107上设置有栅极电极108。栅极电极108配置成至少覆盖体区域103的表面中的位于JFET区域120以及源极区域104之间的部分。
多个单位单元100的栅极电极108例如一体地形成，相互电连接。栅极电极108与未图示的栅极焊盘电连接。多个单位单元100的源极电极109通过未图示的源极布线相互电连接。源极布线与未图示的源极焊盘电连接。
碳化硅半导体元件(SiC-MISFET)200也可以在晶体管动作为截止状态时，作为经由沟道层106从源极电极109向漏极电极114流过电流的二极管发挥功能。将这样的二极管称为“沟道二极管”。在本说明书中，将从漏极电极114向源极电极109的方向定义为“正向”，将从源极电极109向漏极电极114的方向定义为“反向”。沟道二极管使电流流动的方向为“反向”。沟道二极管的启动电压的绝对值|Vf0|被设定为小于使用了在碳化硅半导体元件200内存在的pn结的二极管(以下称为“体二极管”)的启动电压的绝对值|Vfb|。
在将SiC-MISFET例如作为电力变换器的开关元件使用的情况下，在SiC-MISFET为截止状态时，有时使回流电流流过电力变换器。在一般的逆变器电路中，相对于SiC-MISFET反向并联且以外置的方式使SBD等回流二极管连接，将回流二极管设为回流电流的路径。相对于此，在内置沟道二极管的SiC-MISFET中，由于不需要以外置的方式设置回流二极管，因此，具有能够减少部件的数量这样的优点。
对内置沟道二极管的情况下的碳化硅半导体元件200的动作进行更具体地说明。当将以源极电极109的电位为基准的栅极电极108的电位设为Vgs、将栅极阈值电压设为Vth时，在Vgs≥Vth的情况下，电流正向流动(晶体管动作导通模式)。在此，导通电流沿着箭头90从漏极电极114经由沟道层106流向源极电极109。另一方面，在0V≤Vgs＜Vth的情况下，电流不正向流动(晶体管动作截止模式)。在晶体管动作截止模式下，随着Vds变得小于0伏，在电流开始从体区域103流向碳化硅外延层110之前，电流沿着箭头91从源极电极109经由沟道层106流向漏极电极114。即，在Vds＜0(V)时，作为沿反向流过电流的沟道二极管发挥功能。这样的结构通过适当控制沟道层106的杂质浓度/厚度、栅极绝缘膜107的厚度等而得到。
<沟道层106的构造>
沟道层106例如是包括与漂移区域102相同的导电型(例如n型)的杂质的碳化硅外延层。
沟道层106具有包括杂质浓度不同的多个层的层叠构造。例如，沟道层106具有层叠构造，该层叠构造包括：高浓度杂质层，以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质；低浓度杂质层，第一导电型的杂质的浓度小于1×1017/cm3；和中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质。高浓度杂质层的杂质浓度被调整为可得到所希望的元件特性(例如正向以及反向的阈值电压)。低浓度杂质层配置在比高浓度杂质层以及中浓度杂质层更靠体区域103侧。
沟道层106的层叠构造例如至少包括各一个高浓度杂质层、低浓度杂质层以及中浓度杂质层。如后所述，在层叠构造中，也可以包括2层以上的这些杂质层。在沟道层106包括2层以上的低浓度杂质层的情况下，至少一个低浓度杂质层比高浓度杂质层以及中浓度杂质层配置在更靠体区域103侧即可。
低浓度杂质层也可以是实质上不包括杂质的无掺杂层。“无掺杂层”是指不积极地进行添加杂质的工艺而形成的层，例如，包括通过在不向腔室内供给杂质气体的情况下使碳化硅外延生长而形成的层。
根据本实施方式，通过在沟道层106上除了高浓度杂质层之外还设置低浓度杂质层以及中浓度杂质层，从而能够抑制碳化硅晶片的与第一主面平行的面内(以下称为“晶片面内”)的特性偏差，并且能够降低导通电阻。通过抑制晶片面内的阈值电压Vth等的偏差，从而能够提高成品率，能够提高生产率。因此，能够提供以高生产率制造的低损耗碳化硅半导体元件。以下，进行详细说明。
在通过碳化硅的外延生长形成沟道层106的情况下，如在本申请人的国际公开第2013/140473号中记载的那样，有时在沟道层106与体区域103的界面形成杂质浓度高的界面外延层。界面外延层是在外延生长的初期由于吸附在腔室的氮等杂质被无意地导入外延膜而形成的层。当界面外延层的杂质浓度高时(例如1×1018/cm3以上)，有可能得不到所希望的阈值电压。此外，由于晶片的晶体质量的分布情况、离子注入引起的损伤量的分布情况、外延生长时的基板温度分布情况等，在晶片面内，在界面外延层可能产生杂质浓度、厚度等的偏差。如果界面外延层的杂质浓度高，则由于界面外延层的偏差，有可能在晶片面内产生栅极阈值电压Vth(以下称为“阈值电压Vth”)的偏差。在本说明书中，有时将晶片面内的偏差简称为“面内偏差”。
在本实施方式中，在比高浓度杂质层以及中浓度杂质层更靠体区域103侧，形成杂质浓度小于1×1017cm-3的低浓度杂质层。由此，能够减少在外延生长的初期供给到基板101上的杂质气体的量，因此，能够将在外延生长的初期产生的界面外延层的杂质浓度抑制得比例如高浓度杂质层的杂质浓度低。即使形成有界面外延层，若其杂质浓度低于高浓度杂质层，则能够降低界面外延层对阈值电压Vth等特性造成的影响。因此，能够得到期望的阈值电压Vth，并且能够降低由界面外延层引起的阈值电压Vth的面内偏差。
低浓度杂质层也可以是沟道层106的最下层。由此，能够更有效地降低界面外延层的杂质浓度。在该情况下，低浓度杂质层能够以与界面外延层相接的方式配置在界面外延层上。
然而，若导入低浓度杂质层，则导通电阻有可能变高。对此，本实施方式中的沟道层106包括杂质浓度比低浓度杂质层高的中浓度杂质层。由此，与仅包括低浓度杂质层以及高浓度杂质层的层叠沟道层相比，能够降低导通电阻。
另外，为了提高导通电阻，也可以考虑加厚高浓度杂质层。但是，若加厚高浓度杂质层，则高浓度杂质层的厚度的面内偏差对阈值电压Vth造成的影响变大，有可能在晶片面内阈值电压Vth的偏差增加。对此，如果设置中浓度杂质层，则中浓度杂质层的杂质浓度比高浓度杂质层低，小于1×1018/cm3，因此能够减小其厚度偏差对阈值电压Vth等的特性造成的影响。因此，能够抑制阈值电压Vth的面内偏差的增加，并且能够降低导通电阻。由于能够抑制阈值电压Vth的面内偏差，因此，成品率提高，能够提高生产率。
中浓度杂质层也可以配置在比低浓度杂质层更靠高浓度杂质层侧。由此，能够更有效地降低导通电阻。例如，中浓度杂质层也可以与高浓度杂质层相接。如后所述，也可以是以夹着高浓度杂质层的方式配置两个中浓度杂质层。
以下，对沟道层106的构造进行更具体地说明。
图2A是例示本实施方式中的沟道层106的示意性剖视图。图2B是例示沟道层106的厚度方向上的杂质浓度分布的示意图。在图2B中，纵轴表示第一导电型的杂质的浓度，横轴表示沟道层106的从栅极绝缘膜107侧的表面起的深度。另外，杂质浓度分布是指杂质浓度的分布情况。另外，在图2B中，‘E’表示10的幂。例如，1E+17表示1×1017。此外，图2B的纵轴的刻度是对数刻度。同样地，关于以下所示的图3B、图4B、图5B、图6B、图7A以及图7B，‘E’也表示10的幂，纵轴的刻度也是对数刻度。
沟道层106具有包括高浓度杂质层601、低浓度杂质层603a、两个中浓度杂质层602a、602b的层叠构造。在该例子中，从体区域103侧起依次层叠低浓度杂质层603a、中浓度杂质层602a、高浓度杂质层601以及中浓度杂质层602b。沟道层106中包括的第一导电型的杂质没有特别限定，例如可以是作为n型杂质的氮。
如图2A所示，也可以在沟道层106与体区域103的界面形成杂质浓度比低浓度杂质层603a高的界面外延层610。低浓度杂质层603a也可以在界面外延层610上与界面外延层610相接地配置。界面外延层610的厚度例如为大于0且在10nm以下，杂质浓度例如为1×1016以上且1×1018/cm3以下。
低浓度杂质层603a作为沟道层106的最下层而形成，配置在比高浓度杂质层601以及中浓度杂质层602a、602b更靠体区域103侧。因此，能够降低由界面外延层610的杂质浓度的偏差引起的晶片面内的阈值电压Vth的偏差。
中浓度杂质层(有时称为“第一中浓度杂质层”。)602a配置在低浓度杂质层603a与高浓度杂质层601之间。中浓度杂质层(有时称为“第二中浓度杂质层”。)602b配置在高浓度杂质层601上。即，高浓度杂质层601配置在中浓度杂质层602a与中浓度杂质层602b之间。高浓度杂质层601可以与中浓度杂质层602a以及中浓度杂质层602b相接。通过与高浓度杂质层601相邻地设置中浓度杂质层602a、602b，从而能够更有效地降低导通电阻。
此外，通过在高浓度杂质层601上，即高浓度杂质层601与栅极绝缘膜107之间配置中浓度杂质层602b或者低浓度杂质层，在栅极绝缘膜107的形成工序中，能够抑制高浓度杂质层601受到工艺损伤。进而，在作为栅极绝缘膜107而形成热氧化膜的情况下，能够降低由热氧化膜的形成工序引起的阈值电压Vth的面内偏差。在热氧化膜的形成工序中，有时沟道层106的表面部分被氧化，其厚度减少。此时，如果沟道层106的上表面由高浓度杂质层601构成，则高浓度杂质层601的厚度减少，由于该减少量的面内偏差，正向的栅极阈值电压以及反向的启动电压等电特性会产生偏差。相对于此，若在高浓度杂质层601上形成中浓度杂质层602b或者低浓度杂质层或其双方，则能够抑制Vth灵敏度高的高浓度杂质层601的厚度的减少。因此，能够更有效地抑制阈值电压Vth的面内偏差。
接着，对沟道层106中的各层的厚度进行说明。在此说明的厚度是碳化硅半导体元件200完成后的厚度。
高浓度杂质层601的厚度例如为10nm以上。由此，能够更可靠地得到所希望的导通电流。另一方面，如果高浓度杂质层601过厚，则有可能因高浓度杂质层601的厚度的偏差引起的阈值电压Vth的偏差增加。因此，高浓度杂质层601的厚度例如可以为40nm以下。高浓度杂质层601的厚度以及杂质浓度可以被控制为碳化硅半导体元件200能够作为沟道二极管发挥功能。
低浓度杂质层603a的厚度例如为1nm以上。由此，能够更有效地降低界面外延层610的杂质浓度。低浓度杂质层603a的厚度也可以为20nm以下。由此，能够抑制导通电阻的增大。
中浓度杂质层602a的厚度例如为5nm以上。由此，能够更可靠地降低导通电阻。此外，中浓度杂质层602a的厚度也可以为30nm以下。由此够更可靠地抑制阈值电压Vth的偏差的增加并且能够降低导通电阻。
沟道层106的最上层、在该例子中为浓度杂质层602b也作为保护高浓度杂质层601的保护层而发挥功能。在作为栅极绝缘膜107形成热氧化膜的情况下，沟道层106的最上层的表面部分被氧化。热氧化后的最上层的厚度根据因氧化消失的量而变化，因此，不能一概而论，但也可以是例如5nm以上且30nm以下。
此外，更优选地，中浓度杂质层602a以及中浓度杂质层602b的合计厚度为高浓度杂质层601的厚度的1/2以上。由此，能够更可靠地降低导通电阻。
导入高浓度杂质层601、中浓度杂质层602a、602b以及低浓度杂质层603a的第一导电型的杂质的种类没有特别限定。在第一导电型为n型的情况下，作为n型的杂质，例如能够使用氮或者磷。在第一导电型为p型的情况下，作为p型的杂质，例如能够使用铝或者硼。构成沟道层106的多个杂质层可以全部包括相同的杂质，也可以包括不同种类的杂质。
以下，对本实施方式中的沟道层106的变形例进行说明。
图3A是示出变形例1的沟道层106A的示意性剖视图。图3B是例示沟道层106A的厚度方向上的杂质浓度分布的示意图。
沟道层106A从体区域103侧起依次具有低浓度杂质层603a、中浓度杂质层602a、高浓度杂质层601以及低浓度杂质层603b。沟道层106A与图2A所示的沟道层106的不同点在于，在高浓度杂质层601上，以与高浓度杂质层601相接的方式具有低浓度杂质层603b。作为沟道层106A的最上层，通过设置杂质浓度更低的低浓度杂质层603b，从而能够更有效地降低由沟道层106A的热氧化导致的消失量的偏差引起的特性偏差。
低浓度杂质层603a、中浓度杂质层602a以及高浓度杂质层601的厚度也可以分别与图2A所示的沟道层106中的这些层相同。低浓度杂质层603b的厚度根据因热氧化而消失的量而变化，因此，不能一概而论，但也可以是例如5nm以上且30nm以下。
图4A是示出变形例2的沟道层106B的示意性剖视图。图4B是例示沟道层106B的厚度方向上的杂质浓度分布的示意图。
沟道层106B从体区域103侧起依次具有低浓度杂质层603a、中浓度杂质层602a、高浓度杂质层601、中浓度杂质层602b以及低浓度杂质层603b。沟道层106B与图2A所示的沟道层106的不同点在于，在中浓度杂质层602b上还具有其他低浓度杂质层603b。通过设置低浓度杂质层603b作为沟道层106B的最上层，能够更有效地降低由沟道层106B的热氧化导致的消失量的偏差引起的特性偏差。此外，由于以夹着高浓度杂质层601的方式具有2层中浓度杂质层602a、602b，因此，能够更有效地降低导通电阻。
低浓度杂质层603a、中浓度杂质层602a、高浓度杂质层601以及低浓度杂质层603b的厚度分别可以与图2A所示的沟道层106中的这些层相同。中浓度杂质层602b的厚度与中浓度杂质层602a同样地也可以为5nm以上且30nm以下。
图5A是示出变形例3的沟道层106C的示意性剖视图。图5B是例示沟道层106C的厚度方向上的杂质浓度分布的示意图。
沟道层106C从体区域103侧起包括低浓度杂质层603a、高浓度杂质层601以及中浓度杂质层602b。沟道层106C与图2A所示的沟道层106的不同点在于，在高浓度杂质层601与低浓度杂质层603a之间不具有中浓度杂质层。
低浓度杂质层603a、高浓度杂质层601以及中浓度杂质层602b的厚度也可以分别与图3A所示的沟道层106A中的这些层相同。
本实施方式中的沟道层106也可以不具有低浓度杂质层。
图6A是示出变形例4的沟道层106D的示意性剖视图。图6B是例示沟道层106D的厚度方向上的杂质浓度分布的示意图。
沟道层106D不具有低浓度杂质层。在沟道层106D中，以与界面外延层610相接的方式配置有中浓度杂质层602a，在其上依次形成有高浓度杂质层601以及中浓度杂质层602b。在该结构中，由于也以夹着高浓度杂质层601的方式配置有中浓度杂质层602a、602b，因此能够减低导通电阻。
中浓度杂质层602a、高浓度杂质层601以及中浓度杂质层602b的厚度也可以分别与图2A所示的沟道层106中的这些层相同。
在图2A～图6A中示出了界面外延层610，但有时也不形成界面外延层610。例如，根据外延生长的条件、使用的装置等，体区域103与沟道层106的界面有可能未形成具有比沟道层106的最下层充分高的杂质浓度的区域。当界面外延层610薄或者界面外延层610的杂质浓度低时，有时界面外延层610不能与沟道层106的最下层区别。另外，在不易形成有界面外延层610的条件下进行外延生长的情况下，也可以不形成低浓度杂质层作为沟道层106的最下层。
进而，即使作为沟道层106的最下层而形成低浓度杂质层603a，若低浓度杂质层603a的生长时间过短，则位于界面外延层610上的低浓度杂质层603a薄，有时不易确认低浓度杂质层603a。其结果是，如图6A所示，有时得到以与界面外延层610相接的方式配置有中浓度杂质层602a的构造。另外，此时，界面外延层610以及中浓度杂质层602a的杂质浓度为相同程度，有时也不会确定出界面外延层610。
如图2B～图6B所示，各杂质层的厚度方向的杂质浓度也可以大致恒定。即，分别在高浓度杂质层601、中浓度杂质层602a、602b以及低浓度杂质层603a、603b中，杂质浓度分布可以具有大致平坦的区域。具有这样的杂质浓度分布的沟道层106、106B，例如可以通过切换将杂质气体导入腔室内的气体路径来进行形成各杂质层时的杂质气体的流量控制而形成。具体的方法后述。通过将各杂质层的厚度方向上的杂质浓度控制为大致恒定，能够以更高的精度控制阈值电压Vth，并且更够更有效地降低其面内偏差。
图7A以及图7B分别是示出图2A所示的沟道层106以及图4A所示的沟道层106B的杂质浓度分布的另一例的图。如图所示，沟道层106的杂质浓度分布有时在相邻的两个层的界面附近稍微带圆角(钝化)。在该情况下，各杂质层的杂质浓度分布可具有大致平坦的区域。虽然未图示，但其他沟道层106A、106C、106D也是同样的。
<碳化硅半导体元件200的制造方法>
接下来，参照附图，对本实施方式的碳化硅半导体元件200的制造方法进行说明。
图8A至图8F分别是用于说明碳化硅半导体元件200的制造方法的剖视图。图8A示出碳化硅外延晶片300。图8B至图8F示出形成一个单位单元的单位单元形成区域Ru。
首先，如图8A所示，通过外延生长在基板101(碳化硅晶片301)的主面上使第一导电型(n型)的碳化硅外延层110生长。
作为基板101，例如使用使4H-SiC(0001)面在[11-20]方向上被裁切4°的偏切基板。基板101为n型，基板101中的杂质浓度例如为5×1018～5×1019cm-3左右。
在碳化硅外延层110的形成工序中，首先，在外延生长前进行基板101的升温。在该升温过程中，不供给原料气体，在至少含有氢的气氛中对基板101进行加热。在基板101的温度(晶片温度)达到规定的生长温度(在此为1600℃)的时刻，开始供给原料气体和作为掺杂气体(杂质气体)的氮气。这样，在基板101的主面上形成例如厚度为5～100μm左右(例如10μm)的碳化硅外延层110。碳化硅外延层110的n型杂质浓度被设定为比碳化硅晶片301的n型杂质浓度低，例如为1×1014cm-3以上且1×1017cm-3以下(例如1×1016cm-3)。
接下来，如图8B所示，在单位单元形成区域Ru中，通过向碳化硅外延层110中被选择的区域注入p型或者n型的杂质离子，从而形成体区域103、源极区域104以及接触区域105。
具体地说，在碳化硅外延层110上形成例如由SiO2构成的掩模(未图示)，在未形成掩模的区域注入p型杂质离子(例如Al离子或者B离子)，形成体区域103。体区域103的宽度例如为5～10μm。体区域103中的p型杂质的浓度例如为1×1017以上且1×1020cm-3以下。
进而，向接触区域105n注入n型杂质离子(例如氮离子)，形成源极区域104。源极区域104中的n型杂质的浓度例如为1×1018cm-3以上且1×1021cm-3以下。
此外，向体区域103内注入p型杂质离子，形成接触区域105。接触区域105中的p型杂质的浓度例如为1×1019cm-3以上且1×1021cm-3以下。
在离子注入后，除去掩模并进行活性化退火。活性化退火例如在惰性气氛中以1700℃左右的温度进行30分钟左右。
接下来，如图8C所示，通过在包括体区域103、源极区域104以及接触区域105的碳化硅外延层110的整个表面上外延生长碳化硅，从而形成沟道层106。
在本实施方式中，使用化学气相沉积(CVD)法，形成沟道层106。具体地说，一边加热基板101，一边供给硅烷气体等硅系气体、丙烷气体等碳系气体、以及根据需要含有n型杂质的掺杂气体(杂质气体)。作为杂质气体，例如使用氮气。生长温度例如为1450℃以上且1650℃以下，生长压力例如为50hPa以上且300hPa。各原料气体等的流量例如为标准状态(0℃、latm)、SiH4为10ml/min～30ml/min、C3H8为3ml/min～15ml/min、H2为501/min～200l/min。构成沟道层106的各层的厚度以及杂质浓度可以根据杂质气体的供给量、杂质气体的供给时间等生长条件来控制。
以图2A所示的沟道层106为例，对本实施方式中的沟道层的形成方法进行更具体地说明。
本实施方式中使用的CVD装置具有：腔室；原料气体路径，用于向腔室内导入原料气体；和多个杂质气体路径，用于向腔室内导入杂质气体。CVD装置例如也可以具有高浓度杂质层形成用的第一杂质气体路径、中浓度杂质层形成用的第二杂质气体路径以及低浓度杂质层形成用的第三杂质气体路径。在各杂质气体路径中，也可以设置质量流控制器等控制杂质气体的流量的流量控制部。由此，能够按每个杂质气体路径独立地控制从这些杂质气体路径向腔室供给的杂质气体的流量。因此，通过切换供给杂质气体的杂质气体路径，能够调整杂质气体的流量。
首先，在CVD装置的腔室内，向形成有碳化硅外延层110的基板101供给原料气体以及杂质气体，由此形成低浓度杂质层603a。在此，使用原料气体路径供给原料气体，使用第三杂质气体路径供给杂质气体。这些气体流量能够被控制为得到所希望的杂质浓度。也可以不供给杂质气体而仅供给原料气体，形成实质上不含杂质的低浓度杂质层603a。另外，虽然在图8C中未示出，但在外延生长的初期，有时由于吸附在腔室的氮等杂质被无意地导入外延层内，从而在低浓度杂质层603a与体区域103之间形成有界面外延层。
接着，关闭第三杂质气体路径的阀，使用中浓度杂质层形成用的第二杂质气体路径，一边以大于低浓度杂质层形成时的流量供给杂质气体一边形成中浓度杂质层602a。然后，关闭第二杂质气体路径的阀，使用高浓度杂质层形成用的第一杂质气体路径，一边以大于中浓度杂质层形成时的流量供给杂质气体一边形成高浓度杂质层601。接着，关闭第一杂质气体路径的阀，再次使用中浓度杂质层形成用的第二杂质气体路径，形成中浓度杂质层602b。另外，形成中浓度杂质层602a、602b以及高浓度杂质层601时的原料气体流量电可以与形成低浓度杂质层603a时的原料气体流量相同。这样，能够形成沟道层106。
若通过切换气体路径来控制杂质气体的流量，则与使用相同的气体路径来控制杂质气体的流量的情况相比，能够在相邻的两个杂质层的界面使厚度方向上的杂质浓度更急剧地变化。例如，由于能够将杂质浓度逐渐变化的区域的厚度抑制为比各杂质层的厚度充分小，因此，能够在各杂质层的杂质浓度分布中形成大致平坦的区域。因此，能够高精度地控制沟道层106的各层的杂质浓度和厚度。所以，能够在确保所希望的阈值电压Vth以及沟道电阻的同时，更有效地降低晶片面内的特性偏差。
为了在沟道层106中的多个层的各界面使杂质浓度更急剧地变化，也可以是以比较低的生长速度进行外延生长。生长速度例如可以设定为0.5μm/h以上且5.0μm/h以下。
另外，也可以使用设置在腔室的一个气体路径，一边使杂质气体的流量变化，一边形成杂质浓度不同的多个层。根据该方法，与切换气体路径的情况相比，由于杂质气体的流量逐渐变化，因此，外延膜内的杂质浓度的变化也变得更缓慢。
接着，如图8D所示，例如通过使沟道层106的表面部分热氧化，在沟道层106的表面形成栅极绝缘膜107。栅极绝缘膜107可以是氧化膜、氧氮化膜或者这些膜的层叠膜。在此，作为栅极绝缘膜107，例如通过在1100～1400℃的温度下对沟道层106的表面进行热氧化而形成热氧化(SiO2)膜。栅极绝缘膜107的厚度例如为40nm以上且80nm以下。另外，也可以代替热氧化膜，在沟道层106上利用CVD法形成SiO2膜。
通过沟道层106的热氧化，作为沟道层106的最上层的中浓度杂质层602b的表面部分被氧化(牺牲氧化)而消失。因此，中浓度杂质层602b的厚度小于堆积时的厚度。
接下来，如图8E所示，在栅极绝缘膜107上形成栅极电极108。栅极电极108例如可以通过使用LPCVD(low pressure chemical vapor deposition)装置，在栅极绝缘膜107上堆积掺杂了磷的多晶硅(poly-Si膜)而形成。
接着，如图8F所示，形成源极电极109以及漏极电极114。
首先，例如通过CVD法堆积层间绝缘层111，使得覆盖栅极电极108。层间绝缘层111也可以由SiO2构成。然后，在层间绝缘层111形成源极电极用的开口部。接下来，在层间绝缘层111的开口部内形成源极电极109。在此，首先，例如在开口部内形成厚度50～100nm左右的镍膜，在惰性气氛内，例如进行950℃、5分钟的热处理，使镍与碳化硅表面反应。由此，形成由硅化镍构成的源极电极109。源极电极109与源极区域104的一部分以及接触区域105形成欧姆接触。此外，在基板101的背面上形成漏极电极114。例如，在基板101的背面堆积厚度为150nm左右的钛，进行同样的热处理，使钛与碳化硅表面反应。由此，形成由硅化钛构成的漏极电极114。漏极电极114与基板101形成欧姆接触。然后，在层间绝缘层111上以及层间绝缘层111的开口部内形成在开口部内与源极电极109相接的源极布线112。
通过以上工序，在碳化硅外延晶片的各元件区域形成包括多个单位单元100的元件构造。虽然未图示，但此后按每个元件(芯片)切断碳化硅外延晶片300。由此，获得多个碳化硅半导体元件(MISFET)200。
(实施例以及比较例)
·样品1～4的MISFET的制作
使构成沟道层的一部分杂质层的杂质浓度Cn不同，制作了样品1～样品4的MISFET。在此，分别作为样品1～样品4，使用相同的晶片制作了多个MISFET。
在样品1～样品4中制作的MISFET具有与参照图1所述的结构相同的结构。这些MISFET的沟道层106如图9所示，具有从体区域103侧起依次包括低浓度杂质层603a、第一杂质层701a、高浓度杂质层601以及第二杂质层701b的层叠构造。除了第一杂质层701a以及第二杂质层701b的杂质浓度(氮浓度)Cn不同这一点以外，样品1～样品4的MISFET的沟道层106具有相同的结构。
在此，以参照图8C而在前面所述的方法，一边供给原料气体以及杂质气体一边使碳化硅外延生长，由此形成沟道层106。将沟道层106的生长温度设为1500℃，将生长压力设为200hPa，将原料气体的供给比(C/Si比)设为1.2。各杂质层的形成时的原料气体的流量恒定，通过切换杂质气体路径，使杂质气体(氮气)的流量不同。
样品1～样品4的MISFET的沟道层106中的各杂质层的厚度、杂质浓度以及外延生长时的氮气的流量示于表1中。
[表1]
在样品1中，第一杂质层701a以及第二杂质层701b是低浓度杂质层，其杂质浓度与低浓度杂质层603a相同。在样品2中，第一杂质层701a以及第二杂质层701b是低浓度杂质层，但其杂质浓度比低浓度杂质层603a高。在样品3以及样品4中，第一杂质层701a以及第二杂质层701b是杂质浓度为1×1017cm-3以上的中浓度杂质层。因此，样品1、2为比较例，样品3、4为实施例。
·样品1～样品4的MISFET的评价
接着，测定样品1～样品4的MISFET的阈值电压Vth、导通电阻Ron以及沟道二极管的启动电压Vf50，比较了元件特性及其面内偏差。在使各样品的MISFET作为沟道二极管发挥功能的情况下，启动电压Vf50是能够在施加栅极电压Vg＝-5V时使50A的电流流过沟道二极管的漏极电压(逆电压)。
在样品1～样品4中，分别测定使用相同的晶片而形成的多个MISFET的阈值电压Vth，求出其中值Vth-med。作为阈值电压Vth的面内偏差的指标，计算出阈值电压Vth的最大值与最小值的差Vth-Range的1/2的值Vth-Range/2。此外，分别测定多个MISFET的导通电流Ion为50A以及100A时的导通电阻Ron，求出其中值Ron_50A-med，Ron_100A-med。进而，求出阈值电压Vth为4V的MISFET的导通电阻Ron_100A(Vth＝4V)。
此外，在样品1～样品4中，分别测定多个MISFET的Vf50，求出其中值Vf50-med、启动电压Vf50的最大值与最小值的差Vf50-Range以及阈值电压为4V的MISFET的启动电压Vf50(Vth＝4V)。结果示于表2。
[表2]
图10是表示第一杂质层701a以及第二杂质层701b的杂质浓度Cn与导通电阻Ron(Vth＝4V)的关系的图。另外，在图10中，‘E’表示10的幂。例如，1E+17表示1×1017。此外，图10的横轴的刻度是对数刻度。
从图10可以确认，通过提高第一杂质层701a以及第二杂质层701b的杂质浓度Cn，能够降低导通电阻。相对于样品1的MISFET的导通电阻，样品4的MISFET的导通电阻在导通电流Ion为50A时降低约5％，沟道电阻降低约10％。此外，在导通电流Ion为100A时，导通电阻降低约10％，沟道电阻降低约20％。因此，可知若导通电流变大，则导通电阻的降低效果变得更显著。
图11是表示样品2以及样品4的MISFET中的阈值电压Vth和导通电流为50A时的导通电阻Ron_50A的关系的图。由图11可知，作为第一杂质层701a以及第二杂质层701b，通过设置杂质浓度为1×1017/cm3以上的中浓度杂质层，能够降低导通电阻Ron。另外，在样品4的MISFET中，阈值电压Vth比样品1的MISFET低，但例如通过使样品4的MISFET中的低浓度杂质层或中浓度杂质层变薄数nm，能够将阈值电压Vth提高到与样品1相同程度。
图12A是示出样品1～样品4的MISFET的阈值电压Vth的中值Vth-med以及阈值电压的面内偏差Vth-Range/2的图。此外，图12B是为了对图12A中的阈值电压的面内偏差Vth-Range/2进行比较而放大的图。
从图12A以及图12B所示的结果可以确认，即使第一杂质层701a以及第二杂质层701b的杂质浓度Cn提高到1×1017/cm3以上，晶片面内的阈值电压Vth的偏差也几乎不增加。
图13是示出样品1～样品4各自的阈值电压Vth为4V的MISFET的沟道二极管的启动电压Vf50的图。
由图13可知，通过将第一杂质层701a以及第二杂质层701b的杂质浓度Cn提高到1×1017/cm3以上，能够降低启动电压Vf50，从而能够改善沟道二极管的特性。
由这些结果可知，通过在沟道层106配置具有比低浓度杂质层603a高的杂质浓度的中浓度杂质层，能够抑制晶片面内的阈值电压Vth的偏差，并且能够降低导通电阻。此外，在使MISFET作为沟道二极管发挥功能的情况下，能够提高沟道二极管的特性。
本实施方式中的碳化硅半导体元件并不限定于平面构造的纵型MISFET，也可以是沟槽构造的纵型MISFET。或者，也可以是在碳化硅晶片的主面上配置有源极电极以及漏极电极的横型MISFET。或者，也可以是结型场效应晶体管(Junction Field EffectTransistor：JFET)等。进而，能够使用与碳化硅外延层110不同的导电型的碳化硅晶片，制造绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor：IGBT)。
进而，除了碳化硅之外，还能够应用于使用了氮化镓(GaN)、氧化镓(Ga2O3)、金刚石等其他宽带隙半导体的半导体外延晶片以及半导体元件。此外，也能够应用于使用了硅的半导体外延晶片以及半导体元件。
产业上的可利用性
本说明书中公开的技术例如在电力变换器中使用的半导体器件用途中是有用的。特别是在用于车载用、产业机器用等的电力变换器中搭载的功率半导体器件用途中是有用的。

Claims (15)

1.一种碳化硅半导体元件，包括多个单位单元，
所述多个单位单元各自具有：
基板，具有第一主面以及第二主面；
第一导电型的碳化硅半导体层，配置在所述基板的所述第一主面上；
第二导电型的体区域，与所述碳化硅半导体层的表面相接；
第一导电型的源极区域，与所述体区域相接；
沟道层，在所述碳化硅半导体层上与所述体区域的至少一部分相接地配置，由碳化硅半导体构成；
栅极绝缘膜，配置在所述沟道层上；和
栅极电极，配置在所述栅极绝缘膜上，
所述沟道层具有层叠构造，该层叠构造包括：高浓度杂质层，以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质；第一中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质；和第一低浓度杂质层，第一导电型的杂质的浓度小于1×1017/cm3，
所述第一低浓度杂质层配置在比所述高浓度杂质层以及所述第一中浓度杂质层更靠所述体区域侧。
2.根据权利要求1所述的碳化硅半导体元件，其中，
所述第一中浓度杂质层的厚度为5nm以上且30nm以下。
3.根据权利要求1所述的碳化硅半导体元件，其中，
所述高浓度杂质层的厚度为10nm以上且40nm以下。
4.根据权利要求1所述的碳化硅半导体元件，其中，
所述第一低浓度杂质层的厚度为1nm以上且20nm以下。
5.根据权利要求1所述的碳化硅半导体元件，其中，
在所述沟道层与所述体区域的界面，还具有杂质浓度比所述第一低浓度杂质层高的界面外延层，
所述第一低浓度杂质层在所述界面外延层上与所述界面外延层相接地配置。
6.根据权利要求1所述的碳化硅半导体元件，其中，
所述第一中浓度杂质层配置在所述第一低浓度杂质层与所述高浓度杂质层之间。
7.根据权利要求6所述的碳化硅半导体元件，其中，
所述沟道层还包括：第二中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质，
所述高浓度杂质层配置在所述第一中浓度杂质层与所述第二中浓度杂质层之间，与所述第一中浓度杂质层以及所述第二中浓度杂质层相接。
8.根据权利要求1所述的碳化硅半导体元件，其中，
所述沟道层还包括第一导电型的杂质的浓度小于1×1017/cm3的第二低浓度杂质层，
所述高浓度杂质层以及所述第一中浓度杂质层配置在所述第一低浓度杂质层与所述第二低浓度杂质层之间。
9.根据权利要求1所述的碳化硅半导体元件，其中，
所述高浓度杂质层配置在所述第一低浓度杂质层与所述第二中浓度杂质层之间。
10.根据权利要求1所述的碳化硅半导体元件，其中，
分别在所述高浓度杂质层、所述第一中浓度杂质层以及所述第一低浓度杂质层中，所述沟道层的厚度方向上的第一导电型的杂质的浓度分布包括大致平坦的区域。
11.根据权利要求1所述的碳化硅半导体元件，其中，
所述多个单位单元各自还具有与所述源极区域以及所述体区域电连接的源极电极、和配置在所述基板的所述第二主面上的漏极电极，
在所述多个单位单元的每一个单位单元中，在以所述源极电极为基准将对所述漏极电极以及所述栅极电极施加的电位分别设为Vds以及Vgs、将栅极阈值电压设为Vth时，
在Vgs≥Vth的情况下，电流经由所述沟道层从所述漏极电极流向所述源极电极，
在Vgs<Vth的情况下，随着Vds变得比0伏小，在电流开始从所述体区域流向所述碳化硅半导体层之前，电流从所述源极电极经由所述沟道层流向所述漏极电极。
12.一种碳化硅半导体元件，包括多个单位单元，
所述多个单位单元各自具有：
基板，具有第一主面以及第二主面；
第一导电型的碳化硅半导体层，配置在所述基板的所述第一主面上；
第二导电型的体区域，与所述碳化硅半导体层的表面相接；
第一导电型的源极区域，与所述体区域相接；
沟道层，在所述碳化硅半导体层上与所述体区域的至少一部分相接地配置，由碳化硅半导体构成；
栅极绝缘膜，配置在所述沟道层上；和
栅极电极，配置在所述栅极绝缘膜上，
所述沟道层具有层叠构造，该层叠构造包括：第一中浓度杂质层以及第二中浓度杂质层，分别以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质；和高浓度杂质层，以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质，
所述高浓度杂质层配置在所述第一中浓度杂质层与所述第二中浓度杂质层之间。
13.根据权利要求12所述的碳化硅半导体元件，其中，
所述第一中浓度杂质层以及所述第二中浓度杂质层的厚度为5nm以上且30nm以下。
14.根据权利要求12所述的碳化硅半导体元件，其中，
分别在所述高浓度杂质层、所述第一中浓度杂质层以及所述第二中浓度杂质层中，所述沟道层的厚度方向上的第一导电型的杂质的浓度分布包括大致平坦的区域。
15.一种碳化硅半导体元件的制造方法，包括：
准备基板的工序，所述基板具有第一主面以及第二主面，并且具有配置在所述第一主面上的第一导电型的碳化硅半导体层、与所述碳化硅半导体层的表面相接的第二导电型的体区域、和与所述体区域相接的第一导电型的源极区域；和
形成沟道层的工序，在腔室内，通过向所述碳化硅半导体层的表面供给原料气体以及包括第一导电型的杂质的杂质气体，使碳化硅半导体外延生长，由此在所述碳化硅半导体层上形成与所述体区域的至少一部分相接的所述沟道层，
形成所述沟道层的工序是通过使所述杂质气体的供给量不同来形成包括第一导电型的杂质的浓度不同的多个层的层叠构造的所述沟道层的工序，所述多个层包括：高浓度杂质层，以1×1018/cm3以上且1×1019/cm3以下的浓度包括第一导电型的杂质；中浓度杂质层，以1×1017/cm3以上且小于1×1018/cm3的浓度包括第一导电型的杂质；和低浓度杂质层，第一导电型的杂质的浓度小于1×1017/cm3，所述低浓度杂质层配置在比所述高浓度杂质层以及所述中浓度杂质层更靠所述体区域侧，
所述腔室具有向所述腔室内供给所述杂质气体的多个杂质气体路径，在所述多个杂质气体路径各自中流过的所述杂质气体的流量能够相互独立地控制，
至少所述高浓度杂质层和所述中浓度杂质层通过使用所述多个杂质气体路径中相互不同的杂质气体路径而一边供给所述杂质气体一边形成。
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