KR101036253B1 - 결정 결함 성장이 억제되는 바이폴러 반도체 소자 - Google Patents

결정 결함 성장이 억제되는 바이폴러 반도체 소자 Download PDF

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Abstract

바이폴러 소자(30)는 단결정 실리콘 카바이드로 이루어지는 적어도 하나의 p-형 층(34)과 단결정 실리콘 카바이드로 이루어지는 적어도 하나의 n-형 층(33)을 구비하며, 순방향 동작(forward operation) 하에서 성장하는 적층 결함(stacking fault)(40) 부분은 소자의 활성 영역(active region)과 나머지 영역 사이의 적어도 하나의 계면(interfaces)으로부터 격리되어 있다.
SIC, 실리콘카바이드, 다이오드, 바이폴러, 사이리스터, 반도체, 결정, 적층결함

Description

결정 결함 성장이 억제되는 바이폴러 반도체 소자{BIPOLAR SEMICONDUCTOR DEVICES WITH CONTROLLED CRYSTAL DEFECT GROWTH}
본 발명은 전자 소자(electronic devices), 구체적으로 전력 전자 소자에 사용되는 반도체 재료의 품질과 원하는 특성을 향상시키는 것에 관한 것이다. 특히, 본 발명은 실리콘 카바이드(silicon carbide)의 결정 결함(crystal defects)을 최소화하는 개선된 방법 및 그 결과로서의 개선된 구조물(structures) 및 소자에 관한 것이다.
용어 "반도체(semiconductor)"는 전자적인 특성(properties)이 도체라고 부르는 금속과 같은 물질과, 모든 적당한 환경 하에서 거의 전류가 흐를 수 없어 일반적으로 절연체라고 부르는 물질의 특성(characteristics) 사이에 있는 물질을 가리킨다. 반도체 재료는 거의 일정 불변하게 고체 재료이고, 따라서 전자 소자에서의 반도체 재료의 사용은 진공관과 같은 초기 세대의 기술로 만들어진 것이 아닌 반도체로 만들어진 전자 소자와 회로를 일반적으로 설명하기 위해 "고체(solid state)"라는 용어의 사용을 이끌었다.
역사적으로, 실리콘은 반도체용으로 사용되는 가장 유력한 재료였다. 실리콘은 큰 단결정으로 성장시키는 것이 상대적으로 용이하고 많은 전자 소자에 적합 하다. 갈륨 아세나이드와 같은 다른 재료도 또한 다양한 반도체 소자와 애플리케이션에 널리 사용되었다. 그럼에도 불구하고 실리콘과 갈륨 아세나이드계의 반도체는 일정한 유형의 소자 또는 일정한 동작 조건 하에서 사용될 수 있는 소자를 제조하는 데는 사용될 수 없도록 하는 특별한 제한사항(limitations)이 있다. 예를 들어, 실리콘과 갈륨 아세나이드 각각의 밴드 갭(bandgap)은 전자기 스펙트럼의 가시광선 또는 자외선 영역의 일정한 파장을 갖는 빛의 생성을 유지시키기에는 너무 작다. 유사하게, 실리콘과 갈륨 아세나이드계 소자는 200℃ 이상의 온도에서 거의 동작할 수 없다. 이것은 고전력 전기 모터 제어기, 고온 연소 엔진, 및 유사한 애플리케이션 등의 고온 애플리케이션에서 센서 또는 소자에서의 그것들의 사용을 사실상 제한한다.
따라서, 실리콘 카바이드(SiC)가 실리콘과 갈륨 아세나이드 양자에 비해 많은 이점을 제공하는 적당한 반도체 재료 후보로 최근 20년 사이에 나타났다. 특히, 실리콘 카바이드는 넓은 밴드갭, 높은 항복 전계(breakdown electric field), 높은 열전도성(thermal conductiveity), 높은 포화 전자 드리프트 속도(saturated electron drift velocity)를 가지며, 물리적으로 매우 강건하다(robust). 특히 실리콘 카바이드는 극히 높은 융점을 가지고 세상에서 가장 단단한 물질 중 하나로 알려진 것이다.
그러나 실리콘 카바이드는 그 물리적 특성 때문에, 또한 제조하는 것이 비교적 곤란하다. 실리콘 카바이드는 매우 많은 폴리타입(polytypes)으로 성장할 수 있기 때문에 큰 단결정으로 성장시키는 것이 어렵다. 또한, 실리콘 카바이드를 성장하기 위해 필요한 고온은 불순물 레벨(도핑 포함)의 제어를 상대적으로 어렵게 하고, 게다가 박막(예를 들어 에피택셜 층)의 제조에 어려움을 발생시킨다. 그 경도(hardness) 때문에, 전통적인 반도체 웨이퍼의 자르기(slicing) 및 연마(polishing) 단계는 실리콘 카바이드에 있어서는 더 어렵다. 마찬가지로, 화학적인 공격(chemical attack)과 불순물 확산에 대한 실리콘 카바이드의 저항성은 종래의 반도체 제조 기술을 사용하여 식각하고 처리하는 것을 어렵게 한다.
특히, 실리콘 카바이드는 150개가 넘는 폴리타입을 형성할 수 있으며, 그 대다수는 비교적 작은 열역학적(thermodynamic) 차이에 의해 분리된다. 결과적으로, 실리콘 카바이드로 단결정 기판과 고품질 에피택설 층["에피 층(epilayers)"]을 성장시키는 것은 어려운 일이었고 여전히 어려운 일로 남아있다.
그럼에도 불구하고, 본 발명의 양수인에 의해 수행된 것을 포함하는 이 특정한 분야에서의 많은 연구 및 발견에 기초하여, 실리콘 카바이드의 성장과 그것을 유용한 소자로 제조하는 데 있어 많은 진전이 이루어졌다. 따라서, Ⅲ족 질화물과 같은 다른 유용한 반도체용, 고전력 무선 주파수(RF)와 마이크로웨이브 애플리케이션용, 그리고 고출력 고전압 애플리케이션용 기판으로 청색 및 녹색 발광 다이오드를 제조하기 위해 실리콘 카바이드를 채용한 상용 소자가 이제 가능하다.
실리콘 카바이드 기술의 성공이 일정한 SiC계 소자의 유용성(availability)을 증가시킴에 따라, 이들 소자의 특정한 양태(aspect)가 더욱 명백해졌다. 특히, 소정 비율의 실리콘 카바이드계 바이폴러 소자(bipolar devices)에 대한 정방향 전압(Vf)은 이들 소자가 길게 동작한 후에 눈에 띄게 증가하는 경향이 있음이 관찰되었다. 이와 관련하여, 용어 "바이폴러"는 그 동작이 소수 캐리어 주입을 이용하여 적어도 부분적으로 이루어져 소자의 소정 영역을 통한 전도가 전자와 정공 둘 다를 캐리어로 동시에 사용하여 이루어지도록 하는 모든 소자, 또는 순방향 전도 동안에 소자 내에 적어도 하나의 순방향 바이어스 p-n 접합이 존재하는 소자를 가리키기 위해, 그것의 통상적이고 관례적인 의미로 사용된다. 순방향 전압의 이 실질적인 변화는 많은 응용 분야에 있어 실리콘 카바이드계 바이폴러 소자의 완전한 이용(exploitation)을 불가능하게 할 수 있는 문제를 발생시킨다. 복수의 결함이 관찰된 Vf 열화(degradation)(Vf 드리프트라고도 함)의 원인일 수 있지만, 근래의 연구에 따르면, 바이폴러 소자의 순방향 전류 인가 하에서 실리콘 카바이드 구조 내의 적층 결함(stacking faults)과 같은 면결함(planar defects)의 성장이 순방향 전압의 증가 원인 중 하나이다. 다시 말해, 실리콘 카바이드 바이폴러 소자를 통한 전류의 통과가 결정 구조에 있어서의 변화를 개시하거나 이를 전파하기(또는 둘 다) 쉽다. 위에서 언급한 것처럼, SiC 폴리타입의 다수가 열역학적으로 근접성(thermodynamic proximity)이 있고, 고체 상변환(solid phase transformation)이 매우 일어나기 쉽다. 적층 결함이 지나치게 광범위하게 진행되는 경우에는, 순방향 전압이 바람직하지 못한 방향으로 증가하여, 다수의 응용 분야에서 요구되는 정밀한 동작을 어렵게 한다. 다른 유형의 결정학적인 결함(crystallographic defects)도 마찬가지로 열화를 일으킬 수 있다. 앞서 논의한 "Vf 드리프트" 열화 문제는 SiC 전력 소자의 설계자에게는 공지된 것이고 중대한 관심사이다.
결정 구조 및 성장에 대해 정통한 자에게 잘 알려져 있는 것처럼, 무결점의 결정 구조는 결코 실현할 수 없다. 이러한 불완전함의 근본적인 이유는 여러 가지이다. 즉 모든 결정은 진동하고 유한한 수의 열역학적으로 안정된 구조적인 결함을 포함하며(왜냐하면 결정은 0°K 이상에서 존재하므로), 모든 결정은 광 또는 전자기 방사의 영향을 받고, 모든 결정은 (거의 없는 정도라 하더라도) 약간의 불순물을 포함하며, 모든 결정은 크기가 정해져 있기 때문에 사실상의 표면을 가진다. 이러한 이유 또는 기타의 이유로 인해, 적층 결함을 포함하는 결정 결함(crystal flaws)은 최상의 성장 환경 하에서조차 나타날 수 있다.
따라서, 동작 중에 결함의 전파에 의해 유발되는 순방향 전압의 증가(Vf 드리프트)라는 문제를 최소화 또는 제거할 수 있는 개선된 실리콘 카바이드 성장 방법 및 실리콘 카바이드 구조물의 개발이 필요하다. 또한, 순방향 전류 인가 하에서 결함과 그 결함의 성장에 따라 발생하는 전자 소자 측면에서의 부정적인 효과를 최소화 내지 제거할 수 있는 실리콘 카바이드계 바이폴러 소자를 형성하는 방법의 개발도 필요하다.
본 발명의 일 측면에 따르면, 본 발명은 실리콘 카바이드 기판, 상기 기판상의 전압 차단 영역(voltage blocking region), 및 상기 전압 차단 영역을 경계 짓는 p-형 및 n-형 실리콘 카바이드 영역을 각각 포함하는 바이폴러 구조물(bipolar structure)를 제공한다. 상기 p-형 영역 및 상기 n-형 영역 중 적어도 하나는 그 층 내의 소수 캐리어 확산 길이(minority carrier diffusion length)보다 큰 두께를 갖는다.
다른 측면에 있어서, 본 발명은 단결정 실리콘 카바이드로 이루어지는 적어도 하나의 p-형 영역과 단결정 실리콘 카바이드로 이루어지는 적어도 하나의 n-형 영역을 포함하는 바이폴러 소자를 제공하며, 순방향 바이어스 동작하에서 성장하는 이들의 적층 결함 부분은 상기 p-형 영역 또는 n-형 영역과 상기 소자의 나머지 부분 사이의 적어도 하나의 계면으로부터 격리되어 있다.
또 다른 측면에 있어서, 본 발명은 적어도 하나의 p-형 영역, 적어도 하나의 n-형 영역, 및 적어도 하나의 적층 결함을 포함하는 바이폴러 소자를 제공하며, 상기 적층 결함은 상기 소자의 순방향 바이어스 동작하에서 상기 적층 결함의 계속적인 성장을 유지하기에 충분한 결함 밀도(defect density) 또는 응력 상태(stress state)를 갖는 상기 소자의 소정 부분으로부터 격리되어 있다.
또 다른 측면에 있어서, 본 발명은 임의의 말단 층(terminating layer)의 두께가 그 층에서의 소수 캐리어 확산 길이보다 두꺼운 실리콘 카바이드로 이루어지는 바이폴러 소자이다.
본 발명의 전술한 목적과 다른 목적 및 이점, 그리고 이를 달성하는 방법은 첨부 도면을 참조하여 다음의 상세한 설명에 따라 더욱 명백해질 것이다.
도 1은 종래 기술의 다이오드와 본 발명에 의해 처리되는 유형의 적층 결함 의 대규모 그룹을 설명하기 위한 현미경 사진도이다.
도 2는 종래 기술의 반도체 구조에서의 적층 결함을 나타내는 개략적인 사시도이다.
도 3은 종래 기술의 바이폴러 소자를 적층 결함을 포함하여 개략적으로 나타낸 단면도이다.
도 3a는 종래 기술의 바이폴러 다이오드에서 높은 순방향 전류 동작 동안의 소수 캐리어 농도 프로파일을 나타낸 도면이다.
도 4는 적층 결함을 포함하는 본 발명에 따른 바이폴러 소자의 단면도이다.
도 4a는 본 발명에 따른 바이폴러 다이오드에서 높은 순방향 전류 동작 동안의 소수 캐리어 농도 프로파일을 나타낸 도면이다.
도 5는 본 발명에 따라 형성된 다이오드와 3개의 적층 결함에서 저지된(arrested) 횡방향 확장을 설명하는 현미경 사진이다.
도 6은 본 발명에 따른 바이폴러 접합 트랜지스터를 개략적으로 나타낸 도면이다.
도 7은 본 발명에 따른 전계 제어 사이리스터(field controlled thyristor)를 개략적으로 나타낸 도면이다.
도 8은 본 발명에 따른 사이리스터를 개략적으로 나타낸 도면이다.
도 1의 종래 기술의 1.2mm × 1.2mm p-n 다이오드를 대체로 도면부호 10으로 나타낸 현미경 사진이다. 도 1의 평면도로 나타낸 다이오드는 동작하는 동안에 소자의 가시적인 검사를 가능하게 하는 패턴형 상부 오믹 접촉부를 보여준다.
도 1은 소자의 전체 폭(도 1의 방위로 수직 방향)에 걸쳐 형성된 대규모 그룹의 적층 결함(11)을 예시하고 있다. 평면도에서는 볼 수 없지만, 적층 결함(11)은 소자(10)의 복수 원자면(atomic planes)에 걸쳐 존재한다. 이것은 소자의 순방향 동작 동안에 성장하는 적층 결함의 전형적인 유형이며, 앞서 배경 기술에서 언급한 바와 같은 문제를 발생시킨다. 적층 결함(11)은 30분 동안의 순방향 바이어스 조건 하에서 소자가 동작한 후에 형성되었다. 도 1에서 적층 결함이 형성된 영역을 확인할 수 있는 것은, 적층 결함 부분이 전자와 정공의 재결합 사이트가 되어 일정한 조건 하에서 순방향 바이어스 동작 동안에 결함 부분에서의 전자-정공 재결합(electron-hole recombination)이 일어나 가시광이 발광하기 때문이다. 결함 부위에서의 캐리어 재결합은 소자의 효율을 감소시키고, 소자의 순방향 전압(Vf)을 증가시키는 작용을 한다. 도 2는 도면 부호 10A로 표시한 반도체 구조물을 나타낸 개략도이다. 구조물(10A)은 p-n 다이오드일 수 있으나, 도 2에서는 명확화를 위해 오직 두 부분(기판과 에피택셜 영역)만을 예시하였다. 도 2에서, 기판은 도면 부호 13으로 표시되고, 소자의 에피택셜 영역은 도면 부호 14로 표시된다. 일반적으로(그리고 도 3 및 도 4에 예시한 바와 같이) 소자(10)는 또한 각각의 오믹 접촉부 외에 버퍼 층, n-형 에피택셜 층, 및 p-형 에피택셜 층을 포함한다.
본 발명을 설명하기 위해, Vf 열화를 야기하는 적층 결함을 논의할 것이다. 하지만, 다른 결함들도 적층 결함이 전파되는 메커니즘과 동일한 메커니즘으로 전파될 수 있으므로, 본 발명이 반드시 적층 결함과 같은 유형의 결함에만 적용된다고 볼 수는 없다. 도 2는 점선으로 이루어진 삼각형인 적층 결함(15)을 예시한다. 순방향 동작하에서, 적층 결함(15)은 대개 화살표 A로 표시한 방향으로 재료의 (0001) 면을 따라 전파한다(단, 유사한 소자에서 이와 다른 영역 및 방향으로 작은 규모의 초기 핵 형성 및 성장이 발견되었음). 이와 마찬가지로, 도 2에는 유사한 적층 결함의 하부(즉, 일부)가 점선 다각형(16)으로 표시된다. 적층 결함(16)은 영역(14)과 기판(13)의 계면(interface)(12)에 도달하며, 대략 화살표 B로 표시된 방향으로 기판-에피 층 계면(12) 부근의 선(17)을 따라 계속 전파한다. 최악의 시나리오에서, 적층 결함의 성장은 소자(10)를 관통하여 또 다른 문제를 발생시키는 추가 적층 결함을 발생시킬 수 있다.
도 2에서, 적층 결함 부분(15, 16)은 소자(10A)의 상부 면에 대해 비스듬한 각도로 전파되는 것을 보여준다. 이러한 현상은 적층 결함이 저면(basal planes)을 따라 성장하기 쉽기 때문에 일어나는 것인데, 많은 실리콘 카바이드 응용 분야에서, 소자의 에피택셜 층은 결정 성장의 품질을 향상시키기 위해 약간 축을 이탈한(off-axis) 각도로 성장된다. 따라서, 적층 결함의 특정한 각도는 도 2에서 비스듬하게 나타난다. 미국 특허 제4,912,063호 및 제4,912,064호는 이러한 축이탈 성장(off-axis growth)의 초기 예이며, 이들 특허의 특정한 기술을 배경 기술로서 제공하긴 했지만 특정 예 또는 한정사항으로서는 아니다.
일반적으로 결함의 둘 이상의 에지는 고정되고, 종종 핵 형성 특징(nucleating feature)에 있어 적층 결함의 나머지 에지는 오직 전자-정공 쌍의 재결합이 발생하는 소자 구조물의 깊이[즉, 소자 동작 중에 소수 캐리어 농도가 그 고유값(intrinsic value)을 초과하는 곳]를 통해 확장한다. 적층 결함이 연장됨에 따라 성분 전위가 다른 조밀충진면(close packed planes)으로 올라가 동일 또는 반대 방향으로 또 다른 적층결함을 전파할 가능성이 증가한다. 예를 들어, 도 2에 예시한 바와 같이, "미숙한(immature)" 적층 결함(15)은 에지 15a, 15b 및 15c를 가진다. 에지(15a, 15b)는 핵 형성 특징점 N에서 고정되고, 한편 에지(15c)는 일반적으로 방향 A로 자유롭게 연장된다. 단지 하부 부분만이 도시되어 있는 적층 결함(16)은 영역(14)과 기판(13) 사이의 계면(12)까지 계속 확장되고, 그 부분에서 기판/에피택셜 계면을 따라 마찬가지로 고정되어 있는 새로운 에지(16d)를 형성하되, 에지(16c)는 대체로 방향 B를 따라 자유롭게 확장된다.
적층 결함과 같은 평면 결함의 문제와 본 발명에서 이들을 다루는 방법은 추가로 설명될 도 3 및 도 4를 통해 이해될 수 있다. 특별히 본 발명은 p-n 다이오드에 관계되는 것으로 이해될 수 있으나, 실리콘 카바이드와 반도체 소자에 정통한 자라면 본 기술은 p-n 다이오드, p-i-n 다이오드, 사이리스터, 절연 게이트 바이폴러 트랜지스터(IGBTs), 바이폴러 접합 트랜지스터(BJTs), 및 전계 제어 사이리스터 등의 많은 바이폴러 소자에 적용 가능하다는 것을 이해할 것이다. 도 3은 도면 부호 20으로 나타낸 p-n 다이오드를 예시한다. 다이오드(20)는 실리콘 카바이드 기판(21) 상에 형성되는데, 기판(21)에는 n+ 형 버퍼(22), n- 영역(23), p-형 영역(24), 그리고 p-형 층(24)과 기판(21)에 대한 각각의 오믹 접촉부(25, 26)가 형성된다. 적층 결함은 도면 부호 27로 나타냈다. n+ 버퍼(22), n- 영역(23) 및 p-형 영역(24)은 함께 전압 차단 영역 또는 활성 영역(active region)을 이루고, n+ 버퍼(22)와 p-형 층(24)으로 전압 차단 영역에 대한 경계 층(boundary layer)을 이룬다. 즉, 영역(22, 24)은 소자의 활성 영역의 최외곽 영역을 형성한다. 이 기술분야의 당업자는 화학 기상 증착(chemical vapor deposition, CVD), 액상 에피택시(liquid phase epotaxy, LPE), 기상 에피택시(vapor phase epitaxy, VPE), 분자빔 에피택시(molecular beam epitaxy, MBE) 또는 기타 적당한 에피택셜 방법 등의 에피택셜 성장 방법을 사용하여 개별 에피택셜 층으로 성장될 수 있음을 이해할 것이다. 또한, 각각의 영역은 확산 도핑(diffusion doping) 또는 주입(implantation) 방식을 이용하여 하나 이상의 에피택셜 층 또는 영역으로 형성될 수 있다.
소자(20)의 높은 순방향 전류 동작에서, 전자가 n- 드리프트 층(23)에서 p 층(24)으로 주입됨에 따라 정공은 p 층(24)에서 n- 드리프트 영역(23)으로 주입된다. 예시된 구조의 경우, p+ 층에서의 소수 캐리어 농도는 갑자기 오믹 접촉부의 고유 레벨(intrinsic level)로 떨어진다. 이것은 오믹 접촉부가 전자-정공 쌍의 재결합에 대해 무한 싱크(infinite sink)로 작용하기 때문이다. 게다가, 상당한 수의 소수 캐리어(정공)가 n+ 버퍼 층(22)과 기판(21) 사이의 계면(28)에 도달한다. 이 구조에서, 높은 순방향 전류 동작 동안에, 전자-정공 쌍의 재결합은 핵 형성을 도울 수 있으며, 적층 결함의 경계를 형성하는 전위(쇼클리 부분, Shokley partials)의 진행(glide)에 의해 적층 결함을 확장시킨다. 이와 같은 재결합에 의해 진행되는 결함의 확장은 갈륨 아세나이드 재료 및 이를 이용한 소자에서도 관찰되었다.
소자(20)의 소수 캐리어 농도는 도 3a에 예시하였다. 도 3a에 도시한 바와 같이, 층 내의 소수 캐리어 확산 길이에 비해 상대적으로 좁은 층(24)의 두께로 인하여, 층(24)으로 주입된 소수 캐리어(이 경우에는 전자) 중 소정 비율은 오믹 접촉부(25)를 갖는 계면(29)에 도달하며, 전술한 바와 같이 소수 캐리어 농도는 갑자기 고유 레벨(instrinsic level)로 떨어진다. 마찬가지로, 층(22)에 주입된 소수 캐리어(이 경우에는 정공) 중 일부 비율은 기판(21)의 계면(28)에 도달한다.
비록 본 발명자들이 어떤 특정한 이론에 의해 구속되는 것을 원하지 않지만, 현재 활성 영역 내에 핵을 형성하는 결함(특히 적층 결함과 같은 평면 결함)은 활성 영역 내에서 발생하는 전자-정공 재결합 동안에 방출된 에너지의 도움을 받는다고 생각된다. 일단 적층 결함은 계면(28)과 같은 기판-에피 층 계면이나, 또는 계면(29)과 같은 오믹-에피 층 계면을 포함하는 고밀도의 결함(defects) 또는 응력 상태에 특징이 있는 계면 또는 영역으로 전파하며, 적층 결함의 계속적인 성장은 결함이 있는 영역에 의해 더 도움을 받는다고 생각된다. 기판-에피 층 및 오믹-에피 층 계면을 제외한 다른 계면들은 적층 결함의 계속적인 성장을 일으키기에 충분한 수의 결함 또는 응력 상태를 가질 수 있다.
또한, 현재 실리콘 카바이드의 일반적인 전위 해체(dislocation decomposition) 활성화는 Burgers 벡터 표기법을 사용하여 다음과 같이 기술되는 것으로 생각된다.
Figure 112004009805213-pct00001
전자-정공 쌍의 재결합의 결과로 도면 부호 27로 개략적으로 도시한 바와 같은 적층 결함이 도 3에 예시한 바와 같은 실리콘 카바이드 바이폴러 소자 내에서 형성되어 성장할 것이다. 앞서 언급한 바와 같이, 저면에 존재하는 적층 결함(27)은 실리콘 카바이드 기판 웨이퍼의 축 이탈 표면(off-axis surface)(보통 4H 폴리타입의
Figure 112010013951363-pct00002
방향 쪽으로 8도 축 이탈) 때문에 다이오드의 표면에 대해 경사진다. 대안적으로, 도 2에서 소정의 규모로 예시한 바와 같이, 표면에 대한 법선에서 볼 때, 적층 결함(27)은 일반적으로 삼각형 또는 사각형 형상일 것이다. 배경기술에서 언급한 바와 같이, 재료의 결함의 정도가 심각하면, 소자의 순방향 전도에 매우 안 좋은 영향이 있으며, 순방향 전압이 증가하여 일부 응용 분야에서는 소자를 사용할 수 없게 만든다.
본 발명에 따른 소자의 설계를 고려하면, 다수의 관련 인자(factors)가 고려되어야 하며, 어느 정도 균형을 이뤄야 한다. 예를 들어, p-n 다이오드에서 대부분의 설계 파라미터는 일반적으로 최적의 차단 전압(즉, 역 바이어스) 성능을 보증하기 위해 개발된 것이며, 순방향 전압 작용은 p-n 다이오드 설계에 있어 주요한 관심사항으로 취급되지 않았다. 그럼에도 불구하고, 차단 전압이 원하는 특성인 경우, 5000V p-n 다이오드 구조물을 가정한 설계에 있어 다음의 과정이 뒤따를 수 있다.
우선, n- 층은 대부분의 역전압을 유지할 것이기 때문에, n- 층의 두께는 필요한 차단 전압에 대한 물리적인 상수(physical constants)를 적용하여 결정된다. 5000V를 예를 들면, 최소 두께 45미크론(㎛)는 대략 2.2E6(2.2×106) V/㎝의 최대 전계에 기초하여 계산된다. 일단 n- 층의 두께가 설정되면, n- 층 도핑이 최대 설계 역전압 하에서 n- 층이 완전히 공핍 상태(deleted)가 되도록 계산된다. 5000V를 유지하는 45㎛ 층의 본 예의 경우, 2.7E15(2.7×1015㎝-3)의 최대 도핑을 가리킨다.
다음으로, 기판은 통상적으로 에피 층에 비해 결정 구조가 조악하고 이에 따라 전기적 특성도 좋지 않은데, 이러한 기판이 설계된 최대 역 차단 전압에서의 전계를 지지하지 않도록 하기 위해 n+ 버퍼가 사용된다. 또한, 상대적으로 높게 도핑된 n+ 버퍼를 사용하는 것이 다이오드의 직렬 저항(series resistance)을 최소화하고 필요한 에피 층의 전체 두께를 최소화하기 위해 바람직하다. 하지만, 일반적으로 에피 층의 품질은 일정 한도 이상으로 도핑이 증가함에 따라 열화하기 때문에, 고농도 도핑에 대한 필요성과 양호한 결정 품질 사이에서 적절히 절충하기 위해서는 n+ 버퍼 도핑의 허용 범위를 1E18 ∼ 2E19 범위로 제한해야 하고, n+ 버퍼 도핑의 경우는 약 2E18이 바람직하다. 그 후, 간단한 계산을 통해 주어진 구조에 대한 n+ 버퍼 층의 최소 두께를 결정할 수 있다. 5000V 역 전압의 설계 예에 기초하면, n- 층은 45㎛ 두께와 1E15로 도핑되고, n+ 버퍼는 2E18로 도핑되며, n+ 버퍼의 최소 두께는 0.03㎛이다. 0.03㎛라는 값은 하한으로 사용하며, 제어 가능한 제조를 위해, 이 층의 두께는 0.5㎛까지 확장되는 것이 바람직하다.
적절한 동작을 위해, p 층은 홀을 n- 층으로 주입해야 한다. 주입 효율은 이들 층간의 도핑 차가 증가할수록 커진다. 일반적으로, 이러한 구조에서 최소 약 2 자릿수 크기(two orders of magnitude)의 도핑 차가 필요하다. 게다가, 더 높은 도핑 레벨에서는 p 층의 품질이 손상되므로, 현재 예의 경우, p 도핑은 1E17 ∼ 1E19 범위로 제한되되, 약 1E18이 바람직하다. n+ 버퍼와 비슷하게, p 층의 두께는 최대 설계 차단 전압에서 p 층의 상부에 전계가 명백히 나타나지 않도록 선택된다. 이 예에서 최소 두께 0.11㎛라는 간단한 계산이 이루어지는데, 두께는 제어 가능한 제조를 위해 0.5㎛까지 증가할 것이다.
p 층 바로 상부에, 저 저항성(low resistivity) 오믹 접촉부의 형성을 용이하게 하기 위해 통상적으로는 p 층의 다수 캐리어보다 훨씬 고 농도로 도핑될 p+ 접촉 층을 사용한다. 이 층은 1E19 이상으로 매우 높게 도핑되어야 하며, 오믹 금속을 형성하는 중에 발생하는 결정 구조에 대한 손상이 p 층의 하부 도핑 부분에 도달하지 않도록 충분히 두꺼워야 한다. 일반적으로 두께는 0.1㎛가 적합하다.
최근에는, 기판과 관련하여 소자의 활성 영역을 성장시킬 수 있고, 그리고 소자 구조에 대한 전기적, 열적, 기계적 접속을 용이하게 할 수 있는 양질의 결정으로 된 기판이 선택된다. 저 저항성 기판은 낮은 직렬 저항을 위해서 바람직하지만, 과도하게 높은 도핑은 다른 많은 부수적인 문제를 초래한다. 따라서, 실용적인 관점 그리고 현재 가용한 재료상의 제약을 감안하여, 기판 도핑은 5E18 ∼ 2E19 범위로 제한된다. 기판 두께는 직렬 저항을 감소시키기 위해 최소화될 수 있지만, 기계적인 제약 사항들로 인해 최소 두께의 한계가 결정된다. 바람직하게는, 가공 후에 기판의 두께는 최소한 약 125㎛인 것이 바람직하다.
전체적으로, 전술한 역 차단 기반 설계 절차에 따라, 두께 0.10㎛이고 1E19로 도핑되는 p+ 접촉 층; 두께 0.5㎛이고 1E18로 도핑되는 p 층; 두께 45㎛이고 1E15로 도핑되는 n- 층; 두께 0.5㎛이고 2E18로 도핑되는 n+ 층; 그리고 4H n-형 기판으로 된 이상적인 5kV p-i-n에 적합한 소자 구조를 개발할 수 있다.
다시 말해, 종래의 설계 방법론에서는 p-n 소자 내의 n+ 버퍼 층과 p-층의 두께는 역 바이어스(즉, 전압 차단) 조건에 대한 최소 허용 두께에 기초하여 설계된다. 그러나 종래의 설계 방법론은 순방향 바이어스 동작 동안에 결함 전파와 그 결과로서 생기는 Vf 드리프트의 문제를 처리하는 데에 유용하지 않다. 반면, 본 발명의 양태 중 하나는 순방향 바이어스 조건에 기초하여 두께 설계에 대한 추가적인 조건들을 제공함으로써 결함 전파를 약화시키고자 한다.
결정 성장 및 가공의 관점에서, 본 발명은 또한 소자의 활성 영역 근처 또는 내부에 잠재적인 핵 형성 지점 또는 결함의 수의 최소화라는 목적을 포함한다. 따라서, 결정 성장의 품질과 결과물인 기판 및 에피택셜 층의 품질을 향상시키는 모든 기술은 적층 결함을 최소화하는 데에 유용하다. 특히, 소자의 활성 부분, 특히 활성 부분 내의 에피 층에 대한 중단 없는 연속적인 성장은 적층 결함의 핵 형성을 억제하는 경향이 있어서, 적층 결함의 전파를 약화시킨다 것이 본 발명에 의해 확인되었다.
본 발명의 다양한 양태는 도 4의 개략적인 단면도로 예시되며, 도 4에서는 도면 부호 30으로 대략적으로 나타낸 p-n 다이오드를 단면도 형태로 도시하였다. 다이오드는 실리콘 카바이드 기판(31)과 기판(31) 상의 n+ 에피택셜 층(32)으로 이루어지며, n+ 층(32)은 n+ 층(32) 내에서의 정공 확산 길이(Lp로 표시)보다 두꺼운 두께를 갖는다. 실리콘 카바이드의 n- 층(33)은 n+ 에피택셜 층 상에 있으며, 앞서 언급한 바와 같이 다이오드의 역 차단 전압에 의해 결정되는 도핑 농도와 두께를 갖는다. 실리콘 카바이드의 p-형 에피택셜 층(34)은 n- 층(33) 상에 있으며, p-형 층(34) 내의 전자 확산 길이 (Ln으로 표시)보다 두꺼운 두께를 갖는다. 오믹 접촉부(35)는 p+ 층(34)에 만들어지고, 다른 오믹 접촉부(36)는 기판(31)에 만들어진다.
본 발명의 일 양태에 있어서, 본 발명은 층 두께와 소수 캐리어 확산 길이의 관계에 기초하기 때문에, 앞서 언급한 설계 요소들이 작용한다. 특히, 정공 확산 길이는 이 기술 분야에서 일반적으로 잘 알려진 바와 같이, 도핑을 포함하여 다수의 인자에 의해 결정된다. 따라서, 다시 p-n 다이오드를 예로 사용하면, 일단 원하는 차단 전압이 선택되면, 소자의 나머지 부분에 대한 많은 파라미터는 주지된 방식에 따라 결정된다. 일단 이들 파라미터가 충족되면, p-형 층(34)과 n+ 층(32)의 두께는 본 발명에 따라 소수 캐리어 확산 길이를 초과하는 데에 필요한 만큼 확장될 수 있다. 동일한 방식으로, 소수 캐리어의 확산 길이는 관련된 층에서의 다수 캐리어 농도의 증가시키는 방법을 포함하여 몇 가지 방법에 의해 감소할 수 있다. 앞서 언급한 바와 같이, 캐리어 농도의 상한은 결정 품질을 저하하는 제한 인자이므로, 이를 고려하여 실용적인 측면에서 결정된다.
이 기술 분야의 당업자는 또한 캐리어 확산 길이(Lp, Ln)는 식 (1) 및 (2)에 따른 각각의 수명에 관계가 있다는 것을 알 것이다.
Figure 112004009805213-pct00003
따라서, 본 발명은 그 내부에서 소수 캐리어의 수명이 종료하는 층을 제공하는 것으로도 이해될 수 있다.
또 다른 방식으로 표현하면, 본 발명은 결함의 적어도 하나의 에지를 고농도로 도핑된 층에서 종단시킴으로써 동작 중에 적층 결함의 성장이 진행하는 것을 저지하는 것을 포함한다. 이것은 결국, 고농도 도핑 층에서 다수 캐리어의 농도가 소수 캐리어의 확산 길이에 직접적으로 영향을 미치고, 다수 캐리어의 농도가 높을수록 소수 캐리어의 확산 길이가 더 짧아진다는 점에서 볼 때 설계 함수의 문제이다. 여기에서 사용된 것처럼, 이러한 고농도 도핑 층은 그 층에 대해 필요 내지 요망되는 결정 품질에 의해 결정되는 상한을 가지며, 약 5E18㎝-3보다 큰 것이 바람직하다.
다수 캐리어 농도와 소수 캐리어 확산 길이(또는 수명) 사이의 관계는 반도체 물성에 있어 널리 알려져 있다. 반도체 소자의 동작 및 설계에 관계된 이들 개 념 및 다른 개념은 예시적인 출처인 Sze, PHYSICS OF SEMICONDUCTOR DEVICES, Second Edition(1981) John Wiley & Sons, Inc.와 Sze, MODERN SEMICONDUCTOR DEVICE PHYSICS(1998) John Wiley & Sons, Inc.과 같은 참조 문헌과 함께 일반적으로 이 기술 분야에 잘 알려져 있다.
바람직한 실시예에서, 그리고 이러한 유형의 소자에 오믹 접촉부를 갖는 구조는 공통적이기 때문에, 다이오드는 더 나은 오믹 접촉부를 형성하기 위해 p-형 층(34)과 오믹 접촉부(35) 사이에 p+ 형 접촉 층(37)을 더 포함할 수 있다. 따라서 접촉 층(37)은 p-형 층(34)보다 더 높은 캐리어 농도를 갖는다.
일반적으로 그리고 바람직한 실시예에서, 기판(31)과 에피택셜 층(32, 33, 34)(그리고 잠재적으로 37)은 일반적으로 실리콘 카바이드의 3C, 4H, 6H, 및 15R 폴리타입으로 이루어진 군 중에서 선택되는 폴리타입과 모두 동일한 폴리타입이며, p-n 다이오드의 경우 4H 폴리타입이 바람직하다.
전술한 바와 같이, 종래 기술의 p-n 다이오드 설계 파라미터는 원하는 역 차단 전압에 기초하고, 따라서 종래 기술의 원리를 사용하면 n+ 에피택셜 층(32)은 단지 약 0.5미크론 두께일 것이다. 반대로, 본 발명에 따른 소자에서 n+ 에피택셜 층(32)은 약 1E18과 1E19 사이의 캐리어 농도와 층 내에서의 정공의 드리프트 거리 Lp 보다 큰 두께를 갖는다. 바람직한 n+ 층(32)은 두 개의 개별 층, 층 32A와 32B를 포함한다. 층(32A)은 캐리어 농도 2E18㎝-3으로 도핑된 0.5㎛ 두께의 층이다. 층(32)은 층(32A)과 기판(31) 사이에 층(32B)을 더 포함할 수 있다. 층(32B)은 약 2㎛ 두께와 1E19㎝-3의 캐리어 농도로 경계 층이다. 본 실시예에서, p-형 에피택셜 층(34)은 Ln보다 큰 두께를 가지고 약 1E17와 1E19 사이의 캐리어 농도를 갖는다. 가장 바람직하게는 p+ 에피택셜 층(34)은 약 1.5㎛ 두께와 약 3E18의 캐리어 농도를 갖는 것이다. 또한, p+ 접촉 층(37)은 대략 2㎛ 두께와 1E19로 도핑되는 것이다.
함수적으로, 그리고 이 기술분야에 정통한 자에게 일반적으로 잘 알려져 있는 것처럼, p 형 층(34)은 n- 층(33)보다 약 2 자릿수 큰 캐리어 농도를 갖도록 선택된다. p-형 접촉 층(37)을 포함하는 실시예에서, 접촉 층(37)은 적어도 약 1E19의 캐리어 농도를 가지는 것이 바람직하고, 그보다 적은 양은 다이오드의 성능을 약화시킬 결정 품질의 저하를 초래할 것이다. 바람직한 실시예에서 층(37)은 일반적으로 약 0.1미크론의 두께를 갖는다.
앞서 언급한 바와 같이, 기판은 4H 폴리타입, 약 5E18과 2E19 사이의 캐리어 농도, 그리고 가공 후에 적어도 약 125미크론 두께인 것이 바람직하다.
전체 구조로서 정리하면, 본 발명에 따른 바람직한 p-n 다이오드는 약 1E19의 캐리어 농도를 갖는 약 2.0미크론 두께의 p+ 접촉 층(37)을 갖는다. p-형 층은 약 3E18의 캐리어 농도를 갖고 약 1.5미크론 두께이다. n- 층(33)은 약 45미크론 두께이고 약 1E15의 캐리어 농도를 갖는다. n+ 층(32)은 약 2.5미크론 두께이고, 캐리어 농도가 약 2E18인 0.5㎛ 두께의 층과 캐리어 농도가 약 1E19인 2㎛ 두께의 경계 층을 포함한다.
따라서, 본 실시예에 따른 발명은 넓은 의미에서 볼 때, 기판상에 각각의 p-형 및 n-형 실리콘 카바이드 에피택셜 층을 포함하는 전압 차단영역과 층 내의 소수 캐리어 확산 길이보다 큰 두께를 갖는 적어도 하나의 p-형 층 및 n-형 층을 구비하는 실리콘 카바이드 기판을 갖는 바이폴러 구조물로 간주할 수 있다. 반도체 소자에 정통한 자에게 잘 알려져 있는 것처럼, 바이폴러 구조물은 주요 카테고리인 p-n 접합 다이오드, p-i-n 다이오드, 바이폴러 트랜지스터 및 사이리스터로 이루어지는 그룹을 사용하여 여러 소자의 전부 또는 일부를 형성할 수 있다.
이들 소자 각각은 많은 관련이 있고 파생 소자이며, 이 기술분야에서 일반적으로 잘 알려져 있으므로 여기에서 그 상세한 설명은 생략한다. 하지만, 본 발명에 의해 제공되는 실리콘 카바이드로 이루어지는 바이폴러 구조물의 장점은 바이폴러 구조물을 통합하는 폭 넓은 실리콘 카바이드 반도체 소자에 적용되는 것임을 이해할 것이다.
본 발명의 본질은 또한 기존의 결정 결함 및 본 발명을 통해 억제되는 결정 결함의 특징과 연관하여 이해될 수 있다. 도 4로 돌아가서, 적층 결함(40)은 소자(30)의 개략 단면도에 예시된다. 본 실시예에서, 본 발명은 적어도 단결정 실리콘 카바이드로 이루어지는 적어도 하나의 p-형 층(34)과 단결정 실리콘 카바이드로 이루어지는 적어도 하나의 n-형 층(33)을 갖는 바이폴러 소자(30)를 포함한다. 본 실시예에서, 순방향 동작하에서 성장하는 적층 결함(또는 결함들) 부분(40)은 소자(30)의 활성 영역과 소자(30)의 나머지 부분 사이의 적어도 하나의 계면으로부터 격리된다. 여기에 사용된 것처럼, 계면이라는 용어는 몇 가지 구조적인 특징을 나타내기 위해 사용되는데, 그 모두는 본 기술분야에 주지된 사항이다. 이 점에서, 계면은 두 개의 개별 에피택셜 층간의 경계, 또는 소자의 활성 영역과 비활성 부분간의 경계, 동일한 애피택셜 층의 주입 부분(implanted)과 비주입 부분 사이의 경계일 수 있으며, 또는 넓게 물질계(material system) 또는 물질 성장 모드의 변화가 일어난 소자의 부분으로 표현될 수 있다.
예를 들어, 적어도 두 개의 계면이 도 4에서 규정될 수 있다. 그 중 하나인 도면 부호 41로 나타낸 계면은 n+ 층(32)과 기판(31) 사이의 물리적인 경계이다. 다른 하나는 오믹 접촉부(35)과 p+ 층(34) 사이의 경계이다. 도 3과 도 4를 비교할 때, 도 3(종래 기술의 다이오드)에서 적층 결함(27)은 p-형 층(24)과 오믹 접촉부(25) 사이의 계면(29)에 대해 모든 방향으로 연장될 수 있음을 보여준다. 또한, 반대편에서 적층 결함은 n+ 층(22)과 기판(21) 사이의 계면에 대해 모든 방향으로 연장한다.
반면, 도 4의 실시예에서는 층들의 두께가 그 층 내에서의 소수 캐리어 확산 길이를 초과하도록 적절하게 선택되었기 때문에, 층들 사이의 계면의 어느 쪽으로도 연장하지 않고, 대신에 적층 결함은 p-형 층(34) 내 및 n+ 층(32) 내에서 종단된다. 도 4a는 높은 순방향 전류 동작 하에서의 소자(30)의 소수 캐리어 분포를 예시한다. 도 4a에 도시된 바와 같이, 층(32, 34)에서의 소수 캐리어 농도는 계면(41) 또는 계면(42)에 도달하기 전에 고유 레벨(intrinsic level)로 떨어진다. 따라서, 계면(41, 42)에서는 무시해도 좋을 정도의 전자-전공 재결합이 발생하며, 소자 전체로 적층 결함(40)의 전파가 계속되기에는 에너지가 부족하다.
다른 관점에서, 본 발명은 소자의 순방향 동작하에서 적층 결함의 성장을 유지시키기에 충분한 결함 밀도 또는 응력 상태를 갖는 소자의 부분과 적층 결함을 격리하는 것으로 간주할 수 있다. 따라서, 도 4에서 소자(30)의 기판(31)이 에피택셜 층(32)보다 더 높은 결함 밀도 또는 응력 상태를 가질 것으로 예상되기 때문에, 본 발명은 적층 결함을 기판(31)과 격리시켜 순방향 동작하에서 적층 결함이 개시, 핵 형성 또는 성장할 가능성을 최소화하는 것을 포함한다. 동일 방식으로, 적층 결함(40)은 오믹 접촉부(35)과 인접하는 p-형 층(34)의 에지와 격리된다.
또 다른 관점을 고려하면, 본 발명은 모든 말단 층(terminating layer)의 두께가 그 층에서의 소수 캐리어 확산 길이보다 큰 구조로 볼 수 있으며, 여기서 "말단 층"은 소수 캐리어가 주입되며, 높은 결함 밀도 또는 응력 상태를 갖는 계면에 의해 소수 캐리어가 주입되는 면의 반대쪽 면에 결합된 임의의 면을 가리킨다. 다시 도 4로 돌아서, 만약 말단 층을 p-형 층(34)과 n+ 층(32)으로 간주하면, 적층 결함(40)은 그 내부에서 끝나며 층(34)의 두께와 층(32)의 두께가 각 층 내에서의 각각의 소수 캐리어 확산 길이보다 크도록 형성되었기 때문에 더 이상 확장되지 않는다.
도 5는 본 발명에 따라 만들어진 다이오드의 다른 현미경 사진이며, 도 1의 현미경 사진과 비교하여 도시된다. 도 5에서, 다이오드는 도면 부호 45로 대략적으로 나타내며, 검사를 목적으로 격자 오믹 패턴을 더 포함한다. 도 5에서, 눈으로 보이는 정도의 적층 결함이 도면 부호 46, 47, 및 48로 예시되어 있다. 도 5에서 명백한 적층 결함의 확장은 저지되었고, 그 결과 적층 결함은 도 1의 적층 결함 보다 훨씬 작은 규모이며, 본 발명의 이점을 보여줌을 즉각 알 수 있을 것이다.
본 발명에 따른 다이오드는 다음과 같이 제조되었다. <1120> 축 쪽으로 각도 8°만큼의 축이탈 방위를 갖는 4H SiC Si-대향 기판(Si-faced substrate)을 준비하였다. 이하에 설명하는 모든 에피 층은 화학 기상 증착법(CVD)에 의해 한번(single)의 중단 없는 성장으로 완성되었다. 2㎛ 두께와 1E19㎝-3으로 도핑된 n+ 실리콘 카바이드로 이루어지는 에피택셜 층은 n-형 도펀트(n-type dopant)로 질소를 사용하여 기판상에 증착하였다. 그런 다음, 2E18㎝-3의 캐리어 농도를 갖는 2㎛ 두께의 n+ 층을 증착하였다. 다음에, 1E16㎝-3의 캐리어 농도를 갖는 n- 실리콘 카바이드로 이루어지는 10㎛ 두께의 에피택셜 층을 성장 멈춤 없이 성장하였다. 가스는 n-형 도펀트로 또 사용되었다. 그 후, 또한 성장 멈춤 없이 3E18㎝-3의 캐리어 농도를 갖는 실리콘 카바이드로 이루어지는 p-형 층을 두께 _1.5㎛의 두께로 에피택셜로 성장하였다. 마지막으로, 2㎛의 두께를 갖는 p+ 에피택셜 층을 p-형 층 상에 성장하였다. p+ 층의 캐리어 농도는 1E19㎝-3이다. 그러고나서 오믹 접촉부를 소자의 하부면 상부에 형성하였다.
제조 및 30분간의 동작 후, 적층 결함(46, 47, 48)의 성장은 다이오드의 폭 전체로 전파되지 못하도록 저지되었다. 본 발명은 pn 다이오드 외에 바이폴러 소자에서 사용될 수 있다. 예를 들어 도 6 내지 도 8에 예시된 것처럼, 본 발명은 여러 유형의 바이폴러 소자에서 사용될 수 있으며, 이러한 소자로는 바이폴러 접합 트랜지스터와 사이리스터를 포함하지만 이들로 제한되지는 않는다.
바이폴러 접합 트랜지스트(BJT)에서의 본 발명의 일 실시예를 도 6에 예시하였다. BJT(600)는 n-형 SiC 기판(602), n+ 버퍼(604), n- 전압 차단 층(606), p-형 베이스 영역(608) 및 n-형 이미터 영역(614)을 포함한다. 오믹 접촉부는 콜렉터 접촉(620), 베이스 접촉(612) 및 이미터 접촉(616)을 형성하도록 증착된다. 평면 전파를 저지하기 위하여, n+ 버퍼 층(604)과 n+ 이미터 영역(614)은 소수 캐리어가 버퍼 층(604)과 기판(602) 사이의 계면, 그리고 이미터 영역(614)과 오믹 접촉부(616) 사이의 계면으로 확산하는 것을 각각 방지하기 위하여, 각각 이들 층 내의 소수 캐리어(정공) 확산 길이보다 더 두껍게 만들어진다.
본 발명의 추가적인 실시예인 매립 게이트 전계 제어형 사이리스터(buried gate field controlled thyristor, FCT)(700)를 도 7에 예시하였다. FCT(700)은 n-형 SiC 기판(702), n+ 버퍼 층(704), 내부에 n+ 게이트(710)가 매립되는 p- 드리프트 영역(706), 및 p+ 애노드 영역(708)을 포함한다. 오믹 접촉 부(712, 720)은 각각 애노드 및 캐소드 접촉을 형성한다. 평면 결함의 전파를 저지하기 위하여, n+ 버퍼 층(704) 및 p+ 애노드 층(708)은 소수 캐리어가 버퍼 층(704)과 기판(702) 사이의 계면, 그리고 p+ 애노드 층(708)과 오믹 접촉부(712) 사이의 계면으로 확산하는 것을 각각 방지하도록, 각각 그 층 내에서의 소수 캐리어 확산 길이보다 두껍게 만들어진다.
사이리스터 구조에서의 본 발명의 또 다른 실시예는 도 8에 도시하였으며, 사이리스터 구조(800)는 SiC 기판(802), n+ 버퍼 층(804), p- 전압 차단 층(806) 및 n-형 층(808)을 포함한다. 복수의 p+ 애노드 영역(810)은 n-형 층(808)의 하부면 상에 형성된다. 오믹 접촉부는 애노드 접촉(812), 게이트 접촉(814) 및 캐소드 접촉(820)을 형성하도록 증착된다. 평면 결함의 전파를 저지하기 위하여, n+ 버퍼 층(804) 및 p+ 층(810)은 소수 캐리어가 버퍼 층(804)과 기판(802) 사이의 계면, 그리고 p+ 층(810)과 애노드 접촉(812) 사이의 계면으로 확산하는 것을 각각 방지하도록, 각각 그 층 내에서의 소수 캐리어 확산 길이보다 두껍게 만들어진다.
이 기술분야의 당업자는 본 발명이 많은 상이한 유형의 바이폴러 소자 구조를 구현할 수 있을 인지할 것이다. 따라서, 본 발명은 여기에 예시된 특정한 구조로 한정되어서는 안 된다.
도면과 상세한 설명에서, 본 발명의 바람직한 실시예를 설명하고 특정 용어를 사용하였지만, 그것은 일반적이고 설명적인 의미로만 사용된 것이며, 특허청구범위로 규정된 본 발명의 범위를 한정하기 위한 것으로 아니다.

Claims (26)

  1. 순방향 동작에서의 적층 결함 성장(stacking fault growth)을 제어하는 바이폴러 구조물(bipolar structure)로서,
    전압 차단 영역; 상기 전압 차단 영역 상의 일측에 형성된 p형 경계 영역; 및 상기 전압 차단 영역 상의 상기 p형 경계 영역의 반대측에 형성된 n형 경계 영역을 포함하되, 상기 전압 차단 영역은, 상기 전압 차단 영역을 형성하는 층 또는 층들의 두께 및 도핑을 규정하는 역 차단 전압을 가지며,
    상기 전압 차단 영역은 상기 각각의 경계 영역보다 낮은 도핑 농도를 가지며,
    상기 p형 경계 영역과 상기 n형 경계 영역 중 하나 이상은 경계 영역 내에서의 소수 캐리어 확산 길이보다 큰 두께를 가짐으로써, 상기 경계 영역 내에서 소수 캐리어의 수명이 종료되어, 캐리어 결합에 의해 진행하는 적층 결함 성장이 상기 경계 영역을 넘어서 확장되는 것을 방해 또는 방지하도록 하는, 바이폴러 구조물.
  2. 제1항에 있어서,
    상기 n형 경계 영역은 실리콘 카바이드로 이루어지는 n+ 영역이고,
    상기 전압 차단 영역은 상기 n+ 영역 상에 실리콘 카바이드로 이루어지는 n- 전압 차단 영역이며,
    상기 p형 경계 영역은 상기 n- 영역 상에 있고,
    상기 n형 경계 영역, 상기 전압 차단 영역 및 상기 p형 경계 영역은 전체로서 p-n 다이오드로 동작하는, 바이폴러 구조물.
  3. 제2항에서,
    상기 전압 차단 영역, 상기 p형 경계 영역 및 n형 경계 영역은 실리콘 카바이드로 이루어지고,
    상기 전압 차단 영역, 상기 p형 경계 영역 및 n형 경계 영역 모두는 3C, 4H, 6H, 및 15R 폴리타입으로 이루어지는 군에서 선택된 동일한 폴리타입을 갖는 것을 특징으로 하는 바이폴러 구조물.
  4. 제2항에서,
    상기 n+ 영역은 2.5 미크론(㎛)의 두께와, 1 × 1018 ㎝-3과 1 × 1019 ㎝-3 사이의 캐리어 농도를 갖는 것을 특징으로 하는 바이폴러 구조물.
  5. 제2항에서,
    상기 n+ 영역은 0.5 미크론의 두께와, 2 × 1018 ㎝-3의 캐리어 농도를 갖는 것을 특징으로 하는 바이폴러 구조물.
  6. 제2항에서,
    상기 p형 경계 영역은 0.5 미크론보다 큰 두께와, 1 × 1017 ㎝-3과 1 × 1019 ㎝-3 사이의 캐리어 농도를 갖는 것을 특징으로 하는 바이폴러 구조물.
  7. 제2항에서,
    상기 p형 경계 영역은 상기 n- 영역보다 2 차수(orders of magnitude) 큰 캐리어 농도를 갖는 것을 특징으로 하는 바이폴러 구조물.
  8. 제2항에서,
    상기 p형 경계 영역 상에 형성되고, 상기 p형 경계 영역보다 캐리어 농도가 더 높은 p형 접촉 층을 더 포함하는 것을 특징으로 하는 바이폴러 구조물.
  9. 제8항에서,
    상기 접촉 층은 적어도 1 × 1019 ㎝-3의 캐리어 농도를 갖되, 상기 다이오드의 성능을 저하시키는 결정 품질의 저하를 초래하는 양보다 적으며, 적어도 1000옹스트롱(Å)의 두께를 갖는 것을 특징으로 하는 바이폴러 구조물.
  10. 제2항에서,
    실리콘 카바이드 기판을 더 포함하되, 상기 기판은 5 × 1018 ㎝-3과 2 × 1019 ㎝-3 사이의 캐리어 농도와, 적어도 125 미크론의 두께를 갖는 것을 특징으로 하는 바이폴러 구조물.
  11. 제2항에서,
    상기 p형 경계 영역 상에 형성되며, 2 미크론의 두께와, 1 × 1019 ㎝-3의 캐리어 농도를 갖는 p+ 형 접촉 층을 더 포함하고,
    상기 n+ 형 영역은, 2 미크론의 두께와, 1 × 1019 ㎝-3의 캐리어 농도를 갖는, 바이폴러 구조물.
  12. 순방향 동작에서의 적층 결함 성장을 제어하는 바이폴러 소자로서,
    전압 차단 영역; 상기 전압 차단 영역을 각각 경계짓는 p형 실리콘 카바이드 경계 영역 및 n형 실리콘 카바이드 경계 영역; 및 상기 경계 영역들과 상기 소자의 나머지 부분 사이의 계면(interfaces)을 포함하며,
    상기 전압 차단 영역은 상기 각각의 경계 영역보다 낮은 도핑 농도를 가지며,
    상기 p형 실리콘 카바이드 경계 영역과 상기 n형 실리콘 카바이드 경계 영역은 각각 층 내의 소수 캐리어 확산 길이보다 두꺼운 두께를 가지며,
    상기 계면은 두 개별 에피택셜 층간의 경계, 소자의 활성 영역과 비활성 부분간의 경계, 동일한 애피택셜 층의 주입 부분(implanted)과 비주입 부분(non-implanted) 사이의 경계, 및 물질계(material system) 또는 물질 성장 모드의 변화가 일어난 소자의 부분으로 이루어지는 군에서 선택되며,
    순방향 바이어스 동작 하에서 성장하는 상기 소자 내의 적층 결함 부분은 상기 경계 영역들과 상기 소자의 나머지 부분 사이에 적어도 하나의 계면으로부터 격리되어 있는, 바이폴러 소자.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 실리콘 카바이드계의 바이폴러 소자로서,
    기판;
    상기 기판에 인접한 제1 에피택셜 층;
    상기 제1 에피택셜 층 상의 전압 차단 영역;
    오믹 접촉부; 및
    상기 오믹 접촉부에 인접한 제2 에피택셜 층
    을 포함하되,
    상기 기판은 125㎛ 이상의 두께와 5 × 1018 ㎝-3과 2 × 1019 ㎝-3 사이의 캐리어 농도를 가지며,
    상기 제1 에피택셜 층과 상기 제2 에피택셜 층의 각각의 두께는 각 층에서의 소수 캐리어 확산 길이보다 두꺼운 것을 특징으로 하는, 바이폴러 소자.
  19. 삭제
  20. 제18항에서,
    상기 제1 에피택셜 층은 n형 층을 포함하고, 상기 제2 에피택셜 층은 p형 층을 포함하며,
    상기 제1 에피택셜 층, 제2 에피택셜 층 및 상기 기판 모두는 실리콘 카바이드의 3C, 4H, 6C, 및 15R 폴리타입으로 이루어지는 군으로부터 선택된 동일한 폴리타입을 갖는 것을 특징으로 하는 바이폴러 소자.
  21. 제18항에 있어서,
    상기 바이폴러 소자는 p-n 접합 다이오드, p-i-n 다이오드, 바이폴러 트랜지스터 및 사이리스터로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 바이폴러 소자.
  22. 제18항에서,
    적어도 하나의 적층 결함을 포함하며,
    순방향 바이어스 동작 하에서 성장하는 상기 적층 결함 부분은 상기 바이폴러 소자의 활성 영역과 상기 바이폴러 소자의 나머지 부분 사이의 적어도 하나의 계면으로부터 격리되어 있는 것을 특징으로 하는 바이폴러 소자.
  23. 제18항에서,
    적어도 하나의 적층 결함을 포함하며,
    상기 적층 결함은 상기 소자의 순방향 바이어스 동작 하에서 상기 적층 결함의 성장을 유지하기에 충분한 결함 밀도 또는 응력 상태를 갖는 상기 소자의 소정 부분으로부터 격리되어 있는 것을 특징으로 하는 바이폴러 소자.
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849874B2 (en) * 2001-10-26 2005-02-01 Cree, Inc. Minimizing degradation of SiC bipolar semiconductor devices
US6900477B1 (en) * 2001-12-07 2005-05-31 The United States Of America As Represented By The Secretary Of The Army Processing technique to improve the turn-off gain of a silicon carbide gate turn-off thyristor and an article of manufacture
US6982440B2 (en) * 2002-02-19 2006-01-03 Powersicel, Inc. Silicon carbide semiconductor devices with a regrown contact layer
CN101165860B (zh) * 2003-08-22 2010-04-07 关西电力株式会社 半导体装置及制造方法、使用该半导体装置的电力变换装置
US7018554B2 (en) 2003-09-22 2006-03-28 Cree, Inc. Method to reduce stacking fault nucleation sites and reduce forward voltage drift in bipolar devices
JP2005167035A (ja) 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
US7109521B2 (en) * 2004-03-18 2006-09-19 Cree, Inc. Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls
US7173285B2 (en) * 2004-03-18 2007-02-06 Cree, Inc. Lithographic methods to reduce stacking fault nucleation sites
EP1739726A4 (en) * 2004-03-26 2009-08-26 Kansai Electric Power Co BIPOLAR SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME
EP1619276B1 (en) 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
US7192482B2 (en) * 2004-08-10 2007-03-20 Cree, Inc. Seed and seedholder combinations for high quality growth of large silicon carbide single crystals
US7294324B2 (en) * 2004-09-21 2007-11-13 Cree, Inc. Low basal plane dislocation bulk grown SiC wafers
US7422634B2 (en) * 2005-04-07 2008-09-09 Cree, Inc. Three inch silicon carbide wafer with low warp, bow, and TTV
US20060267043A1 (en) * 2005-05-27 2006-11-30 Emerson David T Deep ultraviolet light emitting devices and methods of fabricating deep ultraviolet light emitting devices
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
JP5011493B2 (ja) * 2005-09-14 2012-08-29 関西電力株式会社 炭化珪素半導体素子の製造方法
US7304334B2 (en) * 2005-09-16 2007-12-04 Cree, Inc. Silicon carbide bipolar junction transistors having epitaxial base regions and multilayer emitters and methods of fabricating the same
DE102005046707B3 (de) * 2005-09-29 2007-05-03 Siced Electronics Development Gmbh & Co. Kg SiC-PN-Leistungsdiode
WO2007081964A2 (en) * 2006-01-10 2007-07-19 Cree, Inc. Silicon carbide dimpled substrate
KR100793607B1 (ko) * 2006-06-27 2008-01-10 매그나칩 반도체 유한회사 에피텍셜 실리콘 웨이퍼 및 그 제조방법
US8455269B2 (en) * 2006-08-04 2013-06-04 Central Research Institute Of Electric Power Industry Method for recovering an on-state forward voltage and, shrinking stacking faults in bipolar semiconductor devices, and the bipolar semiconductor devices
CN101622620B (zh) 2007-01-23 2014-06-18 卡内基梅隆大学 控制访问计算机系统和注释媒体文件的方法和装置
SE532625C2 (sv) * 2007-04-11 2010-03-09 Transic Ab Halvledarkomponent i kiselkarbid
US7915143B2 (en) * 2008-04-30 2011-03-29 The United States Of America As Represented By The Secretary Of The Navy Method of mediating forward voltage drift in a SiC device
US8621396B1 (en) 2008-10-20 2013-12-31 Google Inc. Access using image-based manipulation
US8542251B1 (en) 2008-10-20 2013-09-24 Google Inc. Access using image-based manipulation
US8136167B1 (en) 2008-10-20 2012-03-13 Google Inc. Systems and methods for providing image feedback
US8716835B2 (en) 2008-10-21 2014-05-06 Renesas Electronics Corporation Bipolar transistor
JP5628680B2 (ja) * 2008-10-21 2014-11-19 ルネサスエレクトロニクス株式会社 バイポーラトランジスタ
US8196198B1 (en) 2008-12-29 2012-06-05 Google Inc. Access using images
US8392986B1 (en) 2009-06-17 2013-03-05 Google Inc. Evaluating text-based access strings
US8377806B2 (en) * 2010-04-28 2013-02-19 Cree, Inc. Method for controlled growth of silicon carbide and structures produced by same
FR2960097A1 (fr) * 2010-05-11 2011-11-18 St Microelectronics Tours Sas Composant de protection bidirectionnel
FR2963983B1 (fr) * 2010-08-18 2012-09-07 St Microelectronics Tours Sas Composant de protection bidirectionnel dissymetrique
CN103119722A (zh) * 2010-09-21 2013-05-22 量子电镀光学系统有限公司 发光及激光半导体的方法及装置
JP5639828B2 (ja) * 2010-09-27 2014-12-10 株式会社日立製作所 半導体記憶装置およびその製造方法
SE1051137A1 (sv) * 2010-10-29 2012-04-30 Fairchild Semiconductor Förfarande för tillverkning av en kiselkarbid bipolär transistor och kiselkarbid bipolär transistor därav
JP2012164790A (ja) 2011-02-07 2012-08-30 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9171977B2 (en) 2011-06-17 2015-10-27 Cree, Inc. Optically assist-triggered wide bandgap thyristors having positive temperature coefficients
WO2013107508A1 (en) * 2012-01-18 2013-07-25 Fairchild Semiconductor Corporation Bipolar junction transistor with spacer layer and method of manufacturing the same
CN102610638B (zh) * 2012-03-22 2014-04-16 西安电子科技大学 用于功率集成电路的SiC-BJT器件及其制作方法
TW201417150A (zh) * 2012-10-31 2014-05-01 Lg Innotek Co Ltd 磊晶晶圓
KR102053077B1 (ko) * 2012-11-30 2020-01-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
KR102098209B1 (ko) * 2013-02-05 2020-04-08 엘지이노텍 주식회사 에피택셜 웨이퍼 및 그 제조 방법
CN104919571B (zh) 2012-11-30 2018-01-23 Lg伊诺特有限公司 外延晶元，以及使用其的开关元件和发光元件
US9797064B2 (en) 2013-02-05 2017-10-24 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a support shelf which permits thermal expansion
US9738991B2 (en) 2013-02-05 2017-08-22 Dow Corning Corporation Method for growing a SiC crystal by vapor deposition onto a seed crystal provided on a supporting shelf which permits thermal expansion
US9279192B2 (en) 2014-07-29 2016-03-08 Dow Corning Corporation Method for manufacturing SiC wafer fit for integration with power device manufacturing technology
WO2016075957A1 (ja) * 2014-11-12 2016-05-19 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法および炭化珪素エピタキシャル基板
JP6708974B2 (ja) 2015-05-18 2020-06-10 住友電気工業株式会社 炭化珪素エピタキシャル基板、炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN108026664B (zh) * 2015-10-27 2020-11-13 住友电气工业株式会社 碳化硅基板
JP6706786B2 (ja) * 2015-10-30 2020-06-10 一般財団法人電力中央研究所 エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置
JP6762484B2 (ja) * 2017-01-10 2020-09-30 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
CN112447498A (zh) * 2019-08-29 2021-03-05 中国科学院苏州纳米技术与纳米仿生研究所 降低双极型器件正向导通SFs拓展的SiC外延层生长方法、结构及生长方法供气管路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094096A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2001158696A (ja) * 1999-11-29 2001-06-12 Toyota Central Res & Dev Lab Inc 炭化珪素単結晶の製造方法
JP2001247397A (ja) * 2000-03-01 2001-09-11 Toyota Central Res & Dev Lab Inc 炭化珪素単結晶

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US93576A (en) * 1869-08-10 Improved machine for driving posts
US3988771A (en) 1974-05-28 1976-10-26 General Electric Company Spatial control of lifetime in semiconductor device
US3988772A (en) 1974-05-28 1976-10-26 General Electric Company Current isolation means for integrated power devices
US3988762A (en) 1974-05-28 1976-10-26 General Electric Company Minority carrier isolation barriers for semiconductor devices
US4912063A (en) 1987-10-26 1990-03-27 North Carolina State University Growth of beta-sic thin films and semiconductor devices fabricated thereon
US4912064A (en) 1987-10-26 1990-03-27 North Carolina State University Homoepitaxial growth of alpha-SiC thin films and semiconductor devices fabricated thereon
US5230768A (en) * 1990-03-26 1993-07-27 Sharp Kabushiki Kaisha Method for the production of SiC single crystals by using a specific substrate crystal orientation
US5093576A (en) * 1991-03-15 1992-03-03 Cree Research High sensitivity ultraviolet radiation detector
JPH05129656A (ja) 1991-10-31 1993-05-25 Sharp Corp ｐｎ接合型発光ダイオード
US5313078A (en) * 1991-12-04 1994-05-17 Sharp Kabushiki Kaisha Multi-layer silicon carbide light emitting diode having a PN junction
JPH06338629A (ja) 1993-03-29 1994-12-06 Sanyo Electric Co Ltd 炭化ケイ素発光ダイオード素子
US5879962A (en) * 1995-12-13 1999-03-09 Minnesota Mining And Manufacturing Company III-V/II-VI Semiconductor interface fabrication method
SE9603738D0 (sv) 1996-10-14 1996-10-14 Abb Research Ltd A method for producing a bipolar semiconductor device and a bipolar semiconductor device
SE512259C2 (sv) * 1998-03-23 2000-02-21 Abb Research Ltd Halvledaranordning bestående av dopad kiselkarbid vilken innefattar en pn-övergång som uppvisar åtminstone en ihålig defekt och förfarande för dess framställning
US6346821B1 (en) * 1998-03-27 2002-02-12 Infineon Technologies Ag Method for nondestructive measurement of minority carrier diffusion length and minority carrier lifetime in semiconductor devices
US6054706A (en) 1998-06-15 2000-04-25 Northwestern University Long wavelength infrared photodetectors
JP4185215B2 (ja) * 1999-05-07 2008-11-26 弘之 松波 ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
US6512384B1 (en) * 2000-06-29 2003-01-28 Semiconductor Diagnostics, Inc. Method for fast and accurate determination of the minority carrier diffusion length from simultaneously measured surface photovoltages
US6849874B2 (en) * 2001-10-26 2005-02-01 Cree, Inc. Minimizing degradation of SiC bipolar semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094096A (ja) * 1999-09-21 2001-04-06 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2001158696A (ja) * 1999-11-29 2001-06-12 Toyota Central Res & Dev Lab Inc 炭化珪素単結晶の製造方法
JP2001247397A (ja) * 2000-03-01 2001-09-11 Toyota Central Res & Dev Lab Inc 炭化珪素単結晶

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
B.J.Baliga 저(제목: Power Semiconductor Device, PWS 출판사)(1996) 1부.*

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