JP2023043042A - 半導体装置 - Google Patents
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Abstract
【課題】スイッチング特性を改善すること。【解決手段】半導体装置10は、ドリフト領域16を含む半導体層12と、半導体層12の第2面12Bから半導体層12の厚さ方向(Z方向)に延びたトレンチ24と、トレンチ24を埋めるように設けられた絶縁層30と、絶縁層30内に形成されたフィールドプレート電極26と、を備えている。トレンチ24は、絶縁層30に覆われた側壁24Aおよび底壁24Bを有している。フィールドプレート電極26は、トレンチ24内においてトレンチ24の深さ方向(Z方向)に底壁24Bと離間して対向している。絶縁層30内におけるフィールドプレート電極26と底壁24Bとの間には、絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70が形成されている。【選択図】図1
Description
本開示は、半導体装置に関する。
特許文献1には、スプリットゲート構造を有する金属-絶縁体-半導体電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor:MISFET)が開示されている。
特許文献1に記載のスプリットゲート構造は、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に埋め込まれたフィールドプレート電極としての埋め込み電極と、ゲートトレンチの上部に形成されたゲート電極と、ゲートトレンチ内において2つの電極を分離する絶縁層と、を含む。
ところで、スプリットゲート構造の半導体装置においては、ゲート電極とは別にフィールドプレート電極をさらに含むため、ドレイン-ソース間容量が増加してしまう。このドレイン-ソース間容量の増加に起因するスイッチング特性の悪化に関して改善の余地がある。
なお、このような問題は、スプリットゲート構造に限られず、フィールドプレート電極を有していないゲートトレンチ構造についても同様に生じ得る。つまり、ゲートトレンチ構造においては、ゲート-ソース間容量に起因するスイッチング特性について改善の余地がある。
上記課題を解決する半導体装置は、ドリフト領域を含む半導体層と、前記半導体層の表面から前記半導体層の厚さ方向に延びたトレンチと、前記トレンチを埋めるように設けられた絶縁層と、前記絶縁層内に形成された電極と、を備え、前記トレンチは、前記絶縁層に覆われた側壁および底壁を有し、前記電極は、前記トレンチ内において前記トレンチの深さ方向に前記底壁と離間して対向しており、前記絶縁層内における前記電極と前記底壁との間には、前記絶縁層よりも比誘電率が低く絶縁性を有する低誘電領域が形成されている。
上記半導体装置によれば、スイッチング特性を改善することができる。
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図では、ハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
[第1実施形態]
図1は、第1実施形態に係る例示的な半導体装置10の概略断面図である。なお、本開示において使用される「平面視」という用語は、図1に示される互いに直交するXYZ軸のZ軸に沿った方向に半導体装置10を視ることをいう。図中のX軸の矢印が付された方向を+X方向とし、X軸の矢印とは反対側の方向を-X方向としている。同様に、Y軸の矢印が付された方向を+Y方向とし、Y軸の矢印とは反対側の方向を-Y方向としている。Z軸の矢印が付された方向を+Z方向とし、Z軸の矢印とは反対側の方向を-Z方向としている。また、説明の便宜上、図1に示される半導体装置10において、+Z方向を上、-Z方向を下、+X方向を右、-X方向を左、+Y方向を前、-Y方向を後と定義する。明示的に別段の記載がない限り、「平面視」とは、半導体装置10をZ軸に沿って上方から視ることを指す。
図1は、第1実施形態に係る例示的な半導体装置10の概略断面図である。なお、本開示において使用される「平面視」という用語は、図1に示される互いに直交するXYZ軸のZ軸に沿った方向に半導体装置10を視ることをいう。図中のX軸の矢印が付された方向を+X方向とし、X軸の矢印とは反対側の方向を-X方向としている。同様に、Y軸の矢印が付された方向を+Y方向とし、Y軸の矢印とは反対側の方向を-Y方向としている。Z軸の矢印が付された方向を+Z方向とし、Z軸の矢印とは反対側の方向を-Z方向としている。また、説明の便宜上、図1に示される半導体装置10において、+Z方向を上、-Z方向を下、+X方向を右、-X方向を左、+Y方向を前、-Y方向を後と定義する。明示的に別段の記載がない限り、「平面視」とは、半導体装置10をZ軸に沿って上方から視ることを指す。
本実施形態では、半導体装置10は、スプリットゲート構造を有する金属-絶縁体-半導体電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor:MISFET)である。半導体装置10は、半導体層12を含む。半導体層12は、シリコン(Si)を含む材料によって形成されている。本実施形態において、半導体層12は、Siによって形成されている。半導体層12は、第1面12A、および第1面12Aとは反対側を向く第2面12Bを含み、第1面12Aに垂直な方向(図1のZ方向)の厚さを有している。つまり、Z方向は半導体層12の厚さ方向であるといえる。ここで、本実施形態においては、半導体層12の第2面12Bは「半導体層の表面」に対応している。
半導体層12は、第1面12Aを含むドレイン領域14と、ドレイン領域14上に形成されたドリフト領域16と、ドリフト領域16上に形成されたボディ領域18と、ボディ領域18上に形成され、第2面12Bを含むソース領域20と、を含んでいる。
本実施形態では、ドレイン領域14は、Si基板によって形成されている。また、ドリフト領域16、ボディ領域18、およびソース領域20は、Siエピタキシャル層によって形成されている。
ドレイン領域14は、n型不純物を含むn型の領域である。ドレイン領域14のn型不純物濃度は、1×1018cm-3以上1×1020cm-3以下であってよい。ドレイン領域14は、50μm以上450μm以下の厚さを有することができる。
ドリフト領域16は、ドレイン領域14よりも低い濃度のn型不純物を含むn型の領域である。ドリフト領域16のn型不純物濃度は、1×1015cm-3以上1×1018cm-3以下であってよい。ドリフト領域16の厚さはドレイン領域14の厚さよりも厚くてもよい。一例では、ドリフト領域16は、1μm以上25μm以下の厚さを有することができる。
ボディ領域18は、p型不純物を含むp型の領域である。ボディ領域18のp型不純物濃度は、1×1016cm-3以上1×1018cm-3以下であってよい。ボディ領域18の厚さはドレイン領域14の厚さよりも薄くてもよい。ボディ領域18は、0.5μm以上1.5μm以下の厚さを有することができる。
ソース領域20は、ドリフト領域16よりも高い濃度のn型不純物を含むn型の領域である。ソース領域20のn型不純物濃度は、1×1019cm-3以上1×1021cm-3以下であってよい。ソース領域20の厚さは、ボディ領域18の厚さよりも薄くてもよい。ソース領域20は、0.1μm以上1μm以下の厚さを有することができる。
なお、本開示において、n型を第1導電型、およびp型を第2導電型ともいう。n型不純物は、たとえば、リン(P)、ヒ素(As)などであってよい。また、p型不純物は、たとえば、ホウ素(B)、アルミニウム(Al)などであってよい。
半導体装置10は、半導体層12の第1面12Aに形成されたドレイン電極22をさらに含む。ドレイン電極22は、ドレイン領域14と電気的に接続されている。ドレイン電極22は、チタン(Ti)、ニッケル(Ni)、金(Au)、銀(Ag)、銅(Cu)、およびAlのうち少なくとも1つを含む材料によって形成されてもよい。
半導体装置10は、半導体層12の表面である第2面12Bから半導体層12の厚さ方向(Z方向)に延びたトレンチ24をさらに含む。トレンチ24は、側壁24Aおよび底壁24Bを有するとともに、平面視においてY方向に沿って延びている。トレンチ24は、平面視においてY方向に直交するX方向の幅を有している。ここで、X方向は「トレンチの幅方向」に対応し、Y方向は「トレンチの奥行方向」に対応し、Z方向は「トレンチの深さ方向」に対応している。
トレンチ24は、半導体層12のソース領域20およびボディ領域18を貫通してドリフト領域16に達している。また、トレンチ24の深さ方向において、トレンチ24の底壁24Bは、ドレイン領域14に対して上方に離間して配置されている。したがって、トレンチ24の底壁24Bは、ドリフト領域16に隣接している。トレンチ24は、1μm以上10μm以下の深さを有することができる。
図1において、トレンチ24の側壁24Aは、トレンチ24の幅方向に離間した一対の壁として設けられており、第2面12Bから-Z方向に向けて延びている。一対の側壁24Aは、第2面12Bから底壁24Bに近づくにつれて互いに接近するように延びている。つまり、トレンチ24の幅方向の大きさは、第2面12Bから底壁24Bに近づくにつれて徐々に小さくなっている。
図1において、底壁24Bは、側壁24Aの下端部において一対の側壁24Aをトレンチ24の幅方向に繋いでいる。トレンチ24の幅方向における底壁24Bのうち少なくとも両端は湾曲状に形成されている。本実施形態においては、トレンチ24の幅方向における底壁24Bの全体が湾曲状に形成されている。この底壁24Bは、トレンチ24の幅方向の中央に近づくにつれて下方に湾曲するように形成されている。
半導体層12の第2面12Bには、トレンチ24を含む複数のトレンチが形成されていてもよい。複数のトレンチは、平面視においてストライプ状に整列され得る。本実施形態においては、複数のトレンチは、トレンチ24の幅方向において隙間をあけて配列されている。以下、1つのトレンチ24および関連する構成が説明されるが、そのような説明は、複数のトレンチの各々および関連する構成に同様に適用され得ることに留意されたい。
半導体装置10は、トレンチ24を埋めるように設けられた絶縁層30と、絶縁層30内に形成されたフィールドプレート電極26と、絶縁層30内に形成されたゲート電極28と、を備えている。つまり、トレンチ24内には、フィールドプレート電極26とは別にゲート電極28が設けられているといえる。ここで、本実施形態では、フィールドプレート電極26は「電極」に対応している。
フィールドプレート電極26は、トレンチ24内においてトレンチ24の深さ方向に底壁24Bと離間して対向している。本実施形態においては、フィールドプレート電極26は、トレンチ24の幅方向の中央に配置されている。このため、トレンチ24の幅方向におけるフィールドプレート電極26の中央は、トレンチ24の幅方向の中央と同じ位置となる。
フィールドプレート電極26は、底面26Aと、トレンチ24の深さ方向において底面26Aとは反対側の上面26Bと、底面26Aと上面26Bとを繋ぐ側面26Cと、を含む。底面26Aはフィールドプレート電極26の下端面を構成する面であり、上面26Bはフィールドプレート電極26の上端面を構成する面である。
フィールドプレート電極26の底面26Aは、少なくともトレンチ24の幅方向の両端が湾曲状に形成されている。本実施形態では、フィールドプレート電極26の底面26Aは、トレンチ24の幅方向における全体が湾曲状に形成されている。この底面26Aは、トレンチ24の幅方向の中央に近づくにつれて下方に湾曲するように形成されている。
図1に示す例のように、上面26Bは、トレンチ24の幅方向の中央に近づくにつれて下方に凹む湾曲凹状に形成されていてもよい。
なお、上面26Bの形状は任意に変更可能である。一例では、上面26Bは、湾曲凹状に代えて、トレンチ24の深さ方向と直交する平坦面であってもよいし、トレンチ24の幅方向の中央に近づくにつれて上方に突出する湾曲凸状に形成されていてもよい。
なお、上面26Bの形状は任意に変更可能である。一例では、上面26Bは、湾曲凹状に代えて、トレンチ24の深さ方向と直交する平坦面であってもよいし、トレンチ24の幅方向の中央に近づくにつれて上方に突出する湾曲凸状に形成されていてもよい。
本実施形態では、トレンチ24の幅方向におけるフィールドプレート電極26の大きさは、トレンチ24の深さ方向において底壁24Bに近づくにつれて小さくなっている。図1に示す例においては、フィールドプレート電極26の一対の側面26Cは、トレンチ24の深さ方向において底壁24Bに近づくにつれて互いに近づくように、トレンチ24の深さ方向に対して傾斜している。図1に示す例においては、一対の側面26Cのトレンチ24の深さ方向に対する傾斜角度は、トレンチ24の一対の側壁24Aのトレンチ24の深さ方向に対する傾斜角度よりも大きい。このため、一対の側面26Cはそれぞれ、トレンチ24の深さ方向において底壁24Bに近づくにつれて対向する側壁24Aから離れるように形成されている。
トレンチ24の深さ方向におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間の距離DFZは、トレンチ24の幅方向におけるフィールドプレート電極26とトレンチ24の側壁24Aとの間の距離DFXよりも大きくてもよい。ここで、距離DFZは、フィールドプレート電極26のX方向の中央におけるフィールドプレート電極26の底面26Aとトレンチ24の底壁24BとのZ方向の間の距離である。本実施形態においてはフィールドプレート電極26のX方向の中央とトレンチ24の幅方向の中央とは一致しているため、距離DFZは、トレンチ24の幅方向の中央におけるフィールドプレート電極26の底面26Aと底壁24BとのZ方向の間の距離であるともいえる。距離DFXは、フィールドプレート電極26の底面26Aにおける底面26Aと側壁24AとのX方向の間の距離である。つまり、距離DFXは、フィールドプレート電極26とトレンチ24の側壁24Aとの間の最大距離であるともいえる。
フィールドプレート電極26は、周囲を絶縁層30に囲まれている。絶縁層30は、トレンチ24の幅方向におけるフィールドプレート電極26とトレンチ24の一対の側壁24Aとの間、トレンチ24の深さ方向におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間に設けられている。フィールドプレート電極26にソース電圧が印加されることによって、トレンチ24内の電界集中を緩和して半導体装置10の耐圧を向上させることができる。したがって、フィールドプレート電極26は、ソース領域20と同電位とすることができる。
ゲート電極28は、トレンチ24の深さ方向において、フィールドプレート電極26に対してトレンチ24の底壁24Bと反対側に配置されている。このため、フィールドプレート電極26は、トレンチ24の深さ方向において、ゲート電極28とトレンチ24の底壁24Bとの間に配置されているともいえる。
ゲート電極28は、フィールドプレート電極26と少なくとも一部が対向している底面28Aと、底面28Aと反対側を向く上面28Bとを含む。ゲート電極28の上面28Bは、半導体層12の第2面12Bよりも下方に位置することができる。
ゲート電極28は、トレンチ24の深さ方向(Z方向)の厚さTを有している。ゲート電極28の厚さTは、トレンチ24の深さ方向におけるゲート電極28の下端位置PLと上端位置PUとの間の距離と定義することができる。ゲート電極28の底面28Aがトレンチ24の深さ方向と直交する平坦面である場合、ゲート電極28の下端位置PLは、ゲート電極28の底面28Aと略同一平面上にある。つまり、ゲート電極28の下端位置PLは、ゲート電極28の底面28Aの位置である。
同様に、ゲート電極28の上面28BがZ方向と直交する平坦面である場合、ゲート電極28の上端位置PUは、ゲート電極28の上面28Bと略同一平面上にある。つまり、ゲート電極28の上端位置PUは、ゲート電極28の上面28Bの位置である。したがって、図1に示す例のように、ゲート電極28の底面28Aおよび上面28Bが略平坦である場合、厚さTは、底面28Aと上面28Bとの間の距離に相当する。
別の例においては、ゲート電極28の底面28Aおよび上面28Bのうち少なくとも一方が湾曲していてもよい。底面28Aが湾曲している場合、下端位置PLは、フィールドプレート電極26またはトレンチ24の底壁24Bに対してトレンチ24の深さ方向で最も近い底面28A上の位置である。上面28Bが湾曲している場合、上端位置PUは、半導体層12の第2面12Bに対してトレンチ24の深さ方向で最も近い上面28B上の位置である。
底面28Aおよび上面28Bの形状にかかわらず、上端位置PUは、ゲート電極28において、トレンチ24の深さ方向で下端位置PLから最も離れた位置である。同様に、下端位置PLは、ゲート電極28において、トレンチ24の深さ方向で上端位置PUから最も離れた位置である。
ゲート電極28は、底面28Aを含む底部32と、底部32上に形成された主部34とを含む。ゲート電極28は、トレンチ24の幅方向に幅を有している。底部32は、主部34よりも幅狭に形成されている。本実施形態では、主部34は、トレンチ24の深さ方向において底部32に近づくにつれて幅狭に形成されている。図1に示す例においては、主部34の一対の側面34Aは、トレンチ24の深さ方向において底部32に近づくにつれて互いに接近するように、トレンチ24の深さ方向に対して傾斜している。主部34の一対の側面34Aのトレンチ24の深さ方向に対する傾斜角度は、トレンチ24の一対の側壁24Aのトレンチ24の深さ方向に対する傾斜角度と等しくてもよい。また、底部32は、トレンチ24の底壁24Bに近づくにつれてトレンチ24の幅方向に幅狭に形成されている。
ゲート電極28の最小幅は、フィールドプレート電極26の最大幅以上である。ここで、ゲート電極28の最小幅は、ゲート電極28の底面28Aの幅の大きさを指す。フィールドプレート電極26の最大幅は、フィールドプレート電極26の上面26Bの幅の大きさを指す。また、ゲート電極28の主部34の最小幅は、フィールドプレート電極26の最大幅よりも大きい。ここで、主部34の最小幅は、トレンチ24の幅方向において主部34の一対の側面34Aの下端縁同士の間の距離を指す。
ゲート電極28の底部32は、底面28Aと連続している側面32Aを含む。側面32Aは、底面28Aに対して90°を越える角度をなすことができる(図1の角度θ参照)。側面32Aは、好ましくは、底面28Aに対して115°以上155°以下の角度をなすことができ、より好ましくは、図1に示す例のように、約135°の角度をなすことができる。このように、底部32の側面32Aが底面28Aに対して90°よりも大きい角度をなしていることによって、ゲート電極28の底部32は、トレンチ24の底壁24Bに近づくにつれて幅狭に形成されている。
フィールドプレート電極26およびゲート電極28の双方は、一例では、導電性のポリシリコンによって形成されている。
絶縁層30は、ゲート電極28と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部36を含んでいる。図1に示されるように、ゲート電極28および半導体層12は、ゲート絶縁部36によってトレンチ24の幅方向に分離されている。ゲート電極28に所定の電圧が印加されると、ゲート絶縁部36と隣接するp型のボディ領域18内にチャネルが形成される。半導体装置10は、このチャネルを介した、n型のソース領域20とn型のドリフト領域16との間のZ方向の電子の流れの制御を可能とすることができる。
絶縁層30は、ゲート電極28と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部36を含んでいる。図1に示されるように、ゲート電極28および半導体層12は、ゲート絶縁部36によってトレンチ24の幅方向に分離されている。ゲート電極28に所定の電圧が印加されると、ゲート絶縁部36と隣接するp型のボディ領域18内にチャネルが形成される。半導体装置10は、このチャネルを介した、n型のソース領域20とn型のドリフト領域16との間のZ方向の電子の流れの制御を可能とすることができる。
ゲート絶縁部36は、ゲート電極28の主部34とボディ領域18との間にある第1部分36Aと、ゲート電極28の底部32に隣接している第2部分36Bとを含んでいる。第2部分36Bは、トレンチ24の側壁24A上において第1部分36Aよりも厚く形成されている。図1に示す例のように、第1部分36Aは、トレンチ24の側壁24A上において略一定の厚さを有することができる。一方、第2部分36Bは、トレンチ24の側壁24A上において、第1部分36Aよりも厚く、かつトレンチ24の底壁24Bに近づくにつれて厚く形成されていてもよい。なお、側壁24A上のゲート絶縁部36の厚さとは、トレンチ24の幅方向における側壁24Aとゲート電極28との間に介在するゲート絶縁部36のX方向の寸法を指す。
絶縁層30は、フィールドプレート電極26と半導体層12との間でトレンチ24の側壁24Aおよび底壁24Bを覆う下側絶縁部38と、トレンチ24の深さ方向でフィールドプレート電極26とゲート電極28との間に位置する中間絶縁部40とをさらに含む。
下側絶縁部38は、トレンチ24の側壁24A上において、ゲート絶縁部36よりも厚く形成することができる。
下側絶縁部38は、フィールドプレート電極26と側壁24Aとの間に形成された第1部分38Aと、フィールドプレート電極26と底壁24Bとの間に形成された第2部分38Bとを含んでいる。第2部分38Bは、下側絶縁部38のうちフィールドプレート電極26よりも下方に形成された部分を含んでいる。絶縁層30は、一例では、シリコン酸化膜(SiO2)によって形成することができる。
下側絶縁部38は、フィールドプレート電極26と側壁24Aとの間に形成された第1部分38Aと、フィールドプレート電極26と底壁24Bとの間に形成された第2部分38Bとを含んでいる。第2部分38Bは、下側絶縁部38のうちフィールドプレート電極26よりも下方に形成された部分を含んでいる。絶縁層30は、一例では、シリコン酸化膜(SiO2)によって形成することができる。
第1部分38Aは、トレンチ24の側壁24A上において第2部分38Bに近づくにつれて徐々に厚くなるように形成されている。第1部分38Aの厚さは、ゲート絶縁部36の第1部分36Aの厚さよりも厚い。なお、本明細書において、側壁24A上の第1部分38Aの厚さとは、側壁24Aとフィールドプレート電極26の側面26CとのX方向の間に介在する第1部分38AのX方向の寸法を指す。
中間絶縁部40は、フィールドプレート電極26とゲート電極28とを絶縁する部分である。中間絶縁部40のZ方向の大きさは、下側絶縁部38の第2部分38BのZ方向の大きさよりも小さい。換言すると、フィールドプレート電極26の上面26Bとゲート電極28の底面28AとのZ方向の間の距離DGFは、フィールドプレート電極26と底壁24BとのZ方向の間の距離DFZよりも小さい。距離DGFは、フィールドプレート電極26のX方向の中央におけるフィールドプレート電極26の上面26Bとゲート電極28の底面28AとのZ方向の間の距離を指す。つまり、距離DGFは、フィールドプレート電極26の上面26Bとゲート電極28の底面28AとのZ方向の間の最大距離であるともいえる。
次に、ドリフト領域16とボディ領域18との界面INTの、ゲート電極28に対する位置について説明する。
ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間に位置している。
ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間に位置している。
このように、ドリフト領域16とボディ領域18との界面INTを、ゲート電極28の厚さTの範囲のうち、比較的下方に配置させることによって、ドリフト領域16とゲート絶縁部36との界面の面積を相対的に縮小できる。一方、ボディ領域18とゲート絶縁部36との界面の面積は、相対的に増大させることができる。
図1に示す例のように、ゲート絶縁部36の第2部分36Bは、ドリフト領域16に隣接しているが、ボディ領域18には隣接していなくてもよい。この場合、ドリフト領域16とボディ領域18との界面INTは、ゲート電極28の底部32の側面32Aの上端と、トレンチ24の深さ方向において略同じ位置にある。なお、側面32Aの上端は、主部34の側面34Aの下端と接続されている箇所に相当する。この場合、ボディ領域18は、ゲート絶縁部36の第1部分36Aと隣接するが、第1部分36Aよりも厚く形成された第2部分36Bとは隣接していない。
半導体装置10は、半導体層12の第2面12Bおよびゲート電極28の上面28Bを覆う層間絶縁層42をさらに含んでいる。図示は省略するが、層間絶縁層42とゲート電極28の上面28Bとの間に、キャップ絶縁層が形成されていてもよい。
半導体装置10は、コンタクトトレンチ44と、コンタクトトレンチ44の底壁に隣接したコンタクト領域46と、コンタクトトレンチ44に埋め込まれたソースコンタクト48と、ソース配線50と、をさらに含んでいる。コンタクトトレンチ44は、層間絶縁層42、絶縁層30、およびソース領域20を貫通して、ボディ領域18まで達している。コンタクトトレンチ44の底壁は、ドリフト領域16よりも上方に位置している。コンタクト領域46は、p型不純物を含むp型の領域である。コンタクト領域46は、コンタクトトレンチ44の底壁からボディ領域18にp型不純物を選択的にイオン注入することによって形成されていてもよい。コンタクト領域46のp型不純物濃度は、ボディ領域18よりも高く、1×1019cm-3以上1×1021cm-3以下であってよい。ソースコンタクト48は、一例では、ポリシリコンによって形成されている。ソース配線50は、層間絶縁層42を覆うとともに、ソースコンタクト48と電気的に接続されている。ソース配線50は、一例では、Alを含む材料によって形成されている。
図2は、図1におけるトレンチ24の底壁24Bおよびその周辺の拡大図である。
図1および図2に示すように、絶縁層30内におけるフィールドプレート電極26と底壁24Bとの間には、絶縁性を有する低誘電領域70が形成されている。つまり、低誘電領域70は、絶縁層30のうち下側絶縁部38に形成されている。低誘電領域70は、絶縁層30よりも比誘電率が低い領域である。絶縁層30はSiO2によって形成されているため、絶縁層30の比誘電率は約4.2である。低誘電領域70は、比誘電率が4.2未満となるように設けられている。本実施形態においては、低誘電領域70は、空隙領域である。ここで、空隙領域には、空気等の気体が入っていてもよいし、略真空状態であってもよい。この場合、低誘電領域70の比誘電率は、約1.0である。
図1および図2に示すように、絶縁層30内におけるフィールドプレート電極26と底壁24Bとの間には、絶縁性を有する低誘電領域70が形成されている。つまり、低誘電領域70は、絶縁層30のうち下側絶縁部38に形成されている。低誘電領域70は、絶縁層30よりも比誘電率が低い領域である。絶縁層30はSiO2によって形成されているため、絶縁層30の比誘電率は約4.2である。低誘電領域70は、比誘電率が4.2未満となるように設けられている。本実施形態においては、低誘電領域70は、空隙領域である。ここで、空隙領域には、空気等の気体が入っていてもよいし、略真空状態であってもよい。この場合、低誘電領域70の比誘電率は、約1.0である。
図2に示す例においては、低誘電領域70は、涙滴型となるように形成されている。より詳細には、低誘電領域70は、底面72Aを含む第1低誘電領域72と、第1低誘電領域72上に形成された第2低誘電領域74とを含んでいる。第1低誘電領域72は、トレンチ24の深さ方向における低誘電領域70のうち底壁24B寄りの部分である。第2低誘電領域74は、トレンチ24の深さ方向における低誘電領域70のうちフィールドプレート電極26寄りの部分である。
第1低誘電領域72は、トレンチ24の底壁24Bに向けて凸となる湾曲状に形成されている。より詳細には、トレンチ24の深さ方向において、第1低誘電領域72の底面72Aは、トレンチ24の底壁24Bと対向している。この底面72Aは、トレンチ24の底壁24Bに向けて凸となるように湾曲面によって形成されている。第2低誘電領域74は、上方に向かうにつれてトレンチ24の幅方向(X方向)における第2低誘電領域74の大きさが小さくなるように形成されている。より詳細には、第2低誘電領域74の一対の側面74Aは、トレンチ24の一対の側壁24Aとトレンチ24の幅方向において対向している。一対の側面74Aは、上方に向かうにつれて互いに近づくようにトレンチ24の深さ方向(Z方向)に対して傾斜して延びている。つまり、一対の側面74Aは、第1低誘電領域72から離れるにつれて互いに近づくように傾斜して延びているともいえる。図2に示す例においては、各側面74Aは、湾曲面として形成されている。各側面74Aの曲率半径は、底面72Aの曲率半径よりも大きくてもよい。なお、各側面74Aの形状は任意に変更可能である。一例では、各側面74Aは、平坦面として形成されていてもよい。
トレンチ24の深さ方向における低誘電領域70の大きさRZは、トレンチ24の幅方向における低誘電領域70の大きさRXよりも大きくてもよい。トレンチ24の幅方向における低誘電領域70の大きさRXに対するトレンチ24の深さ方向における低誘電領域70の大きさRZの比率(RZ/RX)は、1.2以上であってよい。
図示を省略しているが、トレンチ24の奥行方向(Y方向)における低誘電領域70の大きさは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも大きい。一例では、トレンチ24の奥行方向(Y方向)における低誘電領域70の大きさは、トレンチ24の深さ方向における低誘電領域70の大きさRZの10倍以上である。本実施形態においては、トレンチ24の奥行方向における低誘電領域70の大きさは、トレンチ24の奥行方向におけるフィールドプレート電極26の大きさ以下である。
低誘電領域70は、下側絶縁部38によって囲まれている。このため、フィールドプレート電極26の底面26Aと低誘電領域70とのZ方向の間と、低誘電領域70とトレンチ24の底壁24BとのZ方向の間との双方には、下側絶縁部38(絶縁層30)が介在している。説明の便宜上、下側絶縁部38の第2部分38Bのうち低誘電領域70と底壁24BとのZ方向の間に介在している下側絶縁部38を第1絶縁部38BAとし、フィールドプレート電極26の底面26Aと低誘電領域70とのZ方向の間に介在している部分を第2絶縁部38BBとする。
第1絶縁部38BAは、低誘電領域70の第1低誘電領域72の底面72Aと底壁24Bとの間の部分である。第1絶縁部38BAは、トレンチ24の底壁24B上において略一定の厚さを有していてもよい。
第2絶縁部38BBの形状は、フィールドプレート電極26の底面26Aと低誘電領域70の第1低誘電領域72とによって決められる。図2に示す例においては、第2絶縁部38BBは、フィールドプレート電極26のX方向の中央に近づくにつれて第2絶縁部38BBの厚さが薄くなるように形成されている。第2絶縁部38BBは、トレンチ24の幅方向の中央に近づくにつれて第2絶縁部38BBの厚さが薄くなるように形成されているともいえる。第2絶縁部38BBの厚さは、トレンチ24の深さ方向における第2絶縁部38BBの大きさを指す。
図2に示す例においては、第1絶縁部38BAの厚さは、第2絶縁部38BBの厚さよりも厚い。換言すると、低誘電領域70とトレンチ24の底壁24Bとの間の距離DAは、トレンチ24の深さ方向における低誘電領域70とフィールドプレート電極26との間の距離DBよりも大きくてもよい。ここで、距離DAは、低誘電領域70の第1低誘電領域72の底面72Aとトレンチ24の底壁24Bとの双方に直交する直線で結んだ場合の直線の長さを指す。距離DBは、トレンチ24の深さ方向におけるフィールドプレート電極26の底面26Aと低誘電領域70の第2低誘電領域74の側面74Aとの間の距離を指す。図2に示す例においては、距離DBは、トレンチ24の幅方向の中央で最小となり、トレンチ24の幅方向における第2絶縁部38BBの両端において最大となる。このため、図2に示す例においては、トレンチ24の幅方向の中央において、低誘電領域70とトレンチ24の底壁24Bとの間の距離DAは、トレンチ24の深さ方向における低誘電領域70とフィールドプレート電極26との間の距離DBよりも大きいといえる。図2に示す例においては、距離DAは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも大きい。
また、距離DAは、トレンチ24の深さ方向におけるフィールドプレート電極26とゲート電極28との間の距離DGF以下であってよい。図1に示す例においては、距離DAは、距離DGFよりも小さい。なお、距離DAと距離DGFとの関係は任意に変更可能である。一例では、距離DAは、距離DGF未満であってもよい。
トレンチ24の深さ方向における低誘電領域70の大きさRZは、トレンチ24の深さ方向における低誘電領域70とフィールドプレート電極26との間の距離DB以上であってよい。図2に示す例においては、トレンチ24の深さ方向における低誘電領域70の大きさRZは、距離DBよりも大きい。
なお、距離DA,DBと、トレンチ24の深さ方向における低誘電領域70の大きさRZとの関係は任意に変更可能である。たとえば、トレンチ24の深さ方向における低誘電領域70の大きさRZは、距離DB以下であってもよい。また、トレンチ24の深さ方向における低誘電領域70の大きさRZは、距離DA以上であってもよい。
図3は、図1の半導体装置10の例示的な形成パターン100を示す概略平面図である。形成パターン100は、図1に示すゲート電極28の上面28Bを含む平面で視た場合の半導体装置10に相当する。なお、理解を容易にするため、図2では図1の構成要素と同様な構成要素には同一の符号が付されている。
形成パターン100は、半導体層12に設けられている。形成パターン100は、スプリットゲート構造を有するMISFETが形成されたアクティブ領域102と、非アクティブ領域104とを含んでいる。図1に示した半導体装置10の概略断面図は、アクティブ領域102のF1-F1線に沿った概略断面図に相当する。
平面視において、トレンチ24は、アクティブ領域102および非アクティブ領域104との境界を跨ぐように延びている。また、平面視において、ゲート電極28は、アクティブ領域102および非アクティブ領域104との境界を跨ぐように延びている。トレンチ24の奥行方向(Y方向)においてゲート電極28は、トレンチ24の端壁に対して離間して形成されている。つまり、トレンチ24は、非アクティブ領域104においてゲート電極28が形成されていない領域を含んでいる。この領域においては、アクティブ領域102のフィールドプレート電極26に接続された第1電極106がトレンチ24の底部から開口部まで延在している。フィールドプレート電極26には、第1電極106を通じてソース電圧を印加することができる。
また、複数のトレンチ24の外側には、トレンチ108が形成されている。トレンチ108は、複数のトレンチ24の配列方向において、複数のトレンチ24の両側に配置されている。このため、トレンチ24,108を含む複数のトレンチによって構成されるトレンチ列において、トレンチ108は、トレンチ列の両端に設けられているといえる。このため、本実施形態においては、トレンチ108は、「外端トレンチ」に対応している。また、X方向は、トレンチ24,108を含む複数のトレンチの配列方向に対応している。
トレンチ108内には、絶縁層112が埋め込まれるように設けられている。絶縁層112内には、第2電極110が設けられている。第1電極106および第2電極110は、フィールドプレート電極26と同様に、導電性のポリシリコンによって形成されている。絶縁層112は、絶縁層30と同様に、シリコン酸化膜によって形成されている。
図1に示す例においては、トレンチ108は側壁108Aおよび底壁108Bを有している。絶縁層112は、第2電極110を囲んでいる。トレンチ108の幅方向の大きさは、トレンチ24の幅方向の大きさよりも大きい。トレンチ108の深さ方向の大きさは、トレンチ24の深さ方向の大きさよりも大きい。トレンチ108の深さ方向における第2電極110の大きさは、トレンチ24の深さ方向におけるフィールドプレート電極26の大きさよりも大きい。また、トレンチ108の幅方向における第2電極110の底面110Aの大きさは、トレンチ24の幅方向におけるフィールドプレート電極26の底面26Aの大きさよりも大きい。
トレンチ108の深さ方向における第2電極110の底面110Aとトレンチ108の底壁108Bとの間の距離DPZは、トレンチ24の深さ方向におけるフィールドプレート電極26の底面26Aとトレンチ24の底壁24Bとの間の距離DFZよりも小さい。図1に示す例においては、第2電極110の底面110Aは、Z方向において低誘電領域70よりも下方に位置している。トレンチ108内の絶縁層112には、トレンチ24内の絶縁層30とは異なり、低誘電領域70が設けられていない。
図3に示すように、非アクティブ領域104において、トレンチ24とトレンチ108との間に位置する半導体層12は、ボディ領域18およびソース領域20(ともに図1参照)に代えて、p型領域114を含んでいる。
図4は、図1に示される半導体装置10の例示的な形成パターン200を示す概略上面図である。なお、理解を容易にするため、図4では図1および図2の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線204およびゲート配線208の下層に位置するいくつかの構成要素、およびソース配線204とゲート配線208との間に形成される配線間絶縁層は、簡略化のために図示されていない。
図4には、ストライプ状に整列された複数のトレンチ24と、複数のトレンチ24を取り囲むトレンチ108とを含む形成パターン200が示されている。トレンチ108は、平面視で複数のトレンチ24を取り囲むように矩形枠状に形成され得る。この場合、トレンチ108は、X方向に沿って延在する2つの部分と、X方向に沿って延在する2つの部分同士を繋ぐように設けられた、Y方向に沿って延在する2つの部分とを含むことができる。
複数のトレンチ24およびトレンチ108は、ソース配線204と、ソース配線204から離間されたゲート配線208とによって部分的に覆われている。ソース配線204は、少なくともソース領域20全体を覆うように配置されていてもよい。各トレンチ24の前方の端部寄りに位置する第1電極106(図3参照)は、ソースコンタクト202を介してソース配線204に接続されている。同様に、トレンチ108内の第2電極110も、ソースコンタクト202を介してソース配線204に接続されている。一方、各トレンチ24の後方の端部寄りに位置するゲート電極28(図1および図3参照)は、ゲートコンタクト206を介してゲート配線208に接続されている。
(製造方法)
次に、図1の半導体装置10の製造方法の一例を説明する。
図5~図19は、半導体装置10の例示的な製造工程を示す概略断面図である。なお、理解を容易にするため、図5~図19では、図1の構成要素と同様な構成要素には同一の符号を付している。
次に、図1の半導体装置10の製造方法の一例を説明する。
図5~図19は、半導体装置10の例示的な製造工程を示す概略断面図である。なお、理解を容易にするため、図5~図19では、図1の構成要素と同様な構成要素には同一の符号を付している。
半導体装置10の製造方法は、第1面12Aおよび第1面12Aとは反対側を向く第2面12Bを含む半導体層12を形成することを含む。
図5に示すように、たとえばSi基板である半導体基板52と、半導体基板52上に形成されたエピタキシャル層54とを含む半導体層12が形成される。半導体基板52としては、n型不純物を含むSi基板を用いることができる。エピタキシャル層54は、n型不純物をドーピングしながら半導体基板52上にエピタキシャル成長させたn型のSi層であってよい。半導体層12は、第1面12Aおよび第2面12Bを含む。半導体基板52は、半導体層12の第1面12Aを含み、エピタキシャル層54は、半導体層12の第2面12Bを含む。
図5に示すように、たとえばSi基板である半導体基板52と、半導体基板52上に形成されたエピタキシャル層54とを含む半導体層12が形成される。半導体基板52としては、n型不純物を含むSi基板を用いることができる。エピタキシャル層54は、n型不純物をドーピングしながら半導体基板52上にエピタキシャル成長させたn型のSi層であってよい。半導体層12は、第1面12Aおよび第2面12Bを含む。半導体基板52は、半導体層12の第1面12Aを含み、エピタキシャル層54は、半導体層12の第2面12Bを含む。
半導体装置10の製造方法は、半導体層12の第2面12Bに、側壁24Aおよび底壁24Bを有するとともに、平面視においてY方向に沿って延びたトレンチ24を形成することをさらに含む。本実施形態においては、半導体装置10の製造方法は、半導体層12の第2面12Bに、側壁108Aおよび底壁108Bを有するとともに、平面視において複数のトレンチ24を取り囲む矩形枠状のトレンチ108を形成することをさらに含む。
図6は、図5に続く製造工程を示す概略断面図である。図6に示すように、エピタキシャル層54の一部が選択的に除去され、半導体層12の第2面12Bにトレンチ24(108)が形成される。より詳細には、半導体層12の第2面12Bに所定のパターンのマスク(図示略)が形成され、このマスクを介したエッチングによって、エピタキシャル層54の一部が選択的に除去される。
トレンチ24(108)の一対の側壁24A(108A)は、底壁24B(108B)に近づくにつれて互いに近づくように、トレンチ24(108)の深さ方向に対して傾斜するように設けられる。
半導体装置10の製造方法は、トレンチ24(108)を埋めるように絶縁層30(112)を設けること、および、絶縁層30(112)内に電極(フィールドプレート電極26、第2電極110)を形成することを含む。また、半導体装置10の製造方法は、絶縁層30内におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間に絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70を形成することを含む。
図7は、図6に続く製造工程を示す概略断面図である。図7に示すように、半導体層12の第2面12Bおよびトレンチ24上に第1絶縁層56が形成される。第1絶縁層56は、半導体層12の第2面12Bと、トレンチ24(108)の側壁24A(108A)および底壁24B(108B)とに沿って形成されている。第1絶縁層56は、半導体層12の第2面12B上、側壁24A(108A)上、および底壁24B(108B)上のそれぞれにおいて一様な厚さを有することができる。第1絶縁層56は、一例では、熱酸化法によって形成されたSiO2である。別の例においては、第1絶縁層56は、化学気相成長(chemical vapor deposition:CVD)法によって形成されていてもよい。
上述のように、トレンチ24の一対の側壁24Aが底壁24Bに近づくにつれて互いに近づくため、一対の側壁24A上に設けられた第1絶縁層56も底壁24Bに近づくにつれて互いに近づく。これにより、トレンチ24の深さ方向におけるトレンチ24の下方の部分において一対の側壁24A上に設けられた第1絶縁層56のうちトレンチ24の幅方向に対向している一部分同士が繋がる。換言すると、トレンチ24の深さ方向におけるトレンチ24の下方の部分において一対の側壁24A上に設けられた第1絶縁層56のうちトレンチ24の幅方向に対向している一部分同士が繋がるまで第1絶縁層56が厚く形成される。これにより、トレンチ24の深さ方向におけるトレンチ24の下方の部分において低誘電領域70が形成される。この低誘電領域70は、空隙によって形成されている。このように、低誘電領域70を形成することは、トレンチ24の底壁24Bおよび側壁24Aの双方に予め設定された厚さの第1絶縁層56(絶縁層)を形成する工程を含む。
一方、トレンチ24の幅の大きさに基づいて第1絶縁層56の厚さが設定されているため、トレンチ24よりも大きい幅を有するトレンチ108には、第1絶縁層56が繋がらない。したがって、トレンチ108には、低誘電領域70が形成されない。
図8は、図7に続く製造工程を示す概略断面図である。図8に示すように、第1絶縁層56上に第1導電体層58が形成される。第1導電体層58は、たとえば導電性のポリシリコンであってよい。トレンチ24(108)は、第1絶縁層56および第1絶縁層56上に形成された第1導電体層58によって埋め込まれる。
図9は、図8に続く製造工程を示す概略断面図である。図9に示すように、第1導電体層58の一部が除去される。第1導電体層58は、半導体層12の第2面12Bを覆う第1絶縁層56を露出させる一方、トレンチ24内の第1導電体層58の表面をトレンチ24の深さ方向の途中に位置させるようにエッチングされる。
図10は、図9に続く製造工程を示す概略断面図である。図10に示すように、第1絶縁層56および第1導電体層58の一部が除去される。より詳細には、第1絶縁層56が、半導体層12の第2面12Bおよびトレンチ24(108)の側壁24A(108A)上、およびトレンチ24(108)内の下部に残るようにエッチングされる。続いて、エッチングされた第1絶縁層56から突出した第1導電体層58の上部が除去される。この結果、トレンチ24内において、第1絶縁層56および第1導電体層58の露出された面が揃えられる。これにより、フィールドプレート電極26および下側絶縁部38が形成される。また、トレンチ108内において、第2電極110が形成される。
図11は、図10に続く製造工程を示す概略断面図である。図11に示すように、第1絶縁層56、フィールドプレート電極26、および第2電極110上に第2絶縁層60が形成される。第2絶縁層60は、第1絶縁層56とフィールドプレート電極26および第2電極110とを覆うとともに、トレンチ24(108)に埋め込まれる。第2絶縁層60は、第1絶縁層56と同様にSiO2によって形成されている。第2絶縁層60は、一例では、CVD法によって形成されたSiO2である。これにより、トレンチ24(108)は、それぞれ異なる成膜方法によって形成された第1絶縁層56および第2絶縁層60からなる複合絶縁層62によって埋め込まれる。
図12は、図11に続く製造工程を示す概略断面図である。図12に示すように、トレンチ24(108)外の複合絶縁層62が除去される。より詳細には、複合絶縁層62は化学機械研磨によって平坦化された後、半導体層12の第2面12Bが露出するようにエッチングされる。
図13は、図12に続く製造工程を示す概略断面図である。図13に示すように、トレンチ24内の複合絶縁層62の一部が除去される。トレンチ24内の複合絶縁層62は、たとえばフッ酸を用いたウェットエッチングによって部分的に除去することができる。複合絶縁層62に含まれる第1絶縁層56および第2絶縁層60は、上述のように異なる成膜方法で形成されている。したがって、第1絶縁層56および第2絶縁層60に対するエッチングレートは相互に異なっている。具体的には、CVD法によって形成された第2絶縁層60のエッチングレートは、熱酸化法によって形成された第1絶縁層56のエッチングレートよりも大きい。エッチング前において、トレンチ24の側壁24Aは、相対的にエッチングレートが小さい熱酸化法によって形成された第1絶縁層56によって覆われている(図10参照)。一方、第1導電体層58の上方のトレンチ24の幅方向の中央部には、エッチングレートが相対的に大きい第2絶縁層60が埋め込まれている(図11参照)。したがって、第1絶縁層56および第2絶縁層60からなる複合絶縁層62のエッチングは、側壁24A近傍よりもトレンチ24の中央部において比較的速く進行する。この結果、図13に示すように、トレンチ24内の複合絶縁層62の露出した面は、トレンチ24の側壁24Aに隣接した位置にある傾斜面62Aと、傾斜面62Aと連続する平坦面62Bとを含むことができる。
図14は、図13に続く製造工程を示す概略断面図である。図14に示すように、半導体層12およびトレンチ24内の複合絶縁層62上に第3絶縁層64が形成される。第3絶縁層64は、一例では、熱酸化法によって形成されたSiO2である。別の例においては、第3絶縁層64は、CVD法によって形成されたSiO2であってもよい。トレンチ24において複合絶縁層62および第3絶縁層64によって絶縁層30が形成される。また、トレンチ108において複合絶縁層62および第3絶縁層64によって絶縁層112が形成される。第3絶縁層64は、複合絶縁層62の傾斜面62Aおよび平坦面62B(図13参照)に沿って形成されるため、絶縁層30も、同様に、トレンチ24内において、傾斜面30Aおよび平坦面30Bを含んでいる。傾斜面30Aの存在によって絶縁層30のゲート絶縁部36の第2部分36Bは、第1部分36Aよりも厚く形成されている。
図15は、図14に続く製造工程を示す概略断面図である。図15に示すように、絶縁層30の上に第2導電体層66が形成される。第2導電体層66は、たとえば導電性のポリシリコンであってよい。第2導電体層66は、トレンチ24内において、傾斜面30Aおよび平坦面30Bを含む絶縁層30上に埋め込まれる。
図16は、図15に続く製造工程を示す概略断面図である。図16に示すように、第2導電体層66の一部が除去される。第2導電体層66は、半導体層12の第2面12Bを覆う絶縁層30を露出させる一方、ゲート電極28の上面28Bが、半導体層12の第2面12Bよりも下方に位置するようにエッチングされる。つまり、第2導電体層66をエッチングすることによってゲート電極28が形成される。上述のように、絶縁層30は、トレンチ24内において、傾斜面30Aおよび平坦面30Bを含んでいるため(図15参照)、ゲート電極28は、ゲート電極28の主部34よりも幅狭な底部32を含むように形成される。
このように、半導体装置10の製造方法において、ゲート電極28を形成することは、ゲート電極28の底面28Aを含む底部32と、底部32上に形成された主部34とを含むゲート電極28を形成することを含む。ゲート電極28は、トレンチ24の深さ方向および奥行方向の双方と直交する幅方向に幅を有している。また、絶縁層30を形成することは、ゲート電極28と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部36を形成することを含む。ゲート絶縁部36は、ゲート電極28の主部34とボディ領域18(図18参照)との間に形成された第1部分36Aと、ゲート電極28の底部32に隣接している第2部分36Bとを含む。底部32は、主部34よりも幅狭に形成されている。第2部分36Bは、トレンチ24の側壁24A上において第1部分36Aよりも厚く形成されている。
図17は、図16に続く製造工程を示す概略断面図である。図17に示すように、エピタキシャル層54内にp型領域68およびドリフト領域16が形成される。より詳細には、p型不純物が、イオン注入マスク(図示略)を用いたイオン注入によってn型のSi層であるエピタキシャル層54の表面(半導体層12の第2面12B)から注入されて、エピタキシャル層54の表層部分にp型領域68が形成される。エピタキシャル層54の残りの部分は、n型のドリフト領域16となる。p型領域68を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。
p型領域68は、最終的にはボディ領域18(図1参照)となる領域である。ドリフト領域16とp型領域68との界面は、図1に示されるドリフト領域16とボディ領域18との界面INTに対応する。したがって、本工程においては、ドリフト領域16とp型領域68(ボディ領域18)との界面が、トレンチ24の深さ方向において、ゲート電極28の下端位置PLとゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にあるようにp型領域68(ボディ領域18)が形成される。
図18は、図17に続く製造工程を示す概略断面図である。図18に示すように、p型領域68(図17参照)内にソース領域20およびボディ領域18が形成される。より詳細には、n型不純物が、イオン注入マスク(図示略)を用いたイオン注入によってp型領域68の表面(半導体層12の第2面12B)から注入されて、p型領域68の表層部分にn型のソース領域20が形成される。p型領域68の残りの部分は、p型のボディ領域18となる。半導体基板52は、図1のドレイン領域14に対応する。
図19は、図18に続く製造工程を示す概略断面図である。図19に示すように、絶縁層30およびゲート電極28を覆う層間絶縁層42が形成される。層間絶縁層42は、一例では、CVD法によって形成されてもよい。
その後、図1に示されるコンタクトトレンチ44、コンタクト領域46、ソースコンタクト48、ソース配線50、およびドレイン電極22が形成される。まず、層間絶縁層42の一部が選択的に除去されて、コンタクトトレンチ44が形成される。続いて、p型不純物が、イオン注入によってコンタクトトレンチ44の底面から注入されてコンタクト領域46が形成される。ソースコンタクト48がコンタクトトレンチ44内に埋設され、コンタクト領域46と接触する。ソース配線50が層間絶縁層42上に形成され、ソースコンタクト48と電気的に接続される。ドレイン電極22が、半導体層12の第1面12Aに形成される。以上の工程によって半導体装置10が得られる。
(作用)
本実施形態の半導体装置10の作用について説明する。
図20は、比較例の半導体装置10Xの概略断面図を示す。比較例の半導体装置10Xにおいては、低誘電領域70が形成されておらず、低誘電領域70の位置までフィールドプレート電極26が延びている。つまり、比較例の半導体装置10Xにおいては、トレンチ24の深さ方向におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間の距離DFZは、本実施形態の半導体装置10のトレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bとの間の距離DAと等しい。このため、比較例の半導体装置10Xの距離DFZは、本実施形態の半導体装置10の距離DFZよりも小さい。換言すると、本実施形態の半導体装置10の距離DFZは、比較例の半導体装置10Xの距離DFZよりも大きい。また、比較例の半導体装置10Xにおいては、トレンチ24の奥行方向の全体にわたり低誘電領域70が形成されていない。
本実施形態の半導体装置10の作用について説明する。
図20は、比較例の半導体装置10Xの概略断面図を示す。比較例の半導体装置10Xにおいては、低誘電領域70が形成されておらず、低誘電領域70の位置までフィールドプレート電極26が延びている。つまり、比較例の半導体装置10Xにおいては、トレンチ24の深さ方向におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間の距離DFZは、本実施形態の半導体装置10のトレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bとの間の距離DAと等しい。このため、比較例の半導体装置10Xの距離DFZは、本実施形態の半導体装置10の距離DFZよりも小さい。換言すると、本実施形態の半導体装置10の距離DFZは、比較例の半導体装置10Xの距離DFZよりも大きい。また、比較例の半導体装置10Xにおいては、トレンチ24の奥行方向の全体にわたり低誘電領域70が形成されていない。
トレンチ24の深さ方向におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間の絶縁部分は、ソース-ドレイン間容量Csdに比較的大きく寄与する。したがって、上記距離DFZを大きくすることによってソース-ドレイン間容量Csdを低減することができる。
また、本実施形態の半導体装置10においては、トレンチ24の深さ方向において、フィールドプレート電極26とトレンチ24の底壁24Bとの間に、絶縁層30よりも比誘電率が低い低誘電領域70が形成されている。トレンチ24の深さ方向におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間の部分の比誘電率を下げることによってソース-ドレイン間容量Csdを低減することができる。加えて、フィールドプレート電極26とトレンチ24の底壁24Bとの間にある絶縁層30(下側絶縁部38の第2部分38B)に印加される電界を緩和することができる。
ここで、図21を参照して、半導体装置10の出力容量Cossの変化について説明する。
図21は、実験例1~3の半導体装置の出力容量Cossの測定結果を示すグラフである。グラフの横軸は距離DFZを示し、縦軸は出力容量Cossを示している。なお、出力容量Cossは、ソース-ドレイン間容量Csdに相当する。
図21は、実験例1~3の半導体装置の出力容量Cossの測定結果を示すグラフである。グラフの横軸は距離DFZを示し、縦軸は出力容量Cossを示している。なお、出力容量Cossは、ソース-ドレイン間容量Csdに相当する。
実験例1~3は、トレンチ24の深さ方向における低誘電領域70の大きさRZが互いに異なるサンプルである。実験例1はトレンチ24の深さ方向における低誘電領域70の大きさRZが最も小さく、実験例3はトレンチ24の深さ方向における低誘電領域70の大きさRZが最も大きい。実験例1のトレンチ24の深さ方向における低誘電領域70の大きさRZはたとえば0.13μmであり、実験例2のトレンチ24の深さ方向における低誘電領域70の大きさRZはたとえば0.35μmであり、実験例3のトレンチ24の深さ方向における低誘電領域70の大きさRZはたとえば0.55μmである。図21は、距離DFZを変化させたときの実験例1~3における出力容量Cossの変化を示している。図21において、実験例1は丸印で示し、実験例2は四角印で示し、実験例3は三角印で示している。また図21において、図20の比較例はバツ印で示している。
図21に示すとおり、実験例1~3のそれぞれは、比較例よりも距離DFZが大きいため、出力容量Cossが小さくなる。また、実験例1~3はそれぞれ、距離DFZが大きくなるにつれて出力容量Cossが小さくなる。このように、トレンチ24の深さ方向におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間の絶縁部分が大きくなるにつれて出力容量Cossが小さくなることが分かる。
図21に示すとおり、距離DFZが概ね等しい範囲において、実験例1~3のうち実験例1の出力容量Cossが最も大きく、実験例3の出力容量Cossが最も小さい。つまり、距離DFZが概ね等しい範囲において、トレンチ24の深さ方向における低誘電領域70の大きさRZが大きくなるにつれて出力容量Cossが小さくなる。このように、距離DFZが概ね等しい範囲において、低誘電領域70が大きくなるにつれて出力容量Cossが小さくなることが分かる。
(効果)
本実施形態の半導体装置10によれば、以下の効果が得られる。
(1-1)半導体装置10は、ドリフト領域16を含む半導体層12と、半導体層12の第2面12B(表面)から半導体層12の厚さ方向(Z方向)に延びたトレンチ24と、トレンチ24を埋めるように設けられた絶縁層30と、絶縁層30内に設けられたフィールドプレート電極26と、を備えている。トレンチ24は、絶縁層30に覆われた側壁24Aおよび底壁24Bを有している。フィールドプレート電極26は、トレンチ24内においてトレンチ24の深さ方向(Z方向)に底壁24Bと離間して対向している。絶縁層30内におけるフィールドプレート電極26と底壁24Bとの間には、絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70が形成されている。
本実施形態の半導体装置10によれば、以下の効果が得られる。
(1-1)半導体装置10は、ドリフト領域16を含む半導体層12と、半導体層12の第2面12B(表面)から半導体層12の厚さ方向(Z方向)に延びたトレンチ24と、トレンチ24を埋めるように設けられた絶縁層30と、絶縁層30内に設けられたフィールドプレート電極26と、を備えている。トレンチ24は、絶縁層30に覆われた側壁24Aおよび底壁24Bを有している。フィールドプレート電極26は、トレンチ24内においてトレンチ24の深さ方向(Z方向)に底壁24Bと離間して対向している。絶縁層30内におけるフィールドプレート電極26と底壁24Bとの間には、絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70が形成されている。
この構成によれば、フィールドプレート電極26とトレンチ24の底壁24Bとの間に形成された低誘電領域70によって、半導体装置10の出力容量Cossを低減することができる。したがって、半導体装置10のソース-ドレイン間容量Csdを低減することができる。
(1-2)低誘電領域70は、空隙領域である。
空気の比誘電率は約1.0であり、絶縁層30の比誘電率(約4.2)に対して十分に低い。このため、半導体装置10の出力容量Cossの低減効果を高めることができる。
空気の比誘電率は約1.0であり、絶縁層30の比誘電率(約4.2)に対して十分に低い。このため、半導体装置10の出力容量Cossの低減効果を高めることができる。
(1-3)トレンチ24の深さ方向における低誘電領域70の大きさRZは、トレンチ24の深さ方向におけるフィールドプレート電極26と低誘電領域70との間の距離DB以上である。この構成によれば、低誘電領域70の体積を大きくすることができるため、半導体装置10の出力容量Cossの低減効果を高めることができる。
(1-4)トレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bとの間の距離DAは、トレンチ24の深さ方向におけるフィールドプレート電極26と低誘電領域70との間の距離DBよりも大きい。
この構成によれば、絶縁層30のうちトレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bとの間の部分(下側絶縁部38の第1部分38A)が大きくなることによって、この部分の電界集中を抑制することができる。
(1-5)トレンチ24の深さ方向における低誘電領域70の大きさRZは、トレンチ24の幅方向(X方向)における低誘電領域70の大きさRXよりも大きい。
この構成によれば、トレンチ24の深さ方向および幅方向を含む面でトレンチ24を切断した場合の低誘電領域70の面積を容易に大きくすることができる。
この構成によれば、トレンチ24の深さ方向および幅方向を含む面でトレンチ24を切断した場合の低誘電領域70の面積を容易に大きくすることができる。
(1-6)トレンチ24の奥行方向(Y方向)における低誘電領域70の大きさは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも大きい。
この構成によれば、低誘電領域70の体積を大きくすることができるため、半導体装置10の出力容量Cossの低減効果を高めることができる。
この構成によれば、低誘電領域70の体積を大きくすることができるため、半導体装置10の出力容量Cossの低減効果を高めることができる。
(1-7)トレンチ24の深さ方向において、低誘電領域70のうちトレンチ24の底壁24B寄りの部分は、底壁24Bに向けて凸となる湾曲状に形成されている。
この構成によれば、低誘電領域70のうちトレンチ24の底壁24B寄りの部分における電界集中を抑制することができる。
この構成によれば、低誘電領域70のうちトレンチ24の底壁24B寄りの部分における電界集中を抑制することができる。
(1-8)X方向およびZ方向に沿う平面でトレンチ24を切断した場合の断面視において、トレンチ24の深さ方向における低誘電領域70のうちフィールドプレート電極26寄りの部分(第2低誘電領域74の一対の側面74A)は、第1低誘電領域72から離れるにつれて互いに近づくようにトレンチ24の深さ方向(Z方向)に対して傾斜して延びている。
この構成によれば、トレンチ24の幅方向における低誘電領域70のうちフィールドプレート電極26寄りの部分の両端とフィールドプレート電極26との間の絶縁層30の厚さが厚くなることによって、低誘電領域70のうちフィールドプレート電極26寄りの部分と、トレンチ24の幅方向におけるフィールドプレート電極26の底面26Aの両端とにおける電界集中を抑制することができる。
(1-9)トレンチ24,108は、トレンチ24,108の幅方向において互いに間隔をあけて複数設けられている。複数のトレンチ24,108の配列方向(X方向)における最も外側のトレンチであるトレンチ108(外端トレンチ)の幅方向の大きさは、トレンチ24の幅方向の大きさよりも大きい。トレンチ108には、低誘電領域70が形成されていない。
この構成によれば、トレンチ108に低誘電領域70が形成されていないことによって、半導体装置10の耐圧を向上させることができる。
加えて、トレンチ108は、複数のトレンチ24を取り囲むように形成されることによって、半導体装置10の耐圧を向上させる効果を高めることができる。
加えて、トレンチ108は、複数のトレンチ24を取り囲むように形成されることによって、半導体装置10の耐圧を向上させる効果を高めることができる。
(1-10)トレンチ24の幅方向におけるトレンチ24の底壁24Bの少なくとも両端は、湾曲状に形成されている。
この構成によれば、トレンチ24の底壁24Bと側壁24Aとが直角に繋がれた構成と比較して、トレンチ24の幅方向におけるトレンチ24の底壁24Bの両端における電界集中を抑制することができる。
この構成によれば、トレンチ24の底壁24Bと側壁24Aとが直角に繋がれた構成と比較して、トレンチ24の幅方向におけるトレンチ24の底壁24Bの両端における電界集中を抑制することができる。
(1-11)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
この構成によれば、ゲート電極28とドリフト領域16とが対向している領域の面積を小さくすることができる。したがって、ゲート-ドレイン間容量Cgdを低減できるとともに、ゲート電極28とドリフト領域16との間にある絶縁層30に印加される電界を緩和することができる。
(1-12)ゲート電極28は、底面28Aを含む底部32と、底部32上に形成された主部34とを含む。トレンチ24の幅方向において、底部32は、主部34よりも幅狭に形成されている。ゲート絶縁部36は、ゲート電極28の主部34とボディ領域18との間にある第1部分36Aと、ゲート電極28の底部32に隣接している第2部分36Bとを含む。第2部分36Bは、トレンチ24の側壁24A上において第1部分36Aよりも厚く形成されている。
この構成によれば、ゲート電極28の下端位置PL近傍においてゲート電極28とドリフト領域16との間の距離を大きくすることができる。したがって、ドリフト領域16とボディ領域18との界面INTがゲート電極28の下端位置PLよりも上にあったとしても、ゲート-ドレイン間容量Cgdの上昇を抑制することができる。
(1-13)ゲート絶縁部36の第2部分36Bは、トレンチ24の側壁24A上において、トレンチ24の底壁24Bに近づくにつれて厚くなるように形成されている。
この構成によれば、プロセスのばらつきによる急激なオン抵抗の上昇を抑制することができる。
この構成によれば、プロセスのばらつきによる急激なオン抵抗の上昇を抑制することができる。
(1-14)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の底部32の側面32Aの上端と同じ位置にある。
この構成によれば、チャネルが形成されるボディ領域18は、第1部分36Aよりも厚く形成された第2部分36Bとは隣接していないので、オン抵抗の上昇を抑制することができる。
この構成によれば、チャネルが形成されるボディ領域18は、第1部分36Aよりも厚く形成された第2部分36Bとは隣接していないので、オン抵抗の上昇を抑制することができる。
(1-15)ゲート電極28の底部32の側面32Aは、ゲート電極28の底面28Aに対して115°以上155°以下の角度をなしている。
この構成によれば、ドリフト領域16とボディ領域18との界面INTの位置がプロセスのばらつきの影響を受けて変動したとしても、ゲート-ドレイン間容量Cgdの増大および急激なオン抵抗の上昇の両方を適切に抑制することができる。
この構成によれば、ドリフト領域16とボディ領域18との界面INTの位置がプロセスのばらつきの影響を受けて変動したとしても、ゲート-ドレイン間容量Cgdの増大および急激なオン抵抗の上昇の両方を適切に抑制することができる。
(1-16)半導体装置10は、ドリフト領域16を含む半導体層12と、半導体層12の第2面12B(表面)から半導体層12の厚さ方向(Z方向)に延びたトレンチ24と、トレンチ24を埋めるように設けられた絶縁層30と、絶縁層30内に設けられたフィールドプレート電極26と、を備えている。トレンチ24は、絶縁層30に覆われた側壁24Aおよび底壁24Bを有している。フィールドプレート電極26は、トレンチ24内においてトレンチ24の深さ方向(Z方向)に底壁24Bと離間して対向している。半導体装置10の製造方法は、絶縁層30内におけるフィールドプレート電極26とトレンチ24の底壁24Bとの間に、絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70を形成する工程を含んでいる。
この構成によれば、フィールドプレート電極26とトレンチ24の底壁24Bとの間に形成された低誘電領域70によって、半導体装置10の出力容量Cossを低減することができる。したがって、半導体装置10のソース-ドレイン間容量Csdを低減することができる。
(1-17)トレンチ24は、トレンチ24の深さ方向においてトレンチ24の底壁24Bに近づくにつれてトレンチ24の幅狭になるように形成されている。低誘電領域70を形成する工程は、トレンチ24の底壁24Bおよび側壁24Aの双方に予め設定された厚さの絶縁層30を形成する工程を含む。
この構成によれば、底壁24B上の絶縁層30上において、側壁24A上に形成された絶縁層30同士が繋がる。そして、絶縁層30同士が繋がった部分よりも上方における側壁24A上に形成された絶縁層30同士は繋がらない。この絶縁層30同士が繋がらない部分には、フィールドプレート電極26が形成される。このため、フィールドプレート電極26および低誘電領域70の双方を容易に形成することができる。
[第2実施形態]
図22を参照して、第2実施形態の半導体装置10について説明する。本実施形態の半導体装置10は、第1実施形態の半導体装置10と比較して、フィールドプレート電極26(図1参照)を省略した点が主に異なる。以下の説明においては、第1実施形態の半導体装置10の構成要素と同様の構成要素には同一符号を付している。
図22を参照して、第2実施形態の半導体装置10について説明する。本実施形態の半導体装置10は、第1実施形態の半導体装置10と比較して、フィールドプレート電極26(図1参照)を省略した点が主に異なる。以下の説明においては、第1実施形態の半導体装置10の構成要素と同様の構成要素には同一符号を付している。
本実施形態のゲート電極28の厚さTは、第1実施形態のゲート電極28の厚さTよりも厚い。図22に示す例においては、ゲート電極28は、トレンチ24の深さ方向(Z方向)の中央よりも底壁24B寄りとなるようにトレンチ24の深さ方向に延びている。ゲート電極28は、トレンチ24内においてトレンチ24の深さ方向に底壁24Bと離間して対向している。このため、絶縁層30は、ゲート絶縁部36および下側絶縁部38を含んでいる。一方、本実施形態の半導体装置10がフィールドプレート電極26を備えていないため、絶縁層30は、中間絶縁部40を有していない。ここで、本実施形態においては、ゲート電極28は「電極」に対応している。
図22に示す例においては、ゲート電極28の底面28Aおよび上面28Bは、トレンチ24の深さ方向と直交する平坦面として設けられている。上面28Bは、半導体層12の第2面12Bよりも下方に位置することができる。なお、ゲート電極28の底面28Aおよび上面28Bの少なくとも一方が湾曲していてもよい。
また、ゲート電極28は、その底部32の側面32Aのトレンチ24の深さ方向に対する傾斜角度と主部34の側面34Aのトレンチ24の深さ方向に対する傾斜角度とが同じとなるように設けられている。つまり、ゲート電極28は、底部32と主部34とが区分なく設けられている。このため、図22に示す例においては、絶縁層30のゲート絶縁部36は、第1部分36Aと第2部分36Bとが区分なく設けられている。図22に示す例においては、便宜上、ゲート電極28の下端部を底部32として示し、ゲート絶縁部36のうち底部32を取り囲む部分を第2部分36Bとして示している。ゲート電極28の下端部よりも上方の部分は主部34として示し、ゲート絶縁部36のうち主部34を取り囲む部分を第1部分36Aとして示している。
トレンチ24の深さ方向におけるゲート電極28とトレンチ24の底壁24Bとの間の距離DGZは、ゲート絶縁部36の厚さよりも大きい。ここで、距離DGZは、トレンチ24の深さ方向におけるゲート電極28の底面28Aとトレンチ24の底壁24Bとの間の距離である。距離DGZは、トレンチ24の幅方向の中央において最大となり、トレンチ24の幅方向におけるゲート電極28の底面28Aの両端において最小となる。図22に示す例においては、距離DGZのうち最小となる距離は、ゲート絶縁部36の厚さよりも大きい。また、ゲート絶縁部36の厚さは、ゲート電極28の側面32A(34A)とトレンチ24の側壁24Aとの間の距離を指す。
図22に示す例においては、絶縁層30内におけるゲート電極28とトレンチ24の底壁24Bとの間には、絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70が設けられている。第1実施形態と同様に、低誘電領域70は、空隙領域である。つまり、低誘電領域70は空隙によって形成されている。
低誘電領域70は、下側絶縁部38に設けられている。低誘電領域70は、下側絶縁部38(絶縁層30)に取り囲まれているともいえる。このため、低誘電領域70は、トレンチ24の深さ方向においてトレンチ24の底壁24Bおよびゲート電極28の双方から離間して設けられている。つまり、トレンチ24の深さ方向における低誘電領域70と底壁24Bとの間と、低誘電領域70とゲート電極28との間の双方には下側絶縁部38(絶縁層30)が設けられている。
トレンチ24の深さ方向において、低誘電領域70のうちトレンチ24の底壁24B寄りの部分は、底壁24Bに向けて凸となる湾曲状に形成されている。
トレンチ24の幅方向(X方向)における低誘電領域70の大きさRXは、トレンチ24の深さ方向における低誘電領域70の大きさRZ以上であってよい。図22に示す例においては、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも大きい。
トレンチ24の幅方向(X方向)における低誘電領域70の大きさRXは、トレンチ24の深さ方向における低誘電領域70の大きさRZ以上であってよい。図22に示す例においては、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも大きい。
トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の幅方向におけるゲート電極28の大きさGX以下であってよい。図22に示す例においては、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の幅方向におけるゲート電極28の大きさGXよりも小さい。ここで、図22に示す例におけるトレンチ24の幅方向におけるゲート電極28の大きさGXは、ゲート電極28の主部34の最小の幅寸法を指す。つまり、トレンチ24の幅方向におけるゲート電極28の大きさGXは、ゲート電極28の主部34の一対の側面34Aのうちゲート電極28の底面28Aに繋がる下端縁におけるトレンチ24の幅方向の間の距離であるといえる。
トレンチ24の奥行方向(Y方向)における低誘電領域70の大きさは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも大きい。トレンチ24の奥行方向における低誘電領域70の大きさは、トレンチ24の幅方向における低誘電領域70の大きさRXよりも大きい。トレンチ24の奥行方向における低誘電領域70の大きさは、トレンチ24の奥行方向におけるゲート電極28の大きさよりも大きくてもよい。
トレンチ24の深さ方向におけるゲート電極28と低誘電領域70との間の距離DCは、トレンチ24の深さ方向における低誘電領域70の大きさRZ以下であってよい。図22に示す例においては、トレンチ24の深さ方向におけるゲート電極28と低誘電領域70との間の距離DCは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも小さい。
トレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bの間の距離DAは、トレンチ24の深さ方向におけるゲート電極28と低誘電領域70との間の距離DC以下であってよい。図22に示す例においては、距離DAは、距離DCよりも小さい。
(効果)
本実施形態の半導体装置10によれば、第1実施形態の(1-2)、(1-7)、(1-9)、および(1-10)の効果に加え、以下の効果が得られる。
本実施形態の半導体装置10によれば、第1実施形態の(1-2)、(1-7)、(1-9)、および(1-10)の効果に加え、以下の効果が得られる。
(2-1)半導体装置10は、ドリフト領域16を含む半導体層12と、半導体層12の第2面12B(表面)から半導体層12の厚さ方向(Z方向)に延びたトレンチ24と、トレンチ24を埋めるように設けられた絶縁層30と、絶縁層30内に設けられたゲート電極28と、を備えている。トレンチ24は、絶縁層30に覆われた側壁24Aおよび底壁24Bを有している。ゲート電極28は、トレンチ24内においてトレンチ24の深さ方向(Z方向)に底壁24Bと離間して対向している。絶縁層30内におけるゲート電極28と底壁24Bとの間には、絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70が形成されている。
この構成によれば、ゲート電極28とトレンチ24の底壁24Bとの間に形成された低誘電領域70によって、半導体装置10の出力容量Cossを低減することができる。したがって、半導体装置10のソース-ドレイン間容量Csdを低減することができる。
[変更例]
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・各実施形態において、半導体層12内の各領域の導電型が反転された構造が採用されてもよい。すなわち、p型の領域がn型の領域とされ、n型の領域がp型の領域とされてもよい。
・第1実施形態において、トレンチ24の深さ方向(Z方向)におけるフィールドプレート電極26と低誘電領域70との間の距離DBの大きさは任意に変更可能である。一例では、距離DBは、トレンチ24の深さ方向における低誘電領域70の大きさRZよりも大きくてもよい。また一例では、距離DBは、トレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bとの間の距離DA以上であってもよい。また一例では、距離DBは、トレンチ24の深さ方向におけるゲート電極28とフィールドプレート電極26との間の距離DGFよりも大きくてもよい。
・第1実施形態において、トレンチ24の深さ方向における低誘電領域70の大きさRZとトレンチ24の幅方向における低誘電領域70の大きさRXとの関係は任意に変更可能である。一例では、トレンチ24の幅方向における低誘電領域70の大きさRXに対するトレンチ24の深さ方向における低誘電領域70の大きさRZの比率は、1.0よりも大きく1.2未満であってもよい。また一例では、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の深さ方向における低誘電領域70の大きさRZ以上であってもよい。
・第1実施形態において、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の幅方向におけるフィールドプレート電極26の大きさよりも大きくてもよい。
・第1実施形態において、トレンチ24の奥行方向における低誘電領域70の大きさは任意に変更可能である。一例では、トレンチ24の奥行方向における低誘電領域70の大きさは、トレンチ24の奥行方向におけるフィールドプレート電極26の大きさよりも大きくてもよい。
・第2実施形態において、トレンチ24の深さ方向(Z方向)におけるゲート電極28と低誘電領域70との間の距離DCの大きさは任意に変更可能である。一例では、距離DCは、トレンチ24の深さ方向における低誘電領域70の大きさRZ以上であってもよい。また一例では、距離DCは、トレンチ24の幅方向における低誘電領域70の大きさRX以上であってもよい。また一例では、距離DCは、トレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bとの間の距離DAよりも小さくてもよい。
・第2実施形態において、トレンチ24の深さ方向における低誘電領域70の大きさRZとトレンチ24の幅方向における低誘電領域70の大きさRXとの関係は任意に変更可能である。一例では、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の深さ方向における低誘電領域70の大きさRZ以下であってもよい。一例では、トレンチ24の幅方向における低誘電領域70の大きさRXに対するトレンチ24の深さ方向における低誘電領域70の大きさRZの比率は、1.2以上であってもよい。
・第2実施形態において、トレンチ24の幅方向における低誘電領域70の大きさRXは任意に変更可能である。一例では、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の幅方向におけるゲート電極28の大きさよりも大きくてもよい。
・第2実施形態において、トレンチ24の奥行方向における低誘電領域70の大きさは任意に変更可能である。一例では、トレンチ24の奥行方向における低誘電領域70の大きさは、トレンチ24の奥行方向におけるゲート電極28の大きさ以下であってもよい。
・各実施形態において、トレンチ24の深さ方向における低誘電領域70の位置は任意に変更可能である。一例では、低誘電領域70は、トレンチ24の底壁24Bに形成されていてもよい。つまり、トレンチ24の深さ方向における低誘電領域70と底壁24Bとの間に下側絶縁部38(絶縁層30)が設けられていなくてもよい。
・各実施形態において、トレンチ24の幅方向における低誘電領域70の位置は任意に変更可能である。トレンチ24の幅方向における低誘電領域70の中央と、トレンチ24の幅方向の中央とが互いに異なっていてもよい。つまり、トレンチ24の幅方向において、低誘電領域70は、トレンチ24の幅方向の中央に対して偏った位置に設けられていてもよい。
・各実施形態において、トレンチ24の幅方向および深さ方向で切断した場合の低誘電領域70の断面形状は任意に変更可能である。一例では、低誘電領域70のうちトレンチ24の底壁24B寄りの部分の底面(第1低誘電領域72の底面72A)は、平坦面を含んでいてもよい。また一例では、第1実施形態の変更例において、図23に示すように、トレンチ24の深さ方向において、低誘電領域70のうちフィールドプレート電極26寄りの部分は、フィールドプレート電極26に向けて凸となる湾曲状に形成されていてもよい。つまり、低誘電領域70のうちトレンチ24の深さ方向においてフィールドプレート電極26と対向する上面70Cは、フィールドプレート電極26に向けて凸となる湾曲状に形成されていてもよい。上面70Cは、低誘電領域70の底面72Aとは反対側の面であるといえる。また一例では、第2実施形態の変更例において、トレンチ24の深さ方向において、低誘電領域70のうちゲート電極28寄りの部分は、ゲート電極28に向けて凸となる湾曲状に形成されていてもよい。つまり、低誘電領域70のうちトレンチ24の深さ方向においてゲート電極28と対向する上面は、ゲート電極28に向けて凸となる湾曲状に形成されていてもよい。
・各実施形態において、低誘電領域70内に収容される物質は空気に限定されない。一例では、低誘電領域70内には、炭素(C)を添加したシリコン酸化膜(SiOC)が設けられていてもよい。要するに、低誘電領域70内には、シリコン酸化膜の比誘電率(約4.2)よりも比誘電率が低く絶縁性を有する物質が収容されていればよい。
・第1実施形態において、トレンチ24の幅方向および深さ方向で切断した場合のトレンチ24の断面形状は任意に変更可能である。一例では、トレンチ24は、トレンチ24の深さ方向に沿って一定の幅を有していてもよい。また、底壁24Bの少なくとも一部がトレンチ24の幅方向に沿う平坦面であってもよい。一例では、底壁24Bのうちトレンチ24の幅方向の中央部がトレンチ24の幅方向に沿う平坦面であり、底壁24Bのうちトレンチ24の幅方向の両端部が湾曲状に形成されていてもよい。また一例では、トレンチ24の底壁24Bは、トレンチ24の深さ方向に直交する平坦面によって形成されていてもよい。
・第1実施形態において、フィールドプレート電極26の形状は任意に変更可能である。一例では、フィールドプレート電極26の底面26Aは、トレンチ24の深さ方向に直交した平坦面であってもよい。また、フィールドプレート電極26の上面26Bは、トレンチ24の深さ方向に直交した平坦面であってもよい。また、フィールドプレート電極26は、トレンチ24の深さ方向に沿って一定の幅を有していてもよい。
・第1実施形態において、ゲート電極28の形状は任意に変更可能である。
第1例では、図24に示すように、ゲート電極28は、矩形状の断面を有している。なお、ここでいう断面とは、トレンチ24の奥行方向(Y方向)と直交する面で切断した場合の断面である。この変更例では、ゲート電極28は、その底部32の側面32Aのトレンチ24の深さ方向(Z方向)に対する傾斜角度と主部34の側面34Aのトレンチ24の深さ方向に対する傾斜角度とが同じとなるように設けられている。つまり、ゲート電極28は、底部32と主部34とが区分なく設けられている。
第1例では、図24に示すように、ゲート電極28は、矩形状の断面を有している。なお、ここでいう断面とは、トレンチ24の奥行方向(Y方向)と直交する面で切断した場合の断面である。この変更例では、ゲート電極28は、その底部32の側面32Aのトレンチ24の深さ方向(Z方向)に対する傾斜角度と主部34の側面34Aのトレンチ24の深さ方向に対する傾斜角度とが同じとなるように設けられている。つまり、ゲート電極28は、底部32と主部34とが区分なく設けられている。
図24に示す例においては、ゲート電極28の底面28Aおよび上面28Bは、トレンチ24の深さ方向と直交する平坦面として設けられている。上面28Bは、半導体層12の第2面12Bよりも下方に位置することができる。なお、ゲート電極28の底面28Aおよび上面28Bの少なくとも一方が湾曲していてもよい。底面28Aが湾曲している場合、下端位置PLは、フィールドプレート電極26またはトレンチ24の底壁24Bに対してトレンチ24の深さ方向で最も近い底面28A上の位置である。上面28Bが湾曲している場合、上端位置PUは、半導体層12の第2面12Bに対してトレンチ24の深さ方向で最も近い上面28Bの位置である。
図24に示す例においては、ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLに揃っている。なお、トレンチ24の深さ方向における界面INTの位置は任意に変更可能である。
第2例では、図25に示すように、ゲート電極28は、フィールドプレート電極26の少なくとも一部が対向している底面28Aと、底面28Aと反対側を向く上面28Bと、を含んでいる。上面28Bは、半導体層12の第2面12Bよりも下方に位置することができる。底面28Aは、トレンチ24の幅方向における底面28Aの中央に形成された凹部28Cを含むことができる。フィールドプレート電極26は、凹部28Cに部分的に収容されている。図25に示す例においては、フィールドプレート電極26の上端部が凹部28Cに収容されている。
ゲート電極28は、トレンチ24の深さ方向の厚さTを有している。ゲート電極28の厚さTは、トレンチ24の深さ方向におけるゲート電極28の下端位置PLと上端位置PUとの間の距離と定義することができる。図25に示す例においては、ゲート電極28の底面28Aが凹部28Cを有しかつ湾曲している場合、下端位置PLは、フィールドプレート電極26またはトレンチ24の底壁24Bに対してトレンチ24の深さ方向において最も近い底面28A上の位置である。図25に示す例においては、底面28Aは、下方に凸となるように湾曲しており、底面28Aの中央に凹部28Cを含んでいる。したがって、底面28Aの下端位置PLは、凹部28Cの周縁端の位置となる。
図25に示す例においては、上面28Bは、トレンチ24の深さ方向と直交する平坦面である。上面28Bは上記平坦面である場合、ゲート電極28の上端位置PUは、ゲート電極28の上面28Bと略同一平面上にある。つまり、ゲート電極28の上端位置PUは、ゲート電極28の上面28Bの位置である。この場合、厚さTは、トレンチ24の深さ方向におけるゲート電極28の下端位置PLと上面28Bとの間の距離に相当する。
ゲート電極28の上面28Bの形状は任意に変更可能であり、一例では上面28Bは湾曲していてもよい。上面28Bが上方に向けて凸となるように湾曲している場合、上端位置PUは、半導体層12の第2面12Bに対してトレンチ24の深さ方向において最も近い上面28B上の位置である。
ゲート電極28は、底面28Aを含む底部32と、底部32上に形成された主部34とを含んでいる。ゲート電極28の底部32は、主部34よりも幅狭に形成されている。主部34は、トレンチ24の深さ方向においてトレンチ24の底壁24Bに近づくにつれて幅狭になるように形成されている。
絶縁層30は、第1実施形態と同様に、ゲート絶縁部36、下側絶縁部38、および中間絶縁部40を有している。ゲート絶縁部36は、ゲート電極28と半導体層12との間に介在してトレンチ24の側壁24Aを覆っている。ゲート電極28と半導体層12とは、ゲート絶縁部36によってトレンチ24の幅方向に分離されている。
ゲート絶縁部36は、第1実施形態と同様に、第1部分36Aおよび第2部分36Bを有している。第1部分36Aは、トレンチ24の側壁24A上において第2部分36Bに近づくにつれて厚くなるように形成されていてもよい。第2部分36Bは、トレンチ24の側壁24A上において、第1部分36Aよりも厚く、かつトレンチ24の底壁24Bに近づくにつれて厚くなるように形成されていてもよい。
下側絶縁部38は、フィールドプレート電極26と半導体層12との間でトレンチ24の側壁24Aおよび底壁24Bを覆っている。中間絶縁部40は、絶縁層30のうちゲート電極28の凹部28C内においてフィールドプレート電極26とゲート電極28との間に位置する部分である。
ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
このように、ドリフト領域16とボディ領域18との界面INTを、ゲート電極28の厚さTの範囲のうち、比較的下方に配置させることによって、ドリフト領域16とゲート絶縁部36との界面の面積を相対的に縮小することができる。一方、ボディ領域18とゲート絶縁部36との界面の面積は、相対的に増大させることができる。
なお、ゲート絶縁部36の第2部分36Bはドリフト領域16に隣接する一方、ボディ領域18に隣接していなくてもよい。この場合、ドリフト領域16とボディ領域18との界面INTは、ゲート電極28の底部32(底面28A)の上端と、トレンチ24の深さ方向において略同じ位置にある。なお、底面28Aの上端は、主部34の側面34Aの下端と接続されている箇所に相当する。この場合、ボディ領域18は、ゲート絶縁部36の第1部分36Aと隣接するが第2部分36Bとは隣接しない。また別の例においては、第2部分36Bは、ボディ領域18およびドリフト領域16の双方に隣接していてもよい。
第3例では、ゲート電極28は、トレンチ24の深さ方向に沿って一定の幅を有していてもよい。つまり、ゲート電極28の底部32の一対の側面32Aおよび主部34の一対の側面34Aはそれぞれ、トレンチ24の深さ方向に沿って延びていてもよい。
・第1実施形態において、トレンチ24の深さ方向におけるドリフト領域16とボディ領域18との界面INTの位置は任意に変更可能である。ドリフト領域16とボディ領域18との界面INTは、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間とはトレンチ24の深さ方向において異なる位置にあってもよい。一例では、界面INTは、トレンチ24の深さ方向においてゲート電極28の下端位置PLに揃っていてもよい。また、界面INTは、トレンチ24の深さ方向において基準位置PRよりも上方に位置していてもよいし、下端位置PLよりも下方に位置していてもよい。
・第1実施形態において、中間絶縁部40のZ方向の大きさと、下側絶縁部38の第2部分38BのZ方向の大きさとの関係は任意に変更可能である。一例では、フィールドプレート電極26の上面26Bとゲート電極28の底面28AとのZ方向の間の距離DGFは、フィールドプレート電極26と底壁24BとのZ方向の間の距離DFZ以上であってもよい。
・第2実施形態において、ゲート電極28の形状は任意に変更可能である。一例では、図26に示すように、ゲート電極28は、第1実施形態の底部32(図1参照)に対応する第1部分82と、第1実施形態の主部34(図1参照)に対応する第2部分84と、トレンチ24の深さ方向において第1部分82に対して第2部分84とは反対側に延びる第3部分86と、を含んでいてもよい。図26に示す例におけるゲート電極28は、第1実施形態のゲート電極28とフィールドプレート電極26(図1参照)とが一体化された形状に相当している。このため、ゲート電極28の底面28Aは、フィールドプレート電極26の底面26Aと同じ形状を有している。なお、図26に示す例におけるゲート電極28の第1部分82および第2部分84と絶縁層30との関係は、第1実施形態のゲート電極28と絶縁層30との関係と同様である。
図26に示す例においては、トレンチ24の深さ方向(Z方向)においてゲート電極28とトレンチ24の底壁24Bとの間に形成された低誘電領域70は、第1実施形態の低誘電領域70と同様の形状を有している。より詳細には、低誘電領域70は、トレンチ24の深さ方向における低誘電領域70のうちゲート電極28寄りの部分である第1低誘電領域72と、低誘電領域70のうちトレンチ24の底壁24B寄りの部分である第2低誘電領域74と、を有している。低誘電領域70の第1低誘電領域72の底面72Aは、トレンチ24の底壁24Bに向けて凸となる湾曲状に形成されている。低誘電領域70の第2低誘電領域74の一対の側面74Aは、第1低誘電領域72から離れるにつれて互いに近づくように傾斜して延びている。つまり、一対の側面74Aは、ゲート電極28に近づくにつれて互いに近づくように傾斜して延びている。また、一対の側面74Aは、ゲート電極28に向けて凸となる湾曲状に形成されていてもよい。
図27は、図26における低誘電領域70およびその周辺の拡大図である。
図27に示す例においては、トレンチ24の深さ方向における低誘電領域70の大きさRZは、トレンチ24の幅方向(X方向)における低誘電領域70の大きさRXよりも大きい。トレンチ24の幅方向における低誘電領域70の大きさRXに対するトレンチ24の深さ方向における低誘電領域70の大きさRZの比率は、1.2以上である。トレンチ24の奥行方向(Y方向)における低誘電領域70の大きさは、トレンチ24の幅方向における低誘電領域70の大きさRXよりも大きい。
図27に示す例においては、トレンチ24の深さ方向における低誘電領域70の大きさRZは、トレンチ24の幅方向(X方向)における低誘電領域70の大きさRXよりも大きい。トレンチ24の幅方向における低誘電領域70の大きさRXに対するトレンチ24の深さ方向における低誘電領域70の大きさRZの比率は、1.2以上である。トレンチ24の奥行方向(Y方向)における低誘電領域70の大きさは、トレンチ24の幅方向における低誘電領域70の大きさRXよりも大きい。
図27に示す例においては、トレンチ24の幅方向における低誘電領域70の大きさRXは、トレンチ24の幅方向におけるゲート電極28の大きさ以下である。ここで、図27に示す例におけるトレンチ24の幅方向におけるゲート電極28の大きさは、ゲート電極28の第3部分86の一対の側面86Aのうちゲート電極28の底面28Aに繋がる下端縁におけるトレンチ24の幅方向の間の距離を指す。
図27に示す例においては、トレンチ24の深さ方向における低誘電領域70の大きさRZは、トレンチ24の深さ方向におけるゲート電極28と低誘電領域70との間の距離DB以上である。トレンチ24の深さ方向における低誘電領域70とトレンチ24の底壁24Bとの間の距離DAは、トレンチ24の深さ方向におけるゲート電極28と低誘電領域70との間の距離DBよりも大きい。
図26および図27に示す半導体装置10の製造方法において、低誘電領域70は第1実施形態の半導体装置10と同様に形成される。つまり、図26および図27に示す半導体装置10の製造方法は、絶縁層30内におけるゲート電極28とトレンチ24の底壁24Bとの間に絶縁層30よりも比誘電率が低く絶縁性を有する低誘電領域70を形成することを含む。低誘電領域70を形成することは、トレンチ24の底壁24Bおよび側壁24Aの双方に予め設定された厚さの第1絶縁層56(絶縁層)を形成する工程を含む。図26および図27に示す例の構成によれば、第2実施形態の効果に加え、第1実施形態の(1-2)~(1-10)の効果を得ることができる。
・各実施形態において、平面視におけるトレンチ24の形状は任意に変更可能である。一例では、図28に示すように、トレンチ24は、非アクティブ領域104において、トレンチ24の幅が大きくなっていてもよい。図28に示す例においては、トレンチ24は、トレンチ24の奥行方向(Y方向)において非アクティブ領域104のうちゲート電極28よりもトレンチ24の端部寄りにおける部分(端部領域24E)の幅が大きくなっている。
図29は、図28におけるF29-F29の断面図であり、トレンチ24の幅が大きくなった部分の断面構造を示している。図29に示すように、トレンチ24の端部領域24Eにおいては、低誘電領域70が形成されていない。
トレンチ24の端部領域24Eの幅が大きくなったことにともない、トレンチ24の端部領域24Eは、深くなっている。図29に示す例においては、トレンチ24の端部領域24Eの幅は、トレンチ108の幅と等しい。このため、トレンチ24の端部領域24Eの深さは、トレンチ108の深さと等しい。
低誘電領域70が形成されていないことにともない、端部領域24Eでは、トレンチ24の深さ方向におけるフィールドプレート電極26の底面26Aの位置が第1実施形態と比較してトレンチ24の底壁24B寄りに位置している。つまり、端部領域24Eでは、トレンチ24の深さ方向におけるフィールドプレート電極26の大きさは、端部領域24E以外のトレンチ24の深さ方向におけるフィールドプレート電極26の大きさよりも大きい。また、端部領域24Eでは、トレンチ24の幅方向(X方向)におけるフィールドプレート電極26の大きさは、端部領域24E以外のトレンチ24の幅方向におけるフィールドプレート電極26の大きさよりも大きい。
・各実施形態において、半導体装置10の形成パターンは任意に変更可能である。図30は半導体装置10の形成パターンの第1例を示し、図31は半導体装置10の形成パターンの第2例を示している。図30および図31は、半導体装置10の概略上面図である。なお、理解を容易にするため、図30および図31では、図1および図3の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線204およびゲート配線208の下層に位置するいくつかの構成要素、およびソース配線204とゲート配線208との間に形成される配線間絶縁層は、簡略化のために図示されていない。
図30には、ストライプ状に整列された複数のトレンチ24と、2つのトレンチ302とを含む形成パターン300が示されている。2つのトレンチ302は、各トレンチ24の延びる方向(図30の例ではY方向)と同一方向に延びている。したがって、複数のトレンチ24と、2つのトレンチ302とは相互に平行であってよい。複数のトレンチ24は、2つのトレンチ302の間に配置されている。ここで、図30に示す変更例においては、トレンチ302は「外端トレンチ」に対応している。
図30に示す例においては、左側から右側に向けて、2つのトレンチ302のうちの左側のトレンチ302、複数のトレンチ24、および2つのトレンチ302のうちの右側のトレンチ302が、この順にX方向に整列されている。また、2つのトレンチ302の各々は、各トレンチ24と略同じ長さを有することができる。複数のトレンチ24および2つのトレンチ302は、ソース配線204と、ソース配線204から離間されたゲート配線208とによって部分的に覆われている。ソース配線204は、少なくともソース領域20全体を覆うように配置されてもよい。各トレンチ24の一方の端部寄りに位置する第1電極106(図3参照)は、ソースコンタクト202を介してソース配線204に接続されている。同様に、トレンチ302内の第2電極110も、ソースコンタクト202を介してソース配線204に接続されている。一方、各トレンチ24の他方の端部寄りに位置するゲート電極28(図1および図3参照)は、ゲートコンタクト206を介してゲート配線208に接続されている。
図31には、ストライプ状に整列された複数のトレンチ24と、複数のトレンチ24を取り囲むトレンチ402とを含む形成パターン400が示されている。トレンチ402は、平面視で複数のトレンチ24を取り囲むように矩形枠状に形成され得る。この場合、トレンチ402は、X方向に沿って延在する2つの部分と、X方向に沿って延在する2つの部分同士を繋ぐように設けられた、Y方向に沿って延在する2つの部分とを含むことができる。各トレンチ24の2つの端部は、トレンチ402(詳細にはX方向に沿って延在する2つの部分)と連通している。複数のトレンチ24およびトレンチ402は、ソース配線204と、ソース配線204から離間されたゲート配線208とによって部分的に覆われている。ソース配線204は、少なくともソース領域20全体を覆うように配置されてもよい。各トレンチ24の一方の端部寄りに位置する第1電極106(図3参照)は、ソースコンタクト202を介してソース配線204に接続されている。同様に、トレンチ402内の第2電極110も、ソースコンタクト202を介してソース配線204に接続されている。一方、各トレンチ24の他方の端部寄りに位置するゲート電極28(図1および図3参照)は、ゲートコンタクト206を介してゲート配線208に接続されている。
本開示で使用される「~上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「~上に」と「~の上方に」との双方の意味を含む。したがって、「第1層が第2層上に形成される」という表現は、或る実施形態では第1層が第2層に接触して第2層上に直接配置され得るが、他の実施形態では第1層が第2層に接触することなく第2層の上方に配置され得ることが意図される。すなわち、「~上に」という用語は、第1層と第2層との間に他の層が形成される構造を排除しない。
本開示で使用されるZ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造(たとえば、図1に示される構造)は、本明細書で説明されるZ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。たとえば、X軸方向が鉛直方向であってもよく、またはY軸方向が鉛直方向であってもよい。
[付記]
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
(付記A1)
ドリフト領域(16)を含む半導体層(12)と、
前記半導体層(12)の表面(12B)から前記半導体層(12)の厚さ方向(Z方向)に延びたトレンチ(24)と、
前記トレンチ(24)を埋めるように設けられた絶縁層(30)と、
前記絶縁層(30)内に形成された電極(26)と、
を備え、
前記トレンチ(24)は、前記絶縁層(30)に覆われた側壁(24A)および底壁(24B)を有し、
前記電極(26)は、前記トレンチ(24)内において前記トレンチ(24)の深さ方向(Z方向)に前記底壁(24B)と離間して対向しており、
前記絶縁層(30)内における前記電極(26)と前記底壁(24B)との間には、前記絶縁層(30)よりも比誘電率が低く絶縁性を有する低誘電領域(70)が形成されている
半導体装置。
ドリフト領域(16)を含む半導体層(12)と、
前記半導体層(12)の表面(12B)から前記半導体層(12)の厚さ方向(Z方向)に延びたトレンチ(24)と、
前記トレンチ(24)を埋めるように設けられた絶縁層(30)と、
前記絶縁層(30)内に形成された電極(26)と、
を備え、
前記トレンチ(24)は、前記絶縁層(30)に覆われた側壁(24A)および底壁(24B)を有し、
前記電極(26)は、前記トレンチ(24)内において前記トレンチ(24)の深さ方向(Z方向)に前記底壁(24B)と離間して対向しており、
前記絶縁層(30)内における前記電極(26)と前記底壁(24B)との間には、前記絶縁層(30)よりも比誘電率が低く絶縁性を有する低誘電領域(70)が形成されている
半導体装置。
(付記A2)
前記電極は、フィールドプレート電極(26)であり、
前記トレンチ(24)内には、前記フィールドプレート電極(26)とは別にゲート電極(28)が設けられており、
前記ゲート電極(28)は、前記トレンチ(24)の深さ方向(Z方向)において、前記フィールドプレート電極(26)に対して前記底壁(24B)と反対側に配置されている
付記A1に記載の半導体装置。
前記電極は、フィールドプレート電極(26)であり、
前記トレンチ(24)内には、前記フィールドプレート電極(26)とは別にゲート電極(28)が設けられており、
前記ゲート電極(28)は、前記トレンチ(24)の深さ方向(Z方向)において、前記フィールドプレート電極(26)に対して前記底壁(24B)と反対側に配置されている
付記A1に記載の半導体装置。
(付記A3)
前記電極は、ゲート電極(28)である
付記A1に記載の半導体装置。
前記電極は、ゲート電極(28)である
付記A1に記載の半導体装置。
(付記A4)
前記低誘電領域(70)は、空隙領域である
付記A1~A3のいずれか1つに記載の半導体装置。
前記低誘電領域(70)は、空隙領域である
付記A1~A3のいずれか1つに記載の半導体装置。
(付記A5)
前記トレンチ(24)の深さ方向(Z方向)における前記電極(26)と前記低誘電領域(70)との間の距離(DB)は、前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)以上である
付記A1~A4のいずれか1つに記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)における前記電極(26)と前記低誘電領域(70)との間の距離(DB)は、前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)以上である
付記A1~A4のいずれか1つに記載の半導体装置。
(付記A6)
前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)と前記底壁(24B)との間の距離(DA)は、前記トレンチ(24)の深さ方向(Z方向)における前記電極(26)と前記低誘電領域(70)との間の距離(DB)よりも大きい
付記A1~A5のいずれか1つに記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)と前記底壁(24B)との間の距離(DA)は、前記トレンチ(24)の深さ方向(Z方向)における前記電極(26)と前記低誘電領域(70)との間の距離(DB)よりも大きい
付記A1~A5のいずれか1つに記載の半導体装置。
(付記A7)
前記トレンチ(24)の深さ方向(Z方向)における前記電極(26)と前記低誘電領域(70)との間の距離(DB)は、前記トレンチ(24)の深さ方向(Z方向)における前記ゲート電極(28)と前記フィールドプレート電極(26)との間の距離以下である
付記A2に記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)における前記電極(26)と前記低誘電領域(70)との間の距離(DB)は、前記トレンチ(24)の深さ方向(Z方向)における前記ゲート電極(28)と前記フィールドプレート電極(26)との間の距離以下である
付記A2に記載の半導体装置。
(付記A8)
前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)は、前記トレンチ(24)の幅方向(X方向)における前記低誘電領域(70)の大きさ(RX)よりも大きい
付記A1~A7のいずれか1つに記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)は、前記トレンチ(24)の幅方向(X方向)における前記低誘電領域(70)の大きさ(RX)よりも大きい
付記A1~A7のいずれか1つに記載の半導体装置。
(付記A9)
前記トレンチ(24)の幅方向(X方向)における前記低誘電領域(70)の大きさ(RX)に対する前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)の比率(RZ/RX)は、1.2以上である
付記A8に記載の半導体装置。
前記トレンチ(24)の幅方向(X方向)における前記低誘電領域(70)の大きさ(RX)に対する前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)の比率(RZ/RX)は、1.2以上である
付記A8に記載の半導体装置。
(付記A10)
前記トレンチ(24)の幅方向(X方向)における前記低誘電領域(70)の大きさ(RX)は、前記トレンチ(24)の幅方向(X方向)における前記電極(26)の大きさ以下である
付記A1~A9のいずれか1つに記載の半導体装置。
前記トレンチ(24)の幅方向(X方向)における前記低誘電領域(70)の大きさ(RX)は、前記トレンチ(24)の幅方向(X方向)における前記電極(26)の大きさ以下である
付記A1~A9のいずれか1つに記載の半導体装置。
(付記A11)
前記トレンチ(24)の深さ方向(Z方向)および幅方向(X方向)の双方に直交する奥行方向(Y方向)における前記低誘電領域(70)の大きさは、前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)よりも大きい
付記A1~A10のいずれか1つに記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)および幅方向(X方向)の双方に直交する奥行方向(Y方向)における前記低誘電領域(70)の大きさは、前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)の大きさ(RZ)よりも大きい
付記A1~A10のいずれか1つに記載の半導体装置。
(付記A12)
前記トレンチ(24)の奥行方向(Y方向)における前記低誘電領域(70)の大きさは、前記トレンチ(24)の奥行方向(Y方向)における前記電極(26)の大きさ以下である
付記A11に記載の半導体装置。
前記トレンチ(24)の奥行方向(Y方向)における前記低誘電領域(70)の大きさは、前記トレンチ(24)の奥行方向(Y方向)における前記電極(26)の大きさ以下である
付記A11に記載の半導体装置。
(付記A13)
前記トレンチ(24)の深さ方向(Z方向)において、前記低誘電領域(70)のうち前記底壁(24B)寄りの部分(72)は前記底壁(24B)に向けて凸となる湾曲状に形成されている
付記A1~A12のいずれか1つに記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)において、前記低誘電領域(70)のうち前記底壁(24B)寄りの部分(72)は前記底壁(24B)に向けて凸となる湾曲状に形成されている
付記A1~A12のいずれか1つに記載の半導体装置。
(付記A14)
前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)のうち前記底壁(24B)寄りの部分を第1低誘電領域(72)とし、前記電極(26)寄りの部分を第2低誘電領域(74)として、
前記第1低誘電領域(72)のうち前記底壁(24B)と前記トレンチ(24)の深さ方向(Z方向)において対向する底面(72A)は、前記底壁(24B)に向けて凸となる湾曲面によって形成されており、
前記第2低誘電領域(74)のうち前記側壁(24A)と前記トレンチ(24)の幅方向(X方向)において対向する一対の側面(74A)は、前記第1低誘電領域(72)から離れるにつれて互いに近づくように傾斜して延びている
付記A1~A12のいずれか1つに記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)における前記低誘電領域(70)のうち前記底壁(24B)寄りの部分を第1低誘電領域(72)とし、前記電極(26)寄りの部分を第2低誘電領域(74)として、
前記第1低誘電領域(72)のうち前記底壁(24B)と前記トレンチ(24)の深さ方向(Z方向)において対向する底面(72A)は、前記底壁(24B)に向けて凸となる湾曲面によって形成されており、
前記第2低誘電領域(74)のうち前記側壁(24A)と前記トレンチ(24)の幅方向(X方向)において対向する一対の側面(74A)は、前記第1低誘電領域(72)から離れるにつれて互いに近づくように傾斜して延びている
付記A1~A12のいずれか1つに記載の半導体装置。
(付記A15)
前記トレンチ(24)の深さ方向(Z方向)において、前記低誘電領域(70)のうち前記電極(26)寄りの部分は前記電極(26)に向けて凸となる湾曲状に形成されている
付記A1~A14のいずれか1つに記載の半導体装置。
前記トレンチ(24)の深さ方向(Z方向)において、前記低誘電領域(70)のうち前記電極(26)寄りの部分は前記電極(26)に向けて凸となる湾曲状に形成されている
付記A1~A14のいずれか1つに記載の半導体装置。
(付記A16)
前記トレンチ(24,108)は、前記トレンチ(24)の幅方向(X方向)において互いに間隔をあけて複数設けられており、
前記複数のトレンチ(24,108)の配列方向(X方向)における最も外側のトレンチである外端トレンチ(108)の幅方向(X方向)の大きさは、前記複数のトレンチ(24,108)のうち前記外端トレンチ(108)以外のトレンチ(24)の幅方向(X方向)の大きさよりも大きく、
前記外端トレンチ(108)における前記電極(26)と前記底壁(24B)との間は、前記低誘電領域(70)が形成されることなく前記絶縁層(30)によって埋められている
付記A1~A15のいずれか1つに記載の半導体装置。
前記トレンチ(24,108)は、前記トレンチ(24)の幅方向(X方向)において互いに間隔をあけて複数設けられており、
前記複数のトレンチ(24,108)の配列方向(X方向)における最も外側のトレンチである外端トレンチ(108)の幅方向(X方向)の大きさは、前記複数のトレンチ(24,108)のうち前記外端トレンチ(108)以外のトレンチ(24)の幅方向(X方向)の大きさよりも大きく、
前記外端トレンチ(108)における前記電極(26)と前記底壁(24B)との間は、前記低誘電領域(70)が形成されることなく前記絶縁層(30)によって埋められている
付記A1~A15のいずれか1つに記載の半導体装置。
(付記A17)
前記トレンチ(24)の幅方向(X方向)における前記底壁(24B)のうち少なくとも両端は湾曲状に形成されている
付記A1~A16のいずれか1つに記載の半導体装置。
前記トレンチ(24)の幅方向(X方向)における前記底壁(24B)のうち少なくとも両端は湾曲状に形成されている
付記A1~A16のいずれか1つに記載の半導体装置。
(付記A18)
前記トレンチ(24)の幅方向(X方向)の大きさは、前記トレンチ(24)の深さ方向(Z方向)において前記底壁(24B)に近づくにつれて小さくなり、
前記トレンチ(24)の幅方向(X方向)における前記電極(26)の大きさは、前記トレンチ(24)の深さ方向(Z方向)において前記底壁(24B)に近づくにつれて小さくなる
付記A1~A17のいずれか1つに記載の半導体装置。
前記トレンチ(24)の幅方向(X方向)の大きさは、前記トレンチ(24)の深さ方向(Z方向)において前記底壁(24B)に近づくにつれて小さくなり、
前記トレンチ(24)の幅方向(X方向)における前記電極(26)の大きさは、前記トレンチ(24)の深さ方向(Z方向)において前記底壁(24B)に近づくにつれて小さくなる
付記A1~A17のいずれか1つに記載の半導体装置。
(付記A19)
前記外端トレンチ(108)は、平面視において前記複数のトレンチ(24)を取り囲むように形成されている
付記A16に記載の半導体装置。
前記外端トレンチ(108)は、平面視において前記複数のトレンチ(24)を取り囲むように形成されている
付記A16に記載の半導体装置。
(付記A20)
前記半導体層(12)は、
第1導電型の前記ドリフト領域(16)と、
前記ドリフト領域(16)上に形成された第2導電型のボディ領域(18)と、
を含み、
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記トレンチ(24)の深さ方向(Z方向)において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にある
付記A2に記載の半導体装置。
前記半導体層(12)は、
第1導電型の前記ドリフト領域(16)と、
前記ドリフト領域(16)上に形成された第2導電型のボディ領域(18)と、
を含み、
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記トレンチ(24)の深さ方向(Z方向)において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にある
付記A2に記載の半導体装置。
(付記A21)
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記トレンチ(24)の深さ方向(Z方向)において、前記ゲート電極(28)の前記下端位置(PL)に揃っている
付記A20に記載の半導体装置。
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記トレンチ(24)の深さ方向(Z方向)において、前記ゲート電極(28)の前記下端位置(PL)に揃っている
付記A20に記載の半導体装置。
(付記A22)
前記ゲート電極(28)は、前記トレンチ(24)の幅方向(X方向)に幅を有しているものであって、前記ゲート電極(28)の底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)と、を有し、
前記底部(32)は、前記主部(34)よりも幅狭に形成されている
付記A20またはA21に記載の半導体装置。
前記ゲート電極(28)は、前記トレンチ(24)の幅方向(X方向)に幅を有しているものであって、前記ゲート電極(28)の底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)と、を有し、
前記底部(32)は、前記主部(34)よりも幅狭に形成されている
付記A20またはA21に記載の半導体装置。
(付記A23)
前記絶縁層(30)は、前記ゲート電極(28)と前記半導体層(12)との間に介在して前記トレンチ(24)の前記側壁(24A)を覆うゲート絶縁部(36)を含み、
前記ゲート絶縁部(36)は、
前記ゲート電極(28)の前記主部(34)と前記ボディ領域(18)との間にある第1部分(36A)と、
前記ゲート電極(28)の前記底部(32)に隣接している第2部分(36B)と、
を含み、
前記第2部分(36B)は、前記トレンチ(24)の前記側壁(24A)上において前記第1部分(36A)よりも厚く形成されている
付記A22に記載の半導体装置。
前記絶縁層(30)は、前記ゲート電極(28)と前記半導体層(12)との間に介在して前記トレンチ(24)の前記側壁(24A)を覆うゲート絶縁部(36)を含み、
前記ゲート絶縁部(36)は、
前記ゲート電極(28)の前記主部(34)と前記ボディ領域(18)との間にある第1部分(36A)と、
前記ゲート電極(28)の前記底部(32)に隣接している第2部分(36B)と、
を含み、
前記第2部分(36B)は、前記トレンチ(24)の前記側壁(24A)上において前記第1部分(36A)よりも厚く形成されている
付記A22に記載の半導体装置。
(付記A24)
前記第2部分(36B)は、前記トレンチ(24)の前記側壁(24A)上において、前記トレンチ(24)の前記底壁(24B)に近づくにつれて厚く形成されている
付記A23に記載の半導体装置。
前記第2部分(36B)は、前記トレンチ(24)の前記側壁(24A)上において、前記トレンチ(24)の前記底壁(24B)に近づくにつれて厚く形成されている
付記A23に記載の半導体装置。
(付記A25)
前記ゲート電極(28)の前記底部(32)は、前記ゲート電極(28)の前記底面(28A)と連続している側面(32A)を含み、
前記側面(32A)は、前記底面(28A)に対して115°以上155°以下の角度をなしている
付記A22~A24のいずれか1つに記載の半導体装置。
前記ゲート電極(28)の前記底部(32)は、前記ゲート電極(28)の前記底面(28A)と連続している側面(32A)を含み、
前記側面(32A)は、前記底面(28A)に対して115°以上155°以下の角度をなしている
付記A22~A24のいずれか1つに記載の半導体装置。
(付記A26)
前記ゲート電極(28)の前記底面(28A)は、凹部(28C)を含み、
前記フィールドプレート電極(26)は、前記凹部(28C)に部分的に収容されている
付記A22~A25のいずれか1つに記載の半導体装置。
前記ゲート電極(28)の前記底面(28A)は、凹部(28C)を含み、
前記フィールドプレート電極(26)は、前記凹部(28C)に部分的に収容されている
付記A22~A25のいずれか1つに記載の半導体装置。
(付記A27)
前記半導体層(12)は、前記ボディ領域(18)上に形成された第1導電型のソース領域(20)をさらに含み、
前記ソース領域(20)は、前記半導体層(12)の前記表面(12B)を含む
付記A20~A26のいずれか1つに記載の半導体装置。
前記半導体層(12)は、前記ボディ領域(18)上に形成された第1導電型のソース領域(20)をさらに含み、
前記ソース領域(20)は、前記半導体層(12)の前記表面(12B)を含む
付記A20~A26のいずれか1つに記載の半導体装置。
(付記A28)
前記トレンチ(24)は、前記ソース領域(20)および前記ボディ領域(18)を貫通して前記ドリフト領域(16)に達している
付記A27に記載の半導体装置。
前記トレンチ(24)は、前記ソース領域(20)および前記ボディ領域(18)を貫通して前記ドリフト領域(16)に達している
付記A27に記載の半導体装置。
(付記A29)
前記フィールドプレート電極(26)は、前記ソース領域(20)と同電位である
付記A27またはA28に記載の半導体装置。
前記フィールドプレート電極(26)は、前記ソース領域(20)と同電位である
付記A27またはA28に記載の半導体装置。
(付記B1)
ドリフト領域(16)を含む半導体層(12)と、
前記半導体層(12)の表面(12B)から前記半導体層(12)の厚さ方向(Z方向)に延びたトレンチ(24)と、
前記トレンチ(24)を埋めるように設けられた絶縁層(30)と、
前記絶縁層(30)内に形成された電極(26)と、
を備えた半導体装置(10)の製造方法であって、
前記トレンチ(24)は、前記絶縁層(30)に覆われた側壁(24A)および底壁(24B)を有し、
前記電極(26)は、前記トレンチ(24)内において前記トレンチ(24)の深さ方向(Z方向)に前記底壁(24B)と離間して対向しており、
前記半導体装置(10)の製造方法は、前記絶縁層(30)内における前記電極(26)と前記底壁(24B)との間に前記絶縁層(30)よりも比誘電率が低く絶縁性を有する低誘電領域(70)を形成することを含む
半導体装置の製造方法。
ドリフト領域(16)を含む半導体層(12)と、
前記半導体層(12)の表面(12B)から前記半導体層(12)の厚さ方向(Z方向)に延びたトレンチ(24)と、
前記トレンチ(24)を埋めるように設けられた絶縁層(30)と、
前記絶縁層(30)内に形成された電極(26)と、
を備えた半導体装置(10)の製造方法であって、
前記トレンチ(24)は、前記絶縁層(30)に覆われた側壁(24A)および底壁(24B)を有し、
前記電極(26)は、前記トレンチ(24)内において前記トレンチ(24)の深さ方向(Z方向)に前記底壁(24B)と離間して対向しており、
前記半導体装置(10)の製造方法は、前記絶縁層(30)内における前記電極(26)と前記底壁(24B)との間に前記絶縁層(30)よりも比誘電率が低く絶縁性を有する低誘電領域(70)を形成することを含む
半導体装置の製造方法。
(付記B2)
前記トレンチ(24)は、前記トレンチ(24)の深さ方向(Z方向)において前記底壁(24B)に近づくにつれて前記トレンチ(24)が幅狭になるように形成され、
前記低誘電領域(70)を形成することは、前記トレンチ(24)の前記底壁(24B)および前記側壁(24A)の双方に予め設定された厚さの前記絶縁層(30)を形成する工程を含む
付記B1に記載の半導体装置の製造方法。
前記トレンチ(24)は、前記トレンチ(24)の深さ方向(Z方向)において前記底壁(24B)に近づくにつれて前記トレンチ(24)が幅狭になるように形成され、
前記低誘電領域(70)を形成することは、前記トレンチ(24)の前記底壁(24B)および前記側壁(24A)の双方に予め設定された厚さの前記絶縁層(30)を形成する工程を含む
付記B1に記載の半導体装置の製造方法。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法(製造プロセス)以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲および付記を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
10…半導体装置
12…半導体層
12A…第1面
12B…第2面
14…ドレイン領域
16…ドリフト領域
18…ボディ領域
20…ソース領域
22…ドレイン電極
24…トレンチ
24A…側壁
24B…底壁
24E…端部領域
26…フィールドプレート電極
26A…底面
26B…上面
26C…側面
28…ゲート電極
28A…底面
28B…上面
28C…凹部
30…絶縁層
30A…傾斜面
30B…平坦面
32…底部
32A…側面
34…主部
34A…側面
36…ゲート絶縁部
36A…第1部分
36B…第2部分
38…下側絶縁部
38A…第1部分
38B…第2部分
38BA…第1絶縁部
38BB…第2絶縁部
40…中間絶縁部
42…層間絶縁層
44…コンタクトトレンチ
46…コンタクト領域
48…ソースコンタクト
50…ソース配線
52…半導体基板
54…エピタキシャル層
56…第1絶縁層
58…第1導電体層
60…第2絶縁層
62…複合絶縁層
62A…傾斜面
62B…平坦面
64…第3絶縁層
66…第2導電体層
68…p型領域
70…低誘電領域
72…第1低誘電領域
72A…底面
74…第2低誘電領域
74A…側面
82…第1部分
84…第2部分
86…第3部分
86A…側面
100…形成パターン
102…アクティブ領域
104…非アクティブ領域
106…第1電極
108…トレンチ
108A…側壁
108B…底壁
110…第2電極
110A…底面
112…絶縁層
114…p型領域
200…形成パターン
202…ソースコンタクト
204…ソース配線
206…ゲートコンタクト
208…ゲート配線
300…形成パターン
302…トレンチ
400…形成パターン
402…トレンチ
T…ゲート電極の厚さ
INT…界面
RZ…トレンチの深さ方向における低誘電領域の大きさ
RX…トレンチの幅方向における低誘電領域の大きさ
GX…トレンチの幅方向におけるゲート電極の大きさ
DA…低誘電領域とトレンチの底壁との間の距離
DB…低誘電領域とフィールドプレート電極との間の距離
DC…低誘電領域とゲート電極との間の距離
DFX…フィールドプレート電極とトレンチの側壁との間の距離
DFZ…フィールドプレート電極とトレンチの底壁との間の距離
DGF…フィールドプレート電極とゲート電極との間の距離
DPZ…第2電極とトレンチの底壁との間の距離
DGZ…ゲート電極とトレンチの底壁との間の距離
12…半導体層
12A…第1面
12B…第2面
14…ドレイン領域
16…ドリフト領域
18…ボディ領域
20…ソース領域
22…ドレイン電極
24…トレンチ
24A…側壁
24B…底壁
24E…端部領域
26…フィールドプレート電極
26A…底面
26B…上面
26C…側面
28…ゲート電極
28A…底面
28B…上面
28C…凹部
30…絶縁層
30A…傾斜面
30B…平坦面
32…底部
32A…側面
34…主部
34A…側面
36…ゲート絶縁部
36A…第1部分
36B…第2部分
38…下側絶縁部
38A…第1部分
38B…第2部分
38BA…第1絶縁部
38BB…第2絶縁部
40…中間絶縁部
42…層間絶縁層
44…コンタクトトレンチ
46…コンタクト領域
48…ソースコンタクト
50…ソース配線
52…半導体基板
54…エピタキシャル層
56…第1絶縁層
58…第1導電体層
60…第2絶縁層
62…複合絶縁層
62A…傾斜面
62B…平坦面
64…第3絶縁層
66…第2導電体層
68…p型領域
70…低誘電領域
72…第1低誘電領域
72A…底面
74…第2低誘電領域
74A…側面
82…第1部分
84…第2部分
86…第3部分
86A…側面
100…形成パターン
102…アクティブ領域
104…非アクティブ領域
106…第1電極
108…トレンチ
108A…側壁
108B…底壁
110…第2電極
110A…底面
112…絶縁層
114…p型領域
200…形成パターン
202…ソースコンタクト
204…ソース配線
206…ゲートコンタクト
208…ゲート配線
300…形成パターン
302…トレンチ
400…形成パターン
402…トレンチ
T…ゲート電極の厚さ
INT…界面
RZ…トレンチの深さ方向における低誘電領域の大きさ
RX…トレンチの幅方向における低誘電領域の大きさ
GX…トレンチの幅方向におけるゲート電極の大きさ
DA…低誘電領域とトレンチの底壁との間の距離
DB…低誘電領域とフィールドプレート電極との間の距離
DC…低誘電領域とゲート電極との間の距離
DFX…フィールドプレート電極とトレンチの側壁との間の距離
DFZ…フィールドプレート電極とトレンチの底壁との間の距離
DGF…フィールドプレート電極とゲート電極との間の距離
DPZ…第2電極とトレンチの底壁との間の距離
DGZ…ゲート電極とトレンチの底壁との間の距離
Claims (18)
- ドリフト領域を含む半導体層と、
前記半導体層の表面から前記半導体層の厚さ方向に延びたトレンチと、
前記トレンチを埋めるように設けられた絶縁層と、
前記絶縁層内に形成された電極と、
を備え、
前記トレンチは、前記絶縁層に覆われた側壁および底壁を有し、
前記電極は、前記トレンチ内において前記トレンチの深さ方向に前記底壁と離間して対向しており、
前記絶縁層内における前記電極と前記底壁との間には、前記絶縁層よりも比誘電率が低く絶縁性を有する低誘電領域が形成されている
半導体装置。 - 前記電極は、フィールドプレート電極であり、
前記トレンチ内には、前記フィールドプレート電極とは別にゲート電極が設けられており、
前記ゲート電極は、前記トレンチの深さ方向において、前記フィールドプレート電極に対して前記底壁と反対側に配置されている
請求項1に記載の半導体装置。 - 前記電極は、ゲート電極である
請求項1に記載の半導体装置。 - 前記低誘電領域は、空隙領域である
請求項1~3のいずれか一項に記載の半導体装置。 - 前記トレンチの深さ方向における前記低誘電領域の大きさは、前記トレンチの深さ方向における前記電極と前記低誘電領域との間の距離以上である
請求項1~4のいずれか一項に記載の半導体装置。 - 前記トレンチの深さ方向における前記低誘電領域と前記底壁との間の距離は、前記トレンチの深さ方向における前記電極と前記低誘電領域との間の距離よりも大きい
請求項1~5のいずれか一項に記載の半導体装置。 - 前記トレンチの深さ方向における前記電極と前記低誘電領域との間の距離は、前記トレンチの深さ方向における前記ゲート電極と前記フィールドプレート電極との間の距離以下である
請求項2に記載の半導体装置。 - 前記トレンチの深さ方向における前記低誘電領域の大きさは、前記トレンチの幅方向における前記低誘電領域の大きさよりも大きい
請求項1~7のいずれか一項に記載の半導体装置。 - 前記トレンチの幅方向における前記低誘電領域の大きさに対する前記トレンチの深さ方向における前記低誘電領域の大きさの比率は、1.2以上である
請求項8に記載の半導体装置。 - 前記トレンチの幅方向における前記低誘電領域の大きさは、前記トレンチの幅方向における前記電極の大きさ以下である
請求項1~9のいずれか一項に記載の半導体装置。 - 前記トレンチの深さ方向および幅方向の双方に直交する奥行方向における前記低誘電領域の大きさは、前記トレンチの深さ方向における前記低誘電領域の大きさよりも大きい
請求項1~10のいずれか一項に記載の半導体装置。 - 前記トレンチの奥行方向における前記低誘電領域の大きさは、前記トレンチの奥行方向における前記電極の大きさ以下である
請求項11に記載の半導体装置。 - 前記トレンチの深さ方向において、前記低誘電領域のうち前記底壁寄りの部分は前記底壁に向けて凸となる湾曲状に形成されている
請求項1~12のいずれか一項に記載の半導体装置。 - 前記トレンチの深さ方向における前記低誘電領域のうち前記底壁寄りの部分を第1低誘電領域とし、前記電極寄りの部分を第2低誘電領域として、
前記第1低誘電領域のうち前記底壁と前記トレンチの深さ方向において対向する底面は、前記底壁に向けて凸となる湾曲面によって形成されており、
前記第2低誘電領域のうち前記側壁と前記トレンチの幅方向において対向する一対の側面は、前記第1低誘電領域から離れるにつれて互いに近づくように傾斜して延びている
請求項1~12のいずれか一項に記載の半導体装置。 - 前記トレンチの深さ方向において、前記低誘電領域のうち前記電極寄りの部分は前記電極に向けて凸となる湾曲状に形成されている
請求項1~14のいずれか一項に記載の半導体装置。 - 前記トレンチは、前記トレンチの幅方向において互いに間隔をあけて複数設けられており、
前記複数のトレンチの配列方向における最も外側のトレンチである外端トレンチの幅方向の大きさは、前記複数のトレンチのうち前記外端トレンチ以外のトレンチの幅方向の大きさよりも大きく、
前記外端トレンチにおける前記電極と前記底壁との間は、前記低誘電領域が形成されることなく前記絶縁層によって埋められている
請求項1~15のいずれか一項に記載の半導体装置。 - 前記トレンチの幅方向における前記底壁のうち少なくとも両端は湾曲状に形成されている
請求項1~16のいずれか一項に記載の半導体装置。 - 前記トレンチの幅方向の大きさは、前記トレンチの深さ方向において前記底壁に近づくにつれて小さくなり、
前記トレンチの幅方向における前記電極の大きさは、前記トレンチの深さ方向において前記底壁に近づくにつれて小さくなる
請求項1~17のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021150522A JP2023043042A (ja) | 2021-09-15 | 2021-09-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021150522A JP2023043042A (ja) | 2021-09-15 | 2021-09-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023043042A true JP2023043042A (ja) | 2023-03-28 |
Family
ID=85724057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021150522A Pending JP2023043042A (ja) | 2021-09-15 | 2021-09-15 | 半導体装置 |
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Country | Link |
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JP (1) | JP2023043042A (ja) |
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2021
- 2021-09-15 JP JP2021150522A patent/JP2023043042A/ja active Pending
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