JP2023043042A

JP2023043042A - 半導体装置

Info

Publication number: JP2023043042A
Application number: JP2021150522A
Authority: JP
Inventors: 淳也福西; Junya Fukunishi
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2021-09-15
Filing date: 2021-09-15
Publication date: 2023-03-28

Abstract

【課題】スイッチング特性を改善すること。【解決手段】半導体装置１０は、ドリフト領域１６を含む半導体層１２と、半導体層１２の第２面１２Ｂから半導体層１２の厚さ方向（Ｚ方向）に延びたトレンチ２４と、トレンチ２４を埋めるように設けられた絶縁層３０と、絶縁層３０内に形成されたフィールドプレート電極２６と、を備えている。トレンチ２４は、絶縁層３０に覆われた側壁２４Ａおよび底壁２４Ｂを有している。フィールドプレート電極２６は、トレンチ２４内においてトレンチ２４の深さ方向（Ｚ方向）に底壁２４Ｂと離間して対向している。絶縁層３０内におけるフィールドプレート電極２６と底壁２４Ｂとの間には、絶縁層３０よりも比誘電率が低く絶縁性を有する低誘電領域７０が形成されている。【選択図】図１

Description

本開示は、半導体装置に関する。

特許文献１には、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）が開示されている。

特許文献１に記載のスプリットゲート構造は、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に埋め込まれたフィールドプレート電極としての埋め込み電極と、ゲートトレンチの上部に形成されたゲート電極と、ゲートトレンチ内において２つの電極を分離する絶縁層と、を含む。

特開２０１８－１２９３７８号公報

ところで、スプリットゲート構造の半導体装置においては、ゲート電極とは別にフィールドプレート電極をさらに含むため、ドレイン－ソース間容量が増加してしまう。このドレイン－ソース間容量の増加に起因するスイッチング特性の悪化に関して改善の余地がある。

なお、このような問題は、スプリットゲート構造に限られず、フィールドプレート電極を有していないゲートトレンチ構造についても同様に生じ得る。つまり、ゲートトレンチ構造においては、ゲート－ソース間容量に起因するスイッチング特性について改善の余地がある。

上記課題を解決する半導体装置は、ドリフト領域を含む半導体層と、前記半導体層の表面から前記半導体層の厚さ方向に延びたトレンチと、前記トレンチを埋めるように設けられた絶縁層と、前記絶縁層内に形成された電極と、を備え、前記トレンチは、前記絶縁層に覆われた側壁および底壁を有し、前記電極は、前記トレンチ内において前記トレンチの深さ方向に前記底壁と離間して対向しており、前記絶縁層内における前記電極と前記底壁との間には、前記絶縁層よりも比誘電率が低く絶縁性を有する低誘電領域が形成されている。

上記半導体装置によれば、スイッチング特性を改善することができる。

図１は、第１実施形態に係る例示的な半導体装置の概略断面図である。図２は、図１の低誘電領域およびその周辺の拡大図である。図３は、図１に示される半導体装置の例示的な形成パターンを示す概略平面図である。図４は、図１に示される半導体装置の例示的な形成パターンを示す概略上面図である。図５は、図１に示される半導体装置の例示的な製造工程を示す概略断面図である。図６は、図５に続く製造工程を示す概略断面図である。図７は、図６に続く製造工程を示す概略断面図である。図８は、図７に続く製造工程を示す概略断面図である。図９は、図８に続く製造工程を示す概略断面図である。図１０は、図９に続く製造工程を示す概略断面図である。図１１は、図１０に続く製造工程を示す概略断面図である。図１２は、図１１に続く製造工程を示す概略断面図である。図１３は、図１２に続く製造工程を示す概略断面図である。図１４は、図１３に続く製造工程を示す概略断面図である。図１５は、図１４に続く製造工程を示す概略断面図である。図１６は、図１５に続く製造工程を示す概略断面図である。図１７は、図１６に続く製造工程を示す概略断面図である。図１８は、図１７に続く製造工程を示す概略断面図である。図１９は、図１８に続く製造工程を示す概略断面図である。図２０は、比較例に係る例示的な半導体装置の概略断面図である。図２１は、実験例１～３の半導体装置の出力容量Ｃ_ＯＳＳの測定結果を示すグラフである。図２２は、第２実施形態に係る例示的な半導体装置の概略断面図である。図２３は、変更例に係る例示的な半導体装置について、低誘電領域およびその周辺を拡大した概略断面図である。図２４は、変更例に係る例示的な半導体装置の概略断面図である。図２５は、変更例に係る例示的な半導体装置の概略断面図である。図２６は、変更例に係る例示的な半導体装置の概略断面図である。図２７は、図２６の低誘電領域およびその周辺の拡大図である。図２８は、図１に示される半導体装置の形成パターンの変更例を示す概略平面図である。図２９は、図２８のＦ２９－Ｆ２９線の概略断面図である。図３０は、図１に示される半導体装置の形成パターンの変更例を示す概略上面図である。図３１は、図１に示される半導体装置の形成パターンの変更例を示す概略上面図である。

以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図では、ハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するものに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

［第１実施形態］
図１は、第１実施形態に係る例示的な半導体装置１０の概略断面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸に沿った方向に半導体装置１０を視ることをいう。図中のＸ軸の矢印が付された方向を＋Ｘ方向とし、Ｘ軸の矢印とは反対側の方向を－Ｘ方向としている。同様に、Ｙ軸の矢印が付された方向を＋Ｙ方向とし、Ｙ軸の矢印とは反対側の方向を－Ｙ方向としている。Ｚ軸の矢印が付された方向を＋Ｚ方向とし、Ｚ軸の矢印とは反対側の方向を－Ｚ方向としている。また、説明の便宜上、図１に示される半導体装置１０において、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左、＋Ｙ方向を前、－Ｙ方向を後と定義する。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。

本実施形態では、半導体装置１０は、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）である。半導体装置１０は、半導体層１２を含む。半導体層１２は、シリコン（Ｓｉ）を含む材料によって形成されている。本実施形態において、半導体層１２は、Ｓｉによって形成されている。半導体層１２は、第１面１２Ａ、および第１面１２Ａとは反対側を向く第２面１２Ｂを含み、第１面１２Ａに垂直な方向（図１のＺ方向）の厚さを有している。つまり、Ｚ方向は半導体層１２の厚さ方向であるといえる。ここで、本実施形態においては、半導体層１２の第２面１２Ｂは「半導体層の表面」に対応している。

半導体層１２は、第１面１２Ａを含むドレイン領域１４と、ドレイン領域１４上に形成されたドリフト領域１６と、ドリフト領域１６上に形成されたボディ領域１８と、ボディ領域１８上に形成され、第２面１２Ｂを含むソース領域２０と、を含んでいる。

本実施形態では、ドレイン領域１４は、Ｓｉ基板によって形成されている。また、ドリフト領域１６、ボディ領域１８、およびソース領域２０は、Ｓｉエピタキシャル層によって形成されている。

ドレイン領域１４は、ｎ型不純物を含むｎ型の領域である。ドレイン領域１４のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってよい。ドレイン領域１４は、５０μｍ以上４５０μｍ以下の厚さを有することができる。

ドリフト領域１６は、ドレイン領域１４よりも低い濃度のｎ型不純物を含むｎ型の領域である。ドリフト領域１６のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ドリフト領域１６の厚さはドレイン領域１４の厚さよりも厚くてもよい。一例では、ドリフト領域１６は、１μｍ以上２５μｍ以下の厚さを有することができる。

ボディ領域１８は、ｐ型不純物を含むｐ型の領域である。ボディ領域１８のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ボディ領域１８の厚さはドレイン領域１４の厚さよりも薄くてもよい。ボディ領域１８は、０．５μｍ以上１．５μｍ以下の厚さを有することができる。

ソース領域２０は、ドリフト領域１６よりも高い濃度のｎ型不純物を含むｎ型の領域である。ソース領域２０のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソース領域２０の厚さは、ボディ領域１８の厚さよりも薄くてもよい。ソース領域２０は、０．１μｍ以上１μｍ以下の厚さを有することができる。

なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、たとえば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、たとえば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。

半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極２２をさらに含む。ドレイン電極２２は、ドレイン領域１４と電気的に接続されている。ドレイン電極２２は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、およびＡｌのうち少なくとも１つを含む材料によって形成されてもよい。

半導体装置１０は、半導体層１２の表面である第２面１２Ｂから半導体層１２の厚さ方向（Ｚ方向）に延びたトレンチ２４をさらに含む。トレンチ２４は、側壁２４Ａおよび底壁２４Ｂを有するとともに、平面視においてＹ方向に沿って延びている。トレンチ２４は、平面視においてＹ方向に直交するＸ方向の幅を有している。ここで、Ｘ方向は「トレンチの幅方向」に対応し、Ｙ方向は「トレンチの奥行方向」に対応し、Ｚ方向は「トレンチの深さ方向」に対応している。

トレンチ２４は、半導体層１２のソース領域２０およびボディ領域１８を貫通してドリフト領域１６に達している。また、トレンチ２４の深さ方向において、トレンチ２４の底壁２４Ｂは、ドレイン領域１４に対して上方に離間して配置されている。したがって、トレンチ２４の底壁２４Ｂは、ドリフト領域１６に隣接している。トレンチ２４は、１μｍ以上１０μｍ以下の深さを有することができる。

図１において、トレンチ２４の側壁２４Ａは、トレンチ２４の幅方向に離間した一対の壁として設けられており、第２面１２Ｂから－Ｚ方向に向けて延びている。一対の側壁２４Ａは、第２面１２Ｂから底壁２４Ｂに近づくにつれて互いに接近するように延びている。つまり、トレンチ２４の幅方向の大きさは、第２面１２Ｂから底壁２４Ｂに近づくにつれて徐々に小さくなっている。

図１において、底壁２４Ｂは、側壁２４Ａの下端部において一対の側壁２４Ａをトレンチ２４の幅方向に繋いでいる。トレンチ２４の幅方向における底壁２４Ｂのうち少なくとも両端は湾曲状に形成されている。本実施形態においては、トレンチ２４の幅方向における底壁２４Ｂの全体が湾曲状に形成されている。この底壁２４Ｂは、トレンチ２４の幅方向の中央に近づくにつれて下方に湾曲するように形成されている。

半導体層１２の第２面１２Ｂには、トレンチ２４を含む複数のトレンチが形成されていてもよい。複数のトレンチは、平面視においてストライプ状に整列され得る。本実施形態においては、複数のトレンチは、トレンチ２４の幅方向において隙間をあけて配列されている。以下、１つのトレンチ２４および関連する構成が説明されるが、そのような説明は、複数のトレンチの各々および関連する構成に同様に適用され得ることに留意されたい。

半導体装置１０は、トレンチ２４を埋めるように設けられた絶縁層３０と、絶縁層３０内に形成されたフィールドプレート電極２６と、絶縁層３０内に形成されたゲート電極２８と、を備えている。つまり、トレンチ２４内には、フィールドプレート電極２６とは別にゲート電極２８が設けられているといえる。ここで、本実施形態では、フィールドプレート電極２６は「電極」に対応している。

フィールドプレート電極２６は、トレンチ２４内においてトレンチ２４の深さ方向に底壁２４Ｂと離間して対向している。本実施形態においては、フィールドプレート電極２６は、トレンチ２４の幅方向の中央に配置されている。このため、トレンチ２４の幅方向におけるフィールドプレート電極２６の中央は、トレンチ２４の幅方向の中央と同じ位置となる。

フィールドプレート電極２６は、底面２６Ａと、トレンチ２４の深さ方向において底面２６Ａとは反対側の上面２６Ｂと、底面２６Ａと上面２６Ｂとを繋ぐ側面２６Ｃと、を含む。底面２６Ａはフィールドプレート電極２６の下端面を構成する面であり、上面２６Ｂはフィールドプレート電極２６の上端面を構成する面である。

フィールドプレート電極２６の底面２６Ａは、少なくともトレンチ２４の幅方向の両端が湾曲状に形成されている。本実施形態では、フィールドプレート電極２６の底面２６Ａは、トレンチ２４の幅方向における全体が湾曲状に形成されている。この底面２６Ａは、トレンチ２４の幅方向の中央に近づくにつれて下方に湾曲するように形成されている。

図１に示す例のように、上面２６Ｂは、トレンチ２４の幅方向の中央に近づくにつれて下方に凹む湾曲凹状に形成されていてもよい。
なお、上面２６Ｂの形状は任意に変更可能である。一例では、上面２６Ｂは、湾曲凹状に代えて、トレンチ２４の深さ方向と直交する平坦面であってもよいし、トレンチ２４の幅方向の中央に近づくにつれて上方に突出する湾曲凸状に形成されていてもよい。

本実施形態では、トレンチ２４の幅方向におけるフィールドプレート電極２６の大きさは、トレンチ２４の深さ方向において底壁２４Ｂに近づくにつれて小さくなっている。図１に示す例においては、フィールドプレート電極２６の一対の側面２６Ｃは、トレンチ２４の深さ方向において底壁２４Ｂに近づくにつれて互いに近づくように、トレンチ２４の深さ方向に対して傾斜している。図１に示す例においては、一対の側面２６Ｃのトレンチ２４の深さ方向に対する傾斜角度は、トレンチ２４の一対の側壁２４Ａのトレンチ２４の深さ方向に対する傾斜角度よりも大きい。このため、一対の側面２６Ｃはそれぞれ、トレンチ２４の深さ方向において底壁２４Ｂに近づくにつれて対向する側壁２４Ａから離れるように形成されている。

トレンチ２４の深さ方向におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間の距離ＤＦＺは、トレンチ２４の幅方向におけるフィールドプレート電極２６とトレンチ２４の側壁２４Ａとの間の距離ＤＦＸよりも大きくてもよい。ここで、距離ＤＦＺは、フィールドプレート電極２６のＸ方向の中央におけるフィールドプレート電極２６の底面２６Ａとトレンチ２４の底壁２４ＢとのＺ方向の間の距離である。本実施形態においてはフィールドプレート電極２６のＸ方向の中央とトレンチ２４の幅方向の中央とは一致しているため、距離ＤＦＺは、トレンチ２４の幅方向の中央におけるフィールドプレート電極２６の底面２６Ａと底壁２４ＢとのＺ方向の間の距離であるともいえる。距離ＤＦＸは、フィールドプレート電極２６の底面２６Ａにおける底面２６Ａと側壁２４ＡとのＸ方向の間の距離である。つまり、距離ＤＦＸは、フィールドプレート電極２６とトレンチ２４の側壁２４Ａとの間の最大距離であるともいえる。

フィールドプレート電極２６は、周囲を絶縁層３０に囲まれている。絶縁層３０は、トレンチ２４の幅方向におけるフィールドプレート電極２６とトレンチ２４の一対の側壁２４Ａとの間、トレンチ２４の深さ方向におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間に設けられている。フィールドプレート電極２６にソース電圧が印加されることによって、トレンチ２４内の電界集中を緩和して半導体装置１０の耐圧を向上させることができる。したがって、フィールドプレート電極２６は、ソース領域２０と同電位とすることができる。

ゲート電極２８は、トレンチ２４の深さ方向において、フィールドプレート電極２６に対してトレンチ２４の底壁２４Ｂと反対側に配置されている。このため、フィールドプレート電極２６は、トレンチ２４の深さ方向において、ゲート電極２８とトレンチ２４の底壁２４Ｂとの間に配置されているともいえる。

ゲート電極２８は、フィールドプレート電極２６と少なくとも一部が対向している底面２８Ａと、底面２８Ａと反対側を向く上面２８Ｂとを含む。ゲート電極２８の上面２８Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。

ゲート電極２８は、トレンチ２４の深さ方向（Ｚ方向）の厚さＴを有している。ゲート電極２８の厚さＴは、トレンチ２４の深さ方向におけるゲート電極２８の下端位置Ｐ_Ｌと上端位置Ｐ_Ｕとの間の距離と定義することができる。ゲート電極２８の底面２８Ａがトレンチ２４の深さ方向と直交する平坦面である場合、ゲート電極２８の下端位置Ｐ_Ｌは、ゲート電極２８の底面２８Ａと略同一平面上にある。つまり、ゲート電極２８の下端位置Ｐ_Ｌは、ゲート電極２８の底面２８Ａの位置である。

同様に、ゲート電極２８の上面２８ＢがＺ方向と直交する平坦面である場合、ゲート電極２８の上端位置Ｐ_Ｕは、ゲート電極２８の上面２８Ｂと略同一平面上にある。つまり、ゲート電極２８の上端位置Ｐ_Ｕは、ゲート電極２８の上面２８Ｂの位置である。したがって、図１に示す例のように、ゲート電極２８の底面２８Ａおよび上面２８Ｂが略平坦である場合、厚さＴは、底面２８Ａと上面２８Ｂとの間の距離に相当する。

別の例においては、ゲート電極２８の底面２８Ａおよび上面２８Ｂのうち少なくとも一方が湾曲していてもよい。底面２８Ａが湾曲している場合、下端位置Ｐ_Ｌは、フィールドプレート電極２６またはトレンチ２４の底壁２４Ｂに対してトレンチ２４の深さ方向で最も近い底面２８Ａ上の位置である。上面２８Ｂが湾曲している場合、上端位置Ｐ_Ｕは、半導体層１２の第２面１２Ｂに対してトレンチ２４の深さ方向で最も近い上面２８Ｂ上の位置である。

底面２８Ａおよび上面２８Ｂの形状にかかわらず、上端位置Ｐ_Ｕは、ゲート電極２８において、トレンチ２４の深さ方向で下端位置Ｐ_Ｌから最も離れた位置である。同様に、下端位置Ｐ_Ｌは、ゲート電極２８において、トレンチ２４の深さ方向で上端位置Ｐ_Ｕから最も離れた位置である。

ゲート電極２８は、底面２８Ａを含む底部３２と、底部３２上に形成された主部３４とを含む。ゲート電極２８は、トレンチ２４の幅方向に幅を有している。底部３２は、主部３４よりも幅狭に形成されている。本実施形態では、主部３４は、トレンチ２４の深さ方向において底部３２に近づくにつれて幅狭に形成されている。図１に示す例においては、主部３４の一対の側面３４Ａは、トレンチ２４の深さ方向において底部３２に近づくにつれて互いに接近するように、トレンチ２４の深さ方向に対して傾斜している。主部３４の一対の側面３４Ａのトレンチ２４の深さ方向に対する傾斜角度は、トレンチ２４の一対の側壁２４Ａのトレンチ２４の深さ方向に対する傾斜角度と等しくてもよい。また、底部３２は、トレンチ２４の底壁２４Ｂに近づくにつれてトレンチ２４の幅方向に幅狭に形成されている。

ゲート電極２８の最小幅は、フィールドプレート電極２６の最大幅以上である。ここで、ゲート電極２８の最小幅は、ゲート電極２８の底面２８Ａの幅の大きさを指す。フィールドプレート電極２６の最大幅は、フィールドプレート電極２６の上面２６Ｂの幅の大きさを指す。また、ゲート電極２８の主部３４の最小幅は、フィールドプレート電極２６の最大幅よりも大きい。ここで、主部３４の最小幅は、トレンチ２４の幅方向において主部３４の一対の側面３４Ａの下端縁同士の間の距離を指す。

ゲート電極２８の底部３２は、底面２８Ａと連続している側面３２Ａを含む。側面３２Ａは、底面２８Ａに対して９０°を越える角度をなすことができる（図１の角度θ参照）。側面３２Ａは、好ましくは、底面２８Ａに対して１１５°以上１５５°以下の角度をなすことができ、より好ましくは、図１に示す例のように、約１３５°の角度をなすことができる。このように、底部３２の側面３２Ａが底面２８Ａに対して９０°よりも大きい角度をなしていることによって、ゲート電極２８の底部３２は、トレンチ２４の底壁２４Ｂに近づくにつれて幅狭に形成されている。

フィールドプレート電極２６およびゲート電極２８の双方は、一例では、導電性のポリシリコンによって形成されている。
絶縁層３０は、ゲート電極２８と半導体層１２との間に介在してトレンチ２４の側壁２４Ａを覆うゲート絶縁部３６を含んでいる。図１に示されるように、ゲート電極２８および半導体層１２は、ゲート絶縁部３６によってトレンチ２４の幅方向に分離されている。ゲート電極２８に所定の電圧が印加されると、ゲート絶縁部３６と隣接するｐ型のボディ領域１８内にチャネルが形成される。半導体装置１０は、このチャネルを介した、ｎ型のソース領域２０とｎ型のドリフト領域１６との間のＺ方向の電子の流れの制御を可能とすることができる。

ゲート絶縁部３６は、ゲート電極２８の主部３４とボディ領域１８との間にある第１部分３６Ａと、ゲート電極２８の底部３２に隣接している第２部分３６Ｂとを含んでいる。第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において第１部分３６Ａよりも厚く形成されている。図１に示す例のように、第１部分３６Ａは、トレンチ２４の側壁２４Ａ上において略一定の厚さを有することができる。一方、第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において、第１部分３６Ａよりも厚く、かつトレンチ２４の底壁２４Ｂに近づくにつれて厚く形成されていてもよい。なお、側壁２４Ａ上のゲート絶縁部３６の厚さとは、トレンチ２４の幅方向における側壁２４Ａとゲート電極２８との間に介在するゲート絶縁部３６のＸ方向の寸法を指す。

絶縁層３０は、フィールドプレート電極２６と半導体層１２との間でトレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う下側絶縁部３８と、トレンチ２４の深さ方向でフィールドプレート電極２６とゲート電極２８との間に位置する中間絶縁部４０とをさらに含む。

下側絶縁部３８は、トレンチ２４の側壁２４Ａ上において、ゲート絶縁部３６よりも厚く形成することができる。
下側絶縁部３８は、フィールドプレート電極２６と側壁２４Ａとの間に形成された第１部分３８Ａと、フィールドプレート電極２６と底壁２４Ｂとの間に形成された第２部分３８Ｂとを含んでいる。第２部分３８Ｂは、下側絶縁部３８のうちフィールドプレート電極２６よりも下方に形成された部分を含んでいる。絶縁層３０は、一例では、シリコン酸化膜（ＳｉＯ_２）によって形成することができる。

第１部分３８Ａは、トレンチ２４の側壁２４Ａ上において第２部分３８Ｂに近づくにつれて徐々に厚くなるように形成されている。第１部分３８Ａの厚さは、ゲート絶縁部３６の第１部分３６Ａの厚さよりも厚い。なお、本明細書において、側壁２４Ａ上の第１部分３８Ａの厚さとは、側壁２４Ａとフィールドプレート電極２６の側面２６ＣとのＸ方向の間に介在する第１部分３８ＡのＸ方向の寸法を指す。

中間絶縁部４０は、フィールドプレート電極２６とゲート電極２８とを絶縁する部分である。中間絶縁部４０のＺ方向の大きさは、下側絶縁部３８の第２部分３８ＢのＺ方向の大きさよりも小さい。換言すると、フィールドプレート電極２６の上面２６Ｂとゲート電極２８の底面２８ＡとのＺ方向の間の距離ＤＧＦは、フィールドプレート電極２６と底壁２４ＢとのＺ方向の間の距離ＤＦＺよりも小さい。距離ＤＧＦは、フィールドプレート電極２６のＸ方向の中央におけるフィールドプレート電極２６の上面２６Ｂとゲート電極２８の底面２８ＡとのＺ方向の間の距離を指す。つまり、距離ＤＧＦは、フィールドプレート電極２６の上面２６Ｂとゲート電極２８の底面２８ＡとのＺ方向の間の最大距離であるともいえる。

次に、ドリフト領域１６とボディ領域１８との界面ＩＮＴの、ゲート電極２８に対する位置について説明する。
ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間に位置している。

このように、ドリフト領域１６とボディ領域１８との界面ＩＮＴを、ゲート電極２８の厚さＴの範囲のうち、比較的下方に配置させることによって、ドリフト領域１６とゲート絶縁部３６との界面の面積を相対的に縮小できる。一方、ボディ領域１８とゲート絶縁部３６との界面の面積は、相対的に増大させることができる。

図１に示す例のように、ゲート絶縁部３６の第２部分３６Ｂは、ドリフト領域１６に隣接しているが、ボディ領域１８には隣接していなくてもよい。この場合、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、ゲート電極２８の底部３２の側面３２Ａの上端と、トレンチ２４の深さ方向において略同じ位置にある。なお、側面３２Ａの上端は、主部３４の側面３４Ａの下端と接続されている箇所に相当する。この場合、ボディ領域１８は、ゲート絶縁部３６の第１部分３６Ａと隣接するが、第１部分３６Ａよりも厚く形成された第２部分３６Ｂとは隣接していない。

半導体装置１０は、半導体層１２の第２面１２Ｂおよびゲート電極２８の上面２８Ｂを覆う層間絶縁層４２をさらに含んでいる。図示は省略するが、層間絶縁層４２とゲート電極２８の上面２８Ｂとの間に、キャップ絶縁層が形成されていてもよい。

半導体装置１０は、コンタクトトレンチ４４と、コンタクトトレンチ４４の底壁に隣接したコンタクト領域４６と、コンタクトトレンチ４４に埋め込まれたソースコンタクト４８と、ソース配線５０と、をさらに含んでいる。コンタクトトレンチ４４は、層間絶縁層４２、絶縁層３０、およびソース領域２０を貫通して、ボディ領域１８まで達している。コンタクトトレンチ４４の底壁は、ドリフト領域１６よりも上方に位置している。コンタクト領域４６は、ｐ型不純物を含むｐ型の領域である。コンタクト領域４６は、コンタクトトレンチ４４の底壁からボディ領域１８にｐ型不純物を選択的にイオン注入することによって形成されていてもよい。コンタクト領域４６のｐ型不純物濃度は、ボディ領域１８よりも高く、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソースコンタクト４８は、一例では、ポリシリコンによって形成されている。ソース配線５０は、層間絶縁層４２を覆うとともに、ソースコンタクト４８と電気的に接続されている。ソース配線５０は、一例では、Ａｌを含む材料によって形成されている。

図２は、図１におけるトレンチ２４の底壁２４Ｂおよびその周辺の拡大図である。
図１および図２に示すように、絶縁層３０内におけるフィールドプレート電極２６と底壁２４Ｂとの間には、絶縁性を有する低誘電領域７０が形成されている。つまり、低誘電領域７０は、絶縁層３０のうち下側絶縁部３８に形成されている。低誘電領域７０は、絶縁層３０よりも比誘電率が低い領域である。絶縁層３０はＳｉＯ２によって形成されているため、絶縁層３０の比誘電率は約４．２である。低誘電領域７０は、比誘電率が４．２未満となるように設けられている。本実施形態においては、低誘電領域７０は、空隙領域である。ここで、空隙領域には、空気等の気体が入っていてもよいし、略真空状態であってもよい。この場合、低誘電領域７０の比誘電率は、約１．０である。

図２に示す例においては、低誘電領域７０は、涙滴型となるように形成されている。より詳細には、低誘電領域７０は、底面７２Ａを含む第１低誘電領域７２と、第１低誘電領域７２上に形成された第２低誘電領域７４とを含んでいる。第１低誘電領域７２は、トレンチ２４の深さ方向における低誘電領域７０のうち底壁２４Ｂ寄りの部分である。第２低誘電領域７４は、トレンチ２４の深さ方向における低誘電領域７０のうちフィールドプレート電極２６寄りの部分である。

第１低誘電領域７２は、トレンチ２４の底壁２４Ｂに向けて凸となる湾曲状に形成されている。より詳細には、トレンチ２４の深さ方向において、第１低誘電領域７２の底面７２Ａは、トレンチ２４の底壁２４Ｂと対向している。この底面７２Ａは、トレンチ２４の底壁２４Ｂに向けて凸となるように湾曲面によって形成されている。第２低誘電領域７４は、上方に向かうにつれてトレンチ２４の幅方向（Ｘ方向）における第２低誘電領域７４の大きさが小さくなるように形成されている。より詳細には、第２低誘電領域７４の一対の側面７４Ａは、トレンチ２４の一対の側壁２４Ａとトレンチ２４の幅方向において対向している。一対の側面７４Ａは、上方に向かうにつれて互いに近づくようにトレンチ２４の深さ方向（Ｚ方向）に対して傾斜して延びている。つまり、一対の側面７４Ａは、第１低誘電領域７２から離れるにつれて互いに近づくように傾斜して延びているともいえる。図２に示す例においては、各側面７４Ａは、湾曲面として形成されている。各側面７４Ａの曲率半径は、底面７２Ａの曲率半径よりも大きくてもよい。なお、各側面７４Ａの形状は任意に変更可能である。一例では、各側面７４Ａは、平坦面として形成されていてもよい。

トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸよりも大きくてもよい。トレンチ２４の幅方向における低誘電領域７０の大きさＲＸに対するトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺの比率（ＲＺ／ＲＸ）は、１．２以上であってよい。

図示を省略しているが、トレンチ２４の奥行方向（Ｙ方向）における低誘電領域７０の大きさは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺよりも大きい。一例では、トレンチ２４の奥行方向（Ｙ方向）における低誘電領域７０の大きさは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺの１０倍以上である。本実施形態においては、トレンチ２４の奥行方向における低誘電領域７０の大きさは、トレンチ２４の奥行方向におけるフィールドプレート電極２６の大きさ以下である。

低誘電領域７０は、下側絶縁部３８によって囲まれている。このため、フィールドプレート電極２６の底面２６Ａと低誘電領域７０とのＺ方向の間と、低誘電領域７０とトレンチ２４の底壁２４ＢとのＺ方向の間との双方には、下側絶縁部３８（絶縁層３０）が介在している。説明の便宜上、下側絶縁部３８の第２部分３８Ｂのうち低誘電領域７０と底壁２４ＢとのＺ方向の間に介在している下側絶縁部３８を第１絶縁部３８ＢＡとし、フィールドプレート電極２６の底面２６Ａと低誘電領域７０とのＺ方向の間に介在している部分を第２絶縁部３８ＢＢとする。

第１絶縁部３８ＢＡは、低誘電領域７０の第１低誘電領域７２の底面７２Ａと底壁２４Ｂとの間の部分である。第１絶縁部３８ＢＡは、トレンチ２４の底壁２４Ｂ上において略一定の厚さを有していてもよい。

第２絶縁部３８ＢＢの形状は、フィールドプレート電極２６の底面２６Ａと低誘電領域７０の第１低誘電領域７２とによって決められる。図２に示す例においては、第２絶縁部３８ＢＢは、フィールドプレート電極２６のＸ方向の中央に近づくにつれて第２絶縁部３８ＢＢの厚さが薄くなるように形成されている。第２絶縁部３８ＢＢは、トレンチ２４の幅方向の中央に近づくにつれて第２絶縁部３８ＢＢの厚さが薄くなるように形成されているともいえる。第２絶縁部３８ＢＢの厚さは、トレンチ２４の深さ方向における第２絶縁部３８ＢＢの大きさを指す。

図２に示す例においては、第１絶縁部３８ＢＡの厚さは、第２絶縁部３８ＢＢの厚さよりも厚い。換言すると、低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の距離ＤＡは、トレンチ２４の深さ方向における低誘電領域７０とフィールドプレート電極２６との間の距離ＤＢよりも大きくてもよい。ここで、距離ＤＡは、低誘電領域７０の第１低誘電領域７２の底面７２Ａとトレンチ２４の底壁２４Ｂとの双方に直交する直線で結んだ場合の直線の長さを指す。距離ＤＢは、トレンチ２４の深さ方向におけるフィールドプレート電極２６の底面２６Ａと低誘電領域７０の第２低誘電領域７４の側面７４Ａとの間の距離を指す。図２に示す例においては、距離ＤＢは、トレンチ２４の幅方向の中央で最小となり、トレンチ２４の幅方向における第２絶縁部３８ＢＢの両端において最大となる。このため、図２に示す例においては、トレンチ２４の幅方向の中央において、低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の距離ＤＡは、トレンチ２４の深さ方向における低誘電領域７０とフィールドプレート電極２６との間の距離ＤＢよりも大きいといえる。図２に示す例においては、距離ＤＡは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺよりも大きい。

また、距離ＤＡは、トレンチ２４の深さ方向におけるフィールドプレート電極２６とゲート電極２８との間の距離ＤＧＦ以下であってよい。図１に示す例においては、距離ＤＡは、距離ＤＧＦよりも小さい。なお、距離ＤＡと距離ＤＧＦとの関係は任意に変更可能である。一例では、距離ＤＡは、距離ＤＧＦ未満であってもよい。

トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、トレンチ２４の深さ方向における低誘電領域７０とフィールドプレート電極２６との間の距離ＤＢ以上であってよい。図２に示す例においては、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、距離ＤＢよりも大きい。

なお、距離ＤＡ，ＤＢと、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺとの関係は任意に変更可能である。たとえば、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、距離ＤＢ以下であってもよい。また、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、距離ＤＡ以上であってもよい。

図３は、図１の半導体装置１０の例示的な形成パターン１００を示す概略平面図である。形成パターン１００は、図１に示すゲート電極２８の上面２８Ｂを含む平面で視た場合の半導体装置１０に相当する。なお、理解を容易にするため、図２では図１の構成要素と同様な構成要素には同一の符号が付されている。

形成パターン１００は、半導体層１２に設けられている。形成パターン１００は、スプリットゲート構造を有するＭＩＳＦＥＴが形成されたアクティブ領域１０２と、非アクティブ領域１０４とを含んでいる。図１に示した半導体装置１０の概略断面図は、アクティブ領域１０２のＦ１－Ｆ１線に沿った概略断面図に相当する。

平面視において、トレンチ２４は、アクティブ領域１０２および非アクティブ領域１０４との境界を跨ぐように延びている。また、平面視において、ゲート電極２８は、アクティブ領域１０２および非アクティブ領域１０４との境界を跨ぐように延びている。トレンチ２４の奥行方向（Ｙ方向）においてゲート電極２８は、トレンチ２４の端壁に対して離間して形成されている。つまり、トレンチ２４は、非アクティブ領域１０４においてゲート電極２８が形成されていない領域を含んでいる。この領域においては、アクティブ領域１０２のフィールドプレート電極２６に接続された第１電極１０６がトレンチ２４の底部から開口部まで延在している。フィールドプレート電極２６には、第１電極１０６を通じてソース電圧を印加することができる。

また、複数のトレンチ２４の外側には、トレンチ１０８が形成されている。トレンチ１０８は、複数のトレンチ２４の配列方向において、複数のトレンチ２４の両側に配置されている。このため、トレンチ２４，１０８を含む複数のトレンチによって構成されるトレンチ列において、トレンチ１０８は、トレンチ列の両端に設けられているといえる。このため、本実施形態においては、トレンチ１０８は、「外端トレンチ」に対応している。また、Ｘ方向は、トレンチ２４，１０８を含む複数のトレンチの配列方向に対応している。

トレンチ１０８内には、絶縁層１１２が埋め込まれるように設けられている。絶縁層１１２内には、第２電極１１０が設けられている。第１電極１０６および第２電極１１０は、フィールドプレート電極２６と同様に、導電性のポリシリコンによって形成されている。絶縁層１１２は、絶縁層３０と同様に、シリコン酸化膜によって形成されている。

図１に示す例においては、トレンチ１０８は側壁１０８Ａおよび底壁１０８Ｂを有している。絶縁層１１２は、第２電極１１０を囲んでいる。トレンチ１０８の幅方向の大きさは、トレンチ２４の幅方向の大きさよりも大きい。トレンチ１０８の深さ方向の大きさは、トレンチ２４の深さ方向の大きさよりも大きい。トレンチ１０８の深さ方向における第２電極１１０の大きさは、トレンチ２４の深さ方向におけるフィールドプレート電極２６の大きさよりも大きい。また、トレンチ１０８の幅方向における第２電極１１０の底面１１０Ａの大きさは、トレンチ２４の幅方向におけるフィールドプレート電極２６の底面２６Ａの大きさよりも大きい。

トレンチ１０８の深さ方向における第２電極１１０の底面１１０Ａとトレンチ１０８の底壁１０８Ｂとの間の距離ＤＰＺは、トレンチ２４の深さ方向におけるフィールドプレート電極２６の底面２６Ａとトレンチ２４の底壁２４Ｂとの間の距離ＤＦＺよりも小さい。図１に示す例においては、第２電極１１０の底面１１０Ａは、Ｚ方向において低誘電領域７０よりも下方に位置している。トレンチ１０８内の絶縁層１１２には、トレンチ２４内の絶縁層３０とは異なり、低誘電領域７０が設けられていない。

図３に示すように、非アクティブ領域１０４において、トレンチ２４とトレンチ１０８との間に位置する半導体層１２は、ボディ領域１８およびソース領域２０（ともに図１参照）に代えて、ｐ型領域１１４を含んでいる。

図４は、図１に示される半導体装置１０の例示的な形成パターン２００を示す概略上面図である。なお、理解を容易にするため、図４では図１および図２の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線２０４およびゲート配線２０８の下層に位置するいくつかの構成要素、およびソース配線２０４とゲート配線２０８との間に形成される配線間絶縁層は、簡略化のために図示されていない。

図４には、ストライプ状に整列された複数のトレンチ２４と、複数のトレンチ２４を取り囲むトレンチ１０８とを含む形成パターン２００が示されている。トレンチ１０８は、平面視で複数のトレンチ２４を取り囲むように矩形枠状に形成され得る。この場合、トレンチ１０８は、Ｘ方向に沿って延在する２つの部分と、Ｘ方向に沿って延在する２つの部分同士を繋ぐように設けられた、Ｙ方向に沿って延在する２つの部分とを含むことができる。

複数のトレンチ２４およびトレンチ１０８は、ソース配線２０４と、ソース配線２０４から離間されたゲート配線２０８とによって部分的に覆われている。ソース配線２０４は、少なくともソース領域２０全体を覆うように配置されていてもよい。各トレンチ２４の前方の端部寄りに位置する第１電極１０６（図３参照）は、ソースコンタクト２０２を介してソース配線２０４に接続されている。同様に、トレンチ１０８内の第２電極１１０も、ソースコンタクト２０２を介してソース配線２０４に接続されている。一方、各トレンチ２４の後方の端部寄りに位置するゲート電極２８（図１および図３参照）は、ゲートコンタクト２０６を介してゲート配線２０８に接続されている。

（製造方法）
次に、図１の半導体装置１０の製造方法の一例を説明する。
図５～図１９は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするため、図５～図１９では、図１の構成要素と同様な構成要素には同一の符号を付している。

半導体装置１０の製造方法は、第１面１２Ａおよび第１面１２Ａとは反対側を向く第２面１２Ｂを含む半導体層１２を形成することを含む。
図５に示すように、たとえばＳｉ基板である半導体基板５２と、半導体基板５２上に形成されたエピタキシャル層５４とを含む半導体層１２が形成される。半導体基板５２としては、ｎ型不純物を含むＳｉ基板を用いることができる。エピタキシャル層５４は、ｎ型不純物をドーピングしながら半導体基板５２上にエピタキシャル成長させたｎ型のＳｉ層であってよい。半導体層１２は、第１面１２Ａおよび第２面１２Ｂを含む。半導体基板５２は、半導体層１２の第１面１２Ａを含み、エピタキシャル層５４は、半導体層１２の第２面１２Ｂを含む。

半導体装置１０の製造方法は、半導体層１２の第２面１２Ｂに、側壁２４Ａおよび底壁２４Ｂを有するとともに、平面視においてＹ方向に沿って延びたトレンチ２４を形成することをさらに含む。本実施形態においては、半導体装置１０の製造方法は、半導体層１２の第２面１２Ｂに、側壁１０８Ａおよび底壁１０８Ｂを有するとともに、平面視において複数のトレンチ２４を取り囲む矩形枠状のトレンチ１０８を形成することをさらに含む。

図６は、図５に続く製造工程を示す概略断面図である。図６に示すように、エピタキシャル層５４の一部が選択的に除去され、半導体層１２の第２面１２Ｂにトレンチ２４（１０８）が形成される。より詳細には、半導体層１２の第２面１２Ｂに所定のパターンのマスク（図示略）が形成され、このマスクを介したエッチングによって、エピタキシャル層５４の一部が選択的に除去される。

トレンチ２４（１０８）の一対の側壁２４Ａ（１０８Ａ）は、底壁２４Ｂ（１０８Ｂ）に近づくにつれて互いに近づくように、トレンチ２４（１０８）の深さ方向に対して傾斜するように設けられる。

半導体装置１０の製造方法は、トレンチ２４（１０８）を埋めるように絶縁層３０（１１２）を設けること、および、絶縁層３０（１１２）内に電極（フィールドプレート電極２６、第２電極１１０）を形成することを含む。また、半導体装置１０の製造方法は、絶縁層３０内におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間に絶縁層３０よりも比誘電率が低く絶縁性を有する低誘電領域７０を形成することを含む。

図７は、図６に続く製造工程を示す概略断面図である。図７に示すように、半導体層１２の第２面１２Ｂおよびトレンチ２４上に第１絶縁層５６が形成される。第１絶縁層５６は、半導体層１２の第２面１２Ｂと、トレンチ２４（１０８）の側壁２４Ａ（１０８Ａ）および底壁２４Ｂ（１０８Ｂ）とに沿って形成されている。第１絶縁層５６は、半導体層１２の第２面１２Ｂ上、側壁２４Ａ（１０８Ａ）上、および底壁２４Ｂ（１０８Ｂ）上のそれぞれにおいて一様な厚さを有することができる。第１絶縁層５６は、一例では、熱酸化法によって形成されたＳｉＯ_２である。別の例においては、第１絶縁層５６は、化学気相成長（chemical vapor deposition：ＣＶＤ）法によって形成されていてもよい。

上述のように、トレンチ２４の一対の側壁２４Ａが底壁２４Ｂに近づくにつれて互いに近づくため、一対の側壁２４Ａ上に設けられた第１絶縁層５６も底壁２４Ｂに近づくにつれて互いに近づく。これにより、トレンチ２４の深さ方向におけるトレンチ２４の下方の部分において一対の側壁２４Ａ上に設けられた第１絶縁層５６のうちトレンチ２４の幅方向に対向している一部分同士が繋がる。換言すると、トレンチ２４の深さ方向におけるトレンチ２４の下方の部分において一対の側壁２４Ａ上に設けられた第１絶縁層５６のうちトレンチ２４の幅方向に対向している一部分同士が繋がるまで第１絶縁層５６が厚く形成される。これにより、トレンチ２４の深さ方向におけるトレンチ２４の下方の部分において低誘電領域７０が形成される。この低誘電領域７０は、空隙によって形成されている。このように、低誘電領域７０を形成することは、トレンチ２４の底壁２４Ｂおよび側壁２４Ａの双方に予め設定された厚さの第１絶縁層５６（絶縁層）を形成する工程を含む。

一方、トレンチ２４の幅の大きさに基づいて第１絶縁層５６の厚さが設定されているため、トレンチ２４よりも大きい幅を有するトレンチ１０８には、第１絶縁層５６が繋がらない。したがって、トレンチ１０８には、低誘電領域７０が形成されない。

図８は、図７に続く製造工程を示す概略断面図である。図８に示すように、第１絶縁層５６上に第１導電体層５８が形成される。第１導電体層５８は、たとえば導電性のポリシリコンであってよい。トレンチ２４（１０８）は、第１絶縁層５６および第１絶縁層５６上に形成された第１導電体層５８によって埋め込まれる。

図９は、図８に続く製造工程を示す概略断面図である。図９に示すように、第１導電体層５８の一部が除去される。第１導電体層５８は、半導体層１２の第２面１２Ｂを覆う第１絶縁層５６を露出させる一方、トレンチ２４内の第１導電体層５８の表面をトレンチ２４の深さ方向の途中に位置させるようにエッチングされる。

図１０は、図９に続く製造工程を示す概略断面図である。図１０に示すように、第１絶縁層５６および第１導電体層５８の一部が除去される。より詳細には、第１絶縁層５６が、半導体層１２の第２面１２Ｂおよびトレンチ２４（１０８）の側壁２４Ａ（１０８Ａ）上、およびトレンチ２４（１０８）内の下部に残るようにエッチングされる。続いて、エッチングされた第１絶縁層５６から突出した第１導電体層５８の上部が除去される。この結果、トレンチ２４内において、第１絶縁層５６および第１導電体層５８の露出された面が揃えられる。これにより、フィールドプレート電極２６および下側絶縁部３８が形成される。また、トレンチ１０８内において、第２電極１１０が形成される。

図１１は、図１０に続く製造工程を示す概略断面図である。図１１に示すように、第１絶縁層５６、フィールドプレート電極２６、および第２電極１１０上に第２絶縁層６０が形成される。第２絶縁層６０は、第１絶縁層５６とフィールドプレート電極２６および第２電極１１０とを覆うとともに、トレンチ２４（１０８）に埋め込まれる。第２絶縁層６０は、第１絶縁層５６と同様にＳｉＯ_２によって形成されている。第２絶縁層６０は、一例では、ＣＶＤ法によって形成されたＳｉＯ_２である。これにより、トレンチ２４（１０８）は、それぞれ異なる成膜方法によって形成された第１絶縁層５６および第２絶縁層６０からなる複合絶縁層６２によって埋め込まれる。

図１２は、図１１に続く製造工程を示す概略断面図である。図１２に示すように、トレンチ２４（１０８）外の複合絶縁層６２が除去される。より詳細には、複合絶縁層６２は化学機械研磨によって平坦化された後、半導体層１２の第２面１２Ｂが露出するようにエッチングされる。

図１３は、図１２に続く製造工程を示す概略断面図である。図１３に示すように、トレンチ２４内の複合絶縁層６２の一部が除去される。トレンチ２４内の複合絶縁層６２は、たとえばフッ酸を用いたウェットエッチングによって部分的に除去することができる。複合絶縁層６２に含まれる第１絶縁層５６および第２絶縁層６０は、上述のように異なる成膜方法で形成されている。したがって、第１絶縁層５６および第２絶縁層６０に対するエッチングレートは相互に異なっている。具体的には、ＣＶＤ法によって形成された第２絶縁層６０のエッチングレートは、熱酸化法によって形成された第１絶縁層５６のエッチングレートよりも大きい。エッチング前において、トレンチ２４の側壁２４Ａは、相対的にエッチングレートが小さい熱酸化法によって形成された第１絶縁層５６によって覆われている（図１０参照）。一方、第１導電体層５８の上方のトレンチ２４の幅方向の中央部には、エッチングレートが相対的に大きい第２絶縁層６０が埋め込まれている（図１１参照）。したがって、第１絶縁層５６および第２絶縁層６０からなる複合絶縁層６２のエッチングは、側壁２４Ａ近傍よりもトレンチ２４の中央部において比較的速く進行する。この結果、図１３に示すように、トレンチ２４内の複合絶縁層６２の露出した面は、トレンチ２４の側壁２４Ａに隣接した位置にある傾斜面６２Ａと、傾斜面６２Ａと連続する平坦面６２Ｂとを含むことができる。

図１４は、図１３に続く製造工程を示す概略断面図である。図１４に示すように、半導体層１２およびトレンチ２４内の複合絶縁層６２上に第３絶縁層６４が形成される。第３絶縁層６４は、一例では、熱酸化法によって形成されたＳｉＯ_２である。別の例においては、第３絶縁層６４は、ＣＶＤ法によって形成されたＳｉＯ_２であってもよい。トレンチ２４において複合絶縁層６２および第３絶縁層６４によって絶縁層３０が形成される。また、トレンチ１０８において複合絶縁層６２および第３絶縁層６４によって絶縁層１１２が形成される。第３絶縁層６４は、複合絶縁層６２の傾斜面６２Ａおよび平坦面６２Ｂ（図１３参照）に沿って形成されるため、絶縁層３０も、同様に、トレンチ２４内において、傾斜面３０Ａおよび平坦面３０Ｂを含んでいる。傾斜面３０Ａの存在によって絶縁層３０のゲート絶縁部３６の第２部分３６Ｂは、第１部分３６Ａよりも厚く形成されている。

図１５は、図１４に続く製造工程を示す概略断面図である。図１５に示すように、絶縁層３０の上に第２導電体層６６が形成される。第２導電体層６６は、たとえば導電性のポリシリコンであってよい。第２導電体層６６は、トレンチ２４内において、傾斜面３０Ａおよび平坦面３０Ｂを含む絶縁層３０上に埋め込まれる。

図１６は、図１５に続く製造工程を示す概略断面図である。図１６に示すように、第２導電体層６６の一部が除去される。第２導電体層６６は、半導体層１２の第２面１２Ｂを覆う絶縁層３０を露出させる一方、ゲート電極２８の上面２８Ｂが、半導体層１２の第２面１２Ｂよりも下方に位置するようにエッチングされる。つまり、第２導電体層６６をエッチングすることによってゲート電極２８が形成される。上述のように、絶縁層３０は、トレンチ２４内において、傾斜面３０Ａおよび平坦面３０Ｂを含んでいるため（図１５参照）、ゲート電極２８は、ゲート電極２８の主部３４よりも幅狭な底部３２を含むように形成される。

このように、半導体装置１０の製造方法において、ゲート電極２８を形成することは、ゲート電極２８の底面２８Ａを含む底部３２と、底部３２上に形成された主部３４とを含むゲート電極２８を形成することを含む。ゲート電極２８は、トレンチ２４の深さ方向および奥行方向の双方と直交する幅方向に幅を有している。また、絶縁層３０を形成することは、ゲート電極２８と半導体層１２との間に介在してトレンチ２４の側壁２４Ａを覆うゲート絶縁部３６を形成することを含む。ゲート絶縁部３６は、ゲート電極２８の主部３４とボディ領域１８（図１８参照）との間に形成された第１部分３６Ａと、ゲート電極２８の底部３２に隣接している第２部分３６Ｂとを含む。底部３２は、主部３４よりも幅狭に形成されている。第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において第１部分３６Ａよりも厚く形成されている。

図１７は、図１６に続く製造工程を示す概略断面図である。図１７に示すように、エピタキシャル層５４内にｐ型領域６８およびドリフト領域１６が形成される。より詳細には、ｐ型不純物が、イオン注入マスク（図示略）を用いたイオン注入によってｎ型のＳｉ層であるエピタキシャル層５４の表面（半導体層１２の第２面１２Ｂ）から注入されて、エピタキシャル層５４の表層部分にｐ型領域６８が形成される。エピタキシャル層５４の残りの部分は、ｎ型のドリフト領域１６となる。ｐ型領域６８を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。

ｐ型領域６８は、最終的にはボディ領域１８（図１参照）となる領域である。ドリフト領域１６とｐ型領域６８との界面は、図１に示されるドリフト領域１６とボディ領域１８との界面ＩＮＴに対応する。したがって、本工程においては、ドリフト領域１６とｐ型領域６８（ボディ領域１８）との界面が、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌとゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にあるようにｐ型領域６８（ボディ領域１８）が形成される。

図１８は、図１７に続く製造工程を示す概略断面図である。図１８に示すように、ｐ型領域６８（図１７参照）内にソース領域２０およびボディ領域１８が形成される。より詳細には、ｎ型不純物が、イオン注入マスク（図示略）を用いたイオン注入によってｐ型領域６８の表面（半導体層１２の第２面１２Ｂ）から注入されて、ｐ型領域６８の表層部分にｎ型のソース領域２０が形成される。ｐ型領域６８の残りの部分は、ｐ型のボディ領域１８となる。半導体基板５２は、図１のドレイン領域１４に対応する。

図１９は、図１８に続く製造工程を示す概略断面図である。図１９に示すように、絶縁層３０およびゲート電極２８を覆う層間絶縁層４２が形成される。層間絶縁層４２は、一例では、ＣＶＤ法によって形成されてもよい。

その後、図１に示されるコンタクトトレンチ４４、コンタクト領域４６、ソースコンタクト４８、ソース配線５０、およびドレイン電極２２が形成される。まず、層間絶縁層４２の一部が選択的に除去されて、コンタクトトレンチ４４が形成される。続いて、ｐ型不純物が、イオン注入によってコンタクトトレンチ４４の底面から注入されてコンタクト領域４６が形成される。ソースコンタクト４８がコンタクトトレンチ４４内に埋設され、コンタクト領域４６と接触する。ソース配線５０が層間絶縁層４２上に形成され、ソースコンタクト４８と電気的に接続される。ドレイン電極２２が、半導体層１２の第１面１２Ａに形成される。以上の工程によって半導体装置１０が得られる。

（作用）
本実施形態の半導体装置１０の作用について説明する。
図２０は、比較例の半導体装置１０Ｘの概略断面図を示す。比較例の半導体装置１０Ｘにおいては、低誘電領域７０が形成されておらず、低誘電領域７０の位置までフィールドプレート電極２６が延びている。つまり、比較例の半導体装置１０Ｘにおいては、トレンチ２４の深さ方向におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間の距離ＤＦＺは、本実施形態の半導体装置１０のトレンチ２４の深さ方向における低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の距離ＤＡと等しい。このため、比較例の半導体装置１０Ｘの距離ＤＦＺは、本実施形態の半導体装置１０の距離ＤＦＺよりも小さい。換言すると、本実施形態の半導体装置１０の距離ＤＦＺは、比較例の半導体装置１０Ｘの距離ＤＦＺよりも大きい。また、比較例の半導体装置１０Ｘにおいては、トレンチ２４の奥行方向の全体にわたり低誘電領域７０が形成されていない。

トレンチ２４の深さ方向におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間の絶縁部分は、ソース－ドレイン間容量Ｃ_ｓｄに比較的大きく寄与する。したがって、上記距離ＤＦＺを大きくすることによってソース－ドレイン間容量Ｃ_ｓｄを低減することができる。

また、本実施形態の半導体装置１０においては、トレンチ２４の深さ方向において、フィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間に、絶縁層３０よりも比誘電率が低い低誘電領域７０が形成されている。トレンチ２４の深さ方向におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間の部分の比誘電率を下げることによってソース－ドレイン間容量Ｃ_ｓｄを低減することができる。加えて、フィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間にある絶縁層３０（下側絶縁部３８の第２部分３８Ｂ）に印加される電界を緩和することができる。

ここで、図２１を参照して、半導体装置１０の出力容量Ｃ_ｏｓｓの変化について説明する。
図２１は、実験例１～３の半導体装置の出力容量Ｃ_ｏｓｓの測定結果を示すグラフである。グラフの横軸は距離ＤＦＺを示し、縦軸は出力容量Ｃ_ｏｓｓを示している。なお、出力容量Ｃ_ｏｓｓは、ソース－ドレイン間容量Ｃ_ｓｄに相当する。

実験例１～３は、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺが互いに異なるサンプルである。実験例１はトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺが最も小さく、実験例３はトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺが最も大きい。実験例１のトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺはたとえば０．１３μｍであり、実験例２のトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺはたとえば０．３５μｍであり、実験例３のトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺはたとえば０．５５μｍである。図２１は、距離ＤＦＺを変化させたときの実験例１～３における出力容量Ｃ_ｏｓｓの変化を示している。図２１において、実験例１は丸印で示し、実験例２は四角印で示し、実験例３は三角印で示している。また図２１において、図２０の比較例はバツ印で示している。

図２１に示すとおり、実験例１～３のそれぞれは、比較例よりも距離ＤＦＺが大きいため、出力容量Ｃ_ｏｓｓが小さくなる。また、実験例１～３はそれぞれ、距離ＤＦＺが大きくなるにつれて出力容量Ｃ_ｏｓｓが小さくなる。このように、トレンチ２４の深さ方向におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間の絶縁部分が大きくなるにつれて出力容量Ｃ_ｏｓｓが小さくなることが分かる。

図２１に示すとおり、距離ＤＦＺが概ね等しい範囲において、実験例１～３のうち実験例１の出力容量Ｃ_ｏｓｓが最も大きく、実験例３の出力容量Ｃ_ｏｓｓが最も小さい。つまり、距離ＤＦＺが概ね等しい範囲において、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺが大きくなるにつれて出力容量Ｃ_ｏｓｓが小さくなる。このように、距離ＤＦＺが概ね等しい範囲において、低誘電領域７０が大きくなるにつれて出力容量Ｃ_ｏｓｓが小さくなることが分かる。

（効果）
本実施形態の半導体装置１０によれば、以下の効果が得られる。
（１－１）半導体装置１０は、ドリフト領域１６を含む半導体層１２と、半導体層１２の第２面１２Ｂ（表面）から半導体層１２の厚さ方向（Ｚ方向）に延びたトレンチ２４と、トレンチ２４を埋めるように設けられた絶縁層３０と、絶縁層３０内に設けられたフィールドプレート電極２６と、を備えている。トレンチ２４は、絶縁層３０に覆われた側壁２４Ａおよび底壁２４Ｂを有している。フィールドプレート電極２６は、トレンチ２４内においてトレンチ２４の深さ方向（Ｚ方向）に底壁２４Ｂと離間して対向している。絶縁層３０内におけるフィールドプレート電極２６と底壁２４Ｂとの間には、絶縁層３０よりも比誘電率が低く絶縁性を有する低誘電領域７０が形成されている。

この構成によれば、フィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間に形成された低誘電領域７０によって、半導体装置１０の出力容量Ｃ_ｏｓｓを低減することができる。したがって、半導体装置１０のソース－ドレイン間容量Ｃ_ｓｄを低減することができる。

（１－２）低誘電領域７０は、空隙領域である。
空気の比誘電率は約１．０であり、絶縁層３０の比誘電率（約４．２）に対して十分に低い。このため、半導体装置１０の出力容量Ｃ_ｏｓｓの低減効果を高めることができる。

（１－３）トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、トレンチ２４の深さ方向におけるフィールドプレート電極２６と低誘電領域７０との間の距離ＤＢ以上である。この構成によれば、低誘電領域７０の体積を大きくすることができるため、半導体装置１０の出力容量Ｃ_ｏｓｓの低減効果を高めることができる。

（１－４）トレンチ２４の深さ方向における低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の距離ＤＡは、トレンチ２４の深さ方向におけるフィールドプレート電極２６と低誘電領域７０との間の距離ＤＢよりも大きい。

この構成によれば、絶縁層３０のうちトレンチ２４の深さ方向における低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の部分（下側絶縁部３８の第１部分３８Ａ）が大きくなることによって、この部分の電界集中を抑制することができる。

（１－５）トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、トレンチ２４の幅方向（Ｘ方向）における低誘電領域７０の大きさＲＸよりも大きい。
この構成によれば、トレンチ２４の深さ方向および幅方向を含む面でトレンチ２４を切断した場合の低誘電領域７０の面積を容易に大きくすることができる。

（１－６）トレンチ２４の奥行方向（Ｙ方向）における低誘電領域７０の大きさは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺよりも大きい。
この構成によれば、低誘電領域７０の体積を大きくすることができるため、半導体装置１０の出力容量Ｃ_ｏｓｓの低減効果を高めることができる。

（１－７）トレンチ２４の深さ方向において、低誘電領域７０のうちトレンチ２４の底壁２４Ｂ寄りの部分は、底壁２４Ｂに向けて凸となる湾曲状に形成されている。
この構成によれば、低誘電領域７０のうちトレンチ２４の底壁２４Ｂ寄りの部分における電界集中を抑制することができる。

（１－８）Ｘ方向およびＺ方向に沿う平面でトレンチ２４を切断した場合の断面視において、トレンチ２４の深さ方向における低誘電領域７０のうちフィールドプレート電極２６寄りの部分（第２低誘電領域７４の一対の側面７４Ａ）は、第１低誘電領域７２から離れるにつれて互いに近づくようにトレンチ２４の深さ方向（Ｚ方向）に対して傾斜して延びている。

この構成によれば、トレンチ２４の幅方向における低誘電領域７０のうちフィールドプレート電極２６寄りの部分の両端とフィールドプレート電極２６との間の絶縁層３０の厚さが厚くなることによって、低誘電領域７０のうちフィールドプレート電極２６寄りの部分と、トレンチ２４の幅方向におけるフィールドプレート電極２６の底面２６Ａの両端とにおける電界集中を抑制することができる。

（１－９）トレンチ２４，１０８は、トレンチ２４，１０８の幅方向において互いに間隔をあけて複数設けられている。複数のトレンチ２４，１０８の配列方向（Ｘ方向）における最も外側のトレンチであるトレンチ１０８（外端トレンチ）の幅方向の大きさは、トレンチ２４の幅方向の大きさよりも大きい。トレンチ１０８には、低誘電領域７０が形成されていない。

この構成によれば、トレンチ１０８に低誘電領域７０が形成されていないことによって、半導体装置１０の耐圧を向上させることができる。
加えて、トレンチ１０８は、複数のトレンチ２４を取り囲むように形成されることによって、半導体装置１０の耐圧を向上させる効果を高めることができる。

（１－１０）トレンチ２４の幅方向におけるトレンチ２４の底壁２４Ｂの少なくとも両端は、湾曲状に形成されている。
この構成によれば、トレンチ２４の底壁２４Ｂと側壁２４Ａとが直角に繋がれた構成と比較して、トレンチ２４の幅方向におけるトレンチ２４の底壁２４Ｂの両端における電界集中を抑制することができる。

（１－１１）ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にある。

この構成によれば、ゲート電極２８とドリフト領域１６とが対向している領域の面積を小さくすることができる。したがって、ゲート－ドレイン間容量Ｃ_ｇｄを低減できるとともに、ゲート電極２８とドリフト領域１６との間にある絶縁層３０に印加される電界を緩和することができる。

（１－１２）ゲート電極２８は、底面２８Ａを含む底部３２と、底部３２上に形成された主部３４とを含む。トレンチ２４の幅方向において、底部３２は、主部３４よりも幅狭に形成されている。ゲート絶縁部３６は、ゲート電極２８の主部３４とボディ領域１８との間にある第１部分３６Ａと、ゲート電極２８の底部３２に隣接している第２部分３６Ｂとを含む。第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において第１部分３６Ａよりも厚く形成されている。

この構成によれば、ゲート電極２８の下端位置Ｐ_Ｌ近傍においてゲート電極２８とドリフト領域１６との間の距離を大きくすることができる。したがって、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極２８の下端位置Ｐ_Ｌよりも上にあったとしても、ゲート－ドレイン間容量Ｃ_ｇｄの上昇を抑制することができる。

（１－１３）ゲート絶縁部３６の第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において、トレンチ２４の底壁２４Ｂに近づくにつれて厚くなるように形成されている。
この構成によれば、プロセスのばらつきによる急激なオン抵抗の上昇を抑制することができる。

（１－１４）ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の底部３２の側面３２Ａの上端と同じ位置にある。
この構成によれば、チャネルが形成されるボディ領域１８は、第１部分３６Ａよりも厚く形成された第２部分３６Ｂとは隣接していないので、オン抵抗の上昇を抑制することができる。

（１－１５）ゲート電極２８の底部３２の側面３２Ａは、ゲート電極２８の底面２８Ａに対して１１５°以上１５５°以下の角度をなしている。
この構成によれば、ドリフト領域１６とボディ領域１８との界面ＩＮＴの位置がプロセスのばらつきの影響を受けて変動したとしても、ゲート－ドレイン間容量Ｃ_ｇｄの増大および急激なオン抵抗の上昇の両方を適切に抑制することができる。

（１－１６）半導体装置１０は、ドリフト領域１６を含む半導体層１２と、半導体層１２の第２面１２Ｂ（表面）から半導体層１２の厚さ方向（Ｚ方向）に延びたトレンチ２４と、トレンチ２４を埋めるように設けられた絶縁層３０と、絶縁層３０内に設けられたフィールドプレート電極２６と、を備えている。トレンチ２４は、絶縁層３０に覆われた側壁２４Ａおよび底壁２４Ｂを有している。フィールドプレート電極２６は、トレンチ２４内においてトレンチ２４の深さ方向（Ｚ方向）に底壁２４Ｂと離間して対向している。半導体装置１０の製造方法は、絶縁層３０内におけるフィールドプレート電極２６とトレンチ２４の底壁２４Ｂとの間に、絶縁層３０よりも比誘電率が低く絶縁性を有する低誘電領域７０を形成する工程を含んでいる。

（１－１７）トレンチ２４は、トレンチ２４の深さ方向においてトレンチ２４の底壁２４Ｂに近づくにつれてトレンチ２４の幅狭になるように形成されている。低誘電領域７０を形成する工程は、トレンチ２４の底壁２４Ｂおよび側壁２４Ａの双方に予め設定された厚さの絶縁層３０を形成する工程を含む。

この構成によれば、底壁２４Ｂ上の絶縁層３０上において、側壁２４Ａ上に形成された絶縁層３０同士が繋がる。そして、絶縁層３０同士が繋がった部分よりも上方における側壁２４Ａ上に形成された絶縁層３０同士は繋がらない。この絶縁層３０同士が繋がらない部分には、フィールドプレート電極２６が形成される。このため、フィールドプレート電極２６および低誘電領域７０の双方を容易に形成することができる。

［第２実施形態］
図２２を参照して、第２実施形態の半導体装置１０について説明する。本実施形態の半導体装置１０は、第１実施形態の半導体装置１０と比較して、フィールドプレート電極２６（図１参照）を省略した点が主に異なる。以下の説明においては、第１実施形態の半導体装置１０の構成要素と同様の構成要素には同一符号を付している。

本実施形態のゲート電極２８の厚さＴは、第１実施形態のゲート電極２８の厚さＴよりも厚い。図２２に示す例においては、ゲート電極２８は、トレンチ２４の深さ方向（Ｚ方向）の中央よりも底壁２４Ｂ寄りとなるようにトレンチ２４の深さ方向に延びている。ゲート電極２８は、トレンチ２４内においてトレンチ２４の深さ方向に底壁２４Ｂと離間して対向している。このため、絶縁層３０は、ゲート絶縁部３６および下側絶縁部３８を含んでいる。一方、本実施形態の半導体装置１０がフィールドプレート電極２６を備えていないため、絶縁層３０は、中間絶縁部４０を有していない。ここで、本実施形態においては、ゲート電極２８は「電極」に対応している。

図２２に示す例においては、ゲート電極２８の底面２８Ａおよび上面２８Ｂは、トレンチ２４の深さ方向と直交する平坦面として設けられている。上面２８Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。なお、ゲート電極２８の底面２８Ａおよび上面２８Ｂの少なくとも一方が湾曲していてもよい。

また、ゲート電極２８は、その底部３２の側面３２Ａのトレンチ２４の深さ方向に対する傾斜角度と主部３４の側面３４Ａのトレンチ２４の深さ方向に対する傾斜角度とが同じとなるように設けられている。つまり、ゲート電極２８は、底部３２と主部３４とが区分なく設けられている。このため、図２２に示す例においては、絶縁層３０のゲート絶縁部３６は、第１部分３６Ａと第２部分３６Ｂとが区分なく設けられている。図２２に示す例においては、便宜上、ゲート電極２８の下端部を底部３２として示し、ゲート絶縁部３６のうち底部３２を取り囲む部分を第２部分３６Ｂとして示している。ゲート電極２８の下端部よりも上方の部分は主部３４として示し、ゲート絶縁部３６のうち主部３４を取り囲む部分を第１部分３６Ａとして示している。

トレンチ２４の深さ方向におけるゲート電極２８とトレンチ２４の底壁２４Ｂとの間の距離ＤＧＺは、ゲート絶縁部３６の厚さよりも大きい。ここで、距離ＤＧＺは、トレンチ２４の深さ方向におけるゲート電極２８の底面２８Ａとトレンチ２４の底壁２４Ｂとの間の距離である。距離ＤＧＺは、トレンチ２４の幅方向の中央において最大となり、トレンチ２４の幅方向におけるゲート電極２８の底面２８Ａの両端において最小となる。図２２に示す例においては、距離ＤＧＺのうち最小となる距離は、ゲート絶縁部３６の厚さよりも大きい。また、ゲート絶縁部３６の厚さは、ゲート電極２８の側面３２Ａ（３４Ａ）とトレンチ２４の側壁２４Ａとの間の距離を指す。

図２２に示す例においては、絶縁層３０内におけるゲート電極２８とトレンチ２４の底壁２４Ｂとの間には、絶縁層３０よりも比誘電率が低く絶縁性を有する低誘電領域７０が設けられている。第１実施形態と同様に、低誘電領域７０は、空隙領域である。つまり、低誘電領域７０は空隙によって形成されている。

低誘電領域７０は、下側絶縁部３８に設けられている。低誘電領域７０は、下側絶縁部３８（絶縁層３０）に取り囲まれているともいえる。このため、低誘電領域７０は、トレンチ２４の深さ方向においてトレンチ２４の底壁２４Ｂおよびゲート電極２８の双方から離間して設けられている。つまり、トレンチ２４の深さ方向における低誘電領域７０と底壁２４Ｂとの間と、低誘電領域７０とゲート電極２８との間の双方には下側絶縁部３８（絶縁層３０）が設けられている。

トレンチ２４の深さ方向において、低誘電領域７０のうちトレンチ２４の底壁２４Ｂ寄りの部分は、底壁２４Ｂに向けて凸となる湾曲状に形成されている。
トレンチ２４の幅方向（Ｘ方向）における低誘電領域７０の大きさＲＸは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺ以上であってよい。図２２に示す例においては、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺよりも大きい。

トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の幅方向におけるゲート電極２８の大きさＧＸ以下であってよい。図２２に示す例においては、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の幅方向におけるゲート電極２８の大きさＧＸよりも小さい。ここで、図２２に示す例におけるトレンチ２４の幅方向におけるゲート電極２８の大きさＧＸは、ゲート電極２８の主部３４の最小の幅寸法を指す。つまり、トレンチ２４の幅方向におけるゲート電極２８の大きさＧＸは、ゲート電極２８の主部３４の一対の側面３４Ａのうちゲート電極２８の底面２８Ａに繋がる下端縁におけるトレンチ２４の幅方向の間の距離であるといえる。

トレンチ２４の奥行方向（Ｙ方向）における低誘電領域７０の大きさは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺよりも大きい。トレンチ２４の奥行方向における低誘電領域７０の大きさは、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸよりも大きい。トレンチ２４の奥行方向における低誘電領域７０の大きさは、トレンチ２４の奥行方向におけるゲート電極２８の大きさよりも大きくてもよい。

トレンチ２４の深さ方向におけるゲート電極２８と低誘電領域７０との間の距離ＤＣは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺ以下であってよい。図２２に示す例においては、トレンチ２４の深さ方向におけるゲート電極２８と低誘電領域７０との間の距離ＤＣは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺよりも小さい。

トレンチ２４の深さ方向における低誘電領域７０とトレンチ２４の底壁２４Ｂの間の距離ＤＡは、トレンチ２４の深さ方向におけるゲート電極２８と低誘電領域７０との間の距離ＤＣ以下であってよい。図２２に示す例においては、距離ＤＡは、距離ＤＣよりも小さい。

（効果）
本実施形態の半導体装置１０によれば、第１実施形態の（１－２）、（１－７）、（１－９）、および（１－１０）の効果に加え、以下の効果が得られる。

（２－１）半導体装置１０は、ドリフト領域１６を含む半導体層１２と、半導体層１２の第２面１２Ｂ（表面）から半導体層１２の厚さ方向（Ｚ方向）に延びたトレンチ２４と、トレンチ２４を埋めるように設けられた絶縁層３０と、絶縁層３０内に設けられたゲート電極２８と、を備えている。トレンチ２４は、絶縁層３０に覆われた側壁２４Ａおよび底壁２４Ｂを有している。ゲート電極２８は、トレンチ２４内においてトレンチ２４の深さ方向（Ｚ方向）に底壁２４Ｂと離間して対向している。絶縁層３０内におけるゲート電極２８と底壁２４Ｂとの間には、絶縁層３０よりも比誘電率が低く絶縁性を有する低誘電領域７０が形成されている。

この構成によれば、ゲート電極２８とトレンチ２４の底壁２４Ｂとの間に形成された低誘電領域７０によって、半導体装置１０の出力容量Ｃ_ｏｓｓを低減することができる。したがって、半導体装置１０のソース－ドレイン間容量Ｃ_ｓｄを低減することができる。

［変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。

・各実施形態において、半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。

・第１実施形態において、トレンチ２４の深さ方向（Ｚ方向）におけるフィールドプレート電極２６と低誘電領域７０との間の距離ＤＢの大きさは任意に変更可能である。一例では、距離ＤＢは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺよりも大きくてもよい。また一例では、距離ＤＢは、トレンチ２４の深さ方向における低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の距離ＤＡ以上であってもよい。また一例では、距離ＤＢは、トレンチ２４の深さ方向におけるゲート電極２８とフィールドプレート電極２６との間の距離ＤＧＦよりも大きくてもよい。

・第１実施形態において、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺとトレンチ２４の幅方向における低誘電領域７０の大きさＲＸとの関係は任意に変更可能である。一例では、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸに対するトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺの比率は、１．０よりも大きく１．２未満であってもよい。また一例では、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺ以上であってもよい。

・第１実施形態において、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の幅方向におけるフィールドプレート電極２６の大きさよりも大きくてもよい。

・第１実施形態において、トレンチ２４の奥行方向における低誘電領域７０の大きさは任意に変更可能である。一例では、トレンチ２４の奥行方向における低誘電領域７０の大きさは、トレンチ２４の奥行方向におけるフィールドプレート電極２６の大きさよりも大きくてもよい。

・第２実施形態において、トレンチ２４の深さ方向（Ｚ方向）におけるゲート電極２８と低誘電領域７０との間の距離ＤＣの大きさは任意に変更可能である。一例では、距離ＤＣは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺ以上であってもよい。また一例では、距離ＤＣは、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸ以上であってもよい。また一例では、距離ＤＣは、トレンチ２４の深さ方向における低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の距離ＤＡよりも小さくてもよい。

・第２実施形態において、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺとトレンチ２４の幅方向における低誘電領域７０の大きさＲＸとの関係は任意に変更可能である。一例では、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺ以下であってもよい。一例では、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸに対するトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺの比率は、１．２以上であってもよい。

・第２実施形態において、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは任意に変更可能である。一例では、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の幅方向におけるゲート電極２８の大きさよりも大きくてもよい。

・第２実施形態において、トレンチ２４の奥行方向における低誘電領域７０の大きさは任意に変更可能である。一例では、トレンチ２４の奥行方向における低誘電領域７０の大きさは、トレンチ２４の奥行方向におけるゲート電極２８の大きさ以下であってもよい。

・各実施形態において、トレンチ２４の深さ方向における低誘電領域７０の位置は任意に変更可能である。一例では、低誘電領域７０は、トレンチ２４の底壁２４Ｂに形成されていてもよい。つまり、トレンチ２４の深さ方向における低誘電領域７０と底壁２４Ｂとの間に下側絶縁部３８（絶縁層３０）が設けられていなくてもよい。

・各実施形態において、トレンチ２４の幅方向における低誘電領域７０の位置は任意に変更可能である。トレンチ２４の幅方向における低誘電領域７０の中央と、トレンチ２４の幅方向の中央とが互いに異なっていてもよい。つまり、トレンチ２４の幅方向において、低誘電領域７０は、トレンチ２４の幅方向の中央に対して偏った位置に設けられていてもよい。

・各実施形態において、トレンチ２４の幅方向および深さ方向で切断した場合の低誘電領域７０の断面形状は任意に変更可能である。一例では、低誘電領域７０のうちトレンチ２４の底壁２４Ｂ寄りの部分の底面（第１低誘電領域７２の底面７２Ａ）は、平坦面を含んでいてもよい。また一例では、第１実施形態の変更例において、図２３に示すように、トレンチ２４の深さ方向において、低誘電領域７０のうちフィールドプレート電極２６寄りの部分は、フィールドプレート電極２６に向けて凸となる湾曲状に形成されていてもよい。つまり、低誘電領域７０のうちトレンチ２４の深さ方向においてフィールドプレート電極２６と対向する上面７０Ｃは、フィールドプレート電極２６に向けて凸となる湾曲状に形成されていてもよい。上面７０Ｃは、低誘電領域７０の底面７２Ａとは反対側の面であるといえる。また一例では、第２実施形態の変更例において、トレンチ２４の深さ方向において、低誘電領域７０のうちゲート電極２８寄りの部分は、ゲート電極２８に向けて凸となる湾曲状に形成されていてもよい。つまり、低誘電領域７０のうちトレンチ２４の深さ方向においてゲート電極２８と対向する上面は、ゲート電極２８に向けて凸となる湾曲状に形成されていてもよい。

・各実施形態において、低誘電領域７０内に収容される物質は空気に限定されない。一例では、低誘電領域７０内には、炭素（Ｃ）を添加したシリコン酸化膜（ＳｉＯＣ）が設けられていてもよい。要するに、低誘電領域７０内には、シリコン酸化膜の比誘電率（約４．２）よりも比誘電率が低く絶縁性を有する物質が収容されていればよい。

・第１実施形態において、トレンチ２４の幅方向および深さ方向で切断した場合のトレンチ２４の断面形状は任意に変更可能である。一例では、トレンチ２４は、トレンチ２４の深さ方向に沿って一定の幅を有していてもよい。また、底壁２４Ｂの少なくとも一部がトレンチ２４の幅方向に沿う平坦面であってもよい。一例では、底壁２４Ｂのうちトレンチ２４の幅方向の中央部がトレンチ２４の幅方向に沿う平坦面であり、底壁２４Ｂのうちトレンチ２４の幅方向の両端部が湾曲状に形成されていてもよい。また一例では、トレンチ２４の底壁２４Ｂは、トレンチ２４の深さ方向に直交する平坦面によって形成されていてもよい。

・第１実施形態において、フィールドプレート電極２６の形状は任意に変更可能である。一例では、フィールドプレート電極２６の底面２６Ａは、トレンチ２４の深さ方向に直交した平坦面であってもよい。また、フィールドプレート電極２６の上面２６Ｂは、トレンチ２４の深さ方向に直交した平坦面であってもよい。また、フィールドプレート電極２６は、トレンチ２４の深さ方向に沿って一定の幅を有していてもよい。

・第１実施形態において、ゲート電極２８の形状は任意に変更可能である。
第１例では、図２４に示すように、ゲート電極２８は、矩形状の断面を有している。なお、ここでいう断面とは、トレンチ２４の奥行方向（Ｙ方向）と直交する面で切断した場合の断面である。この変更例では、ゲート電極２８は、その底部３２の側面３２Ａのトレンチ２４の深さ方向（Ｚ方向）に対する傾斜角度と主部３４の側面３４Ａのトレンチ２４の深さ方向に対する傾斜角度とが同じとなるように設けられている。つまり、ゲート電極２８は、底部３２と主部３４とが区分なく設けられている。

図２４に示す例においては、ゲート電極２８の底面２８Ａおよび上面２８Ｂは、トレンチ２４の深さ方向と直交する平坦面として設けられている。上面２８Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。なお、ゲート電極２８の底面２８Ａおよび上面２８Ｂの少なくとも一方が湾曲していてもよい。底面２８Ａが湾曲している場合、下端位置ＰＬは、フィールドプレート電極２６またはトレンチ２４の底壁２４Ｂに対してトレンチ２４の深さ方向で最も近い底面２８Ａ上の位置である。上面２８Ｂが湾曲している場合、上端位置Ｐ_Ｕは、半導体層１２の第２面１２Ｂに対してトレンチ２４の深さ方向で最も近い上面２８Ｂの位置である。

図２４に示す例においては、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌに揃っている。なお、トレンチ２４の深さ方向における界面ＩＮＴの位置は任意に変更可能である。

第２例では、図２５に示すように、ゲート電極２８は、フィールドプレート電極２６の少なくとも一部が対向している底面２８Ａと、底面２８Ａと反対側を向く上面２８Ｂと、を含んでいる。上面２８Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。底面２８Ａは、トレンチ２４の幅方向における底面２８Ａの中央に形成された凹部２８Ｃを含むことができる。フィールドプレート電極２６は、凹部２８Ｃに部分的に収容されている。図２５に示す例においては、フィールドプレート電極２６の上端部が凹部２８Ｃに収容されている。

ゲート電極２８は、トレンチ２４の深さ方向の厚さＴを有している。ゲート電極２８の厚さＴは、トレンチ２４の深さ方向におけるゲート電極２８の下端位置Ｐ_Ｌと上端位置Ｐ_Ｕとの間の距離と定義することができる。図２５に示す例においては、ゲート電極２８の底面２８Ａが凹部２８Ｃを有しかつ湾曲している場合、下端位置Ｐ_Ｌは、フィールドプレート電極２６またはトレンチ２４の底壁２４Ｂに対してトレンチ２４の深さ方向において最も近い底面２８Ａ上の位置である。図２５に示す例においては、底面２８Ａは、下方に凸となるように湾曲しており、底面２８Ａの中央に凹部２８Ｃを含んでいる。したがって、底面２８Ａの下端位置Ｐ_Ｌは、凹部２８Ｃの周縁端の位置となる。

図２５に示す例においては、上面２８Ｂは、トレンチ２４の深さ方向と直交する平坦面である。上面２８Ｂは上記平坦面である場合、ゲート電極２８の上端位置Ｐ_Ｕは、ゲート電極２８の上面２８Ｂと略同一平面上にある。つまり、ゲート電極２８の上端位置Ｐ_Ｕは、ゲート電極２８の上面２８Ｂの位置である。この場合、厚さＴは、トレンチ２４の深さ方向におけるゲート電極２８の下端位置Ｐ_Ｌと上面２８Ｂとの間の距離に相当する。

ゲート電極２８の上面２８Ｂの形状は任意に変更可能であり、一例では上面２８Ｂは湾曲していてもよい。上面２８Ｂが上方に向けて凸となるように湾曲している場合、上端位置Ｐ_Ｕは、半導体層１２の第２面１２Ｂに対してトレンチ２４の深さ方向において最も近い上面２８Ｂ上の位置である。

ゲート電極２８は、底面２８Ａを含む底部３２と、底部３２上に形成された主部３４とを含んでいる。ゲート電極２８の底部３２は、主部３４よりも幅狭に形成されている。主部３４は、トレンチ２４の深さ方向においてトレンチ２４の底壁２４Ｂに近づくにつれて幅狭になるように形成されている。

絶縁層３０は、第１実施形態と同様に、ゲート絶縁部３６、下側絶縁部３８、および中間絶縁部４０を有している。ゲート絶縁部３６は、ゲート電極２８と半導体層１２との間に介在してトレンチ２４の側壁２４Ａを覆っている。ゲート電極２８と半導体層１２とは、ゲート絶縁部３６によってトレンチ２４の幅方向に分離されている。

ゲート絶縁部３６は、第１実施形態と同様に、第１部分３６Ａおよび第２部分３６Ｂを有している。第１部分３６Ａは、トレンチ２４の側壁２４Ａ上において第２部分３６Ｂに近づくにつれて厚くなるように形成されていてもよい。第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において、第１部分３６Ａよりも厚く、かつトレンチ２４の底壁２４Ｂに近づくにつれて厚くなるように形成されていてもよい。

下側絶縁部３８は、フィールドプレート電極２６と半導体層１２との間でトレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆っている。中間絶縁部４０は、絶縁層３０のうちゲート電極２８の凹部２８Ｃ内においてフィールドプレート電極２６とゲート電極２８との間に位置する部分である。

ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置ＰＬよりも上にある基準位置Ｐ_Ｒとの間にある。

このように、ドリフト領域１６とボディ領域１８との界面ＩＮＴを、ゲート電極２８の厚さＴの範囲のうち、比較的下方に配置させることによって、ドリフト領域１６とゲート絶縁部３６との界面の面積を相対的に縮小することができる。一方、ボディ領域１８とゲート絶縁部３６との界面の面積は、相対的に増大させることができる。

なお、ゲート絶縁部３６の第２部分３６Ｂはドリフト領域１６に隣接する一方、ボディ領域１８に隣接していなくてもよい。この場合、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、ゲート電極２８の底部３２（底面２８Ａ）の上端と、トレンチ２４の深さ方向において略同じ位置にある。なお、底面２８Ａの上端は、主部３４の側面３４Ａの下端と接続されている箇所に相当する。この場合、ボディ領域１８は、ゲート絶縁部３６の第１部分３６Ａと隣接するが第２部分３６Ｂとは隣接しない。また別の例においては、第２部分３６Ｂは、ボディ領域１８およびドリフト領域１６の双方に隣接していてもよい。

第３例では、ゲート電極２８は、トレンチ２４の深さ方向に沿って一定の幅を有していてもよい。つまり、ゲート電極２８の底部３２の一対の側面３２Ａおよび主部３４の一対の側面３４Ａはそれぞれ、トレンチ２４の深さ方向に沿って延びていてもよい。

・第１実施形態において、トレンチ２４の深さ方向におけるドリフト領域１６とボディ領域１８との界面ＩＮＴの位置は任意に変更可能である。ドリフト領域１６とボディ領域１８との界面ＩＮＴは、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間とはトレンチ２４の深さ方向において異なる位置にあってもよい。一例では、界面ＩＮＴは、トレンチ２４の深さ方向においてゲート電極２８の下端位置Ｐ_Ｌに揃っていてもよい。また、界面ＩＮＴは、トレンチ２４の深さ方向において基準位置Ｐ_Ｒよりも上方に位置していてもよいし、下端位置Ｐ_Ｌよりも下方に位置していてもよい。

・第１実施形態において、中間絶縁部４０のＺ方向の大きさと、下側絶縁部３８の第２部分３８ＢのＺ方向の大きさとの関係は任意に変更可能である。一例では、フィールドプレート電極２６の上面２６Ｂとゲート電極２８の底面２８ＡとのＺ方向の間の距離ＤＧＦは、フィールドプレート電極２６と底壁２４ＢとのＺ方向の間の距離ＤＦＺ以上であってもよい。

・第２実施形態において、ゲート電極２８の形状は任意に変更可能である。一例では、図２６に示すように、ゲート電極２８は、第１実施形態の底部３２（図１参照）に対応する第１部分８２と、第１実施形態の主部３４（図１参照）に対応する第２部分８４と、トレンチ２４の深さ方向において第１部分８２に対して第２部分８４とは反対側に延びる第３部分８６と、を含んでいてもよい。図２６に示す例におけるゲート電極２８は、第１実施形態のゲート電極２８とフィールドプレート電極２６（図１参照）とが一体化された形状に相当している。このため、ゲート電極２８の底面２８Ａは、フィールドプレート電極２６の底面２６Ａと同じ形状を有している。なお、図２６に示す例におけるゲート電極２８の第１部分８２および第２部分８４と絶縁層３０との関係は、第１実施形態のゲート電極２８と絶縁層３０との関係と同様である。

図２６に示す例においては、トレンチ２４の深さ方向（Ｚ方向）においてゲート電極２８とトレンチ２４の底壁２４Ｂとの間に形成された低誘電領域７０は、第１実施形態の低誘電領域７０と同様の形状を有している。より詳細には、低誘電領域７０は、トレンチ２４の深さ方向における低誘電領域７０のうちゲート電極２８寄りの部分である第１低誘電領域７２と、低誘電領域７０のうちトレンチ２４の底壁２４Ｂ寄りの部分である第２低誘電領域７４と、を有している。低誘電領域７０の第１低誘電領域７２の底面７２Ａは、トレンチ２４の底壁２４Ｂに向けて凸となる湾曲状に形成されている。低誘電領域７０の第２低誘電領域７４の一対の側面７４Ａは、第１低誘電領域７２から離れるにつれて互いに近づくように傾斜して延びている。つまり、一対の側面７４Ａは、ゲート電極２８に近づくにつれて互いに近づくように傾斜して延びている。また、一対の側面７４Ａは、ゲート電極２８に向けて凸となる湾曲状に形成されていてもよい。

図２７は、図２６における低誘電領域７０およびその周辺の拡大図である。
図２７に示す例においては、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、トレンチ２４の幅方向（Ｘ方向）における低誘電領域７０の大きさＲＸよりも大きい。トレンチ２４の幅方向における低誘電領域７０の大きさＲＸに対するトレンチ２４の深さ方向における低誘電領域７０の大きさＲＺの比率は、１．２以上である。トレンチ２４の奥行方向（Ｙ方向）における低誘電領域７０の大きさは、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸよりも大きい。

図２７に示す例においては、トレンチ２４の幅方向における低誘電領域７０の大きさＲＸは、トレンチ２４の幅方向におけるゲート電極２８の大きさ以下である。ここで、図２７に示す例におけるトレンチ２４の幅方向におけるゲート電極２８の大きさは、ゲート電極２８の第３部分８６の一対の側面８６Ａのうちゲート電極２８の底面２８Ａに繋がる下端縁におけるトレンチ２４の幅方向の間の距離を指す。

図２７に示す例においては、トレンチ２４の深さ方向における低誘電領域７０の大きさＲＺは、トレンチ２４の深さ方向におけるゲート電極２８と低誘電領域７０との間の距離ＤＢ以上である。トレンチ２４の深さ方向における低誘電領域７０とトレンチ２４の底壁２４Ｂとの間の距離ＤＡは、トレンチ２４の深さ方向におけるゲート電極２８と低誘電領域７０との間の距離ＤＢよりも大きい。

図２６および図２７に示す半導体装置１０の製造方法において、低誘電領域７０は第１実施形態の半導体装置１０と同様に形成される。つまり、図２６および図２７に示す半導体装置１０の製造方法は、絶縁層３０内におけるゲート電極２８とトレンチ２４の底壁２４Ｂとの間に絶縁層３０よりも比誘電率が低く絶縁性を有する低誘電領域７０を形成することを含む。低誘電領域７０を形成することは、トレンチ２４の底壁２４Ｂおよび側壁２４Ａの双方に予め設定された厚さの第１絶縁層５６（絶縁層）を形成する工程を含む。図２６および図２７に示す例の構成によれば、第２実施形態の効果に加え、第１実施形態の（１－２）～（１－１０）の効果を得ることができる。

・各実施形態において、平面視におけるトレンチ２４の形状は任意に変更可能である。一例では、図２８に示すように、トレンチ２４は、非アクティブ領域１０４において、トレンチ２４の幅が大きくなっていてもよい。図２８に示す例においては、トレンチ２４は、トレンチ２４の奥行方向（Ｙ方向）において非アクティブ領域１０４のうちゲート電極２８よりもトレンチ２４の端部寄りにおける部分（端部領域２４Ｅ）の幅が大きくなっている。

図２９は、図２８におけるＦ２９－Ｆ２９の断面図であり、トレンチ２４の幅が大きくなった部分の断面構造を示している。図２９に示すように、トレンチ２４の端部領域２４Ｅにおいては、低誘電領域７０が形成されていない。

トレンチ２４の端部領域２４Ｅの幅が大きくなったことにともない、トレンチ２４の端部領域２４Ｅは、深くなっている。図２９に示す例においては、トレンチ２４の端部領域２４Ｅの幅は、トレンチ１０８の幅と等しい。このため、トレンチ２４の端部領域２４Ｅの深さは、トレンチ１０８の深さと等しい。

低誘電領域７０が形成されていないことにともない、端部領域２４Ｅでは、トレンチ２４の深さ方向におけるフィールドプレート電極２６の底面２６Ａの位置が第１実施形態と比較してトレンチ２４の底壁２４Ｂ寄りに位置している。つまり、端部領域２４Ｅでは、トレンチ２４の深さ方向におけるフィールドプレート電極２６の大きさは、端部領域２４Ｅ以外のトレンチ２４の深さ方向におけるフィールドプレート電極２６の大きさよりも大きい。また、端部領域２４Ｅでは、トレンチ２４の幅方向（Ｘ方向）におけるフィールドプレート電極２６の大きさは、端部領域２４Ｅ以外のトレンチ２４の幅方向におけるフィールドプレート電極２６の大きさよりも大きい。

・各実施形態において、半導体装置１０の形成パターンは任意に変更可能である。図３０は半導体装置１０の形成パターンの第１例を示し、図３１は半導体装置１０の形成パターンの第２例を示している。図３０および図３１は、半導体装置１０の概略上面図である。なお、理解を容易にするため、図３０および図３１では、図１および図３の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線２０４およびゲート配線２０８の下層に位置するいくつかの構成要素、およびソース配線２０４とゲート配線２０８との間に形成される配線間絶縁層は、簡略化のために図示されていない。

図３０には、ストライプ状に整列された複数のトレンチ２４と、２つのトレンチ３０２とを含む形成パターン３００が示されている。２つのトレンチ３０２は、各トレンチ２４の延びる方向（図３０の例ではＹ方向）と同一方向に延びている。したがって、複数のトレンチ２４と、２つのトレンチ３０２とは相互に平行であってよい。複数のトレンチ２４は、２つのトレンチ３０２の間に配置されている。ここで、図３０に示す変更例においては、トレンチ３０２は「外端トレンチ」に対応している。

図３０に示す例においては、左側から右側に向けて、２つのトレンチ３０２のうちの左側のトレンチ３０２、複数のトレンチ２４、および２つのトレンチ３０２のうちの右側のトレンチ３０２が、この順にＸ方向に整列されている。また、２つのトレンチ３０２の各々は、各トレンチ２４と略同じ長さを有することができる。複数のトレンチ２４および２つのトレンチ３０２は、ソース配線２０４と、ソース配線２０４から離間されたゲート配線２０８とによって部分的に覆われている。ソース配線２０４は、少なくともソース領域２０全体を覆うように配置されてもよい。各トレンチ２４の一方の端部寄りに位置する第１電極１０６（図３参照）は、ソースコンタクト２０２を介してソース配線２０４に接続されている。同様に、トレンチ３０２内の第２電極１１０も、ソースコンタクト２０２を介してソース配線２０４に接続されている。一方、各トレンチ２４の他方の端部寄りに位置するゲート電極２８（図１および図３参照）は、ゲートコンタクト２０６を介してゲート配線２０８に接続されている。

図３１には、ストライプ状に整列された複数のトレンチ２４と、複数のトレンチ２４を取り囲むトレンチ４０２とを含む形成パターン４００が示されている。トレンチ４０２は、平面視で複数のトレンチ２４を取り囲むように矩形枠状に形成され得る。この場合、トレンチ４０２は、Ｘ方向に沿って延在する２つの部分と、Ｘ方向に沿って延在する２つの部分同士を繋ぐように設けられた、Ｙ方向に沿って延在する２つの部分とを含むことができる。各トレンチ２４の２つの端部は、トレンチ４０２（詳細にはＸ方向に沿って延在する２つの部分）と連通している。複数のトレンチ２４およびトレンチ４０２は、ソース配線２０４と、ソース配線２０４から離間されたゲート配線２０８とによって部分的に覆われている。ソース配線２０４は、少なくともソース領域２０全体を覆うように配置されてもよい。各トレンチ２４の一方の端部寄りに位置する第１電極１０６（図３参照）は、ソースコンタクト２０２を介してソース配線２０４に接続されている。同様に、トレンチ４０２内の第２電極１１０も、ソースコンタクト２０２を介してソース配線２０４に接続されている。一方、各トレンチ２４の他方の端部寄りに位置するゲート電極２８（図１および図３参照）は、ゲートコンタクト２０６を介してゲート配線２０８に接続されている。

本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との双方の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。

本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（たとえば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。たとえば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のため、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

（付記Ａ１）
ドリフト領域（１６）を含む半導体層（１２）と、
前記半導体層（１２）の表面（１２Ｂ）から前記半導体層（１２）の厚さ方向（Ｚ方向）に延びたトレンチ（２４）と、
前記トレンチ（２４）を埋めるように設けられた絶縁層（３０）と、
前記絶縁層（３０）内に形成された電極（２６）と、
を備え、
前記トレンチ（２４）は、前記絶縁層（３０）に覆われた側壁（２４Ａ）および底壁（２４Ｂ）を有し、
前記電極（２６）は、前記トレンチ（２４）内において前記トレンチ（２４）の深さ方向（Ｚ方向）に前記底壁（２４Ｂ）と離間して対向しており、
前記絶縁層（３０）内における前記電極（２６）と前記底壁（２４Ｂ）との間には、前記絶縁層（３０）よりも比誘電率が低く絶縁性を有する低誘電領域（７０）が形成されている
半導体装置。

（付記Ａ２）
前記電極は、フィールドプレート電極（２６）であり、
前記トレンチ（２４）内には、前記フィールドプレート電極（２６）とは別にゲート電極（２８）が設けられており、
前記ゲート電極（２８）は、前記トレンチ（２４）の深さ方向（Ｚ方向）において、前記フィールドプレート電極（２６）に対して前記底壁（２４Ｂ）と反対側に配置されている
付記Ａ１に記載の半導体装置。

（付記Ａ３）
前記電極は、ゲート電極（２８）である
付記Ａ１に記載の半導体装置。

（付記Ａ４）
前記低誘電領域（７０）は、空隙領域である
付記Ａ１～Ａ３のいずれか１つに記載の半導体装置。

（付記Ａ５）
前記トレンチ（２４）の深さ方向（Ｚ方向）における前記電極（２６）と前記低誘電領域（７０）との間の距離（ＤＢ）は、前記トレンチ（２４）の深さ方向（Ｚ方向）における前記低誘電領域（７０）の大きさ（ＲＺ）以上である
付記Ａ１～Ａ４のいずれか１つに記載の半導体装置。

（付記Ａ６）
前記トレンチ（２４）の深さ方向（Ｚ方向）における前記低誘電領域（７０）と前記底壁（２４Ｂ）との間の距離（ＤＡ）は、前記トレンチ（２４）の深さ方向（Ｚ方向）における前記電極（２６）と前記低誘電領域（７０）との間の距離（ＤＢ）よりも大きい
付記Ａ１～Ａ５のいずれか１つに記載の半導体装置。

（付記Ａ７）
前記トレンチ（２４）の深さ方向（Ｚ方向）における前記電極（２６）と前記低誘電領域（７０）との間の距離（ＤＢ）は、前記トレンチ（２４）の深さ方向（Ｚ方向）における前記ゲート電極（２８）と前記フィールドプレート電極（２６）との間の距離以下である
付記Ａ２に記載の半導体装置。

（付記Ａ８）
前記トレンチ（２４）の深さ方向（Ｚ方向）における前記低誘電領域（７０）の大きさ（ＲＺ）は、前記トレンチ（２４）の幅方向（Ｘ方向）における前記低誘電領域（７０）の大きさ（ＲＸ）よりも大きい
付記Ａ１～Ａ７のいずれか１つに記載の半導体装置。

（付記Ａ９）
前記トレンチ（２４）の幅方向（Ｘ方向）における前記低誘電領域（７０）の大きさ（ＲＸ）に対する前記トレンチ（２４）の深さ方向（Ｚ方向）における前記低誘電領域（７０）の大きさ（ＲＺ）の比率（ＲＺ／ＲＸ）は、１．２以上である
付記Ａ８に記載の半導体装置。

（付記Ａ１０）
前記トレンチ（２４）の幅方向（Ｘ方向）における前記低誘電領域（７０）の大きさ（ＲＸ）は、前記トレンチ（２４）の幅方向（Ｘ方向）における前記電極（２６）の大きさ以下である
付記Ａ１～Ａ９のいずれか１つに記載の半導体装置。

（付記Ａ１１）
前記トレンチ（２４）の深さ方向（Ｚ方向）および幅方向（Ｘ方向）の双方に直交する奥行方向（Ｙ方向）における前記低誘電領域（７０）の大きさは、前記トレンチ（２４）の深さ方向（Ｚ方向）における前記低誘電領域（７０）の大きさ（ＲＺ）よりも大きい
付記Ａ１～Ａ１０のいずれか１つに記載の半導体装置。

（付記Ａ１２）
前記トレンチ（２４）の奥行方向（Ｙ方向）における前記低誘電領域（７０）の大きさは、前記トレンチ（２４）の奥行方向（Ｙ方向）における前記電極（２６）の大きさ以下である
付記Ａ１１に記載の半導体装置。

（付記Ａ１３）
前記トレンチ（２４）の深さ方向（Ｚ方向）において、前記低誘電領域（７０）のうち前記底壁（２４Ｂ）寄りの部分（７２）は前記底壁（２４Ｂ）に向けて凸となる湾曲状に形成されている
付記Ａ１～Ａ１２のいずれか１つに記載の半導体装置。

（付記Ａ１４）
前記トレンチ（２４）の深さ方向（Ｚ方向）における前記低誘電領域（７０）のうち前記底壁（２４Ｂ）寄りの部分を第１低誘電領域（７２）とし、前記電極（２６）寄りの部分を第２低誘電領域（７４）として、
前記第１低誘電領域（７２）のうち前記底壁（２４Ｂ）と前記トレンチ（２４）の深さ方向（Ｚ方向）において対向する底面（７２Ａ）は、前記底壁（２４Ｂ）に向けて凸となる湾曲面によって形成されており、
前記第２低誘電領域（７４）のうち前記側壁（２４Ａ）と前記トレンチ（２４）の幅方向（Ｘ方向）において対向する一対の側面（７４Ａ）は、前記第１低誘電領域（７２）から離れるにつれて互いに近づくように傾斜して延びている
付記Ａ１～Ａ１２のいずれか１つに記載の半導体装置。

（付記Ａ１５）
前記トレンチ（２４）の深さ方向（Ｚ方向）において、前記低誘電領域（７０）のうち前記電極（２６）寄りの部分は前記電極（２６）に向けて凸となる湾曲状に形成されている
付記Ａ１～Ａ１４のいずれか１つに記載の半導体装置。

（付記Ａ１６）
前記トレンチ（２４，１０８）は、前記トレンチ（２４）の幅方向（Ｘ方向）において互いに間隔をあけて複数設けられており、
前記複数のトレンチ（２４，１０８）の配列方向（Ｘ方向）における最も外側のトレンチである外端トレンチ（１０８）の幅方向（Ｘ方向）の大きさは、前記複数のトレンチ（２４，１０８）のうち前記外端トレンチ（１０８）以外のトレンチ（２４）の幅方向（Ｘ方向）の大きさよりも大きく、
前記外端トレンチ（１０８）における前記電極（２６）と前記底壁（２４Ｂ）との間は、前記低誘電領域（７０）が形成されることなく前記絶縁層（３０）によって埋められている
付記Ａ１～Ａ１５のいずれか１つに記載の半導体装置。

（付記Ａ１７）
前記トレンチ（２４）の幅方向（Ｘ方向）における前記底壁（２４Ｂ）のうち少なくとも両端は湾曲状に形成されている
付記Ａ１～Ａ１６のいずれか１つに記載の半導体装置。

（付記Ａ１８）
前記トレンチ（２４）の幅方向（Ｘ方向）の大きさは、前記トレンチ（２４）の深さ方向（Ｚ方向）において前記底壁（２４Ｂ）に近づくにつれて小さくなり、
前記トレンチ（２４）の幅方向（Ｘ方向）における前記電極（２６）の大きさは、前記トレンチ（２４）の深さ方向（Ｚ方向）において前記底壁（２４Ｂ）に近づくにつれて小さくなる
付記Ａ１～Ａ１７のいずれか１つに記載の半導体装置。

（付記Ａ１９）
前記外端トレンチ（１０８）は、平面視において前記複数のトレンチ（２４）を取り囲むように形成されている
付記Ａ１６に記載の半導体装置。

（付記Ａ２０）
前記半導体層（１２）は、
第１導電型の前記ドリフト領域（１６）と、
前記ドリフト領域（１６）上に形成された第２導電型のボディ領域（１８）と、
を含み、
前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記トレンチ（２４）の深さ方向（Ｚ方向）において、前記ゲート電極（２８）の下端位置（Ｐ_Ｌ）と、前記ゲート電極（２８）の厚さ（Ｔ）の１／３だけ前記下端位置（Ｐ_Ｌ）よりも上にある基準位置（Ｐ_Ｒ）との間にある
付記Ａ２に記載の半導体装置。

（付記Ａ２１）
前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記トレンチ（２４）の深さ方向（Ｚ方向）において、前記ゲート電極（２８）の前記下端位置（Ｐ_Ｌ）に揃っている
付記Ａ２０に記載の半導体装置。

（付記Ａ２２）
前記ゲート電極（２８）は、前記トレンチ（２４）の幅方向（Ｘ方向）に幅を有しているものであって、前記ゲート電極（２８）の底面（２８Ａ）を含む底部（３２）と、前記底部（３２）上に形成された主部（３４）と、を有し、
前記底部（３２）は、前記主部（３４）よりも幅狭に形成されている
付記Ａ２０またはＡ２１に記載の半導体装置。

（付記Ａ２３）
前記絶縁層（３０）は、前記ゲート電極（２８）と前記半導体層（１２）との間に介在して前記トレンチ（２４）の前記側壁（２４Ａ）を覆うゲート絶縁部（３６）を含み、
前記ゲート絶縁部（３６）は、
前記ゲート電極（２８）の前記主部（３４）と前記ボディ領域（１８）との間にある第１部分（３６Ａ）と、
前記ゲート電極（２８）の前記底部（３２）に隣接している第２部分（３６Ｂ）と、
を含み、
前記第２部分（３６Ｂ）は、前記トレンチ（２４）の前記側壁（２４Ａ）上において前記第１部分（３６Ａ）よりも厚く形成されている
付記Ａ２２に記載の半導体装置。

（付記Ａ２４）
前記第２部分（３６Ｂ）は、前記トレンチ（２４）の前記側壁（２４Ａ）上において、前記トレンチ（２４）の前記底壁（２４Ｂ）に近づくにつれて厚く形成されている
付記Ａ２３に記載の半導体装置。

（付記Ａ２５）
前記ゲート電極（２８）の前記底部（３２）は、前記ゲート電極（２８）の前記底面（２８Ａ）と連続している側面（３２Ａ）を含み、
前記側面（３２Ａ）は、前記底面（２８Ａ）に対して１１５°以上１５５°以下の角度をなしている
付記Ａ２２～Ａ２４のいずれか１つに記載の半導体装置。

（付記Ａ２６）
前記ゲート電極（２８）の前記底面（２８Ａ）は、凹部（２８Ｃ）を含み、
前記フィールドプレート電極（２６）は、前記凹部（２８Ｃ）に部分的に収容されている
付記Ａ２２～Ａ２５のいずれか１つに記載の半導体装置。

（付記Ａ２７）
前記半導体層（１２）は、前記ボディ領域（１８）上に形成された第１導電型のソース領域（２０）をさらに含み、
前記ソース領域（２０）は、前記半導体層（１２）の前記表面（１２Ｂ）を含む
付記Ａ２０～Ａ２６のいずれか１つに記載の半導体装置。

（付記Ａ２８）
前記トレンチ（２４）は、前記ソース領域（２０）および前記ボディ領域（１８）を貫通して前記ドリフト領域（１６）に達している
付記Ａ２７に記載の半導体装置。

（付記Ａ２９）
前記フィールドプレート電極（２６）は、前記ソース領域（２０）と同電位である
付記Ａ２７またはＡ２８に記載の半導体装置。

（付記Ｂ１）
ドリフト領域（１６）を含む半導体層（１２）と、
前記半導体層（１２）の表面（１２Ｂ）から前記半導体層（１２）の厚さ方向（Ｚ方向）に延びたトレンチ（２４）と、
前記トレンチ（２４）を埋めるように設けられた絶縁層（３０）と、
前記絶縁層（３０）内に形成された電極（２６）と、
を備えた半導体装置（１０）の製造方法であって、
前記トレンチ（２４）は、前記絶縁層（３０）に覆われた側壁（２４Ａ）および底壁（２４Ｂ）を有し、
前記電極（２６）は、前記トレンチ（２４）内において前記トレンチ（２４）の深さ方向（Ｚ方向）に前記底壁（２４Ｂ）と離間して対向しており、
前記半導体装置（１０）の製造方法は、前記絶縁層（３０）内における前記電極（２６）と前記底壁（２４Ｂ）との間に前記絶縁層（３０）よりも比誘電率が低く絶縁性を有する低誘電領域（７０）を形成することを含む
半導体装置の製造方法。

（付記Ｂ２）
前記トレンチ（２４）は、前記トレンチ（２４）の深さ方向（Ｚ方向）において前記底壁（２４Ｂ）に近づくにつれて前記トレンチ（２４）が幅狭になるように形成され、
前記低誘電領域（７０）を形成することは、前記トレンチ（２４）の前記底壁（２４Ｂ）および前記側壁（２４Ａ）の双方に予め設定された厚さの前記絶縁層（３０）を形成する工程を含む
付記Ｂ１に記載の半導体装置の製造方法。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲および付記を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。

１０…半導体装置
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…ドレイン領域
１６…ドリフト領域
１８…ボディ領域
２０…ソース領域
２２…ドレイン電極
２４…トレンチ
２４Ａ…側壁
２４Ｂ…底壁
２４Ｅ…端部領域
２６…フィールドプレート電極
２６Ａ…底面
２６Ｂ…上面
２６Ｃ…側面
２８…ゲート電極
２８Ａ…底面
２８Ｂ…上面
２８Ｃ…凹部
３０…絶縁層
３０Ａ…傾斜面
３０Ｂ…平坦面
３２…底部
３２Ａ…側面
３４…主部
３４Ａ…側面
３６…ゲート絶縁部
３６Ａ…第１部分
３６Ｂ…第２部分
３８…下側絶縁部
３８Ａ…第１部分
３８Ｂ…第２部分
３８ＢＡ…第１絶縁部
３８ＢＢ…第２絶縁部
４０…中間絶縁部
４２…層間絶縁層
４４…コンタクトトレンチ
４６…コンタクト領域
４８…ソースコンタクト
５０…ソース配線
５２…半導体基板
５４…エピタキシャル層
５６…第１絶縁層
５８…第１導電体層
６０…第２絶縁層
６２…複合絶縁層
６２Ａ…傾斜面
６２Ｂ…平坦面
６４…第３絶縁層
６６…第２導電体層
６８…ｐ型領域
７０…低誘電領域
７２…第１低誘電領域
７２Ａ…底面
７４…第２低誘電領域
７４Ａ…側面
８２…第１部分
８４…第２部分
８６…第３部分
８６Ａ…側面
１００…形成パターン
１０２…アクティブ領域
１０４…非アクティブ領域
１０６…第１電極
１０８…トレンチ
１０８Ａ…側壁
１０８Ｂ…底壁
１１０…第２電極
１１０Ａ…底面
１１２…絶縁層
１１４…ｐ型領域
２００…形成パターン
２０２…ソースコンタクト
２０４…ソース配線
２０６…ゲートコンタクト
２０８…ゲート配線
３００…形成パターン
３０２…トレンチ
４００…形成パターン
４０２…トレンチ
Ｔ…ゲート電極の厚さ
ＩＮＴ…界面
ＲＺ…トレンチの深さ方向における低誘電領域の大きさ
ＲＸ…トレンチの幅方向における低誘電領域の大きさ
ＧＸ…トレンチの幅方向におけるゲート電極の大きさ
ＤＡ…低誘電領域とトレンチの底壁との間の距離
ＤＢ…低誘電領域とフィールドプレート電極との間の距離
ＤＣ…低誘電領域とゲート電極との間の距離
ＤＦＸ…フィールドプレート電極とトレンチの側壁との間の距離
ＤＦＺ…フィールドプレート電極とトレンチの底壁との間の距離
ＤＧＦ…フィールドプレート電極とゲート電極との間の距離
ＤＰＺ…第２電極とトレンチの底壁との間の距離
ＤＧＺ…ゲート電極とトレンチの底壁との間の距離

Claims

ドリフト領域を含む半導体層と、
前記半導体層の表面から前記半導体層の厚さ方向に延びたトレンチと、
前記トレンチを埋めるように設けられた絶縁層と、
前記絶縁層内に形成された電極と、
を備え、
前記トレンチは、前記絶縁層に覆われた側壁および底壁を有し、
前記電極は、前記トレンチ内において前記トレンチの深さ方向に前記底壁と離間して対向しており、
前記絶縁層内における前記電極と前記底壁との間には、前記絶縁層よりも比誘電率が低く絶縁性を有する低誘電領域が形成されている
半導体装置。
前記電極は、フィールドプレート電極であり、
前記トレンチ内には、前記フィールドプレート電極とは別にゲート電極が設けられており、
前記ゲート電極は、前記トレンチの深さ方向において、前記フィールドプレート電極に対して前記底壁と反対側に配置されている
請求項１に記載の半導体装置。
前記電極は、ゲート電極である
請求項１に記載の半導体装置。
前記低誘電領域は、空隙領域である
請求項１～３のいずれか一項に記載の半導体装置。
前記トレンチの深さ方向における前記低誘電領域の大きさは、前記トレンチの深さ方向における前記電極と前記低誘電領域との間の距離以上である
請求項１～４のいずれか一項に記載の半導体装置。
前記トレンチの深さ方向における前記低誘電領域と前記底壁との間の距離は、前記トレンチの深さ方向における前記電極と前記低誘電領域との間の距離よりも大きい
請求項１～５のいずれか一項に記載の半導体装置。
前記トレンチの深さ方向における前記電極と前記低誘電領域との間の距離は、前記トレンチの深さ方向における前記ゲート電極と前記フィールドプレート電極との間の距離以下である
請求項２に記載の半導体装置。
前記トレンチの深さ方向における前記低誘電領域の大きさは、前記トレンチの幅方向における前記低誘電領域の大きさよりも大きい
請求項１～７のいずれか一項に記載の半導体装置。
前記トレンチの幅方向における前記低誘電領域の大きさに対する前記トレンチの深さ方向における前記低誘電領域の大きさの比率は、１．２以上である
請求項８に記載の半導体装置。
前記トレンチの幅方向における前記低誘電領域の大きさは、前記トレンチの幅方向における前記電極の大きさ以下である
請求項１～９のいずれか一項に記載の半導体装置。
前記トレンチの深さ方向および幅方向の双方に直交する奥行方向における前記低誘電領域の大きさは、前記トレンチの深さ方向における前記低誘電領域の大きさよりも大きい
請求項１～１０のいずれか一項に記載の半導体装置。
前記トレンチの奥行方向における前記低誘電領域の大きさは、前記トレンチの奥行方向における前記電極の大きさ以下である
請求項１１に記載の半導体装置。
前記トレンチの深さ方向において、前記低誘電領域のうち前記底壁寄りの部分は前記底壁に向けて凸となる湾曲状に形成されている
請求項１～１２のいずれか一項に記載の半導体装置。
前記トレンチの深さ方向における前記低誘電領域のうち前記底壁寄りの部分を第１低誘電領域とし、前記電極寄りの部分を第２低誘電領域として、
前記第１低誘電領域のうち前記底壁と前記トレンチの深さ方向において対向する底面は、前記底壁に向けて凸となる湾曲面によって形成されており、
前記第２低誘電領域のうち前記側壁と前記トレンチの幅方向において対向する一対の側面は、前記第１低誘電領域から離れるにつれて互いに近づくように傾斜して延びている
請求項１～１２のいずれか一項に記載の半導体装置。
前記トレンチの深さ方向において、前記低誘電領域のうち前記電極寄りの部分は前記電極に向けて凸となる湾曲状に形成されている
請求項１～１４のいずれか一項に記載の半導体装置。
前記トレンチは、前記トレンチの幅方向において互いに間隔をあけて複数設けられており、
前記複数のトレンチの配列方向における最も外側のトレンチである外端トレンチの幅方向の大きさは、前記複数のトレンチのうち前記外端トレンチ以外のトレンチの幅方向の大きさよりも大きく、
前記外端トレンチにおける前記電極と前記底壁との間は、前記低誘電領域が形成されることなく前記絶縁層によって埋められている
請求項１～１５のいずれか一項に記載の半導体装置。
前記トレンチの幅方向における前記底壁のうち少なくとも両端は湾曲状に形成されている
請求項１～１６のいずれか一項に記載の半導体装置。
前記トレンチの幅方向の大きさは、前記トレンチの深さ方向において前記底壁に近づくにつれて小さくなり、
前記トレンチの幅方向における前記電極の大きさは、前記トレンチの深さ方向において前記底壁に近づくにつれて小さくなる
請求項１～１７のいずれか一項に記載の半導体装置。