JP2022146898A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲート電極とドリフト領域との間にある絶縁層に印加される電界を緩和するとともに、ゲート－ドレイン間容量Ｃｇｄを低減する。【解決手段】半導体装置１０は、半導体層１２と、半導体層１２に形成され、側壁２４Ａおよび底壁２４Ｂを有するトレンチ２４と、トレンチ２４内に形成されたフィールドプレート電極２６と、トレンチ２４内に形成されたゲート電極２８と、フィールドプレート電極２６およびゲート電極２８を相互に分離するとともに、トレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う絶縁層３０とを備える。半導体層１２は、ドリフト領域１６と、ドリフト領域１６上に形成されたボディ領域１８とを含む。ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の下端位置ＰＬと、ゲート電極２８の厚さＴの１／３だけ下端位置ＰＬよりも上にある基準位置ＰＲとの間にある。【選択図】図１

Description

本開示は、半導体装置および半導体装置の製造方法に関する。

特許文献１には、スプリットゲート構造を有する金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）が開示されている。

特許文献１に記載のスプリットゲート構造は、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に埋め込まれたフィールドプレート電極としての埋め込み電極と、ゲートトレンチの上部に形成されたゲート電極と、ゲートトレンチ内において２つの電極を分離する絶縁層とを含む。特許文献１に記載の半導体層には、ｎ^＋型ソース領域、ｐ型ボディ領域、およびｎ^－型ドリフト領域が形成されている。

特開２０１８－１２９３７８号公報

スプリットゲート構造の半導体装置において、ゲート電極とドリフト領域との間にある絶縁層に比較的大きな電界ストレスがかかる。このような電界ストレスは、半導体装置の耐圧の低下を招く。また、ゲート電極とドリフト領域とが対向している領域の存在により、ゲート－ドレイン間容量Ｃ_ｇｄが比較的大きくなる。

本開示の一態様による半導体装置は、第１面および前記第１面と反対側の第２面を含む半導体層と、前記半導体層の前記第２面に形成され、側壁および底壁を有するとともに、平面視において第１方向に沿って延びたトレンチと、前記トレンチ内に形成されたフィールドプレート電極と、前記トレンチ内に形成されたゲート電極であって、前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有する前記ゲート電極と、前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層とを備えている。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に形成された第２導電型のボディ領域とを含む。前記ドリフト領域と前記ボディ領域との界面は、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの１／３だけ前記下端位置よりも上にある基準位置との間にある。

本開示の一態様による半導体装置の製造方法は、第１面および前記第１面と反対側の第２面を含む半導体層を形成すること、前記半導体層の前記第２面に、側壁および底壁を有するとともに、平面視において第１方向に沿って延びたトレンチを形成すること、前記トレンチ内にフィールドプレート電極を形成すること、前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有するゲート電極を前記トレンチ内に形成すること、前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層を形成することを含む。前記半導体層を形成することは、第１導電型のドリフト領域を形成すること、前記ドリフト領域上に第２導電型のボディ領域を形成することを含む。前記ボディ領域を形成することは、前記ドリフト領域と前記ボディ領域との界面が、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの１／３だけ前記下端位置よりも上にある基準位置との間にあるように前記ボディ領域を形成することを含む。

本開示の半導体装置および半導体装置の製造方法によれば、ゲート電極とドリフト領域との間にある絶縁層に印加される電界を緩和するとともに、ゲート－ドレイン間容量Ｃ_ｇｄを低減することができる。

図１は、第１実施形態に係る例示的な半導体装置の概略断面図である。 図２は、図１に示される半導体装置の例示的な形成パターンを示す概略平面図である。 図３は、図１に示される半導体装置の例示的な形成パターンを示す概略上面図である。 図４は、図１に示される半導体装置の例示的な製造工程を示す概略断面図である。 図５は、図４に続く製造工程を示す概略断面図である。 図６は、図５に続く製造工程を示す概略断面図である。 図７は、図６に続く製造工程を示す概略断面図である。 図８は、図７に続く製造工程を示す概略断面図である。 図９は、図８に続く製造工程を示す概略断面図である。 図１０は、図９に続く製造工程を示す概略断面図である。 図１１は、図１０に続く製造工程を示す概略断面図である。 図１２は、図１１に続く製造工程を示す概略断面図である。 図１３は、図１２に続く製造工程を示す概略断面図である。 図１４は、図１３に続く製造工程を示す概略断面図である。 図１５は、図１４に続く製造工程を示す概略断面図である。 図１６は、図１５に続く製造工程を示す概略断面図である。 図１７は、図１６に続く製造工程を示す概略断面図である。 図１８は、図１７に続く製造工程を示す概略断面図である。 図１９は、実験例１～４の半導体装置の帰還容量Ｃ_ｒｓｓの測定結果を示すグラフである。 図２０は、第１実施形態の変更例に係る例示的な半導体装置の概略断面図である。 図２１は、第２実施形態に係る例示的な半導体装置の概略断面図である。 図２２は、図２１に示される半導体装置の例示的な製造工程を示す概略断面図である。 図２３は、図２２に続く製造工程を示す概略断面図である。 図２４は、図２３に続く製造工程を示す概略断面図である。 図２５は、図２４に続く製造工程を示す概略断面図である。 図２６は、図２５に続く製造工程を示す概略断面図である。 図２７は、図２６に続く製造工程を示す概略断面図である。 図２８は、図２７に続く製造工程を示す概略断面図である。 図２９は、図２８に続く製造工程を示す概略断面図である。 図３０は、図２９に続く製造工程を示す概略断面図である。 図３１は、図３０に続く製造工程を示す概略断面図である。 図３２は、図３１に続く製造工程を示す概略断面図である。 図３３は、第３実施形態に係る例示的な半導体装置の概略断面図である。 図３４は、図３３に示される半導体装置の例示的な製造工程を示す概略断面図である。 図３５は、図３４に続く製造工程を示す概略断面図である。 図３６は、図３５に続く製造工程を示す概略断面図である。 図３７は、図３６に続く製造工程を示す概略断面図である。 図３８は、図３７に続く製造工程を示す概略断面図である。 図３９は、図１に示される半導体装置の形成パターンの変更例を示す概略上面図である。 図４０は、図１に示される半導体装置の形成パターンの変更例を示す概略上面図である。

以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

［第１実施形態］
図１は、第１実施形態に係る例示的な半導体装置１０の概略断面図である。なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ軸方向に半導体装置１０を視ることをいう。また、説明の便宜上、図１に示される半導体装置１０において、＋Ｚ軸方向を上、－Ｚ軸方向を下、＋Ｘ軸方向を右、－Ｘ軸方向を左と定義する。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。

半導体装置１０は、例えばスプリットゲート構造を有するＭＩＳＦＥＴである。半導体装置１０は、半導体層１２を含む。本実施形態において、半導体層１２は、シリコン（Ｓｉ）により形成されている。半導体層１２は、第１面１２Ａ、および第１面１２Ａとは反対側の第２面１２Ｂを含み、第１面１２Ａに垂直な方向（図１のＺ軸方向）の厚さを有している。

半導体層１２は、第１面１２Ａを含むドレイン領域１４と、ドレイン領域１４上に形成されたドリフト領域１６と、ドリフト領域１６上に形成されたボディ領域１８と、ボディ領域１８上に形成され、第２面１２Ｂを含むソース領域２０とを含んでいる。

本実施形態では、ドレイン領域１４は、Ｓｉ基板によって形成されている。また、ドリフト領域１６、ボディ領域１８、およびソース領域２０は、Ｓｉエピタキシャル層によって形成されている。

ドレイン領域１４は、ｎ型不純物を含むｎ型の領域である。ドレイン領域１４のｎ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってよい。ドレイン領域１４は、５０μｍ以上４５０μｍ以下の厚さを有することができる。

ドリフト領域１６は、ドレイン領域１４よりも低い濃度のｎ型不純物を含むｎ型の領域である。ドリフト領域１６のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ドリフト領域１６は、１μｍ以上２５μｍ以下の厚さを有することができる。

ボディ領域１８は、ｐ型不純物を含むｐ型の領域である。ボディ領域１８のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってよい。ボディ領域１８は、０．５μｍ以上１．５μｍ以下の厚さを有することができる。

ソース領域２０は、ドリフト領域１６よりも高い濃度のｎ型不純物を含むｎ型の領域である。ソース領域２０のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソース領域２０は、０．１μｍ以上１μｍ以下の厚さを有することができる。

なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。

半導体装置１０は、半導体層１２の第１面１２Ａに形成されたドレイン電極２２をさらに含む。ドレイン電極２２は、ドレイン領域１４と電気的に接続されている。ドレイン電極２２は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、Ａｌ、Ｃｕ合金、およびＡｌ合金のうちの少なくとも１つから形成されてもよい。

半導体装置１０は、半導体層１２の第２面１２Ｂに形成されたトレンチ２４をさらに含む。トレンチ２４は、側壁２４Ａおよび底壁２４Ｂを有するとともに、平面視において第１方向（図１のＹ軸方向）に沿って延びている。トレンチ２４は、平面視において第１方向に直交する第２方向（図１のＸ軸方向）の幅を有している。トレンチ２４は、半導体層１２のソース領域２０およびボディ領域１８を貫通してドリフト領域１６に達している。したがって、トレンチ２４の底壁２４Ｂは、ドリフト領域１６に隣接している。トレンチ２４は、１μｍ以上１０μｍ以下の深さを有することができる。図１において、トレンチ２４の深さ方向は、Ｚ軸方向に相当する。第２方向（Ｘ軸方向）は、第１方向（Ｙ軸方向）およびトレンチ２４の深さ方向（Ｚ軸方向）の双方に直交している。

図１においては、トレンチ２４の側壁２４Ａは、半導体層１２の第１面１２Ａおよび第２面１２Ｂに対して略垂直な方向に延びるものとして描かれている。しかしながら、側壁２４Ａは、半導体層１２の第１面１２Ａおよび第２面１２Ｂに対して略垂直な方向に延びていなくてもよい。例えば、トレンチ２４は、底壁２４Ｂに近いほど小さい幅を有するように形成されていてもよい。また、図１において、トレンチ２４の底壁２４Ｂは、半導体層１２の第１面１２Ａおよび第２面１２Ｂに対して略平行な方向に延びるものとして描かれている。しかしながら、底壁２４Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。

半導体層１２の第２面１２Ｂには、トレンチ２４を含む複数のトレンチが形成されていてもよい。複数のトレンチは、平面視においてストライプ状に整列され得る。以下、１つのトレンチ２４および関連する構成が説明されるが、そのような説明は、複数のトレンチの各々および関連する構成に同様に適用され得ることに留意されたい。

半導体装置１０は、トレンチ２４内に形成されたフィールドプレート電極２６と、トレンチ２４内に形成されたゲート電極２８と、フィールドプレート電極２６およびゲート電極２８を相互に分離するとともに、トレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う絶縁層３０とをさらに含む。ゲート電極２８は、トレンチ２４内において、フィールドプレート電極２６よりも上方に配置されている。

フィールドプレート電極２６は、トレンチ２４内において、トレンチ２４の底壁２４Ｂと、ゲート電極２８の底面２８Ａとの間に配置されている。フィールドプレート電極２６は、周囲を絶縁層３０に囲まれている。図１の例のように、フィールドプレート電極２６は、Ｘ軸方向においてゲート電極２８よりも小さい寸法を有することができる。フィールドプレート電極２６にソース電圧を印加することにより、トレンチ２４内の電界集中を緩和して半導体装置１０の耐圧を向上させることができる。したがって、フィールドプレート電極２６は、ソース領域２０と同電位とすることができる。

ゲート電極２８は、フィールドプレート電極２６と少なくとも一部が対向している底面２８Ａを含む。ゲート電極２８は、底面２８Ａと反対側の上面２８Ｂも含む。ゲート電極２８の上面２８Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。

ゲート電極２８は、トレンチ２４の深さ方向（図１のＺ軸方向）の厚さＴを有している。ゲート電極２８の厚さＴは、トレンチ２４の深さ方向におけるゲート電極２８の下端位置Ｐ_Ｌと上端位置Ｐ_Ｕとの間の距離と定義することができる。ゲート電極２８の底面２８Ａがトレンチ２４の深さ方向と直交する平坦面である場合、ゲート電極２８の下端位置Ｐ_Ｌは、ゲート電極２８の底面２８Ａと略同一平面上にある。つまり、ゲート電極２８の下端位置Ｐ_Ｌは、ゲート電極２８の底面２８Ａの位置である。

同様に、ゲート電極２８の上面２８ＢがＺ軸方向と直交する平坦面である場合、ゲート電極２８の上端位置Ｐ_Ｕは、ゲート電極２８の上面２８Ｂと略同一平面上にある。つまり、ゲート電極２８の上端位置Ｐ_Ｕは、ゲート電極２８の上面２８Ｂの位置である。したがって、図１の例のように、ゲート電極２８の底面２８Ａおよび上面２８Ｂが略平坦である場合、厚さＴは、底面２８Ａと上面２８Ｂとの間の距離に相当する。

別の例においては、ゲート電極２８の底面２８Ａおよび上面２８Ｂのうちの少なくとも一方が湾曲していてもよい。底面２８Ａが湾曲している場合、下端位置Ｐ_Ｌは、フィールドプレート電極２６またはトレンチ２４の底壁２４Ｂに対してトレンチ２４の深さ方向で最も近い底面２８Ａ上の位置である。上面２８Ｂが湾曲している場合、上端位置Ｐ_Ｕは、半導体層１２の第２面１２Ｂに対してトレンチ２４の深さ方向で最も近い上面２８Ｂ上の位置である。

底面２８Ａおよび上面２８Ｂの形状に関わらず、上端位置Ｐ_Ｕは、ゲート電極２８において、トレンチ２４の深さ方向で下端位置Ｐ_Ｌから最も離れた位置である。同様に、下端位置Ｐ_Ｌは、ゲート電極２８において、トレンチ２４の深さ方向で上端位置Ｐ_Ｕから最も離れた位置である。

ゲート電極２８は、底面２８Ａを含む底部３２と、底部３２上に形成された主部３４とを含む。ゲート電極２８は、トレンチ２４の深さ方向および第１方向の双方と直交する第２方向（図１のＸ軸方向）に幅を有している。底部３２は、主部３４よりも幅狭に形成されている。本実施形態では、主部３４は、トレンチ２４の深さ方向に沿って略一定の幅を有することができる。一方、底部３２は、トレンチ２４の底壁２４Ｂに近づくほど第２方向に幅狭に形成されていてもよい。

ゲート電極２８の底部３２は、底面２８Ａと連続している側面３２Ａを含む。側面３２Ａは、底面２８Ａに対して９０°を超える角度をなすことができる（図１の角度θ参照）。側面３２Ａは、好ましくは、底面２８Ａに対して１１５°以上１５５°以下の角度をなすことができ、より好ましくは、図１の例のように、約１３５°の角度をなすことができる。このように、底部３２の側面３２Ａが底面２８Ａに対して９０°よりも大きい角度をなしていることにより、ゲート電極２８の底部３２は、トレンチ２４の底壁２４Ｂに近づくほど幅狭に形成されている。

フィールドプレート電極２６およびゲート電極２８は、一例では、導電性のポリシリコンから形成されている。
絶縁層３０は、ゲート電極２８と半導体層１２との間に介在してトレンチ２４の側壁２４Ａを覆うゲート絶縁部３６を含む。図１に示されるように、ゲート電極２８および半導体層１２は、ゲート絶縁部３６によってＸ軸方向に分離されている。ゲート電極２８に所定の電圧が印加されると、ゲート絶縁部３６と隣接するｐ型のボディ領域１８内にチャネルが形成される。半導体装置１０は、このチャネルを介した、ｎ型のソース領域２０とｎ型のドリフト領域１６との間のＺ軸方向の電子の流れの制御を可能とすることができる。

ゲート絶縁部３６は、ゲート電極２８の主部３４とボディ領域１８との間に形成された第１部分３６Ａと、ゲート電極２８の底部３２に隣接している第２部分３６Ｂとを含んでいる。第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において第１部分３６Ａよりも厚く形成されている。図１の例のように、第１部分３６Ａは、トレンチ２４の側壁２４Ａ上において略一定の厚さを有することができる。一方、第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において、第１部分３６Ａよりも厚く、かつトレンチ２４の底壁２４Ｂに近づくほど厚く形成されてもよい。なお、本明細書において、側壁２４Ａ上の絶縁層３０の厚さとは、側壁２４Ａに略直交する方向の絶縁層３０の寸法を指す。トレンチ２４の側壁２４Ａが、半導体層１２の第１面１２Ａおよび第２面１２Ｂに対して略垂直な方向に延びている場合、側壁２４Ａ上の絶縁層３０の厚さは、絶縁層３０の第２方向の寸法に相当する。したがって、第２部分３６Ｂは、第１部分３６Ａよりも第２方向に厚く形成されているということもできる。

絶縁層３０は、フィールドプレート電極２６と半導体層１２との間でトレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う下側絶縁部３８と、トレンチ２４の深さ方向でフィールドプレート電極２６とゲート電極２８との間に位置する中間絶縁部４０とをさらに含む。下側絶縁部３８は、トレンチ２４の側壁２４Ａ上において、ゲート絶縁部３６よりも厚く形成することができる。絶縁層３０は、一例では、シリコン酸化膜（ＳｉＯ_２）から形成することができる。

次に、図１をさらに参照して、ドリフト領域１６とボディ領域１８との界面ＩＮＴの、ゲート電極２８に対する配置について説明する。
ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向（Ｚ軸方向）において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にある。

このように、ドリフト領域１６とボディ領域１８との界面ＩＮＴを、ゲート電極２８の厚さＴの範囲のうち、比較的下方に配置させることにより、ドリフト領域１６とゲート絶縁部３６との界面の面積を相対的に縮小することができる。一方、ボディ領域１８とゲート絶縁部３６との界面の面積は、相対的に増大させることができる。

図１に示す例のように、ゲート絶縁部３６の第２部分３６Ｂは、ドリフト領域１６に隣接しているが、ボディ領域１８には隣接していなくてよい。この場合、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、ゲート電極２８の底部３２の側面３２Ａの上端と、トレンチ２４の深さ方向において略同じ位置にある。なお、側面３２Ａの上端は、主部３４の側面の下端と接続されている箇所に相当する。この場合、ボディ領域１８は、略一定の厚さを有するゲート絶縁部３６の第１部分３６Ａと隣接するが、第１部分３６Ａよりも厚く形成された第２部分３６Ｂとは隣接しない。

半導体装置１０は、半導体層１２の第２面１２Ｂおよびゲート電極２８の上面２８Ｂを覆う層間絶縁層４２をさらに含む。図示は省略するが、層間絶縁層４２とゲート電極２８の上面２８Ｂとの間に、キャップ絶縁層が形成されていてもよい。

半導体装置１０は、コンタクトトレンチ４４と、コンタクトトレンチ４４の底壁に隣接したコンタクト領域４６と、コンタクトトレンチ４４に埋め込まれたソースコンタクト４８と、ソース配線５０とをさらに含む。コンタクトトレンチ４４は、層間絶縁層４２、絶縁層３０、およびソース領域２０を貫通して、ボディ領域１８まで達している。コンタクト領域４６は、コンタクトトレンチ４４の底壁からボディ領域１８にｐ型不純物を選択的にイオン注入することによって形成されていてもよい。コンタクト領域４６は、ｐ型不純物を含むｐ型の領域である。コンタクト領域４６のｐ型不純物濃度は、ボディ領域１８よりも高く、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってよい。ソース配線５０は、層間絶縁層４２を覆うとともに、ソースコンタクト４８と電気的に接続されている。

図２は、図１の半導体装置１０の例示的な形成パターン１００を示す概略平面図である。形成パターン１００は、図１に示すゲート電極２８の上面２８Ｂを含む平面で視た場合の半導体装置１０に相当する。なお、理解を容易にするために、図２では図１の構成要素と同様な構成要素には同一の符号が付されている。

形成パターン１００は、スプリットゲート構造を有するＭＩＳＦＥＴが形成されたアクティブ領域１０２と、非アクティブ領域１０４とを含む。図１に示した半導体装置１０の概略断面図は、アクティブ領域１０２のＦ１－Ｆ１線に沿った概略断面図に相当する。非アクティブ領域１０４内にあるトレンチ２４のＹ軸方向の端部においては、アクティブ領域１０２のフィールドプレート電極２６に接続された第１電極１０６がトレンチ２４の底部から開口部まで延在している。フィールドプレート電極２６へのソース電圧の印加は、第１電極１０６を通じて行うことができる。また、非アクティブ領域１０４の外縁には、トレンチ１０８が形成されており、トレンチ１０８内には、第２電極１１０および絶縁層１１２が埋め込まれている。非アクティブ領域１０４において、トレンチ２４とトレンチ１０８との間に位置する半導体層１２は、ｐ型領域１１４を含んでいる。

図３は、図１に示される半導体装置１０の例示的な形成パターン２００を示す概略上面図である。なお、理解を容易にするために、図３では図１および図２の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線２０４およびゲート配線２０８の下層に位置するいくつかの構成要素、およびソース配線２０４とゲート配線２０８との間に形成される配線間絶縁層は、簡略化のために図示されていない。

図３には、ストライプ状に整列された複数のトレンチ２４と、複数のトレンチ２４を取り囲むトレンチ１０８とを含む形成パターン２００が示されている。トレンチ１０８は、平面視で複数のトレンチ２４を取り囲むように矩形枠状に形成され得る。この場合、トレンチ１０８は、Ｘ軸方向に沿って延在する２つの部分と、Ｘ軸方向に沿って延在する２つの部分同士を繋ぐように設けられた、Ｙ軸方向に沿って延在する２つの部分とを含むことができる。複数のトレンチ２４およびトレンチ１０８は、ソース配線２０４と、ソース配線２０４から離間されたゲート配線２０８とによって部分的に覆われている。ソース配線２０４は、少なくともソース領域２０全体を覆うように配置されてもよい。各トレンチ２４の一方の端部寄りに位置する第１電極１０６（図２参照）は、ソースコンタクト２０２を介してソース配線２０４に接続されている。同様に、トレンチ１０８内の第２電極１１０も、ソースコンタクト２０２を介してソース配線２０４に接続されている。一方、各トレンチ２４の他方の端部寄りに位置するゲート電極２８（図１および図２参照）は、ゲートコンタクト２０６を介してゲート配線２０８に接続されている。

次に、図１の半導体装置１０の製造方法の一例を説明する。
図４～図１８は、半導体装置１０の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図４～図１８では、図１の構成要素と同様な構成要素には同一の符号を付している。

半導体装置１０の製造方法は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを含む半導体層１２を形成することを含む。
図４に示すように、例えばＳｉ基板である半導体基板５２と、半導体基板５２上に形成されたエピタキシャル層５４とを含む半導体層１２が形成される。半導体基板５２としては、ｎ型不純物を含むＳｉ基板を用いることができる。エピタキシャル層５４は、ｎ型不純物をドーピングしながら半導体基板５２上にエピタキシャル成長させたｎ型のＳｉ層であってよい。半導体層１２は、第１面１２Ａおよび第１面１２Ａと反対側の第２面１２Ｂを含む。半導体基板５２は、半導体層１２の第１面１２Ａを含み、エピタキシャル層５４は、半導体層１２の第２面１２Ｂを含む。

半導体装置１０の製造方法は、半導体層１２の第２面１２Ｂに、側壁２４Ａおよび底壁２４Ｂを有するとともに、平面視において第１方向に沿って延びたトレンチ２４を形成することをさらに含む。

図５は、図４に続く製造工程を示す概略断面図である。図５に示すように、エピタキシャル層５４の一部が選択的に除去され、半導体層１２の第２面１２Ｂにトレンチ２４が形成される。より詳細には、半導体層１２の第２面１２Ｂに所定のパターンのマスク（図示せず）が形成され、このマスクを介したエッチングによって、エピタキシャル層５４の一部が選択的に除去される。トレンチ２４は、側壁２４Ａおよび底壁２４Ｂを有するとともに、平面視において第１方向に沿って延びている。

半導体装置１０の製造方法は、トレンチ２４内にフィールドプレート電極２６を形成すること、フィールドプレート電極２６と少なくとも一部が対向している底面２８Ａを含み、トレンチ２４の深さ方向の厚さＴを有するゲート電極２８をトレンチ２４内に形成すること、フィールドプレート電極２６およびゲート電極２８を相互に分離するとともに、トレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う絶縁層３０を形成することをさらに含む。

図６は、図５に続く製造工程を示す概略断面図である。図６に示すように、半導体層１２の第２面１２Ｂおよびトレンチ２４上に第１絶縁層５６が形成される。第１絶縁層５６は、半導体層１２の第２面１２Ｂと、トレンチ２４の側壁２４Ａおよび底壁２４Ｂとに沿って形成されている。第１絶縁層５６は、一例では、熱酸化法により形成されたＳｉＯ_２である。別の例においては、第１絶縁層５６は、化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成されていてもよい。

図７は、図６に続く製造工程を示す概略断面図である。図７に示すように、第１絶縁層５６上に第１導電体層５８が形成される。第１導電体層５８は、例えば導電性のポリシリコンであってよい。トレンチ２４は、第１絶縁層５６および第１絶縁層５６上に形成された第１導電体層５８によって埋め込まれる。

図８は、図７に続く製造工程を示す概略断面図である。図８に示すように、第１導電体層５８の一部が除去される。第１導電体層５８は、半導体層１２の第２面１２Ｂを覆う第１絶縁層５６を露出させる一方、トレンチ２４内の第１導電体層５８の表面をトレンチ２４の深さ方向の途中に位置させるようにエッチングされる。

図９は、図８に続く製造工程を示す概略断面図である。図９に示すように、第１絶縁層５６および第１導電体層５８の一部が除去される。より詳細には、第１絶縁層５６が、半導体層１２の第２面１２Ｂおよびトレンチ２４の側壁２４Ａ上、およびトレンチ２４内の下部に残るようにエッチングされ、次いで、エッチングされた第１絶縁層５６から突出した第１導電体層５８の上部が除去される。この結果、トレンチ２４内において、第１絶縁層５６および第１導電体層５８の露出された面が揃えられる。これにより、フィールドプレート電極２６および下側絶縁部３８が形成される。

図１０は、図９に続く製造工程を示す概略断面図である。図１０に示すように、第１絶縁層５６および第１導電体層５８上に第２絶縁層６０が形成される。第２絶縁層６０は、第１絶縁層５６およびフィールドプレート電極２６を覆うとともに、トレンチ２４に埋め込まれる。第２絶縁層６０は、第１絶縁層５６と同様、ＳｉＯ_２から形成されている。第２絶縁層６０は、一例では、ＣＶＤ法により形成されたＳｉＯ_２である。これにより、トレンチ２４は、それぞれ異なる成膜方法で形成された第１絶縁層５６および第２絶縁層６０からなる複合絶縁層６２により埋め込まれる。

図１１は、図１０に続く製造工程を示す概略断面図である。図１１に示すように、トレンチ２４外の複合絶縁層６２が除去される。より詳細には、複合絶縁層６２は化学機械研磨により平坦化された後、半導体層１２の第２面１２Ｂが露出するようにエッチングされる。

図１２は、図１１に続く製造工程を示す概略断面図である。図１２に示すように、複合絶縁層６２の一部が除去される。複合絶縁層６２は、例えばフッ酸を用いたウェットエッチングにより部分的に除去することができる。複合絶縁層６２に含まれる第１絶縁層５６および第２絶縁層６０は、前述のように異なる成膜方法で形成されている。したがって、第１絶縁層５６および第２絶縁層６０に対するエッチングレートは相互に異なっている。具体的には、ＣＶＤ法により形成された第２絶縁層６０のエッチングレートは、熱酸化法により形成された第１絶縁層５６のエッチングレートよりも大きい。エッチング前において、トレンチ２４の側壁２４Ａは、相対的にエッチングレートが小さい熱酸化法により形成された第１絶縁層５６により覆われている（図９参照）。一方、第１導電体層５８の上方のトレンチ２４の幅方向の中央部には、エッチングレートが相対的に大きい第２絶縁層６０が埋め込まれている（図１０参照）。したがって、第１絶縁層５６および第２絶縁層６０からなる複合絶縁層６２のエッチングは、側壁２４Ａ近傍よりもトレンチ２４の中央部において比較的速く進行する。この結果、図１２に示すように、トレンチ２４内の複合絶縁層６２の露出した面は、トレンチ２４の側壁２４Ａに隣接した位置にある傾斜面６２Ａと、傾斜面６２Ａと連続する平坦面６２Ｂとを含むことができる。

図１３は、図１２に続く製造工程を示す概略断面図である。図１３に示すように、半導体層１２およびトレンチ２４内の複合絶縁層６２上に第３絶縁層６４が形成される。第３絶縁層６４は、一例では、熱酸化法により形成されたＳｉＯ_２である。別の例においては、第３絶縁層６４は、ＣＶＤ法により形成されていてもよい。複合絶縁層６２および第３絶縁層６４により、絶縁層３０が形成される。第３絶縁層６４は、複合絶縁層６２の傾斜面６２Ａおよび平坦面６２Ｂ（図１２参照）に沿って形成されるため、絶縁層３０も、同様に、トレンチ２４内において、傾斜面３０Ａおよび平坦面３０Ｂを含んでいる。傾斜面３０Ａの存在により、ゲート絶縁部３６の第２部分３６Ｂは、第１部分３６Ａよりも厚く形成されている。

このように、半導体装置１０の製造方法において、絶縁層３０を形成することは、トレンチ２４内にエッチングレートの異なる第１絶縁層５６および第２絶縁層６０を埋め込むこと、第１絶縁層５６および第２絶縁層６０をエッチングして、トレンチ２４の側壁２４Ａ上においてゲート絶縁部３６の第２部分３６Ｂを第１部分３６Ａよりも厚く形成することを含む。

図１４は、図１３に続く製造工程を示す概略断面図である。図１４に示すように、絶縁層３０の上に第２導電体層６６が形成される。第２導電体層６６は、例えば導電性のポリシリコンであってよい。第２導電体層６６は、トレンチ２４内において、傾斜面３０Ａおよび平坦面３０Ｂを含む絶縁層３０上に埋め込まれる。

図１５は、図１４に続く製造工程を示す概略断面図である。図１５に示すように、第２導電体層６６の一部が除去される。第２導電体層６６は、半導体層１２の第２面１２Ｂを覆う絶縁層３０を露出させる一方、ゲート電極２８の上面２８Ｂが、半導体層１２の第２面１２Ｂよりも下方に位置するようにエッチングされる。この結果、トレンチ２４内にゲート電極２８が形成される。上述のように、絶縁層３０は、トレンチ２４内において、傾斜面３０Ａおよび平坦面３０Ｂを含んでいるため（図１４参照）、ゲート電極２８は、主部３４よりも幅狭な底部３２を含むように形成される。

このように、半導体装置１０の製造方法において、ゲート電極２８を形成することは、ゲート電極２８の底面２８Ａを含む底部３２と、底部３２上に形成された主部３４とを含むゲート電極２８を形成することを含み、ゲート電極２８は、トレンチ２４の深さ方向および第１方向の双方と直交する第２方向に幅を有している。また、絶縁層３０を形成することは、ゲート電極２８と半導体層１２との間に介在してトレンチ２４の側壁２４Ａを覆うゲート絶縁部３６を形成することを含み、ゲート絶縁部３６は、ゲート電極２８の主部３４とボディ領域１８との間に形成された第１部分３６Ａと、ゲート電極２８の底部３２に隣接している第２部分３６Ｂとを含む。底部３２は、主部３４よりも幅狭に形成されており、第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において第１部分３６Ａよりも厚く形成されている。

図１６は、図１５に続く製造工程を示す概略断面図である。図１６に示すように、エピタキシャル層５４内にｐ型領域６８およびドリフト領域１６が形成される。より詳細には、ｐ型不純物が、イオン注入マスク（図示せず）を用いたイオン注入により、ｎ型のＳｉ層であるエピタキシャル層５４の表面（半導体層１２の第２面１２Ｂ）から注入されて、エピタキシャル層５４の表層部分にｐ型領域６８が形成される。エピタキシャル層５４の残りの部分は、ｎ型のドリフト領域１６となる。ｐ型領域６８を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。

ｐ型領域６８は、最終的にはボディ領域１８（図１参照）となる領域である。ドリフト領域１６とｐ型領域６８との界面は、図１に示されるドリフト領域１６とボディ領域１８との界面ＩＮＴに対応する。したがって、本工程は、ドリフト領域１６とｐ型領域６８（ボディ領域１８）との界面が、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にあるようにｐ型領域６８（ボディ領域１８）を形成する。

図１７は、図１６に続く製造工程を示す概略断面図である。図１７に示すように、ｐ型領域６８内にソース領域２０およびボディ領域１８が形成される。より詳細には、ｎ型不純物が、イオン注入マスク（図示せず）を用いたイオン注入により、ｐ型領域６８の表面（半導体層１２の第２面１２Ｂ）から注入されて、ｐ型領域６８の表層部分にｎ型のソース領域２０が形成される。ｐ型領域６８の残りの部分は、ｐ型のボディ領域１８となる。半導体基板５２は、図１のドレイン領域１４に対応する。

このように、半導体装置１０の製造方法において、半導体層１２を形成することは、第１導電型のドリフト領域１６を形成すること、ドリフト領域１６上に第２導電型のボディ領域１８を形成すること、ボディ領域１８上に、半導体層１２の第２面１２Ｂを含む第１導電型のソース領域２０を形成することを含む。また、ボディ領域１８を形成することは、ドリフト領域１６とボディ領域１８との界面ＩＮＴが、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にあるようにボディ領域１８を形成することを含む。

図１８は、図１７に続く製造工程を示す概略断面図である。図１８に示すように、絶縁層３０およびゲート電極２８を覆う層間絶縁層４２が形成される。層間絶縁層４２は、一例では、ＣＶＤ法によって形成されてもよい。

その後、図１に示されるコンタクトトレンチ４４、コンタクト領域４６、ソースコンタクト４８、ソース配線５０、およびドレイン電極２２が形成される。まず、層間絶縁層４２の一部が選択的に除去されて、コンタクトトレンチ４４が形成される。次いで、ｐ型不純物が、イオン注入によりコンタクトトレンチ４４の底面から注入されてコンタクト領域４６が形成される。ソースコンタクト４８がコンタクトトレンチ４４内に埋設され、コンタクト領域４６と接触する。ソース配線５０が層間絶縁層４２上に形成され、ソースコンタクト４８と電気的に接続される。ドレイン電極２２が、半導体層１２の第１面１２Ａに形成される。以上の工程により、半導体装置１０が得られる。

（作用）
以下、本実施形態の半導体装置１０の作用について説明する。
本実施形態の半導体装置１０によれば、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にある。このように、ドリフト領域１６とボディ領域１８との界面ＩＮＴをゲート電極２８の下端位置Ｐ_Ｌに近づけることにより、ゲート電極２８とドリフト領域１６とが対向している領域の面積を小さくすることができる。ゲート絶縁部３６を介してゲート電極２８とドリフト領域１６とが対向している領域は、ゲート－ドレイン間容量Ｃ_ｇｄに比較的大きく寄与する。したがって、ドリフト領域１６とボディ領域１８との界面ＩＮＴを下端位置Ｐ_Ｌと基準位置Ｐ_Ｒとの間に位置させることにより、ゲート－ドレイン間容量Ｃ_ｇｄを低減することができる。加えて、ゲート電極２８とドリフト領域１６との間にある絶縁層３０に印加される電界を緩和することもできる。

ここで、図１９を参照して、ドリフト領域１６とボディ領域１８との界面ＩＮＴの位置によるゲート－ドレイン間容量Ｃ_ｇｄの変化をさらに説明する。
図１９は、実験例１～４の半導体装置の帰還容量Ｃ_ｒｓｓの測定結果を示すグラフである。グラフの横軸はドレイン－ソース間電圧Ｖ_ｄｓを示し、縦軸は帰還容量Ｃ_ｒｓｓを示している。なお、帰還容量Ｃ_ｒｓｓは、ゲート－ドレイン間容量Ｃ_ｇｄに相当する。

実験例１～４は、図１６に関連して説明したｐ型領域６８を形成するためのイオン注入プロセスにおいて、それぞれ異なる条件が適用されたサンプルである。実験例１においては、従来のプロセス条件のイオン注入が実施されている。実験例１においては、ドリフト領域１６とボディ領域１８との界面ＩＮＴが基準位置Ｐ_Ｒよりも上に配置されている。

実験例２～４については、従来のプロセス条件のイオン注入に加えて、追加注入が実施されている。これにより、実験例２～４においては、ドリフト領域１６とボディ領域１８との界面ＩＮＴが下端位置Ｐ_Ｌと基準位置Ｐ_Ｒとの間に配置されている。

実験例２については相対的に低い加速エネルギー、実験例３については中程度の加速エネルギー、実験例４については相対的に高い加速エネルギーで追加のイオン注入が行われている。追加のイオン注入の加速エネルギーが高いほど、ｐ型領域６８は、半導体層１２の深い位置まで形成され、したがって、ドリフト領域１６とボディ領域１８との界面ＩＮＴの位置は、ゲート電極２８の下端位置Ｐ_Ｌに近づく。なお、実験例４のイオン注入条件は、本実施形態の半導体装置１０の製造工程で用いられている条件と同等である。グラフ中、実験例１は１点鎖線、実験例２は２点鎖線、実験例３は点線、実験例４は実線で示されている。

図１９に示されるように、帰還容量Ｃ_ｒｓｓは、追加注入の加速エネルギーが高いほど低減されている。例えば、最も追加注入の加速エネルギーが高い実験例４の帰還容量Ｃ_ｒｓｓは、グラフ左端（低Ｖ_ｄｓの場合）において、追加注入が行われていない実験例１の帰還容量Ｃ_ｒｓｓの約５３％である。したがって、この結果は、高い加速エネルギーで追加注入を行うほど、ゲート－ドレイン間容量Ｃ_ｇｄが低減されていることを意味する。これは、高い加速エネルギーで追加注入を行うと、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極２８の下端位置Ｐ_Ｌに近づき、ゲート電極２８とドリフト領域１６とが対向している領域の面積が低減されるためである。

さらに、本実施形態の半導体装置１０によれば、ゲート電極２８は、底部３２と、底部３２上に形成された主部３４とを含み、底部３２は、主部３４よりも第２方向に幅狭に形成されている。したがって、トレンチ２４の側壁２４Ａを覆うゲート絶縁部３６において、ゲート電極２８の底部３２に隣接している第２部分３６Ｂは、ゲート電極２８の主部３４とボディ領域１８との間にある第１部分３６Ａよりも厚く形成されている。ゲート電極２８の底部３２に隣接するゲート絶縁部３６の第２部分３６Ｂを第１部分３６Ａよりも厚く形成することにより、ゲート電極２８の下端位置Ｐ_Ｌ近傍においてゲート電極２８とドリフト領域１６との間の距離を大きくすることができる。その結果、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極２８の下端位置Ｐ_Ｌより上にあったとしても、ゲート－ドレイン間容量Ｃ_ｇｄの上昇を抑制することができる。

上述のように、ドリフト領域１６とボディ領域１８との界面ＩＮＴが、トレンチ２４の深さ方向において、ゲート電極２８の下端位置Ｐ_Ｌに近いほど、ゲート－ドレイン間容量Ｃ_ｇｄを低減することができる。しかしながら、例えばプロセスのばらつき等により、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極２８の下端位置Ｐ_Ｌよりも下に形成された場合、オン抵抗が急激に上昇する可能性がある。

そのようなオン抵抗の急激な上昇を避けるために、ドリフト領域１６とボディ領域１８との界面ＩＮＴが、下端位置Ｐ_Ｌよりも上になるように配置されている。この結果、ゲート絶縁部３６の第２部分３６Ｂの少なくとも一部（図１の例の場合は第２部分３６Ｂの全部）を介してゲート電極２８がドリフト領域１６と対向し、この部分がゲート－ドレイン間容量Ｃ_ｇｄの上昇に寄与する。しかしながら、本実施形態のように、ゲート電極２８の底部３２に隣接するゲート絶縁部３６の第２部分３６Ｂを第１部分３６Ａよりも厚く形成することによって、ゲート－ドレイン間容量Ｃ_ｇｄの上昇量を比較的小さくすることができる。また、ゲート絶縁部３６の第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において、トレンチ２４の底壁２４Ｂに近づくほど厚く形成されている。したがって、プロセスばらつきによってドリフト領域１６とボディ領域１８との界面ＩＮＴの位置が変動したとしても、オン抵抗の急激な上昇を抑制することができる。このように、本実施形態の半導体装置１０によれば、ゲート－ドレイン間容量Ｃ_ｇｄを過度に上昇させることなく、プロセスばらつきによるオン抵抗の急激な上昇を抑制することができる。

（効果）
本実施形態の半導体装置１０は、以下の効果を奏する。
（１－１）ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向（Ｚ軸方向）において、ゲート電極２８の下端位置Ｐ_Ｌと、ゲート電極２８の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にある。

この構成によれば、ゲート電極２８とドリフト領域１６とが対向している領域の面積を小さくすることができる。したがって、ゲート－ドレイン間容量Ｃ_ｇｄを低減できるとともに、ゲート電極２８とドリフト領域１６との間にある絶縁層３０に印加される電界を緩和することができる。

（１－２）ゲート電極２８は、底面２８Ａを含む底部３２と、底部３２上に形成された主部３４とを含み、底部３２は、主部３４よりも第２方向に幅狭に形成されている。ゲート絶縁部３６は、ゲート電極２８の主部３４とボディ領域１８との間にある第１部分３６Ａと、ゲート電極２８の底部３２に隣接している第２部分３６Ｂとを含み、第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において第１部分３６Ａよりも厚く形成されている。

この構成によれば、ゲート電極２８の下端位置Ｐ_Ｌ近傍においてゲート電極２８とドリフト領域１６との間の距離を大きくすることができる。したがって、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極２８の下端位置Ｐ_Ｌより上にあったとしても、ゲート－ドレイン間容量Ｃ_ｇｄの上昇を抑制することができる。

（１－３）ゲート絶縁部３６の第２部分３６Ｂは、トレンチ２４の側壁２４Ａ上において、トレンチ２４の底壁２４Ｂに近づくほど厚く形成されている。
この構成によれば、プロセスばらつきによる急激なオン抵抗の上昇を抑制することができる。

（１－４）ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、底部３２の側面３２Ａの上端と同じ位置にある。
この構成によれば、チャネルが形成されるボディ領域１８は、第１部分３６Ａよりも厚く形成された第２部分３６Ｂとは隣接しないので、オン抵抗の上昇を抑制することができる。

（１－５）ゲート電極２８の底部３２の側面３２Ａは、底面２８Ａに対して１１５°以上１５５°以下の角度をなしている。
この構成によれば、ドリフト領域１６とボディ領域１８との界面ＩＮＴの位置がプロセスばらつきの影響を受けて変動したとしても、ゲート－ドレイン間容量Ｃ_ｇｄの増大および急激なオン抵抗の上昇の両方を適切に抑制することができる。

［第１実施形態の変更例］
図２０は、第１実施形態の変更例に係る例示的な半導体装置３００の概略断面図である。図２０において、第１実施形態に係る半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。

半導体装置３００におけるドリフト領域１６とボディ領域１８との界面ＩＮＴは、半導体装置１０の場合よりもトレンチ２４の深さ方向で低い位置に形成されている。ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極２８の底部３２の側面３２Ａの上端よりも下の位置にある。第１実施形態の半導体装置１０では、第１部分３６Ａよりも厚く形成された第２部分３６Ｂは、ドリフト領域１６に隣接し、ボディ領域１８には隣接していなかったが、変更例に係る半導体装置３００においては、第２部分３６Ｂは、ボディ領域１８およびドリフト領域１６に隣接している。この結果、半導体装置３００においては、半導体装置１０と比較して、ゲート電極２８とドリフト領域１６とが対向している領域の面積をより小さくすることができる。その結果、オン抵抗の急激な上昇を抑制しつつ、ゲート－ドレイン間容量Ｃ_ｇｄをさらに低減することができる。

［第２実施形態］
図２１は、第２実施形態に係る例示的な半導体装置４００の概略断面図である。図２１において、第１実施形態に係る半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。

半導体装置４００は、トレンチ２４内に形成されたフィールドプレート電極２６と、トレンチ２４内に形成されたゲート電極４０２と、フィールドプレート電極２６およびゲート電極４０２を相互に分離するとともに、トレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う絶縁層４０４とをさらに含む。ゲート電極４０２は、トレンチ２４内において、フィールドプレート電極２６よりも上方に配置されている。

ゲート電極４０２は、フィールドプレート電極２６と少なくとも一部が対向している底面４０２Ａを含む。ゲート電極４０２は、底面４０２Ａと反対側の上面４０２Ｂも含む。ゲート電極４０２の上面４０２Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。

ゲート電極４０２は、トレンチ２４の深さ方向（図２１のＺ軸方向）の厚さＴを有している。ゲート電極４０２の厚さは、トレンチ２４の深さ方向におけるゲート電極４０２の下端位置Ｐ_Ｌと上端位置Ｐ_Ｕとの間の距離と定義することができる。ゲート電極４０２の底面４０２Ａがトレンチ２４の深さ方向と直交する平坦面である場合、ゲート電極４０２の下端位置Ｐ_Ｌは、ゲート電極４０２の底面４０２Ａと略同一平面上にある。つまり、ゲート電極４０２の下端位置Ｐ_Ｌは、ゲート電極４０２の底面４０２Ａの位置である。

同様に、ゲート電極４０２の上面４０２ＢがＺ軸方向と直交する平坦面である場合、ゲート電極４０２の上端位置Ｐ_Ｕは、ゲート電極４０２の上面４０２Ｂと略同一平面上にある。つまり、ゲート電極４０２の上端位置は、ゲート電極４０２の上面４０２Ｂの位置である。したがって、図２１の例のように、ゲート電極４０２の底面４０２Ａおよび上面４０２Ｂが略平坦である場合、厚さＴは、底面４０２Ａと上面４０２Ｂとの間の距離に相当する。

別の例においては、ゲート電極４０２の底面４０２Ａおよび上面４０２Ｂのうちの少なくとも一方が湾曲していてもよい。底面４０２Ａが湾曲している場合、下端位置Ｐ_Ｌは、フィールドプレート電極２６またはトレンチ２４の底壁２４Ｂに対してトレンチ２４の深さ方向で最も近い底面４０２Ａ上の位置である。上面４０２Ｂが湾曲している場合、上端位置Ｐ_Ｕは、半導体層１２の第２面１２Ｂに対してトレンチ２４の深さ方向で最も近い上面４０２Ｂ上の位置である。

底面４０２Ａおよび上面４０２Ｂの形状に関わらず、上端位置Ｐ_Ｕは、ゲート電極４０２において、トレンチ２４の深さ方向で下端位置Ｐ_Ｌから最も離れた位置である。同様に、下端位置Ｐ_Ｌは、ゲート電極４０２において、トレンチ２４の深さ方向で上端位置Ｐ_Ｕから最も離れた位置である。

ゲート電極４０２は、矩形状の断面を有している。なお、ここでいう断面とは、第１方向（Ｙ軸方向）と直交する面で切断した場合の断面である。本実施形態では、ゲート電極４０２は、トレンチ２４の深さ方向に沿って略一定の幅を有することができる。

絶縁層４０４は、ゲート電極４０２と半導体層１２との間に介在してトレンチ２４の側壁２４Ａを覆うゲート絶縁部４０６を含む。本実施形態では、ゲート絶縁部４０６は、トレンチ２４の側壁２４Ａ上において、略一定の厚さを有している。図２１に示されるように、ゲート電極４０２および半導体層１２は、ゲート絶縁部４０６によってＸ軸方向に分離されている。ゲート電極４０２に所定の電圧が印加されると、ゲート絶縁部４０６と隣接するｐ型のボディ領域１８内にチャネルが形成される。半導体装置４００は、このチャネルを介した、ｎ型のソース領域２０とｎ型のドリフト領域１６との間のＺ軸方向の電子の流れの制御を可能とすることができる。

絶縁層４０４は、フィールドプレート電極２６と半導体層１２との間でトレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う下側絶縁部４０８と、トレンチ２４の深さ方向でフィールドプレート電極２６とゲート電極４０２との間に位置する中間絶縁部４１０とをさらに含む。下側絶縁部４０８は、トレンチ２４の側壁２４Ａ上において、ゲート絶縁部４０６よりも厚く形成することができる。絶縁層４０４は、一例では、ＳｉＯ_２から形成することができる。

本実施形態においては、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極４０２の下端位置Ｐ_Ｌに揃っている。
次に、図２２～図３２を参照して、図２１の半導体装置４００の製造方法の一例を説明する。半導体装置４００の例示的な製造方法は、上述の図４～図８に示す一連の製造工程、および図８に続く図２２～図３２の製造工程を含む。なお、理解を容易にするために、図２２～図３２では、図１の構成要素と同様な構成要素には同一の符号を付している。

図２２は、図８に続く製造工程を示す概略断面図である。図２２に示すように、第１絶縁層５６の一部が除去される。図９とは異なり、第１絶縁層５６は、トレンチ２４の下部にのみ残るようにエッチングされ、第１導電体層５８の上部が第１絶縁層５６から突出する。この第１導電体層５８が、図２１のフィールドプレート電極２６に対応する。

図２３は、図２２に続く製造工程を示す概略断面図である。図２３に示すように、第２絶縁層４５０が、半導体層１２の第２面１２Ｂ、トレンチ２４の側壁２４Ａおよび第１絶縁層５６の露出している表面に沿って形成される。第２絶縁層４５０は、次工程の第３絶縁層４５２（図２４参照）の成膜のために形成される比較的薄いライナー層である。第２絶縁層４５０は、一例では、熱酸化法により形成されたＳｉＯ_２である。

図２４は、図２３に続く製造工程を示す概略断面図である。図２４に示すように、第２絶縁層４５０上に第３絶縁層４５２が形成される。第３絶縁層４５２は、第２絶縁層４５０と同様、ＳｉＯ_２から形成されている。第３絶縁層４５２は、一例では、ＣＶＤにより形成されたＳｉＯ_２であってよい。これにより、トレンチ２４は、第１絶縁層５６、第２絶縁層４５０、および第３絶縁層４５２からなる複合絶縁層４５４により埋め込まれる。

図２５は、図２４に続く製造工程を示す概略断面図である。図２５に示すように、トレンチ２４外の複合絶縁層４５４が除去される。より詳細には、複合絶縁層４５４は、化学機械研磨により平坦化された後、半導体層１２の第２面１２Ｂが露出するようにエッチングされる。

図２６は、図２５に続く製造工程を示す概略断面図である。図２６に示すように、複合絶縁層４５４の一部が除去される。複合絶縁層４５４は、例えばフッ酸を用いたウェットエッチングにより部分的に除去することができる。複合絶縁層４５４に含まれる第２絶縁層４５０は、比較的薄い層として形成されているため、第１実施形態の場合とは異なり、トレンチ２４中において第２絶縁層４５０および第３絶縁層４５２のエッチングは略均等に進行する。この結果、図２６に示すように、トレンチ２４内の複合絶縁層４５４の露出した面４５４Ａは、略平坦である。

図２７は、図２６に続く製造工程を示す概略断面図である。図２７に示すように、半導体層１２およびトレンチ２４内の複合絶縁層４５４上に第４絶縁層４５６が形成される。第４絶縁層４５６は、一例では、熱酸化法により形成されたＳｉＯ_２である。別の例においては、第４絶縁層４５６は、ＣＶＤ法により形成されていてもよい。複合絶縁層４５４および第４絶縁層４５６により、絶縁層４０４（図２１参照）が形成される。第４絶縁層４５６は、複合絶縁層４５４の面４５４Ａに沿って形成されるため、絶縁層４０４も、同様に、トレンチ２４内において、平坦な面４０４Ａを含んでいる。

図２８は、図２７に続く製造工程を示す概略断面図である。図２８に示すように、絶縁層４０４の上に第２導電体層４５８が形成される。第２導電体層４５８は、例えば導電性のポリシリコンであってよい。第２導電体層４５８は、トレンチ２４内において、平坦な面４０４Ａを含む絶縁層４０４上に埋め込まれる。

図２９は、図２８に続く製造工程を示す概略断面図である。図２９に示すように、第２導電体層４５８の一部が除去される。第２導電体層４５８は、半導体層１２の第２面１２Ｂを覆う絶縁層４０４を露出させる一方、ゲート電極４０２の上面４０２Ｂが、半導体層１２の第２面１２Ｂよりも下方に位置するようにエッチングされる。この結果、トレンチ２４内にゲート電極４０２が形成される。上述のように、絶縁層４０４は、トレンチ２４内において平坦な面４０４Ａを含んでいるため（図２８参照）、ゲート電極４０２は、矩形状の断面を有するように形成される。

図３０は、図２９に続く製造工程を示す概略断面図である。図３０に示すように、エピタキシャル層５４内にｐ型領域６８およびドリフト領域１６が形成される。より詳細には、ｐ型不純物が、イオン注入マスク（図示せず）を用いたイオン注入により、ｎ型のＳｉ層であるエピタキシャル層５４の表面（半導体層１２の第２面１２Ｂ）から注入されて、エピタキシャル層５４の表層部分にｐ型領域６８が形成される。エピタキシャル層５４の残りの部分は、ｎ型のドリフト領域１６となる。ｐ型領域６８を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。

ｐ型領域６８は、最終的にはボディ領域１８（図２１参照）となる領域である。ドリフト領域１６とｐ型領域６８との界面は、図２１に示されるドリフト領域１６とボディ領域１８との界面ＩＮＴに対応する。したがって、本工程は、ドリフト領域１６とｐ型領域６８（ボディ領域１８）との界面が、ゲート電極４０２の下端位置Ｐ_Ｌと揃うようにｐ型領域６８（ボディ領域１８）を形成する。

図３１は、図３０に続く製造工程を示す概略断面図である。図３１に示すように、ｐ型領域６８内にソース領域２０およびボディ領域１８が形成される。より詳細には、ｎ型不純物が、イオン注入マスク（図示せず）を用いたイオン注入により、ｐ型領域６８の表面（半導体層１２の第２面１２Ｂ）から注入されて、ｐ型領域６８の表層部分にｎ型のソース領域２０が形成される。ｐ型領域６８の残りの部分は、ｐ型のボディ領域１８となる。半導体基板５２は、図１のドレイン領域１４に対応する。

このように、半導体装置４００の製造方法において、半導体層１２を形成することは、第１導電型のドリフト領域１６を形成すること、ドリフト領域１６上に第２導電型のボディ領域１８を形成すること、ボディ領域１８上に、半導体層１２の第２面１２Ｂを含む第１導電型のソース領域２０を形成することを含む。また、ボディ領域１８を形成することは、ドリフト領域１６とボディ領域１８との界面ＩＮＴが、ゲート電極４０２の下端位置Ｐ_Ｌと揃うようにボディ領域１８を形成することを含む。

図３２は、図３１に続く製造工程を示す概略断面図である。図３２に示すように、絶縁層４０４およびゲート電極４０２を覆う層間絶縁層４２が形成される。層間絶縁層４２は、一例では、ＣＶＤ法によって形成されてもよい。

その後、図２１に示されるコンタクトトレンチ４４、コンタクト領域４６、ソースコンタクト４８、ソース配線５０、およびドレイン電極２２が形成される。まず、層間絶縁層４２の一部が選択的に除去されて、コンタクトトレンチ４４が形成される。次いで、ｐ型不純物が、イオン注入によりコンタクトトレンチ４４の底面から注入されてコンタクト領域４６が形成される。ソースコンタクト４８がコンタクトトレンチ４４内に埋設され、コンタクト領域４６と接触する。ソース配線５０が層間絶縁層４２上に形成され、ソースコンタクト４８と電気的に接続される。ドレイン電極２２が、半導体層１２の第１面１２Ａに形成される。以上の工程により、半導体装置４００が得られる。

（効果）
本実施形態の半導体装置４００は、以下の効果を奏する。
（２－１）ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極４０２の下端位置Ｐ_Ｌと揃っている。この構成によれば、ゲート電極４０２とドリフト領域１６とが対向している領域を殆ど無くすことができる。したがって、ゲート－ドレイン間容量Ｃ_ｇｄが大幅に低減されるとともに、ゲート電極４０２とドリフト領域１６との間にある絶縁層４０４に印加される電界を緩和することができる。

［第３実施形態］
図３３は、第３実施形態に係る例示的な半導体装置５００の概略断面図である。図３３において、第１実施形態に係る半導体装置１０と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。

半導体装置５００は、トレンチ２４内に形成されたフィールドプレート電極２６と、トレンチ２４内に形成されたゲート電極５０２と、フィールドプレート電極２６およびゲート電極５０２を相互に分離するとともに、トレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う絶縁層５０４とをさらに含む。ゲート電極５０２は、トレンチ２４内において、フィールドプレート電極２６よりも上方に配置されている。

ゲート電極５０２は、フィールドプレート電極２６と少なくとも一部が対向している底面５０２Ａを含む。ゲート電極５０２は、底面５０２Ａと反対側の上面５０２Ｂも含む。ゲート電極５０２の上面５０２Ｂは、半導体層１２の第２面１２Ｂよりも下方に位置することができる。ゲート電極５０２の底面５０２Ａは、底面５０２Ａの中央部に形成された凹部５０２Ｃを含むことができ、フィールドプレート電極２６は、凹部５０２Ｃに部分的に収容されている。

ゲート電極５０２は、トレンチ２４の深さ方向（図３３のＺ軸方向）の厚さＴを有している。ゲート電極５０２の厚さＴは、トレンチ２４の深さ方向におけるゲート電極５０２の下端位置Ｐ_Ｌと上端位置Ｐ_Ｕとの間の距離と定義することができる。図３３の例のようにゲート電極５０２の底面５０２Ａが湾曲している場合、下端位置Ｐ_Ｌは、フィールドプレート電極２６またはトレンチ２４の底壁２４Ｂに対してトレンチ２４の深さ方向で最も近い底面５０２Ａ上の位置である。本実施形態では、底面５０２Ａは、下に凸となるように湾曲しており、底面５０２Ａの中央部に形成された凹部５０２Ｃを含んでいる。したがって、底面５０２Ａの下端位置Ｐ_Ｌは、凹部５０２Ｃの周縁端の位置となる。

図３３の例のようにゲート電極５０２の上面５０２ＢがＺ軸方向と直交する平坦面である場合、ゲート電極５０２の上端位置Ｐ_Ｕは、ゲート電極５０２の上面５０２Ｂと略同一平面上にある。つまり、ゲート電極５０２の上端位置Ｐ_Ｕは、ゲート電極５０２の上面５０２Ｂの位置である。この場合、厚さＴは、トレンチ２４の深さ方向におけるゲート電極５０２の下端位置Ｐ_Ｌと上面５０２Ｂとの間の距離に相当する。

別の例においては、ゲート電極５０２の上面５０２Ｂも湾曲していてもよい。上面５０２Ｂが湾曲している場合、上端位置Ｐ_Ｕは、半導体層１２の第２面１２Ｂに対してトレンチ２４の深さ方向で最も近い上面５０２Ｂ上の位置である。

底面５０２Ａおよび上面５０２Ｂの形状に関わらず、上端位置Ｐ_Ｕは、ゲート電極５０２において、トレンチ２４の深さ方向で下端位置Ｐ_Ｌから最も離れた位置である。同様に、下端位置Ｐ_Ｌは、ゲート電極５０２において、トレンチ２４の深さ方向で上端位置Ｐ_Ｕから最も離れた位置である。

ゲート電極５０２は、底面５０２Ａを含む底部５０６と、底部５０６上に形成された主部５０８とを含む。ゲート電極５０２は、トレンチ２４の深さ方向および第１方向の双方と直交する第２方向（図３３のＸ軸方向）に幅を有している。底部５０６は、主部５０８よりも幅狭に形成されている。本実施形態では、主部５０８は、トレンチ２４の深さ方向に沿って略一定の幅を有することができる。一方、底部５０６は、底面５０２Ａが湾曲していることにより、トレンチ２４の底壁２４Ｂに近づくほど第２方向に幅狭に形成されていてもよい。

絶縁層５０４は、ゲート電極５０２と半導体層１２との間に介在してトレンチ２４の側壁２４Ａを覆うゲート絶縁部５１０を含む。図３３に示されるように、ゲート電極５０２および半導体層１２は、ゲート絶縁部５１０によってＸ軸方向に分離されている。ゲート電極５０２に所定の電圧が印加されると、ゲート絶縁部５１０と隣接するｐ型のボディ領域１８内にチャネルが形成される。半導体装置５００は、このチャネルを介した、ｎ型のソース領域２０とｎ型のドリフト領域１６との間のＺ軸方向の電子の流れの制御を可能とすることができる。

ゲート絶縁部５１０は、ゲート電極５０２の主部５０８とボディ領域１８との間に形成された第１部分５１０Ａと、ゲート電極５０２の底部５０６に隣接している第２部分５１０Ｂとを含んでいる。第２部分５１０Ｂは、トレンチ２４の側壁２４Ａ上において第１部分５１０Ａよりも厚く形成されている。図３３の例のように、第１部分５１０Ａは、トレンチ２４の側壁２４Ａ上において略一定の厚さを有することができる。一方、第２部分５１０Ｂは、トレンチ２４の側壁２４Ａ上において、第１部分５１０Ａよりも厚く、かつトレンチ２４の底壁２４Ｂに近づくほど厚く形成されてもよい。

絶縁層５０４は、フィールドプレート電極２６と半導体層１２との間でトレンチ２４の側壁２４Ａおよび底壁２４Ｂを覆う下側絶縁部５１２と、凹部５０２Ｃ内においてフィールドプレート電極２６とゲート電極５０２との間に位置する中間絶縁部５１４とをさらに含む。下側絶縁部５１２は、トレンチ２４の側壁２４Ａ上において、ゲート絶縁部５１０よりも厚く形成することができる。絶縁層５０４は、一例では、ＳｉＯ_２から形成することができる。

ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極５０２の下端位置Ｐ_Ｌと、ゲート電極５０２の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にある。

このように、ドリフト領域１６とボディ領域１８との界面ＩＮＴを、ゲート電極５０２の厚さＴの範囲のうち、比較的下方に配置させることにより、ドリフト領域１６とゲート絶縁部５１０との界面の面積を相対的に縮小することができる。一方、ボディ領域１８とゲート絶縁部５１０との界面の面積は、相対的に増大させることができる。

図３３に示す例のように、ゲート絶縁部５１０の第２部分５１０Ｂは、ドリフト領域１６に隣接しているが、ボディ領域１８には隣接していなくてよい。この場合、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、ゲート電極５０２の底部５０６（底面５０２Ａ）の上端と、トレンチ２４の深さ方向において略同じ位置にある。なお、底面５０２Ａの上端は、主部５０８の側面の下端と接続されている箇所に相当する。この場合、ボディ領域１８は、略一定の厚さを有するゲート絶縁部５１０の第１部分５１０Ａと隣接するが、第１部分５１０Ａよりも厚く形成された第２部分５１０Ｂとは隣接しない。別の例においては、第２部分５１０Ｂは、ボディ領域１８およびドリフト領域１６に隣接していてもよい。

次に、図３４～図３８を参照して、図３３の半導体装置５００の製造方法の一例を説明する。半導体装置５００の例示的な製造方法は、上述の図４～図８および図２２～２５に示す一連の製造工程、および図２３に続く図３４～図３８の製造工程を含む。なお、理解を容易にするために、図３４～図３８では、図１の構成要素と同様な構成要素には同一の符号を付している。

図３４は、図２３に続く製造工程を示す概略断面図である。図２３の第１絶縁層５６および第２絶縁層４５０が、本実施形態の絶縁層５０４を形成している。図３４に示すように、絶縁層５０４の上に第２導電体層５５０が形成される。第２導電体層５５０は、例えば導電性のポリシリコンであってよい。第２導電体層５５０は、トレンチ２４内において、湾曲した面５０４Ａを含む絶縁層５０４上に埋め込まれる。絶縁層５０４の面５０４Ａは、突出部５０４Ｂを含んでいる。突出部５０４Ｂは、フィールドプレート電極２６の上方に形成されている。

図３５は、図３４に続く製造工程を示す概略断面図である。図３５に示すように、第２導電体層５５０の一部が除去される。第２導電体層５５０は、半導体層１２の第２面１２Ｂを覆う絶縁層５０４を露出させる一方、ゲート電極５０２の上面５０２Ｂが、半導体層１２の第２面１２Ｂよりも下方に位置するようにエッチングされる。この結果、トレンチ２４内にゲート電極５０２が形成される。上述のように、絶縁層５０４は、トレンチ２４内において、湾曲した面５０４Ａを含んでいるため（図３４参照）、ゲート電極５０２は、主部５０８よりも幅狭な底部５０６を含むように形成される。また、絶縁層５０４は、トレンチ２４内において突出部５０４Ｂを含んでいるので（図３４参照）、ゲート電極５０２の底面５０２Ａは、凹部５０２Ｃを含むように形成される。

図３６は、図３５に続く製造工程を示す概略断面図である。図３６に示すように、エピタキシャル層５４内にｐ型領域６８およびドリフト領域１６が形成される。より詳細には、ｐ型不純物が、イオン注入マスク（図示せず）を用いたイオン注入により、ｎ型のＳｉ層であるエピタキシャル層５４の表面（半導体層１２の第２面１２Ｂ）から注入されて、エピタキシャル層５４の表層部分にｐ型領域６８が形成される。エピタキシャル層５４の残りの部分は、ｎ型のドリフト領域１６となる。ｐ型領域６８を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。

ｐ型領域６８は、最終的にはボディ領域１８（図３３参照）となる領域である。ドリフト領域１６とｐ型領域６８との界面は、図３３に示されるドリフト領域１６とボディ領域１８との界面ＩＮＴに対応する。したがって、本工程は、ドリフト領域１６とｐ型領域６８（ボディ領域１８）との界面が、トレンチ２４の深さ方向において、ゲート電極５０２の下端位置Ｐ_Ｌと、ゲート電極５０２の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にあるようにｐ型領域６８（ボディ領域１８）を形成する。

図３７は、図３６に続く製造工程を示す概略断面図である。図３７に示すように、ｐ型領域６８内にソース領域２０およびボディ領域１８が形成される。より詳細には、ｎ型不純物が、イオン注入マスク（図示せず）を用いたイオン注入により、ｐ型領域６８の表面（半導体層１２の第２面１２Ｂ）から注入されて、ｐ型領域６８の表層部分にｎ型のソース領域２０が形成される。ｐ型領域６８の残りの部分は、ｐ型のボディ領域１８となる。半導体基板５２は、図３３のドレイン領域１４に対応する。以上により、ドレイン領域１４と、ドリフト領域１６と、ボディ領域１８と、ソース領域２０とを含む半導体層１２が形成される。

図３８は、図３７に続く製造工程を示す概略断面図である。図３８に示すように、絶縁層５０４およびゲート電極５０２を覆う層間絶縁層４２が形成される。層間絶縁層４２は、一例では、ＣＶＤ法によって形成されてもよい。

その後、図３３に示されるコンタクトトレンチ４４、コンタクト領域４６、ソースコンタクト４８、ソース配線５０、およびドレイン電極２２が形成される。まず、層間絶縁層４２の一部が選択的に除去されて、コンタクトトレンチ４４が形成される。次いで、ｐ型不純物が、イオン注入によりコンタクトトレンチ４４の底面から注入されてコンタクト領域４６が形成される。ソースコンタクト４８がコンタクトトレンチ４４内に埋設され、コンタクト領域４６と接触する。ソース配線５０が層間絶縁層４２上に形成され、ソースコンタクト４８と電気的に接続される。ドレイン電極２２が、半導体層１２の第１面１２Ａに形成される。以上の工程により、半導体装置５００が得られる。

（作用）
以下、本実施形態の半導体装置５００の作用について説明する。
本実施形態の半導体装置５００によれば、ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極５０２の下端位置Ｐ_Ｌと、ゲート電極５０２の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にある。このように、ドリフト領域１６とボディ領域１８との界面ＩＮＴをゲート電極５０２の下端位置Ｐ_Ｌに近づけることにより、ゲート電極５０２とドリフト領域１６とが対向している領域の面積を小さくすることができる。ゲート絶縁部５１０を介してゲート電極５０２とドリフト領域１６とが対向している領域は、ゲート－ドレイン間容量Ｃ_ｇｄに比較的大きく寄与する。したがって、ドリフト領域１６とボディ領域１８との界面ＩＮＴを下端位置Ｐ_Ｌと基準位置Ｐ_Ｒとの間に位置させることにより、ゲート－ドレイン間容量Ｃ_ｇｄを低減することができる。加えて、ゲート電極５０２とドリフト領域１６との間にある絶縁層５０４に印加される電界を緩和することもできる。

さらに、本実施形態の半導体装置５００によれば、ゲート電極５０２は、底部５０６と、底部５０６上に形成された主部５０８とを含み、底部５０６は、主部５０８よりも第２方向に幅狭に形成されている。したがって、トレンチ２４の側壁２４Ａを覆うゲート絶縁部５１０において、ゲート電極５０２の底部５０６に隣接している第２部分５１０Ｂは、ゲート電極５０２の主部５０８とボディ領域１８との間にある第１部分５１０Ａよりも厚く形成されている。ゲート電極５０２の底部５０６に隣接するゲート絶縁部５１０の第２部分５１０Ｂを第１部分５１０Ａよりも厚く形成することにより、ゲート電極５０２の下端位置Ｐ_Ｌ近傍においてゲート電極５０２とドリフト領域１６との間の距離を大きくすることができる。その結果、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極５０２の下端位置Ｐ_Ｌより上にあったとしても、ゲート－ドレイン間容量Ｃ_ｇｄの上昇を抑制することができる。

上述のように、ドリフト領域１６とボディ領域１８との界面ＩＮＴが、トレンチ２４の深さ方向において、ゲート電極５０２の下端位置Ｐ_Ｌに近いほど、ゲート－ドレイン間容量Ｃ_ｇｄを低減することができる。しかしながら、例えばプロセスのばらつき等により、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極５０２の下端位置Ｐ_Ｌよりも下に形成された場合、オン抵抗が急激に上昇する可能性がある。

そのようなオン抵抗の急激な上昇を避けるために、ドリフト領域１６とボディ領域１８との界面ＩＮＴを下端位置Ｐ_Ｌよりも上になるように配置することができる。この場合、ゲート絶縁部５１０の第２部分５１０Ｂの少なくとも一部（図３３の例の場合は第２部分３６Ｂの全部）を介してゲート電極５０２がドリフト領域１６と対向し、この部分がゲート－ドレイン間容量Ｃ_ｇｄの上昇に寄与する。しかしながら、本実施形態のように、ゲート電極５０２の底部５０６に隣接するゲート絶縁部５１０の第２部分５１０Ｂを第１部分５１０Ａよりも厚く形成することによって、ゲート－ドレイン間容量Ｃ_ｇｄの上昇量を比較的小さくすることができる。また、ゲート絶縁部５１０の第２部分５１０Ｂは、トレンチ２４の側壁２４Ａ上において、トレンチ２４の底壁２４Ｂに近づくほど厚く形成されている。したがって、プロセスばらつきによってドリフト領域１６とボディ領域１８との界面ＩＮＴの位置が変動したとしても、オン抵抗の急激な上昇を抑制することができる。このように、本実施形態の半導体装置５００によれば、ゲート－ドレイン間容量Ｃ_ｇｄを過度に上昇させることなく、プロセスばらつきによるオン抵抗の急激な上昇を抑制することができる。

（効果）
本実施形態の半導体装置５００は、以下の効果を奏する。
（３－１）ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、ゲート電極５０２の下端位置Ｐ_Ｌと、ゲート電極５０２の厚さＴの１／３だけ下端位置Ｐ_Ｌよりも上にある基準位置Ｐ_Ｒとの間にある。

この構成によれば、ゲート電極５０２とドリフト領域１６とが対向している領域の面積を小さくすることができる。したがって、ゲート－ドレイン間容量Ｃ_ｇｄを低減できるとともに、ゲート電極５０２とドリフト領域１６との間にある絶縁層５０４に印加される電界を緩和することができる。

（３－２）ゲート電極５０２は、底面５０２Ａを含む底部５０６と、底部５０６上に形成された主部５０８とを含み、底部５０６は、主部５０８よりも第２方向に幅狭に形成されている。ゲート絶縁部５１０は、ゲート電極５０２の主部５０８とボディ領域１８との間にある第１部分５１０Ａと、ゲート電極５０２の底部５０６に隣接している第２部分５１０Ｂとを含み、第２部分５１０Ｂは、トレンチ２４の側壁２４Ａ上において第１部分５１０Ａよりも厚く形成されている。

この構成によれば、ゲート電極５０２の下端位置Ｐ_Ｌ近傍においてゲート電極５０２とドリフト領域１６との間の距離を大きくすることができる。したがって、ドリフト領域１６とボディ領域１８との界面ＩＮＴがゲート電極５０２の下端位置Ｐ_Ｌより上にあったとしても、ゲート－ドレイン間容量Ｃ_ｇｄの上昇を抑制することができる。

（３－３）ゲート絶縁部５１０の第２部分５１０Ｂは、トレンチ２４の側壁２４Ａ上において、トレンチ２４の底壁２４Ｂに近づくほど厚く形成されている。
この構成によれば、プロセスばらつきによる急激なオン抵抗の上昇を抑制することができる。

（３－４）ドリフト領域１６とボディ領域１８との界面ＩＮＴは、トレンチ２４の深さ方向において、底部５０６の上端と同じ位置にあり、ゲート絶縁部５１０の第２部分５１０Ｂは、ドリフト領域１６に隣接しているが、ボディ領域１８には隣接していない。

この構成によれば、チャネルが形成されるボディ領域１８は、第１部分５１０Ａよりも厚く形成された第２部分５１０Ｂとは隣接しないので、オン抵抗の上昇を抑制することができる。

［半導体装置の形成パターンの変更例］
図３９および図４０は、図１に示される半導体装置１０の形成パターンの変更例を示す概略上面図である。なお、理解を容易にするために、図３９および図４０では、図１および図２の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線２０４およびゲート配線２０８の下層に位置するいくつかの構成要素、およびソース配線２０４とゲート配線２０８との間に形成される配線間絶縁層は、簡略化のために図示されていない。

図３９には、ストライプ状に整列された複数のトレンチ２４と、２つのトレンチ６０２とを含む形成パターン６００が示されている。２つのトレンチ６０２は、各トレンチ２４の延びる方向（図３９の例ではＹ軸方向）と同一方向に延びている。したがって、複数のトレンチ２４と、２つのトレンチ６０２とは相互に平行であってよい。複数のトレンチ２４は、２つのトレンチ６０２の間に配置されている。図３９の例では、２つのトレンチ６０２のうちの一方、複数のトレンチ２４、および２つのトレンチ６０２のうちの他方が、この順にＸ軸方向に整列されている。また、２つのトレンチ６０２の各々は、各トレンチ２４と略同じ長さを有することができる。複数のトレンチ２４および２つのトレンチ６０２は、ソース配線２０４と、ソース配線２０４から離間されたゲート配線２０８とによって部分的に覆われている。ソース配線２０４は、少なくともソース領域２０全体を覆うように配置されてもよい。各トレンチ２４の一方の端部寄りに位置する第１電極１０６（図２参照）は、ソースコンタクト２０２を介してソース配線２０４に接続されている。同様に、トレンチ６０２内の第２電極１１０も、ソースコンタクト２０２を介してソース配線２０４に接続されている。一方、各トレンチ２４の他方の端部寄りに位置するゲート電極２８（図１および図２参照）は、ゲートコンタクト２０６を介してゲート配線２０８に接続されている。

図４０には、ストライプ状に整列された複数のトレンチ２４と、複数のトレンチ２４を取り囲むトレンチ７０２とを含む形成パターン７００が示されている。トレンチ７０２は、平面視で複数のトレンチ２４を取り囲むように矩形枠状に形成され得る。この場合、トレンチ７０２は、Ｘ軸方向に沿って延在する２つの部分と、Ｘ軸方向に沿って延在する２つの部分同士を繋ぐように設けられた、Ｙ軸方向に沿って延在する２つの部分とを含むことができる。各トレンチ２４の２つの端部は、トレンチ７０２（詳細にはＸ軸方向に沿って延在する２つの部分）と連通している。複数のトレンチ２４およびトレンチ７０２は、ソース配線２０４と、ソース配線２０４から離間されたゲート配線２０８とによって部分的に覆われている。ソース配線２０４は、少なくともソース領域２０全体を覆うように配置されてもよい。各トレンチ２４の一方の端部寄りに位置する第１電極１０６（図２参照）は、ソースコンタクト２０２を介してソース配線２０４に接続されている。同様に、トレンチ７０２内の第２電極１１０も、ソースコンタクト２０２を介してソース配線２０４に接続されている。一方、各トレンチ２４の他方の端部寄りに位置するゲート電極２８（図１および図２参照）は、ゲートコンタクト２０６を介してゲート配線２０８に接続されている。

なお、図２、図３、図３９、および図４０を参照して説明した形成パターン１００，２００，６００，７００は、他の実施形態の半導体装置３００，４００，５００にも適用することができる。

［他の変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。

・各実施形態において、半導体層１２内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。

・第１実施形態または第２実施形態において、ゲート電極２８の底面２８Ａまたはゲート電極４０２の底面４０２Ａが凹部を含んでいてもよい。
・第１実施形態または第２実施形態において、ゲート電極２８の底面２８Ａまたはゲート電極４０２の底面４０２Ａが、上に凸となるように湾曲していてもよい。この場合、フィールドプレート電極２６の上端が、ゲート電極２８または４０２の下端位置Ｐ_Ｌよりも上にあってもよく、湾曲した底面２８Ａまたは４０２Ａとトレンチ２４の深さ方向で重なっていてもよい。

・第１実施形態において、ゲート電極２８の底部３２の側面３２Ａが、底面２８Ａと略直角をなすように形成されてもよい。この場合、底部３２の幅は、トレンチ２４の深さ方向に沿って略一定であってもよい。底部３２の側面３２Ａが、主部３４の側面とは連続せず、相互に幅の異なる底部３２と主部３４とによってゲート電極２８に段差が形成されていてもよい。

本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。

本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図１に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

（付記Ａ１）
第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を含む半導体層（１２）と、
前記半導体層（１２）の前記第２面（１２Ｂ）に形成され、側壁（２４Ａ）および底壁（２４Ｂ）を有するとともに、平面視において第１方向に沿って延びたトレンチ（２４）と、
前記トレンチ（２４）内に形成されたフィールドプレート電極（２６）と、
前記トレンチ（２４）内に形成されたゲート電極（２８）であって、前記フィールドプレート電極（２６）と少なくとも一部が対向している底面（２８Ａ）を含み、前記トレンチ（２４）の深さ方向の厚さ（Ｔ）を有する前記ゲート電極（２８）と、
前記フィールドプレート電極（２６）および前記ゲート電極（２８）を相互に分離するとともに、前記トレンチ（２４）の前記側壁（２４Ａ）および前記底壁（２４Ｂ）を覆う絶縁層（３０）と
を備え、
前記半導体層（１２）は、
第１導電型のドリフト領域（１６）と、
前記ドリフト領域（１６）上に形成された第２導電型のボディ領域（１８）と
を含み、
前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記深さ方向において、前記ゲート電極（２８）の下端位置（Ｐ_Ｌ）と、前記ゲート電極（２８）の前記厚さ（Ｔ）の１／３だけ前記下端位置（Ｐ_Ｌ）よりも上にある基準位置（Ｐ_Ｒ）との間にある、
半導体装置。

（付記Ａ２）
前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記深さ方向において、前記ゲート電極（２８）の前記下端位置（Ｐ_Ｌ）に揃っている、付記Ａ１に記載の半導体装置。

（付記Ａ３）
前記ゲート電極（４０２）は、矩形状の断面を有している、付記Ａ１またはＡ２に記載の半導体装置。

（付記Ａ４）
前記ゲート電極（２８）は、前記深さ方向および前記第１方向の双方と直交する第２方向に幅を有しているものであって、前記ゲート電極（２８）の前記底面（２８Ａ）を含む底部（３２）と、前記底部（３２）上に形成された主部（３４）とを有し、
前記底部（３２）は、前記主部（３４）よりも幅狭に形成されている、付記Ａ１またはＡ２に記載の半導体装置。

（付記Ａ５）
前記ゲート電極（５０２）の前記底面（５０２Ａ）は、凹部（５０２Ｃ）を含み、前記フィールドプレート電極（２６）は、前記凹部（５０２Ｃ）に部分的に収容されている、付記Ａ１～Ａ４のうちのいずれか１つに記載の半導体装置。

（付記Ａ６）
前記ゲート電極（２８）の前記底面（２８Ａ）は、前記深さ方向と直交する平坦面であり、
前記ゲート電極（２８）の前記下端位置（Ｐ_Ｌ）は、前記ゲート電極（２８）の前記底面（２８Ａ）の位置である、付記Ａ１～Ａ５のうちのいずれか１つに記載の半導体装置。

（付記Ａ７）
前記ゲート電極（５０２）の前記底面（５０２Ａ）は、湾曲しており、
前記ゲート電極（５０２）の前記下端位置（Ｐ_Ｌ）は、前記トレンチ（２４）の前記底壁（２４Ｂ）に対して前記深さ方向で最も近い前記底面（５０２Ａ）上の位置である、付記Ａ１～Ａ５のうちのいずれか１つに記載の半導体装置。

（付記Ａ８）
前記半導体層（１２）は、前記ボディ領域（１８）上に形成された第１導電型のソース領域（２０）をさらに含み、前記ソース領域（２０）は、前記半導体層（１２）の前記第２面（１２Ｂ）を含む、付記Ａ１～Ａ７のうちのいずれか１つに記載の半導体装置。

（付記Ａ９）
前記トレンチ（２４）は、前記ソース領域（２０）および前記ボディ領域（１８）を貫通して前記ドリフト領域（１６）に達している、付記Ａ８に記載の半導体装置。

（付記Ａ１０）
前記フィールドプレート電極（２６）は、前記ソース領域（２０）と同電位である、付記Ａ８またはＡ９に記載の半導体装置。

（付記Ａ１１）
第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を含む半導体層（１２）を形成すること、
前記半導体層（１２）の前記第２面（１２Ｂ）に、側壁（２４Ａ）および底壁（２４Ｂ）を有するとともに、平面視において第１方向に沿って延びたトレンチ（２４）を形成すること、
前記トレンチ（２４）内にフィールドプレート電極（２６）を形成すること、
前記フィールドプレート電極（２６）と少なくとも一部が対向している底面を（２８Ａ）含み、前記トレンチ（２４）の深さ方向の厚さ（Ｔ）を有するゲート電極（２８）を前記トレンチ（２４）内に形成すること、
前記フィールドプレート電極（２６）および前記ゲート電極（２８）を相互に分離するとともに、前記トレンチ（２４）の前記側壁（２４Ａ）および前記底壁（２４Ｂ）を覆う絶縁層（３０）を形成すること
を含み、
前記半導体層（１２）を形成することは、
第１導電型のドリフト領域（１６）を形成すること、
前記ドリフト領域（１６）上に第２導電型のボディ領域（１８）を形成すること
を含み、
前記ボディ領域（１８）を形成することは、前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）が、前記深さ方向において、前記ゲート電極（２８）の下端位置（Ｐ_Ｌ）と、前記ゲート電極（２８）の前記厚さ（Ｔ）の１／３だけ前記下端位置（Ｐ_Ｌ）よりも上にある基準位置（Ｐ_Ｒ）との間にあるように前記ボディ領域（１８）を形成することを含む、
半導体装置の製造方法。

（付記Ａ１２）
前記ボディ領域（１８）を形成することは、前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）が、前記深さ方向において、前記下端位置（Ｐ_Ｌ）に揃うように前記ボディ領域（１６）を形成することを含む、付記Ａ９に記載の半導体装置の製造方法。

（付記Ｂ１）
第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を含む半導体層（１２）と、
前記半導体層（１２）の前記第２面（１２Ｂ）に形成され、側壁（２４Ａ）および底壁（２４Ｂ）を有するとともに、平面視において第１方向に沿って延びたトレンチ（２４）と、
前記トレンチ（２４）内に形成されたフィールドプレート電極（２６）と、
前記トレンチ（２４）内に形成されたゲート電極（２８）であって、前記フィールドプレート電極（２６）と少なくとも一部が対向している底面（２８Ａ）を含む前記ゲート電極（２８）と、
前記フィールドプレート電極（２６）および前記ゲート電極（２８）を相互に分離するとともに、前記トレンチ（２４）の前記側壁（２４Ａ）および前記底壁（２４Ｂ）を覆う絶縁層（３０）と
を備え、
前記半導体層（１２）は、
第１導電型のドリフト領域（１６）と、
前記ドリフト領域（１６）上に形成された第２導電型のボディ領域（１８）と
を含み、
前記ゲート電極（２８）は、前記トレンチ（２４）の深さ方向および前記第１方向の双方と直交する第２方向に幅を有しているものであって、前記ゲート電極（２８）の前記底面（２８Ａ）を含む底部（３２）と、前記底部（３２）上に形成された主部（３４）とを有し、
前記絶縁層（３０）は、前記ゲート電極（２８）と前記半導体層（１２）との間に介在して前記トレンチ（２４）の前記側壁（２４Ａ）を覆うゲート絶縁部（３６）を含み、
前記ゲート絶縁部（３６）は、
前記ゲート電極（２８）の前記主部（３４）と前記ボディ領域（１８）との間にある第１部分（３６Ａ）と、
前記ゲート電極（２８）の前記底部（３２）に隣接している第２部分（３６Ｂ）と
を含み、
前記底部（３２）は、前記主部（３４）よりも幅狭に形成されており、前記第２部分（３６Ｂ）は、前記トレンチ（２４）の側壁（２４Ａ）上において前記第１部分（３６Ａ）よりも厚く形成されている、
半導体装置。

（付記Ｂ２）
前記第２部分（３６Ｂ）は、前記トレンチ（２４）の前記側壁（２４Ａ）上において、前記トレンチ（２４）の前記底壁（２４Ｂ）に近づくほど厚く形成されている、付記Ｂ１に記載の半導体装置。

（付記Ｂ３）
前記ゲート電極（２８）の前記底部（３２）は、前記トレンチ（２４）の前記底壁（２４Ｂ）に近づくほど幅狭に形成されている、付記Ｂ１またはＢ２に記載の半導体装置。

（付記Ｂ４）
前記ゲート電極（２８）の前記底部（３２）は、前記底面（２８Ａ）と連続している側面（３２Ａ）を含み、前記側面（３２Ａ）は、前記底面（２８Ａ）に対して１１５°以上１５５°以下の角度をなしている、付記Ｂ１～Ｂ３のうちのいずれか１つに記載の半導体装置。

（付記Ｂ５）
前記第１部分（３６Ａ）は、前記トレンチ（２４）の前記側壁（２４Ａ）上において、一定の厚さを有している、付記Ｂ１～Ｂ４のうちのいずれか１つに記載の半導体装置。

（付記Ｂ６）
前記ゲート電極（２８）は、前記深さ方向の厚さ（Ｔ）を有し、
前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記深さ方向において、前記ゲート電極（２８）の下端位置（Ｐ_Ｌ）と、前記ゲート電極（２８）の前記厚さ（Ｔ）の１／３だけ前記下端位置（Ｐ_Ｌ）よりも上にある基準位置（Ｐ_Ｒ）との間にある、
付記Ｂ１～Ｂ５のうちのいずれか１つに記載の半導体装置。

（付記Ｂ７）
前記ゲート電極（２８）の前記底面（２８Ａ）は、前記深さ方向と直交する平坦面であり、
前記ゲート電極（２８）の前記下端位置（Ｐ_Ｌ）は、前記ゲート電極（２８）の前記底面（２８Ａ）の位置である、付記Ｂ６に記載の半導体装置。

（付記Ｂ８）
前記ゲート電極（５０２）の前記底面（５０２Ａ）は、湾曲しており、
前記ゲート電極（５０２）の前記下端位置（Ｐ_Ｌ）は、前記トレンチ（２４）の前記底壁（２４Ｂ）に対して前記深さ方向で最も近い前記底面（５０２Ａ）上の位置である、付記Ｂ６に記載の半導体装置。

（付記Ｂ９）
前記ゲート電極（２８）の前記底部（３２）は、前記底面（２８Ａ）と連続している側面（３２Ａ）を含み、前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記深さ方向において、前記側面（３２Ａ）の上端と同じ位置にある、付記Ｂ１～Ｂ８のうちのいずれか１つに記載の半導体装置。

（付記Ｂ１０）
前記ゲート電極（２８）の前記底部（３２）は、前記底面（２８Ａ）と連続している側面（３２Ａ）を含み、前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記深さ方向において、前記側面（３２Ａ）の上端よりも下の位置にある、付記Ｂ１～Ｂ８のうちのいずれか１つに記載の半導体装置。

（付記Ｂ１１）
前記ドリフト領域（１６）と前記ボディ領域（１８）との界面（ＩＮＴ）は、前記深さ方向において、前記ゲート電極（２８）の前記下端位置（Ｐ_Ｌ）に揃っている、付記Ｂ６～Ｂ８のうちのいずれか１つに記載の半導体装置。

（付記Ｂ１２）
前記ゲート電極（５０２）の前記底面（５０２Ａ）は、凹部（５０２Ｃ）を含み、前記フィールドプレート電極（２６）は、前記凹部（５０２Ｃ）に部分的に収容されている、付記Ｂ１～Ｂ１１のうちのいずれか１つに記載の半導体装置。

（付記Ｂ１３）
前記半導体層（１２）は、前記ボディ領域（１８）上に形成された第１導電型のソース領域（２０）をさらに含み、前記ソース領域（２０）は、前記半導体層（１２）の前記第２面（１２Ｂ）を含む、付記Ｂ１～Ｂ１２のうちのいずれか１つに記載の半導体装置。

（付記Ｂ１４）
前記トレンチ（２４）は、前記ソース領域（２０）および前記ボディ領域（１８）を貫通して前記ドリフト領域（１６）に達している、付記Ｂ１３に記載の半導体装置。

（付記Ｂ１５）
前記フィールドプレート電極（２６）は、前記ソース領域（２０）と同電位である、付記Ｂ１３またはＢ１４に記載の半導体装置。

（付記Ｂ１６）
第１面（１２Ａ）および前記第１面（１２Ａ）と反対側の第２面（１２Ｂ）を含む半導体層（１２）を形成すること、
前記半導体層（１２）の前記第２面（１２Ｂ）に、側壁（２４Ａ）および底壁（２４Ｂ）を有するとともに、平面視において第１方向に沿って延びたトレンチ（２４）を形成すること、
前記トレンチ（２４）内にフィールドプレート電極（２６）を形成すること、
前記トレンチ（２４）内に、前記フィールドプレート電極（２６）と少なくとも一部が対向している底面（２８Ａ）を含むゲート電極（２８）を形成すること、
前記フィールドプレート電極（２６）および前記ゲート電極（２８）を相互に分離するとともに、前記トレンチ（２４）の前記側壁（２４Ａ）および前記底壁（２４Ｂ）を覆う絶縁層（３０）を形成すること
を含み、
前記半導体層（１２）を形成することは、
第１導電型のドリフト領域（１６）を形成すること、
前記ドリフト領域（１６）上に第２導電型のボディ領域（１８）を形成すること
を含み、
前記ゲート電極（２８）を形成することは、前記ゲート電極（２８）の前記底面（２８Ａ）を含む底部（３２）と、前記底部（３２）上に形成された主部（３４）とを有するゲート電極（２８）を形成することを含み、前記ゲート電極（２８）は、前記トレンチ（２４）の深さ方向および前記第１方向の双方と直交する第２方向に幅を有しているものであり、
前記絶縁層（３０）を形成することは、前記ゲート電極（２８）と前記半導体層（１２）との間に介在して前記トレンチ（２４）の前記側壁（２４Ａ）を覆うゲート絶縁部（３６）を形成することを含み、
前記ゲート絶縁部（３６）は、
前記ゲート電極（２８）の前記主部（３４）と前記ボディ領域（１８）との間に形成された第１部分（３６Ａ）と、
前記ゲート電極（２８）の前記底部（３２）に隣接している第２部分（３６Ｂ）と
を含み、
前記底部（３２）は、前記主部（３４）よりも幅狭に形成されており、前記第２部分（３６Ｂ）は、前記トレンチ（２４）の側壁（２４Ａ）上において前記第１部分（３６Ａ）よりも厚く形成されている、
半導体装置の製造方法。

（付記Ｂ１７）
前記絶縁層（３０）を形成することは、
前記トレンチ（２４）内にエッチングレートの異なる第１絶縁層（５６）および第２絶縁層（６０）を埋め込むこと、
前記第１絶縁層（５６）および前記第２絶縁層（６０）をエッチングして、前記トレンチ（２４）の側壁（２４Ａ）上において前記ゲート絶縁部（３６）の前記第２部分（３６Ｂ）を前記第１部分（３６Ａ）よりも厚く形成すること
を含む、付記Ｂ１６に記載の半導体装置の製造方法。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。

１０，３００，４００，５００…半導体装置
１２…半導体層
１２Ａ…第１面
１２Ｂ…第２面
１４…ドレイン領域
１６…ドリフト領域
１８…ボディ領域
２０…ソース領域
２２…ドレイン電極
２４…トレンチ
２４Ａ…側壁
２４Ｂ…底壁
２６…フィールドプレート電極
２８，４０２，５０２…ゲート電極
２８Ａ，４０２Ａ，５０２Ａ…底面
２８Ｂ，４０２Ｂ，５０２Ｂ…上面
３０，４０４，５０４…絶縁層
３２，５０６…底部
３２Ａ…側面
３４，５０８…主部
３６，４０６，５１０…ゲート絶縁部
３６Ａ，５１０Ａ…第１部分
３６Ｂ，５１０Ｂ…第２部分
３８，４０８，５１２…下側絶縁部
４０，４１０，５１４…中間絶縁部
４２…層間絶縁層
４４…コンタクトトレンチ
４６…コンタクト領域
４８…ソースコンタクト
５０…ソース配線
５２…半導体基板
５４…エピタキシャル層
５６…第１絶縁層
５８…第１導電体層
６０，４５０…第２絶縁層
６２，４５４…複合絶縁層
６４，４５２…第３絶縁層
６６，４５８，５５０…第２導電体層
６８，１１４，４６０…ｐ型領域
１００，２００，６００，７００…形成パターン
１０２…アクティブ領域
１０４…非アクティブ領域
１０６…第１電極
１０８，６０２，７０２…トレンチ
１１０…第２電極
１１２…絶縁層
２０２…ソースコンタクト
２０４…ソース配線
２０６…ゲートコンタクト
２０８…ゲート配線
４５６…第４絶縁層
５０２Ｃ…凹部
ＩＮＴ…界面
Ｐ_Ｌ…下端位置
Ｐ_Ｕ…上端位置
Ｐ_Ｒ…基準位置
Ｔ…厚さ

Claims (12)

1. 第１面および前記第１面と反対側の第２面を含む半導体層と、
   前記半導体層の前記第２面に形成され、側壁および底壁を有するとともに、平面視において第１方向に沿って延びたトレンチと、
   前記トレンチ内に形成されたフィールドプレート電極と、
   前記トレンチ内に形成されたゲート電極であって、前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有する前記ゲート電極と、
   前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層と
   を備え、
   前記半導体層は、
   第１導電型のドリフト領域と、
   前記ドリフト領域上に形成された第２導電型のボディ領域と
   を含み、
   前記ドリフト領域と前記ボディ領域との界面は、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの１／３だけ前記下端位置よりも上にある基準位置との間にある、
   半導体装置。
2. 前記ドリフト領域と前記ボディ領域との界面は、前記深さ方向において、前記ゲート電極の前記下端位置に揃っている、請求項１に記載の半導体装置。
3. 前記ゲート電極は、矩形状の断面を有している、請求項１または２に記載の半導体装置。
4. 前記ゲート電極は、前記深さ方向および前記第１方向の双方と直交する第２方向に幅を有しているものであって、前記ゲート電極の前記底面を含む底部と、前記底部上に形成された主部とを有し、
   前記底部は、前記主部よりも幅狭に形成されている、請求項１または２に記載の半導体装置。
5. 前記ゲート電極の前記底面は、凹部を含み、前記フィールドプレート電極は、前記凹部に部分的に収容されている、請求項１～４のうちのいずれか一項に記載の半導体装置。
6. 前記ゲート電極の前記底面は、前記深さ方向と直交する平坦面であり、
   前記ゲート電極の前記下端位置は、前記ゲート電極の前記底面の位置である、請求項１～５のうちのいずれか一項に記載の半導体装置。
7. 前記ゲート電極の前記底面は、湾曲しており、
   前記ゲート電極の前記下端位置は、前記トレンチの前記底壁に対して前記深さ方向で最も近い前記底面上の位置である、請求項１～５のうちのいずれか一項に記載の半導体装置。
8. 前記半導体層は、前記ボディ領域上に形成された第１導電型のソース領域をさらに含み、前記ソース領域は、前記半導体層の前記第２面を含む、請求項１～７のうちのいずれか一項に記載の半導体装置。
9. 前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達している、請求項８に記載の半導体装置。
10. 前記フィールドプレート電極は、前記ソース領域と同電位である、請求項８または９に記載の半導体装置。
11. 第１面および前記第１面と反対側の第２面を含む半導体層を形成すること、
    前記半導体層の前記第２面に、側壁および底壁を有するとともに、平面視において第１方向に沿って延びたトレンチを形成すること、
    前記トレンチ内にフィールドプレート電極を形成すること、
    前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有するゲート電極を前記トレンチ内に形成すること、
    前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層を形成すること
    を含み、
    前記半導体層を形成することは、
    第１導電型のドリフト領域を形成すること、
    前記ドリフト領域上に第２導電型のボディ領域を形成すること
    を含み、
    前記ボディ領域を形成することは、前記ドリフト領域と前記ボディ領域との界面が、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの１／３だけ前記下端位置よりも上にある基準位置との間にあるように前記ボディ領域を形成することを含む、
    半導体装置の製造方法。
12. 前記ボディ領域を形成することは、前記ドリフト領域と前記ボディ領域との界面が、前記深さ方向において、前記下端位置に揃うように前記ボディ領域を形成することを含む、請求項１１に記載の半導体装置の製造方法。

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