JP2022146898A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート電極とドリフト領域との間にある絶縁層に印加される電界を緩和するとともに、ゲート-ドレイン間容量Cgdを低減する。【解決手段】半導体装置10は、半導体層12と、半導体層12に形成され、側壁24Aおよび底壁24Bを有するトレンチ24と、トレンチ24内に形成されたフィールドプレート電極26と、トレンチ24内に形成されたゲート電極28と、フィールドプレート電極26およびゲート電極28を相互に分離するとともに、トレンチ24の側壁24Aおよび底壁24Bを覆う絶縁層30とを備える。半導体層12は、ドリフト領域16と、ドリフト領域16上に形成されたボディ領域18とを含む。ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。【選択図】図1
Description
本開示は、半導体装置および半導体装置の製造方法に関する。
特許文献1には、スプリットゲート構造を有する金属-絶縁体-半導体電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor:MISFET)が開示されている。
特許文献1に記載のスプリットゲート構造は、半導体層に形成されたゲートトレンチと、ゲートトレンチの底部に埋め込まれたフィールドプレート電極としての埋め込み電極と、ゲートトレンチの上部に形成されたゲート電極と、ゲートトレンチ内において2つの電極を分離する絶縁層とを含む。特許文献1に記載の半導体層には、n+型ソース領域、p型ボディ領域、およびn-型ドリフト領域が形成されている。
スプリットゲート構造の半導体装置において、ゲート電極とドリフト領域との間にある絶縁層に比較的大きな電界ストレスがかかる。このような電界ストレスは、半導体装置の耐圧の低下を招く。また、ゲート電極とドリフト領域とが対向している領域の存在により、ゲート-ドレイン間容量Cgdが比較的大きくなる。
本開示の一態様による半導体装置は、第1面および前記第1面と反対側の第2面を含む半導体層と、前記半導体層の前記第2面に形成され、側壁および底壁を有するとともに、平面視において第1方向に沿って延びたトレンチと、前記トレンチ内に形成されたフィールドプレート電極と、前記トレンチ内に形成されたゲート電極であって、前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有する前記ゲート電極と、前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層とを備えている。前記半導体層は、第1導電型のドリフト領域と、前記ドリフト領域上に形成された第2導電型のボディ領域とを含む。前記ドリフト領域と前記ボディ領域との界面は、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの1/3だけ前記下端位置よりも上にある基準位置との間にある。
本開示の一態様による半導体装置の製造方法は、第1面および前記第1面と反対側の第2面を含む半導体層を形成すること、前記半導体層の前記第2面に、側壁および底壁を有するとともに、平面視において第1方向に沿って延びたトレンチを形成すること、前記トレンチ内にフィールドプレート電極を形成すること、前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有するゲート電極を前記トレンチ内に形成すること、前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層を形成することを含む。前記半導体層を形成することは、第1導電型のドリフト領域を形成すること、前記ドリフト領域上に第2導電型のボディ領域を形成することを含む。前記ボディ領域を形成することは、前記ドリフト領域と前記ボディ領域との界面が、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの1/3だけ前記下端位置よりも上にある基準位置との間にあるように前記ボディ領域を形成することを含む。
本開示の半導体装置および半導体装置の製造方法によれば、ゲート電極とドリフト領域との間にある絶縁層に印加される電界を緩和するとともに、ゲート-ドレイン間容量Cgdを低減することができる。
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
[第1実施形態]
図1は、第1実施形態に係る例示的な半導体装置10の概略断面図である。なお、本開示において使用される「平面視」という用語は、図1に示される互いに直交するXYZ軸のZ軸方向に半導体装置10を視ることをいう。また、説明の便宜上、図1に示される半導体装置10において、+Z軸方向を上、-Z軸方向を下、+X軸方向を右、-X軸方向を左と定義する。明示的に別段の記載がない限り、「平面視」とは、半導体装置10をZ軸に沿って上方から視ることを指す。
図1は、第1実施形態に係る例示的な半導体装置10の概略断面図である。なお、本開示において使用される「平面視」という用語は、図1に示される互いに直交するXYZ軸のZ軸方向に半導体装置10を視ることをいう。また、説明の便宜上、図1に示される半導体装置10において、+Z軸方向を上、-Z軸方向を下、+X軸方向を右、-X軸方向を左と定義する。明示的に別段の記載がない限り、「平面視」とは、半導体装置10をZ軸に沿って上方から視ることを指す。
半導体装置10は、例えばスプリットゲート構造を有するMISFETである。半導体装置10は、半導体層12を含む。本実施形態において、半導体層12は、シリコン(Si)により形成されている。半導体層12は、第1面12A、および第1面12Aとは反対側の第2面12Bを含み、第1面12Aに垂直な方向(図1のZ軸方向)の厚さを有している。
半導体層12は、第1面12Aを含むドレイン領域14と、ドレイン領域14上に形成されたドリフト領域16と、ドリフト領域16上に形成されたボディ領域18と、ボディ領域18上に形成され、第2面12Bを含むソース領域20とを含んでいる。
本実施形態では、ドレイン領域14は、Si基板によって形成されている。また、ドリフト領域16、ボディ領域18、およびソース領域20は、Siエピタキシャル層によって形成されている。
ドレイン領域14は、n型不純物を含むn型の領域である。ドレイン領域14のn型不純物濃度は、1×1018cm-3以上1×1020cm-3以下であってよい。ドレイン領域14は、50μm以上450μm以下の厚さを有することができる。
ドリフト領域16は、ドレイン領域14よりも低い濃度のn型不純物を含むn型の領域である。ドリフト領域16のn型不純物濃度は、1×1015cm-3以上1×1018cm-3以下であってよい。ドリフト領域16は、1μm以上25μm以下の厚さを有することができる。
ボディ領域18は、p型不純物を含むp型の領域である。ボディ領域18のp型不純物濃度は、1×1016cm-3以上1×1018cm-3以下であってよい。ボディ領域18は、0.5μm以上1.5μm以下の厚さを有することができる。
ソース領域20は、ドリフト領域16よりも高い濃度のn型不純物を含むn型の領域である。ソース領域20のn型不純物濃度は、1×1019cm-3以上1×1021cm-3以下であってよい。ソース領域20は、0.1μm以上1μm以下の厚さを有することができる。
なお、本開示において、n型を第1導電型、およびp型を第2導電型ともいう。n型不純物は、例えば、リン(P)、ヒ素(As)などであってよい。また、p型不純物は、例えば、ホウ素(B)、アルミニウム(Al)などであってよい。
半導体装置10は、半導体層12の第1面12Aに形成されたドレイン電極22をさらに含む。ドレイン電極22は、ドレイン領域14と電気的に接続されている。ドレイン電極22は、チタン(Ti)、ニッケル(Ni)、金(Au)、銀(Ag)、銅(Cu)、Al、Cu合金、およびAl合金のうちの少なくとも1つから形成されてもよい。
半導体装置10は、半導体層12の第2面12Bに形成されたトレンチ24をさらに含む。トレンチ24は、側壁24Aおよび底壁24Bを有するとともに、平面視において第1方向(図1のY軸方向)に沿って延びている。トレンチ24は、平面視において第1方向に直交する第2方向(図1のX軸方向)の幅を有している。トレンチ24は、半導体層12のソース領域20およびボディ領域18を貫通してドリフト領域16に達している。したがって、トレンチ24の底壁24Bは、ドリフト領域16に隣接している。トレンチ24は、1μm以上10μm以下の深さを有することができる。図1において、トレンチ24の深さ方向は、Z軸方向に相当する。第2方向(X軸方向)は、第1方向(Y軸方向)およびトレンチ24の深さ方向(Z軸方向)の双方に直交している。
図1においては、トレンチ24の側壁24Aは、半導体層12の第1面12Aおよび第2面12Bに対して略垂直な方向に延びるものとして描かれている。しかしながら、側壁24Aは、半導体層12の第1面12Aおよび第2面12Bに対して略垂直な方向に延びていなくてもよい。例えば、トレンチ24は、底壁24Bに近いほど小さい幅を有するように形成されていてもよい。また、図1において、トレンチ24の底壁24Bは、半導体層12の第1面12Aおよび第2面12Bに対して略平行な方向に延びるものとして描かれている。しかしながら、底壁24Bは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。
半導体層12の第2面12Bには、トレンチ24を含む複数のトレンチが形成されていてもよい。複数のトレンチは、平面視においてストライプ状に整列され得る。以下、1つのトレンチ24および関連する構成が説明されるが、そのような説明は、複数のトレンチの各々および関連する構成に同様に適用され得ることに留意されたい。
半導体装置10は、トレンチ24内に形成されたフィールドプレート電極26と、トレンチ24内に形成されたゲート電極28と、フィールドプレート電極26およびゲート電極28を相互に分離するとともに、トレンチ24の側壁24Aおよび底壁24Bを覆う絶縁層30とをさらに含む。ゲート電極28は、トレンチ24内において、フィールドプレート電極26よりも上方に配置されている。
フィールドプレート電極26は、トレンチ24内において、トレンチ24の底壁24Bと、ゲート電極28の底面28Aとの間に配置されている。フィールドプレート電極26は、周囲を絶縁層30に囲まれている。図1の例のように、フィールドプレート電極26は、X軸方向においてゲート電極28よりも小さい寸法を有することができる。フィールドプレート電極26にソース電圧を印加することにより、トレンチ24内の電界集中を緩和して半導体装置10の耐圧を向上させることができる。したがって、フィールドプレート電極26は、ソース領域20と同電位とすることができる。
ゲート電極28は、フィールドプレート電極26と少なくとも一部が対向している底面28Aを含む。ゲート電極28は、底面28Aと反対側の上面28Bも含む。ゲート電極28の上面28Bは、半導体層12の第2面12Bよりも下方に位置することができる。
ゲート電極28は、トレンチ24の深さ方向(図1のZ軸方向)の厚さTを有している。ゲート電極28の厚さTは、トレンチ24の深さ方向におけるゲート電極28の下端位置PLと上端位置PUとの間の距離と定義することができる。ゲート電極28の底面28Aがトレンチ24の深さ方向と直交する平坦面である場合、ゲート電極28の下端位置PLは、ゲート電極28の底面28Aと略同一平面上にある。つまり、ゲート電極28の下端位置PLは、ゲート電極28の底面28Aの位置である。
同様に、ゲート電極28の上面28BがZ軸方向と直交する平坦面である場合、ゲート電極28の上端位置PUは、ゲート電極28の上面28Bと略同一平面上にある。つまり、ゲート電極28の上端位置PUは、ゲート電極28の上面28Bの位置である。したがって、図1の例のように、ゲート電極28の底面28Aおよび上面28Bが略平坦である場合、厚さTは、底面28Aと上面28Bとの間の距離に相当する。
別の例においては、ゲート電極28の底面28Aおよび上面28Bのうちの少なくとも一方が湾曲していてもよい。底面28Aが湾曲している場合、下端位置PLは、フィールドプレート電極26またはトレンチ24の底壁24Bに対してトレンチ24の深さ方向で最も近い底面28A上の位置である。上面28Bが湾曲している場合、上端位置PUは、半導体層12の第2面12Bに対してトレンチ24の深さ方向で最も近い上面28B上の位置である。
底面28Aおよび上面28Bの形状に関わらず、上端位置PUは、ゲート電極28において、トレンチ24の深さ方向で下端位置PLから最も離れた位置である。同様に、下端位置PLは、ゲート電極28において、トレンチ24の深さ方向で上端位置PUから最も離れた位置である。
ゲート電極28は、底面28Aを含む底部32と、底部32上に形成された主部34とを含む。ゲート電極28は、トレンチ24の深さ方向および第1方向の双方と直交する第2方向(図1のX軸方向)に幅を有している。底部32は、主部34よりも幅狭に形成されている。本実施形態では、主部34は、トレンチ24の深さ方向に沿って略一定の幅を有することができる。一方、底部32は、トレンチ24の底壁24Bに近づくほど第2方向に幅狭に形成されていてもよい。
ゲート電極28の底部32は、底面28Aと連続している側面32Aを含む。側面32Aは、底面28Aに対して90°を超える角度をなすことができる(図1の角度θ参照)。側面32Aは、好ましくは、底面28Aに対して115°以上155°以下の角度をなすことができ、より好ましくは、図1の例のように、約135°の角度をなすことができる。このように、底部32の側面32Aが底面28Aに対して90°よりも大きい角度をなしていることにより、ゲート電極28の底部32は、トレンチ24の底壁24Bに近づくほど幅狭に形成されている。
フィールドプレート電極26およびゲート電極28は、一例では、導電性のポリシリコンから形成されている。
絶縁層30は、ゲート電極28と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部36を含む。図1に示されるように、ゲート電極28および半導体層12は、ゲート絶縁部36によってX軸方向に分離されている。ゲート電極28に所定の電圧が印加されると、ゲート絶縁部36と隣接するp型のボディ領域18内にチャネルが形成される。半導体装置10は、このチャネルを介した、n型のソース領域20とn型のドリフト領域16との間のZ軸方向の電子の流れの制御を可能とすることができる。
絶縁層30は、ゲート電極28と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部36を含む。図1に示されるように、ゲート電極28および半導体層12は、ゲート絶縁部36によってX軸方向に分離されている。ゲート電極28に所定の電圧が印加されると、ゲート絶縁部36と隣接するp型のボディ領域18内にチャネルが形成される。半導体装置10は、このチャネルを介した、n型のソース領域20とn型のドリフト領域16との間のZ軸方向の電子の流れの制御を可能とすることができる。
ゲート絶縁部36は、ゲート電極28の主部34とボディ領域18との間に形成された第1部分36Aと、ゲート電極28の底部32に隣接している第2部分36Bとを含んでいる。第2部分36Bは、トレンチ24の側壁24A上において第1部分36Aよりも厚く形成されている。図1の例のように、第1部分36Aは、トレンチ24の側壁24A上において略一定の厚さを有することができる。一方、第2部分36Bは、トレンチ24の側壁24A上において、第1部分36Aよりも厚く、かつトレンチ24の底壁24Bに近づくほど厚く形成されてもよい。なお、本明細書において、側壁24A上の絶縁層30の厚さとは、側壁24Aに略直交する方向の絶縁層30の寸法を指す。トレンチ24の側壁24Aが、半導体層12の第1面12Aおよび第2面12Bに対して略垂直な方向に延びている場合、側壁24A上の絶縁層30の厚さは、絶縁層30の第2方向の寸法に相当する。したがって、第2部分36Bは、第1部分36Aよりも第2方向に厚く形成されているということもできる。
絶縁層30は、フィールドプレート電極26と半導体層12との間でトレンチ24の側壁24Aおよび底壁24Bを覆う下側絶縁部38と、トレンチ24の深さ方向でフィールドプレート電極26とゲート電極28との間に位置する中間絶縁部40とをさらに含む。下側絶縁部38は、トレンチ24の側壁24A上において、ゲート絶縁部36よりも厚く形成することができる。絶縁層30は、一例では、シリコン酸化膜(SiO2)から形成することができる。
次に、図1をさらに参照して、ドリフト領域16とボディ領域18との界面INTの、ゲート電極28に対する配置について説明する。
ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向(Z軸方向)において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向(Z軸方向)において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
このように、ドリフト領域16とボディ領域18との界面INTを、ゲート電極28の厚さTの範囲のうち、比較的下方に配置させることにより、ドリフト領域16とゲート絶縁部36との界面の面積を相対的に縮小することができる。一方、ボディ領域18とゲート絶縁部36との界面の面積は、相対的に増大させることができる。
図1に示す例のように、ゲート絶縁部36の第2部分36Bは、ドリフト領域16に隣接しているが、ボディ領域18には隣接していなくてよい。この場合、ドリフト領域16とボディ領域18との界面INTは、ゲート電極28の底部32の側面32Aの上端と、トレンチ24の深さ方向において略同じ位置にある。なお、側面32Aの上端は、主部34の側面の下端と接続されている箇所に相当する。この場合、ボディ領域18は、略一定の厚さを有するゲート絶縁部36の第1部分36Aと隣接するが、第1部分36Aよりも厚く形成された第2部分36Bとは隣接しない。
半導体装置10は、半導体層12の第2面12Bおよびゲート電極28の上面28Bを覆う層間絶縁層42をさらに含む。図示は省略するが、層間絶縁層42とゲート電極28の上面28Bとの間に、キャップ絶縁層が形成されていてもよい。
半導体装置10は、コンタクトトレンチ44と、コンタクトトレンチ44の底壁に隣接したコンタクト領域46と、コンタクトトレンチ44に埋め込まれたソースコンタクト48と、ソース配線50とをさらに含む。コンタクトトレンチ44は、層間絶縁層42、絶縁層30、およびソース領域20を貫通して、ボディ領域18まで達している。コンタクト領域46は、コンタクトトレンチ44の底壁からボディ領域18にp型不純物を選択的にイオン注入することによって形成されていてもよい。コンタクト領域46は、p型不純物を含むp型の領域である。コンタクト領域46のp型不純物濃度は、ボディ領域18よりも高く、1×1019cm-3以上1×1021cm-3以下であってよい。ソース配線50は、層間絶縁層42を覆うとともに、ソースコンタクト48と電気的に接続されている。
図2は、図1の半導体装置10の例示的な形成パターン100を示す概略平面図である。形成パターン100は、図1に示すゲート電極28の上面28Bを含む平面で視た場合の半導体装置10に相当する。なお、理解を容易にするために、図2では図1の構成要素と同様な構成要素には同一の符号が付されている。
形成パターン100は、スプリットゲート構造を有するMISFETが形成されたアクティブ領域102と、非アクティブ領域104とを含む。図1に示した半導体装置10の概略断面図は、アクティブ領域102のF1-F1線に沿った概略断面図に相当する。非アクティブ領域104内にあるトレンチ24のY軸方向の端部においては、アクティブ領域102のフィールドプレート電極26に接続された第1電極106がトレンチ24の底部から開口部まで延在している。フィールドプレート電極26へのソース電圧の印加は、第1電極106を通じて行うことができる。また、非アクティブ領域104の外縁には、トレンチ108が形成されており、トレンチ108内には、第2電極110および絶縁層112が埋め込まれている。非アクティブ領域104において、トレンチ24とトレンチ108との間に位置する半導体層12は、p型領域114を含んでいる。
図3は、図1に示される半導体装置10の例示的な形成パターン200を示す概略上面図である。なお、理解を容易にするために、図3では図1および図2の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線204およびゲート配線208の下層に位置するいくつかの構成要素、およびソース配線204とゲート配線208との間に形成される配線間絶縁層は、簡略化のために図示されていない。
図3には、ストライプ状に整列された複数のトレンチ24と、複数のトレンチ24を取り囲むトレンチ108とを含む形成パターン200が示されている。トレンチ108は、平面視で複数のトレンチ24を取り囲むように矩形枠状に形成され得る。この場合、トレンチ108は、X軸方向に沿って延在する2つの部分と、X軸方向に沿って延在する2つの部分同士を繋ぐように設けられた、Y軸方向に沿って延在する2つの部分とを含むことができる。複数のトレンチ24およびトレンチ108は、ソース配線204と、ソース配線204から離間されたゲート配線208とによって部分的に覆われている。ソース配線204は、少なくともソース領域20全体を覆うように配置されてもよい。各トレンチ24の一方の端部寄りに位置する第1電極106(図2参照)は、ソースコンタクト202を介してソース配線204に接続されている。同様に、トレンチ108内の第2電極110も、ソースコンタクト202を介してソース配線204に接続されている。一方、各トレンチ24の他方の端部寄りに位置するゲート電極28(図1および図2参照)は、ゲートコンタクト206を介してゲート配線208に接続されている。
次に、図1の半導体装置10の製造方法の一例を説明する。
図4~図18は、半導体装置10の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図4~図18では、図1の構成要素と同様な構成要素には同一の符号を付している。
図4~図18は、半導体装置10の例示的な製造工程を示す概略断面図である。なお、理解を容易にするために、図4~図18では、図1の構成要素と同様な構成要素には同一の符号を付している。
半導体装置10の製造方法は、第1面12Aおよび第1面12Aと反対側の第2面12Bを含む半導体層12を形成することを含む。
図4に示すように、例えばSi基板である半導体基板52と、半導体基板52上に形成されたエピタキシャル層54とを含む半導体層12が形成される。半導体基板52としては、n型不純物を含むSi基板を用いることができる。エピタキシャル層54は、n型不純物をドーピングしながら半導体基板52上にエピタキシャル成長させたn型のSi層であってよい。半導体層12は、第1面12Aおよび第1面12Aと反対側の第2面12Bを含む。半導体基板52は、半導体層12の第1面12Aを含み、エピタキシャル層54は、半導体層12の第2面12Bを含む。
図4に示すように、例えばSi基板である半導体基板52と、半導体基板52上に形成されたエピタキシャル層54とを含む半導体層12が形成される。半導体基板52としては、n型不純物を含むSi基板を用いることができる。エピタキシャル層54は、n型不純物をドーピングしながら半導体基板52上にエピタキシャル成長させたn型のSi層であってよい。半導体層12は、第1面12Aおよび第1面12Aと反対側の第2面12Bを含む。半導体基板52は、半導体層12の第1面12Aを含み、エピタキシャル層54は、半導体層12の第2面12Bを含む。
半導体装置10の製造方法は、半導体層12の第2面12Bに、側壁24Aおよび底壁24Bを有するとともに、平面視において第1方向に沿って延びたトレンチ24を形成することをさらに含む。
図5は、図4に続く製造工程を示す概略断面図である。図5に示すように、エピタキシャル層54の一部が選択的に除去され、半導体層12の第2面12Bにトレンチ24が形成される。より詳細には、半導体層12の第2面12Bに所定のパターンのマスク(図示せず)が形成され、このマスクを介したエッチングによって、エピタキシャル層54の一部が選択的に除去される。トレンチ24は、側壁24Aおよび底壁24Bを有するとともに、平面視において第1方向に沿って延びている。
半導体装置10の製造方法は、トレンチ24内にフィールドプレート電極26を形成すること、フィールドプレート電極26と少なくとも一部が対向している底面28Aを含み、トレンチ24の深さ方向の厚さTを有するゲート電極28をトレンチ24内に形成すること、フィールドプレート電極26およびゲート電極28を相互に分離するとともに、トレンチ24の側壁24Aおよび底壁24Bを覆う絶縁層30を形成することをさらに含む。
図6は、図5に続く製造工程を示す概略断面図である。図6に示すように、半導体層12の第2面12Bおよびトレンチ24上に第1絶縁層56が形成される。第1絶縁層56は、半導体層12の第2面12Bと、トレンチ24の側壁24Aおよび底壁24Bとに沿って形成されている。第1絶縁層56は、一例では、熱酸化法により形成されたSiO2である。別の例においては、第1絶縁層56は、化学気相成長(chemical vapor deposition:CVD)法により形成されていてもよい。
図7は、図6に続く製造工程を示す概略断面図である。図7に示すように、第1絶縁層56上に第1導電体層58が形成される。第1導電体層58は、例えば導電性のポリシリコンであってよい。トレンチ24は、第1絶縁層56および第1絶縁層56上に形成された第1導電体層58によって埋め込まれる。
図8は、図7に続く製造工程を示す概略断面図である。図8に示すように、第1導電体層58の一部が除去される。第1導電体層58は、半導体層12の第2面12Bを覆う第1絶縁層56を露出させる一方、トレンチ24内の第1導電体層58の表面をトレンチ24の深さ方向の途中に位置させるようにエッチングされる。
図9は、図8に続く製造工程を示す概略断面図である。図9に示すように、第1絶縁層56および第1導電体層58の一部が除去される。より詳細には、第1絶縁層56が、半導体層12の第2面12Bおよびトレンチ24の側壁24A上、およびトレンチ24内の下部に残るようにエッチングされ、次いで、エッチングされた第1絶縁層56から突出した第1導電体層58の上部が除去される。この結果、トレンチ24内において、第1絶縁層56および第1導電体層58の露出された面が揃えられる。これにより、フィールドプレート電極26および下側絶縁部38が形成される。
図10は、図9に続く製造工程を示す概略断面図である。図10に示すように、第1絶縁層56および第1導電体層58上に第2絶縁層60が形成される。第2絶縁層60は、第1絶縁層56およびフィールドプレート電極26を覆うとともに、トレンチ24に埋め込まれる。第2絶縁層60は、第1絶縁層56と同様、SiO2から形成されている。第2絶縁層60は、一例では、CVD法により形成されたSiO2である。これにより、トレンチ24は、それぞれ異なる成膜方法で形成された第1絶縁層56および第2絶縁層60からなる複合絶縁層62により埋め込まれる。
図11は、図10に続く製造工程を示す概略断面図である。図11に示すように、トレンチ24外の複合絶縁層62が除去される。より詳細には、複合絶縁層62は化学機械研磨により平坦化された後、半導体層12の第2面12Bが露出するようにエッチングされる。
図12は、図11に続く製造工程を示す概略断面図である。図12に示すように、複合絶縁層62の一部が除去される。複合絶縁層62は、例えばフッ酸を用いたウェットエッチングにより部分的に除去することができる。複合絶縁層62に含まれる第1絶縁層56および第2絶縁層60は、前述のように異なる成膜方法で形成されている。したがって、第1絶縁層56および第2絶縁層60に対するエッチングレートは相互に異なっている。具体的には、CVD法により形成された第2絶縁層60のエッチングレートは、熱酸化法により形成された第1絶縁層56のエッチングレートよりも大きい。エッチング前において、トレンチ24の側壁24Aは、相対的にエッチングレートが小さい熱酸化法により形成された第1絶縁層56により覆われている(図9参照)。一方、第1導電体層58の上方のトレンチ24の幅方向の中央部には、エッチングレートが相対的に大きい第2絶縁層60が埋め込まれている(図10参照)。したがって、第1絶縁層56および第2絶縁層60からなる複合絶縁層62のエッチングは、側壁24A近傍よりもトレンチ24の中央部において比較的速く進行する。この結果、図12に示すように、トレンチ24内の複合絶縁層62の露出した面は、トレンチ24の側壁24Aに隣接した位置にある傾斜面62Aと、傾斜面62Aと連続する平坦面62Bとを含むことができる。
図13は、図12に続く製造工程を示す概略断面図である。図13に示すように、半導体層12およびトレンチ24内の複合絶縁層62上に第3絶縁層64が形成される。第3絶縁層64は、一例では、熱酸化法により形成されたSiO2である。別の例においては、第3絶縁層64は、CVD法により形成されていてもよい。複合絶縁層62および第3絶縁層64により、絶縁層30が形成される。第3絶縁層64は、複合絶縁層62の傾斜面62Aおよび平坦面62B(図12参照)に沿って形成されるため、絶縁層30も、同様に、トレンチ24内において、傾斜面30Aおよび平坦面30Bを含んでいる。傾斜面30Aの存在により、ゲート絶縁部36の第2部分36Bは、第1部分36Aよりも厚く形成されている。
このように、半導体装置10の製造方法において、絶縁層30を形成することは、トレンチ24内にエッチングレートの異なる第1絶縁層56および第2絶縁層60を埋め込むこと、第1絶縁層56および第2絶縁層60をエッチングして、トレンチ24の側壁24A上においてゲート絶縁部36の第2部分36Bを第1部分36Aよりも厚く形成することを含む。
図14は、図13に続く製造工程を示す概略断面図である。図14に示すように、絶縁層30の上に第2導電体層66が形成される。第2導電体層66は、例えば導電性のポリシリコンであってよい。第2導電体層66は、トレンチ24内において、傾斜面30Aおよび平坦面30Bを含む絶縁層30上に埋め込まれる。
図15は、図14に続く製造工程を示す概略断面図である。図15に示すように、第2導電体層66の一部が除去される。第2導電体層66は、半導体層12の第2面12Bを覆う絶縁層30を露出させる一方、ゲート電極28の上面28Bが、半導体層12の第2面12Bよりも下方に位置するようにエッチングされる。この結果、トレンチ24内にゲート電極28が形成される。上述のように、絶縁層30は、トレンチ24内において、傾斜面30Aおよび平坦面30Bを含んでいるため(図14参照)、ゲート電極28は、主部34よりも幅狭な底部32を含むように形成される。
このように、半導体装置10の製造方法において、ゲート電極28を形成することは、ゲート電極28の底面28Aを含む底部32と、底部32上に形成された主部34とを含むゲート電極28を形成することを含み、ゲート電極28は、トレンチ24の深さ方向および第1方向の双方と直交する第2方向に幅を有している。また、絶縁層30を形成することは、ゲート電極28と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部36を形成することを含み、ゲート絶縁部36は、ゲート電極28の主部34とボディ領域18との間に形成された第1部分36Aと、ゲート電極28の底部32に隣接している第2部分36Bとを含む。底部32は、主部34よりも幅狭に形成されており、第2部分36Bは、トレンチ24の側壁24A上において第1部分36Aよりも厚く形成されている。
図16は、図15に続く製造工程を示す概略断面図である。図16に示すように、エピタキシャル層54内にp型領域68およびドリフト領域16が形成される。より詳細には、p型不純物が、イオン注入マスク(図示せず)を用いたイオン注入により、n型のSi層であるエピタキシャル層54の表面(半導体層12の第2面12B)から注入されて、エピタキシャル層54の表層部分にp型領域68が形成される。エピタキシャル層54の残りの部分は、n型のドリフト領域16となる。p型領域68を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。
p型領域68は、最終的にはボディ領域18(図1参照)となる領域である。ドリフト領域16とp型領域68との界面は、図1に示されるドリフト領域16とボディ領域18との界面INTに対応する。したがって、本工程は、ドリフト領域16とp型領域68(ボディ領域18)との界面が、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にあるようにp型領域68(ボディ領域18)を形成する。
図17は、図16に続く製造工程を示す概略断面図である。図17に示すように、p型領域68内にソース領域20およびボディ領域18が形成される。より詳細には、n型不純物が、イオン注入マスク(図示せず)を用いたイオン注入により、p型領域68の表面(半導体層12の第2面12B)から注入されて、p型領域68の表層部分にn型のソース領域20が形成される。p型領域68の残りの部分は、p型のボディ領域18となる。半導体基板52は、図1のドレイン領域14に対応する。
このように、半導体装置10の製造方法において、半導体層12を形成することは、第1導電型のドリフト領域16を形成すること、ドリフト領域16上に第2導電型のボディ領域18を形成すること、ボディ領域18上に、半導体層12の第2面12Bを含む第1導電型のソース領域20を形成することを含む。また、ボディ領域18を形成することは、ドリフト領域16とボディ領域18との界面INTが、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にあるようにボディ領域18を形成することを含む。
図18は、図17に続く製造工程を示す概略断面図である。図18に示すように、絶縁層30およびゲート電極28を覆う層間絶縁層42が形成される。層間絶縁層42は、一例では、CVD法によって形成されてもよい。
その後、図1に示されるコンタクトトレンチ44、コンタクト領域46、ソースコンタクト48、ソース配線50、およびドレイン電極22が形成される。まず、層間絶縁層42の一部が選択的に除去されて、コンタクトトレンチ44が形成される。次いで、p型不純物が、イオン注入によりコンタクトトレンチ44の底面から注入されてコンタクト領域46が形成される。ソースコンタクト48がコンタクトトレンチ44内に埋設され、コンタクト領域46と接触する。ソース配線50が層間絶縁層42上に形成され、ソースコンタクト48と電気的に接続される。ドレイン電極22が、半導体層12の第1面12Aに形成される。以上の工程により、半導体装置10が得られる。
(作用)
以下、本実施形態の半導体装置10の作用について説明する。
本実施形態の半導体装置10によれば、ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。このように、ドリフト領域16とボディ領域18との界面INTをゲート電極28の下端位置PLに近づけることにより、ゲート電極28とドリフト領域16とが対向している領域の面積を小さくすることができる。ゲート絶縁部36を介してゲート電極28とドリフト領域16とが対向している領域は、ゲート-ドレイン間容量Cgdに比較的大きく寄与する。したがって、ドリフト領域16とボディ領域18との界面INTを下端位置PLと基準位置PRとの間に位置させることにより、ゲート-ドレイン間容量Cgdを低減することができる。加えて、ゲート電極28とドリフト領域16との間にある絶縁層30に印加される電界を緩和することもできる。
以下、本実施形態の半導体装置10の作用について説明する。
本実施形態の半導体装置10によれば、ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。このように、ドリフト領域16とボディ領域18との界面INTをゲート電極28の下端位置PLに近づけることにより、ゲート電極28とドリフト領域16とが対向している領域の面積を小さくすることができる。ゲート絶縁部36を介してゲート電極28とドリフト領域16とが対向している領域は、ゲート-ドレイン間容量Cgdに比較的大きく寄与する。したがって、ドリフト領域16とボディ領域18との界面INTを下端位置PLと基準位置PRとの間に位置させることにより、ゲート-ドレイン間容量Cgdを低減することができる。加えて、ゲート電極28とドリフト領域16との間にある絶縁層30に印加される電界を緩和することもできる。
ここで、図19を参照して、ドリフト領域16とボディ領域18との界面INTの位置によるゲート-ドレイン間容量Cgdの変化をさらに説明する。
図19は、実験例1~4の半導体装置の帰還容量Crssの測定結果を示すグラフである。グラフの横軸はドレイン-ソース間電圧Vdsを示し、縦軸は帰還容量Crssを示している。なお、帰還容量Crssは、ゲート-ドレイン間容量Cgdに相当する。
図19は、実験例1~4の半導体装置の帰還容量Crssの測定結果を示すグラフである。グラフの横軸はドレイン-ソース間電圧Vdsを示し、縦軸は帰還容量Crssを示している。なお、帰還容量Crssは、ゲート-ドレイン間容量Cgdに相当する。
実験例1~4は、図16に関連して説明したp型領域68を形成するためのイオン注入プロセスにおいて、それぞれ異なる条件が適用されたサンプルである。実験例1においては、従来のプロセス条件のイオン注入が実施されている。実験例1においては、ドリフト領域16とボディ領域18との界面INTが基準位置PRよりも上に配置されている。
実験例2~4については、従来のプロセス条件のイオン注入に加えて、追加注入が実施されている。これにより、実験例2~4においては、ドリフト領域16とボディ領域18との界面INTが下端位置PLと基準位置PRとの間に配置されている。
実験例2については相対的に低い加速エネルギー、実験例3については中程度の加速エネルギー、実験例4については相対的に高い加速エネルギーで追加のイオン注入が行われている。追加のイオン注入の加速エネルギーが高いほど、p型領域68は、半導体層12の深い位置まで形成され、したがって、ドリフト領域16とボディ領域18との界面INTの位置は、ゲート電極28の下端位置PLに近づく。なお、実験例4のイオン注入条件は、本実施形態の半導体装置10の製造工程で用いられている条件と同等である。グラフ中、実験例1は1点鎖線、実験例2は2点鎖線、実験例3は点線、実験例4は実線で示されている。
図19に示されるように、帰還容量Crssは、追加注入の加速エネルギーが高いほど低減されている。例えば、最も追加注入の加速エネルギーが高い実験例4の帰還容量Crssは、グラフ左端(低Vdsの場合)において、追加注入が行われていない実験例1の帰還容量Crssの約53%である。したがって、この結果は、高い加速エネルギーで追加注入を行うほど、ゲート-ドレイン間容量Cgdが低減されていることを意味する。これは、高い加速エネルギーで追加注入を行うと、ドリフト領域16とボディ領域18との界面INTがゲート電極28の下端位置PLに近づき、ゲート電極28とドリフト領域16とが対向している領域の面積が低減されるためである。
さらに、本実施形態の半導体装置10によれば、ゲート電極28は、底部32と、底部32上に形成された主部34とを含み、底部32は、主部34よりも第2方向に幅狭に形成されている。したがって、トレンチ24の側壁24Aを覆うゲート絶縁部36において、ゲート電極28の底部32に隣接している第2部分36Bは、ゲート電極28の主部34とボディ領域18との間にある第1部分36Aよりも厚く形成されている。ゲート電極28の底部32に隣接するゲート絶縁部36の第2部分36Bを第1部分36Aよりも厚く形成することにより、ゲート電極28の下端位置PL近傍においてゲート電極28とドリフト領域16との間の距離を大きくすることができる。その結果、ドリフト領域16とボディ領域18との界面INTがゲート電極28の下端位置PLより上にあったとしても、ゲート-ドレイン間容量Cgdの上昇を抑制することができる。
上述のように、ドリフト領域16とボディ領域18との界面INTが、トレンチ24の深さ方向において、ゲート電極28の下端位置PLに近いほど、ゲート-ドレイン間容量Cgdを低減することができる。しかしながら、例えばプロセスのばらつき等により、ドリフト領域16とボディ領域18との界面INTがゲート電極28の下端位置PLよりも下に形成された場合、オン抵抗が急激に上昇する可能性がある。
そのようなオン抵抗の急激な上昇を避けるために、ドリフト領域16とボディ領域18との界面INTが、下端位置PLよりも上になるように配置されている。この結果、ゲート絶縁部36の第2部分36Bの少なくとも一部(図1の例の場合は第2部分36Bの全部)を介してゲート電極28がドリフト領域16と対向し、この部分がゲート-ドレイン間容量Cgdの上昇に寄与する。しかしながら、本実施形態のように、ゲート電極28の底部32に隣接するゲート絶縁部36の第2部分36Bを第1部分36Aよりも厚く形成することによって、ゲート-ドレイン間容量Cgdの上昇量を比較的小さくすることができる。また、ゲート絶縁部36の第2部分36Bは、トレンチ24の側壁24A上において、トレンチ24の底壁24Bに近づくほど厚く形成されている。したがって、プロセスばらつきによってドリフト領域16とボディ領域18との界面INTの位置が変動したとしても、オン抵抗の急激な上昇を抑制することができる。このように、本実施形態の半導体装置10によれば、ゲート-ドレイン間容量Cgdを過度に上昇させることなく、プロセスばらつきによるオン抵抗の急激な上昇を抑制することができる。
(効果)
本実施形態の半導体装置10は、以下の効果を奏する。
(1-1)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向(Z軸方向)において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
本実施形態の半導体装置10は、以下の効果を奏する。
(1-1)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向(Z軸方向)において、ゲート電極28の下端位置PLと、ゲート電極28の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
この構成によれば、ゲート電極28とドリフト領域16とが対向している領域の面積を小さくすることができる。したがって、ゲート-ドレイン間容量Cgdを低減できるとともに、ゲート電極28とドリフト領域16との間にある絶縁層30に印加される電界を緩和することができる。
(1-2)ゲート電極28は、底面28Aを含む底部32と、底部32上に形成された主部34とを含み、底部32は、主部34よりも第2方向に幅狭に形成されている。ゲート絶縁部36は、ゲート電極28の主部34とボディ領域18との間にある第1部分36Aと、ゲート電極28の底部32に隣接している第2部分36Bとを含み、第2部分36Bは、トレンチ24の側壁24A上において第1部分36Aよりも厚く形成されている。
この構成によれば、ゲート電極28の下端位置PL近傍においてゲート電極28とドリフト領域16との間の距離を大きくすることができる。したがって、ドリフト領域16とボディ領域18との界面INTがゲート電極28の下端位置PLより上にあったとしても、ゲート-ドレイン間容量Cgdの上昇を抑制することができる。
(1-3)ゲート絶縁部36の第2部分36Bは、トレンチ24の側壁24A上において、トレンチ24の底壁24Bに近づくほど厚く形成されている。
この構成によれば、プロセスばらつきによる急激なオン抵抗の上昇を抑制することができる。
この構成によれば、プロセスばらつきによる急激なオン抵抗の上昇を抑制することができる。
(1-4)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、底部32の側面32Aの上端と同じ位置にある。
この構成によれば、チャネルが形成されるボディ領域18は、第1部分36Aよりも厚く形成された第2部分36Bとは隣接しないので、オン抵抗の上昇を抑制することができる。
この構成によれば、チャネルが形成されるボディ領域18は、第1部分36Aよりも厚く形成された第2部分36Bとは隣接しないので、オン抵抗の上昇を抑制することができる。
(1-5)ゲート電極28の底部32の側面32Aは、底面28Aに対して115°以上155°以下の角度をなしている。
この構成によれば、ドリフト領域16とボディ領域18との界面INTの位置がプロセスばらつきの影響を受けて変動したとしても、ゲート-ドレイン間容量Cgdの増大および急激なオン抵抗の上昇の両方を適切に抑制することができる。
この構成によれば、ドリフト領域16とボディ領域18との界面INTの位置がプロセスばらつきの影響を受けて変動したとしても、ゲート-ドレイン間容量Cgdの増大および急激なオン抵抗の上昇の両方を適切に抑制することができる。
[第1実施形態の変更例]
図20は、第1実施形態の変更例に係る例示的な半導体装置300の概略断面図である。図20において、第1実施形態に係る半導体装置10と同様の構成要素には同じ符号が付されている。また、第1実施形態と同様な構成要素については詳細な説明を省略する。
図20は、第1実施形態の変更例に係る例示的な半導体装置300の概略断面図である。図20において、第1実施形態に係る半導体装置10と同様の構成要素には同じ符号が付されている。また、第1実施形態と同様な構成要素については詳細な説明を省略する。
半導体装置300におけるドリフト領域16とボディ領域18との界面INTは、半導体装置10の場合よりもトレンチ24の深さ方向で低い位置に形成されている。ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極28の底部32の側面32Aの上端よりも下の位置にある。第1実施形態の半導体装置10では、第1部分36Aよりも厚く形成された第2部分36Bは、ドリフト領域16に隣接し、ボディ領域18には隣接していなかったが、変更例に係る半導体装置300においては、第2部分36Bは、ボディ領域18およびドリフト領域16に隣接している。この結果、半導体装置300においては、半導体装置10と比較して、ゲート電極28とドリフト領域16とが対向している領域の面積をより小さくすることができる。その結果、オン抵抗の急激な上昇を抑制しつつ、ゲート-ドレイン間容量Cgdをさらに低減することができる。
[第2実施形態]
図21は、第2実施形態に係る例示的な半導体装置400の概略断面図である。図21において、第1実施形態に係る半導体装置10と同様の構成要素には同じ符号が付されている。また、第1実施形態と同様な構成要素については詳細な説明を省略する。
図21は、第2実施形態に係る例示的な半導体装置400の概略断面図である。図21において、第1実施形態に係る半導体装置10と同様の構成要素には同じ符号が付されている。また、第1実施形態と同様な構成要素については詳細な説明を省略する。
半導体装置400は、トレンチ24内に形成されたフィールドプレート電極26と、トレンチ24内に形成されたゲート電極402と、フィールドプレート電極26およびゲート電極402を相互に分離するとともに、トレンチ24の側壁24Aおよび底壁24Bを覆う絶縁層404とをさらに含む。ゲート電極402は、トレンチ24内において、フィールドプレート電極26よりも上方に配置されている。
ゲート電極402は、フィールドプレート電極26と少なくとも一部が対向している底面402Aを含む。ゲート電極402は、底面402Aと反対側の上面402Bも含む。ゲート電極402の上面402Bは、半導体層12の第2面12Bよりも下方に位置することができる。
ゲート電極402は、トレンチ24の深さ方向(図21のZ軸方向)の厚さTを有している。ゲート電極402の厚さは、トレンチ24の深さ方向におけるゲート電極402の下端位置PLと上端位置PUとの間の距離と定義することができる。ゲート電極402の底面402Aがトレンチ24の深さ方向と直交する平坦面である場合、ゲート電極402の下端位置PLは、ゲート電極402の底面402Aと略同一平面上にある。つまり、ゲート電極402の下端位置PLは、ゲート電極402の底面402Aの位置である。
同様に、ゲート電極402の上面402BがZ軸方向と直交する平坦面である場合、ゲート電極402の上端位置PUは、ゲート電極402の上面402Bと略同一平面上にある。つまり、ゲート電極402の上端位置は、ゲート電極402の上面402Bの位置である。したがって、図21の例のように、ゲート電極402の底面402Aおよび上面402Bが略平坦である場合、厚さTは、底面402Aと上面402Bとの間の距離に相当する。
別の例においては、ゲート電極402の底面402Aおよび上面402Bのうちの少なくとも一方が湾曲していてもよい。底面402Aが湾曲している場合、下端位置PLは、フィールドプレート電極26またはトレンチ24の底壁24Bに対してトレンチ24の深さ方向で最も近い底面402A上の位置である。上面402Bが湾曲している場合、上端位置PUは、半導体層12の第2面12Bに対してトレンチ24の深さ方向で最も近い上面402B上の位置である。
底面402Aおよび上面402Bの形状に関わらず、上端位置PUは、ゲート電極402において、トレンチ24の深さ方向で下端位置PLから最も離れた位置である。同様に、下端位置PLは、ゲート電極402において、トレンチ24の深さ方向で上端位置PUから最も離れた位置である。
ゲート電極402は、矩形状の断面を有している。なお、ここでいう断面とは、第1方向(Y軸方向)と直交する面で切断した場合の断面である。本実施形態では、ゲート電極402は、トレンチ24の深さ方向に沿って略一定の幅を有することができる。
絶縁層404は、ゲート電極402と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部406を含む。本実施形態では、ゲート絶縁部406は、トレンチ24の側壁24A上において、略一定の厚さを有している。図21に示されるように、ゲート電極402および半導体層12は、ゲート絶縁部406によってX軸方向に分離されている。ゲート電極402に所定の電圧が印加されると、ゲート絶縁部406と隣接するp型のボディ領域18内にチャネルが形成される。半導体装置400は、このチャネルを介した、n型のソース領域20とn型のドリフト領域16との間のZ軸方向の電子の流れの制御を可能とすることができる。
絶縁層404は、フィールドプレート電極26と半導体層12との間でトレンチ24の側壁24Aおよび底壁24Bを覆う下側絶縁部408と、トレンチ24の深さ方向でフィールドプレート電極26とゲート電極402との間に位置する中間絶縁部410とをさらに含む。下側絶縁部408は、トレンチ24の側壁24A上において、ゲート絶縁部406よりも厚く形成することができる。絶縁層404は、一例では、SiO2から形成することができる。
本実施形態においては、ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極402の下端位置PLに揃っている。
次に、図22~図32を参照して、図21の半導体装置400の製造方法の一例を説明する。半導体装置400の例示的な製造方法は、上述の図4~図8に示す一連の製造工程、および図8に続く図22~図32の製造工程を含む。なお、理解を容易にするために、図22~図32では、図1の構成要素と同様な構成要素には同一の符号を付している。
次に、図22~図32を参照して、図21の半導体装置400の製造方法の一例を説明する。半導体装置400の例示的な製造方法は、上述の図4~図8に示す一連の製造工程、および図8に続く図22~図32の製造工程を含む。なお、理解を容易にするために、図22~図32では、図1の構成要素と同様な構成要素には同一の符号を付している。
図22は、図8に続く製造工程を示す概略断面図である。図22に示すように、第1絶縁層56の一部が除去される。図9とは異なり、第1絶縁層56は、トレンチ24の下部にのみ残るようにエッチングされ、第1導電体層58の上部が第1絶縁層56から突出する。この第1導電体層58が、図21のフィールドプレート電極26に対応する。
図23は、図22に続く製造工程を示す概略断面図である。図23に示すように、第2絶縁層450が、半導体層12の第2面12B、トレンチ24の側壁24Aおよび第1絶縁層56の露出している表面に沿って形成される。第2絶縁層450は、次工程の第3絶縁層452(図24参照)の成膜のために形成される比較的薄いライナー層である。第2絶縁層450は、一例では、熱酸化法により形成されたSiO2である。
図24は、図23に続く製造工程を示す概略断面図である。図24に示すように、第2絶縁層450上に第3絶縁層452が形成される。第3絶縁層452は、第2絶縁層450と同様、SiO2から形成されている。第3絶縁層452は、一例では、CVDにより形成されたSiO2であってよい。これにより、トレンチ24は、第1絶縁層56、第2絶縁層450、および第3絶縁層452からなる複合絶縁層454により埋め込まれる。
図25は、図24に続く製造工程を示す概略断面図である。図25に示すように、トレンチ24外の複合絶縁層454が除去される。より詳細には、複合絶縁層454は、化学機械研磨により平坦化された後、半導体層12の第2面12Bが露出するようにエッチングされる。
図26は、図25に続く製造工程を示す概略断面図である。図26に示すように、複合絶縁層454の一部が除去される。複合絶縁層454は、例えばフッ酸を用いたウェットエッチングにより部分的に除去することができる。複合絶縁層454に含まれる第2絶縁層450は、比較的薄い層として形成されているため、第1実施形態の場合とは異なり、トレンチ24中において第2絶縁層450および第3絶縁層452のエッチングは略均等に進行する。この結果、図26に示すように、トレンチ24内の複合絶縁層454の露出した面454Aは、略平坦である。
図27は、図26に続く製造工程を示す概略断面図である。図27に示すように、半導体層12およびトレンチ24内の複合絶縁層454上に第4絶縁層456が形成される。第4絶縁層456は、一例では、熱酸化法により形成されたSiO2である。別の例においては、第4絶縁層456は、CVD法により形成されていてもよい。複合絶縁層454および第4絶縁層456により、絶縁層404(図21参照)が形成される。第4絶縁層456は、複合絶縁層454の面454Aに沿って形成されるため、絶縁層404も、同様に、トレンチ24内において、平坦な面404Aを含んでいる。
図28は、図27に続く製造工程を示す概略断面図である。図28に示すように、絶縁層404の上に第2導電体層458が形成される。第2導電体層458は、例えば導電性のポリシリコンであってよい。第2導電体層458は、トレンチ24内において、平坦な面404Aを含む絶縁層404上に埋め込まれる。
図29は、図28に続く製造工程を示す概略断面図である。図29に示すように、第2導電体層458の一部が除去される。第2導電体層458は、半導体層12の第2面12Bを覆う絶縁層404を露出させる一方、ゲート電極402の上面402Bが、半導体層12の第2面12Bよりも下方に位置するようにエッチングされる。この結果、トレンチ24内にゲート電極402が形成される。上述のように、絶縁層404は、トレンチ24内において平坦な面404Aを含んでいるため(図28参照)、ゲート電極402は、矩形状の断面を有するように形成される。
図30は、図29に続く製造工程を示す概略断面図である。図30に示すように、エピタキシャル層54内にp型領域68およびドリフト領域16が形成される。より詳細には、p型不純物が、イオン注入マスク(図示せず)を用いたイオン注入により、n型のSi層であるエピタキシャル層54の表面(半導体層12の第2面12B)から注入されて、エピタキシャル層54の表層部分にp型領域68が形成される。エピタキシャル層54の残りの部分は、n型のドリフト領域16となる。p型領域68を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。
p型領域68は、最終的にはボディ領域18(図21参照)となる領域である。ドリフト領域16とp型領域68との界面は、図21に示されるドリフト領域16とボディ領域18との界面INTに対応する。したがって、本工程は、ドリフト領域16とp型領域68(ボディ領域18)との界面が、ゲート電極402の下端位置PLと揃うようにp型領域68(ボディ領域18)を形成する。
図31は、図30に続く製造工程を示す概略断面図である。図31に示すように、p型領域68内にソース領域20およびボディ領域18が形成される。より詳細には、n型不純物が、イオン注入マスク(図示せず)を用いたイオン注入により、p型領域68の表面(半導体層12の第2面12B)から注入されて、p型領域68の表層部分にn型のソース領域20が形成される。p型領域68の残りの部分は、p型のボディ領域18となる。半導体基板52は、図1のドレイン領域14に対応する。
このように、半導体装置400の製造方法において、半導体層12を形成することは、第1導電型のドリフト領域16を形成すること、ドリフト領域16上に第2導電型のボディ領域18を形成すること、ボディ領域18上に、半導体層12の第2面12Bを含む第1導電型のソース領域20を形成することを含む。また、ボディ領域18を形成することは、ドリフト領域16とボディ領域18との界面INTが、ゲート電極402の下端位置PLと揃うようにボディ領域18を形成することを含む。
図32は、図31に続く製造工程を示す概略断面図である。図32に示すように、絶縁層404およびゲート電極402を覆う層間絶縁層42が形成される。層間絶縁層42は、一例では、CVD法によって形成されてもよい。
その後、図21に示されるコンタクトトレンチ44、コンタクト領域46、ソースコンタクト48、ソース配線50、およびドレイン電極22が形成される。まず、層間絶縁層42の一部が選択的に除去されて、コンタクトトレンチ44が形成される。次いで、p型不純物が、イオン注入によりコンタクトトレンチ44の底面から注入されてコンタクト領域46が形成される。ソースコンタクト48がコンタクトトレンチ44内に埋設され、コンタクト領域46と接触する。ソース配線50が層間絶縁層42上に形成され、ソースコンタクト48と電気的に接続される。ドレイン電極22が、半導体層12の第1面12Aに形成される。以上の工程により、半導体装置400が得られる。
(効果)
本実施形態の半導体装置400は、以下の効果を奏する。
(2-1)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極402の下端位置PLと揃っている。この構成によれば、ゲート電極402とドリフト領域16とが対向している領域を殆ど無くすことができる。したがって、ゲート-ドレイン間容量Cgdが大幅に低減されるとともに、ゲート電極402とドリフト領域16との間にある絶縁層404に印加される電界を緩和することができる。
本実施形態の半導体装置400は、以下の効果を奏する。
(2-1)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極402の下端位置PLと揃っている。この構成によれば、ゲート電極402とドリフト領域16とが対向している領域を殆ど無くすことができる。したがって、ゲート-ドレイン間容量Cgdが大幅に低減されるとともに、ゲート電極402とドリフト領域16との間にある絶縁層404に印加される電界を緩和することができる。
[第3実施形態]
図33は、第3実施形態に係る例示的な半導体装置500の概略断面図である。図33において、第1実施形態に係る半導体装置10と同様の構成要素には同じ符号が付されている。また、第1実施形態と同様な構成要素については詳細な説明を省略する。
図33は、第3実施形態に係る例示的な半導体装置500の概略断面図である。図33において、第1実施形態に係る半導体装置10と同様の構成要素には同じ符号が付されている。また、第1実施形態と同様な構成要素については詳細な説明を省略する。
半導体装置500は、トレンチ24内に形成されたフィールドプレート電極26と、トレンチ24内に形成されたゲート電極502と、フィールドプレート電極26およびゲート電極502を相互に分離するとともに、トレンチ24の側壁24Aおよび底壁24Bを覆う絶縁層504とをさらに含む。ゲート電極502は、トレンチ24内において、フィールドプレート電極26よりも上方に配置されている。
ゲート電極502は、フィールドプレート電極26と少なくとも一部が対向している底面502Aを含む。ゲート電極502は、底面502Aと反対側の上面502Bも含む。ゲート電極502の上面502Bは、半導体層12の第2面12Bよりも下方に位置することができる。ゲート電極502の底面502Aは、底面502Aの中央部に形成された凹部502Cを含むことができ、フィールドプレート電極26は、凹部502Cに部分的に収容されている。
ゲート電極502は、トレンチ24の深さ方向(図33のZ軸方向)の厚さTを有している。ゲート電極502の厚さTは、トレンチ24の深さ方向におけるゲート電極502の下端位置PLと上端位置PUとの間の距離と定義することができる。図33の例のようにゲート電極502の底面502Aが湾曲している場合、下端位置PLは、フィールドプレート電極26またはトレンチ24の底壁24Bに対してトレンチ24の深さ方向で最も近い底面502A上の位置である。本実施形態では、底面502Aは、下に凸となるように湾曲しており、底面502Aの中央部に形成された凹部502Cを含んでいる。したがって、底面502Aの下端位置PLは、凹部502Cの周縁端の位置となる。
図33の例のようにゲート電極502の上面502BがZ軸方向と直交する平坦面である場合、ゲート電極502の上端位置PUは、ゲート電極502の上面502Bと略同一平面上にある。つまり、ゲート電極502の上端位置PUは、ゲート電極502の上面502Bの位置である。この場合、厚さTは、トレンチ24の深さ方向におけるゲート電極502の下端位置PLと上面502Bとの間の距離に相当する。
別の例においては、ゲート電極502の上面502Bも湾曲していてもよい。上面502Bが湾曲している場合、上端位置PUは、半導体層12の第2面12Bに対してトレンチ24の深さ方向で最も近い上面502B上の位置である。
底面502Aおよび上面502Bの形状に関わらず、上端位置PUは、ゲート電極502において、トレンチ24の深さ方向で下端位置PLから最も離れた位置である。同様に、下端位置PLは、ゲート電極502において、トレンチ24の深さ方向で上端位置PUから最も離れた位置である。
ゲート電極502は、底面502Aを含む底部506と、底部506上に形成された主部508とを含む。ゲート電極502は、トレンチ24の深さ方向および第1方向の双方と直交する第2方向(図33のX軸方向)に幅を有している。底部506は、主部508よりも幅狭に形成されている。本実施形態では、主部508は、トレンチ24の深さ方向に沿って略一定の幅を有することができる。一方、底部506は、底面502Aが湾曲していることにより、トレンチ24の底壁24Bに近づくほど第2方向に幅狭に形成されていてもよい。
絶縁層504は、ゲート電極502と半導体層12との間に介在してトレンチ24の側壁24Aを覆うゲート絶縁部510を含む。図33に示されるように、ゲート電極502および半導体層12は、ゲート絶縁部510によってX軸方向に分離されている。ゲート電極502に所定の電圧が印加されると、ゲート絶縁部510と隣接するp型のボディ領域18内にチャネルが形成される。半導体装置500は、このチャネルを介した、n型のソース領域20とn型のドリフト領域16との間のZ軸方向の電子の流れの制御を可能とすることができる。
ゲート絶縁部510は、ゲート電極502の主部508とボディ領域18との間に形成された第1部分510Aと、ゲート電極502の底部506に隣接している第2部分510Bとを含んでいる。第2部分510Bは、トレンチ24の側壁24A上において第1部分510Aよりも厚く形成されている。図33の例のように、第1部分510Aは、トレンチ24の側壁24A上において略一定の厚さを有することができる。一方、第2部分510Bは、トレンチ24の側壁24A上において、第1部分510Aよりも厚く、かつトレンチ24の底壁24Bに近づくほど厚く形成されてもよい。
絶縁層504は、フィールドプレート電極26と半導体層12との間でトレンチ24の側壁24Aおよび底壁24Bを覆う下側絶縁部512と、凹部502C内においてフィールドプレート電極26とゲート電極502との間に位置する中間絶縁部514とをさらに含む。下側絶縁部512は、トレンチ24の側壁24A上において、ゲート絶縁部510よりも厚く形成することができる。絶縁層504は、一例では、SiO2から形成することができる。
ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極502の下端位置PLと、ゲート電極502の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
このように、ドリフト領域16とボディ領域18との界面INTを、ゲート電極502の厚さTの範囲のうち、比較的下方に配置させることにより、ドリフト領域16とゲート絶縁部510との界面の面積を相対的に縮小することができる。一方、ボディ領域18とゲート絶縁部510との界面の面積は、相対的に増大させることができる。
図33に示す例のように、ゲート絶縁部510の第2部分510Bは、ドリフト領域16に隣接しているが、ボディ領域18には隣接していなくてよい。この場合、ドリフト領域16とボディ領域18との界面INTは、ゲート電極502の底部506(底面502A)の上端と、トレンチ24の深さ方向において略同じ位置にある。なお、底面502Aの上端は、主部508の側面の下端と接続されている箇所に相当する。この場合、ボディ領域18は、略一定の厚さを有するゲート絶縁部510の第1部分510Aと隣接するが、第1部分510Aよりも厚く形成された第2部分510Bとは隣接しない。別の例においては、第2部分510Bは、ボディ領域18およびドリフト領域16に隣接していてもよい。
次に、図34~図38を参照して、図33の半導体装置500の製造方法の一例を説明する。半導体装置500の例示的な製造方法は、上述の図4~図8および図22~25に示す一連の製造工程、および図23に続く図34~図38の製造工程を含む。なお、理解を容易にするために、図34~図38では、図1の構成要素と同様な構成要素には同一の符号を付している。
図34は、図23に続く製造工程を示す概略断面図である。図23の第1絶縁層56および第2絶縁層450が、本実施形態の絶縁層504を形成している。図34に示すように、絶縁層504の上に第2導電体層550が形成される。第2導電体層550は、例えば導電性のポリシリコンであってよい。第2導電体層550は、トレンチ24内において、湾曲した面504Aを含む絶縁層504上に埋め込まれる。絶縁層504の面504Aは、突出部504Bを含んでいる。突出部504Bは、フィールドプレート電極26の上方に形成されている。
図35は、図34に続く製造工程を示す概略断面図である。図35に示すように、第2導電体層550の一部が除去される。第2導電体層550は、半導体層12の第2面12Bを覆う絶縁層504を露出させる一方、ゲート電極502の上面502Bが、半導体層12の第2面12Bよりも下方に位置するようにエッチングされる。この結果、トレンチ24内にゲート電極502が形成される。上述のように、絶縁層504は、トレンチ24内において、湾曲した面504Aを含んでいるため(図34参照)、ゲート電極502は、主部508よりも幅狭な底部506を含むように形成される。また、絶縁層504は、トレンチ24内において突出部504Bを含んでいるので(図34参照)、ゲート電極502の底面502Aは、凹部502Cを含むように形成される。
図36は、図35に続く製造工程を示す概略断面図である。図36に示すように、エピタキシャル層54内にp型領域68およびドリフト領域16が形成される。より詳細には、p型不純物が、イオン注入マスク(図示せず)を用いたイオン注入により、n型のSi層であるエピタキシャル層54の表面(半導体層12の第2面12B)から注入されて、エピタキシャル層54の表層部分にp型領域68が形成される。エピタキシャル層54の残りの部分は、n型のドリフト領域16となる。p型領域68を形成するためのイオン注入は、加速エネルギーを変えて複数の段階で行われる。
p型領域68は、最終的にはボディ領域18(図33参照)となる領域である。ドリフト領域16とp型領域68との界面は、図33に示されるドリフト領域16とボディ領域18との界面INTに対応する。したがって、本工程は、ドリフト領域16とp型領域68(ボディ領域18)との界面が、トレンチ24の深さ方向において、ゲート電極502の下端位置PLと、ゲート電極502の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にあるようにp型領域68(ボディ領域18)を形成する。
図37は、図36に続く製造工程を示す概略断面図である。図37に示すように、p型領域68内にソース領域20およびボディ領域18が形成される。より詳細には、n型不純物が、イオン注入マスク(図示せず)を用いたイオン注入により、p型領域68の表面(半導体層12の第2面12B)から注入されて、p型領域68の表層部分にn型のソース領域20が形成される。p型領域68の残りの部分は、p型のボディ領域18となる。半導体基板52は、図33のドレイン領域14に対応する。以上により、ドレイン領域14と、ドリフト領域16と、ボディ領域18と、ソース領域20とを含む半導体層12が形成される。
図38は、図37に続く製造工程を示す概略断面図である。図38に示すように、絶縁層504およびゲート電極502を覆う層間絶縁層42が形成される。層間絶縁層42は、一例では、CVD法によって形成されてもよい。
その後、図33に示されるコンタクトトレンチ44、コンタクト領域46、ソースコンタクト48、ソース配線50、およびドレイン電極22が形成される。まず、層間絶縁層42の一部が選択的に除去されて、コンタクトトレンチ44が形成される。次いで、p型不純物が、イオン注入によりコンタクトトレンチ44の底面から注入されてコンタクト領域46が形成される。ソースコンタクト48がコンタクトトレンチ44内に埋設され、コンタクト領域46と接触する。ソース配線50が層間絶縁層42上に形成され、ソースコンタクト48と電気的に接続される。ドレイン電極22が、半導体層12の第1面12Aに形成される。以上の工程により、半導体装置500が得られる。
(作用)
以下、本実施形態の半導体装置500の作用について説明する。
本実施形態の半導体装置500によれば、ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極502の下端位置PLと、ゲート電極502の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。このように、ドリフト領域16とボディ領域18との界面INTをゲート電極502の下端位置PLに近づけることにより、ゲート電極502とドリフト領域16とが対向している領域の面積を小さくすることができる。ゲート絶縁部510を介してゲート電極502とドリフト領域16とが対向している領域は、ゲート-ドレイン間容量Cgdに比較的大きく寄与する。したがって、ドリフト領域16とボディ領域18との界面INTを下端位置PLと基準位置PRとの間に位置させることにより、ゲート-ドレイン間容量Cgdを低減することができる。加えて、ゲート電極502とドリフト領域16との間にある絶縁層504に印加される電界を緩和することもできる。
以下、本実施形態の半導体装置500の作用について説明する。
本実施形態の半導体装置500によれば、ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極502の下端位置PLと、ゲート電極502の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。このように、ドリフト領域16とボディ領域18との界面INTをゲート電極502の下端位置PLに近づけることにより、ゲート電極502とドリフト領域16とが対向している領域の面積を小さくすることができる。ゲート絶縁部510を介してゲート電極502とドリフト領域16とが対向している領域は、ゲート-ドレイン間容量Cgdに比較的大きく寄与する。したがって、ドリフト領域16とボディ領域18との界面INTを下端位置PLと基準位置PRとの間に位置させることにより、ゲート-ドレイン間容量Cgdを低減することができる。加えて、ゲート電極502とドリフト領域16との間にある絶縁層504に印加される電界を緩和することもできる。
さらに、本実施形態の半導体装置500によれば、ゲート電極502は、底部506と、底部506上に形成された主部508とを含み、底部506は、主部508よりも第2方向に幅狭に形成されている。したがって、トレンチ24の側壁24Aを覆うゲート絶縁部510において、ゲート電極502の底部506に隣接している第2部分510Bは、ゲート電極502の主部508とボディ領域18との間にある第1部分510Aよりも厚く形成されている。ゲート電極502の底部506に隣接するゲート絶縁部510の第2部分510Bを第1部分510Aよりも厚く形成することにより、ゲート電極502の下端位置PL近傍においてゲート電極502とドリフト領域16との間の距離を大きくすることができる。その結果、ドリフト領域16とボディ領域18との界面INTがゲート電極502の下端位置PLより上にあったとしても、ゲート-ドレイン間容量Cgdの上昇を抑制することができる。
上述のように、ドリフト領域16とボディ領域18との界面INTが、トレンチ24の深さ方向において、ゲート電極502の下端位置PLに近いほど、ゲート-ドレイン間容量Cgdを低減することができる。しかしながら、例えばプロセスのばらつき等により、ドリフト領域16とボディ領域18との界面INTがゲート電極502の下端位置PLよりも下に形成された場合、オン抵抗が急激に上昇する可能性がある。
そのようなオン抵抗の急激な上昇を避けるために、ドリフト領域16とボディ領域18との界面INTを下端位置PLよりも上になるように配置することができる。この場合、ゲート絶縁部510の第2部分510Bの少なくとも一部(図33の例の場合は第2部分36Bの全部)を介してゲート電極502がドリフト領域16と対向し、この部分がゲート-ドレイン間容量Cgdの上昇に寄与する。しかしながら、本実施形態のように、ゲート電極502の底部506に隣接するゲート絶縁部510の第2部分510Bを第1部分510Aよりも厚く形成することによって、ゲート-ドレイン間容量Cgdの上昇量を比較的小さくすることができる。また、ゲート絶縁部510の第2部分510Bは、トレンチ24の側壁24A上において、トレンチ24の底壁24Bに近づくほど厚く形成されている。したがって、プロセスばらつきによってドリフト領域16とボディ領域18との界面INTの位置が変動したとしても、オン抵抗の急激な上昇を抑制することができる。このように、本実施形態の半導体装置500によれば、ゲート-ドレイン間容量Cgdを過度に上昇させることなく、プロセスばらつきによるオン抵抗の急激な上昇を抑制することができる。
(効果)
本実施形態の半導体装置500は、以下の効果を奏する。
(3-1)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極502の下端位置PLと、ゲート電極502の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
本実施形態の半導体装置500は、以下の効果を奏する。
(3-1)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、ゲート電極502の下端位置PLと、ゲート電極502の厚さTの1/3だけ下端位置PLよりも上にある基準位置PRとの間にある。
この構成によれば、ゲート電極502とドリフト領域16とが対向している領域の面積を小さくすることができる。したがって、ゲート-ドレイン間容量Cgdを低減できるとともに、ゲート電極502とドリフト領域16との間にある絶縁層504に印加される電界を緩和することができる。
(3-2)ゲート電極502は、底面502Aを含む底部506と、底部506上に形成された主部508とを含み、底部506は、主部508よりも第2方向に幅狭に形成されている。ゲート絶縁部510は、ゲート電極502の主部508とボディ領域18との間にある第1部分510Aと、ゲート電極502の底部506に隣接している第2部分510Bとを含み、第2部分510Bは、トレンチ24の側壁24A上において第1部分510Aよりも厚く形成されている。
この構成によれば、ゲート電極502の下端位置PL近傍においてゲート電極502とドリフト領域16との間の距離を大きくすることができる。したがって、ドリフト領域16とボディ領域18との界面INTがゲート電極502の下端位置PLより上にあったとしても、ゲート-ドレイン間容量Cgdの上昇を抑制することができる。
(3-3)ゲート絶縁部510の第2部分510Bは、トレンチ24の側壁24A上において、トレンチ24の底壁24Bに近づくほど厚く形成されている。
この構成によれば、プロセスばらつきによる急激なオン抵抗の上昇を抑制することができる。
この構成によれば、プロセスばらつきによる急激なオン抵抗の上昇を抑制することができる。
(3-4)ドリフト領域16とボディ領域18との界面INTは、トレンチ24の深さ方向において、底部506の上端と同じ位置にあり、ゲート絶縁部510の第2部分510Bは、ドリフト領域16に隣接しているが、ボディ領域18には隣接していない。
この構成によれば、チャネルが形成されるボディ領域18は、第1部分510Aよりも厚く形成された第2部分510Bとは隣接しないので、オン抵抗の上昇を抑制することができる。
[半導体装置の形成パターンの変更例]
図39および図40は、図1に示される半導体装置10の形成パターンの変更例を示す概略上面図である。なお、理解を容易にするために、図39および図40では、図1および図2の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線204およびゲート配線208の下層に位置するいくつかの構成要素、およびソース配線204とゲート配線208との間に形成される配線間絶縁層は、簡略化のために図示されていない。
図39および図40は、図1に示される半導体装置10の形成パターンの変更例を示す概略上面図である。なお、理解を容易にするために、図39および図40では、図1および図2の構成要素と同様な構成要素には同一の符号が付されている。また、以下に説明するソース配線204およびゲート配線208の下層に位置するいくつかの構成要素、およびソース配線204とゲート配線208との間に形成される配線間絶縁層は、簡略化のために図示されていない。
図39には、ストライプ状に整列された複数のトレンチ24と、2つのトレンチ602とを含む形成パターン600が示されている。2つのトレンチ602は、各トレンチ24の延びる方向(図39の例ではY軸方向)と同一方向に延びている。したがって、複数のトレンチ24と、2つのトレンチ602とは相互に平行であってよい。複数のトレンチ24は、2つのトレンチ602の間に配置されている。図39の例では、2つのトレンチ602のうちの一方、複数のトレンチ24、および2つのトレンチ602のうちの他方が、この順にX軸方向に整列されている。また、2つのトレンチ602の各々は、各トレンチ24と略同じ長さを有することができる。複数のトレンチ24および2つのトレンチ602は、ソース配線204と、ソース配線204から離間されたゲート配線208とによって部分的に覆われている。ソース配線204は、少なくともソース領域20全体を覆うように配置されてもよい。各トレンチ24の一方の端部寄りに位置する第1電極106(図2参照)は、ソースコンタクト202を介してソース配線204に接続されている。同様に、トレンチ602内の第2電極110も、ソースコンタクト202を介してソース配線204に接続されている。一方、各トレンチ24の他方の端部寄りに位置するゲート電極28(図1および図2参照)は、ゲートコンタクト206を介してゲート配線208に接続されている。
図40には、ストライプ状に整列された複数のトレンチ24と、複数のトレンチ24を取り囲むトレンチ702とを含む形成パターン700が示されている。トレンチ702は、平面視で複数のトレンチ24を取り囲むように矩形枠状に形成され得る。この場合、トレンチ702は、X軸方向に沿って延在する2つの部分と、X軸方向に沿って延在する2つの部分同士を繋ぐように設けられた、Y軸方向に沿って延在する2つの部分とを含むことができる。各トレンチ24の2つの端部は、トレンチ702(詳細にはX軸方向に沿って延在する2つの部分)と連通している。複数のトレンチ24およびトレンチ702は、ソース配線204と、ソース配線204から離間されたゲート配線208とによって部分的に覆われている。ソース配線204は、少なくともソース領域20全体を覆うように配置されてもよい。各トレンチ24の一方の端部寄りに位置する第1電極106(図2参照)は、ソースコンタクト202を介してソース配線204に接続されている。同様に、トレンチ702内の第2電極110も、ソースコンタクト202を介してソース配線204に接続されている。一方、各トレンチ24の他方の端部寄りに位置するゲート電極28(図1および図2参照)は、ゲートコンタクト206を介してゲート配線208に接続されている。
なお、図2、図3、図39、および図40を参照して説明した形成パターン100,200,600,700は、他の実施形態の半導体装置300,400,500にも適用することができる。
[他の変更例]
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
・各実施形態において、半導体層12内の各領域の導電型が反転された構造が採用されてもよい。すなわち、p型の領域がn型の領域とされ、n型の領域がp型の領域とされてもよい。
・第1実施形態または第2実施形態において、ゲート電極28の底面28Aまたはゲート電極402の底面402Aが凹部を含んでいてもよい。
・第1実施形態または第2実施形態において、ゲート電極28の底面28Aまたはゲート電極402の底面402Aが、上に凸となるように湾曲していてもよい。この場合、フィールドプレート電極26の上端が、ゲート電極28または402の下端位置PLよりも上にあってもよく、湾曲した底面28Aまたは402Aとトレンチ24の深さ方向で重なっていてもよい。
・第1実施形態または第2実施形態において、ゲート電極28の底面28Aまたはゲート電極402の底面402Aが、上に凸となるように湾曲していてもよい。この場合、フィールドプレート電極26の上端が、ゲート電極28または402の下端位置PLよりも上にあってもよく、湾曲した底面28Aまたは402Aとトレンチ24の深さ方向で重なっていてもよい。
・第1実施形態において、ゲート電極28の底部32の側面32Aが、底面28Aと略直角をなすように形成されてもよい。この場合、底部32の幅は、トレンチ24の深さ方向に沿って略一定であってもよい。底部32の側面32Aが、主部34の側面とは連続せず、相互に幅の異なる底部32と主部34とによってゲート電極28に段差が形成されていてもよい。
本開示で使用される「~上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「~上に」と「~の上方に」の意味を含む。したがって、「第1層が第2層上に形成される」という表現は、或る実施形態では第1層が第2層に接触して第2層上に直接配置され得るが、他の実施形態では第1層が第2層に接触することなく第2層の上方に配置され得ることが意図される。すなわち、「~上に」という用語は、第1層と第2層との間に他の層が形成される構造を排除しない。
本開示で使用されるZ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造(例えば、図1に示される構造)は、本明細書で説明されるZ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、X軸方向が鉛直方向であってもよく、またはY軸方向が鉛直方向であってもよい。
[付記]
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
(付記A1)
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)と、
前記半導体層(12)の前記第2面(12B)に形成され、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)と、
前記トレンチ(24)内に形成されたフィールドプレート電極(26)と、
前記トレンチ(24)内に形成されたゲート電極(28)であって、前記フィールドプレート電極(26)と少なくとも一部が対向している底面(28A)を含み、前記トレンチ(24)の深さ方向の厚さ(T)を有する前記ゲート電極(28)と、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)と
を備え、
前記半導体層(12)は、
第1導電型のドリフト領域(16)と、
前記ドリフト領域(16)上に形成された第2導電型のボディ領域(18)と
を含み、
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の前記厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にある、
半導体装置。
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)と、
前記半導体層(12)の前記第2面(12B)に形成され、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)と、
前記トレンチ(24)内に形成されたフィールドプレート電極(26)と、
前記トレンチ(24)内に形成されたゲート電極(28)であって、前記フィールドプレート電極(26)と少なくとも一部が対向している底面(28A)を含み、前記トレンチ(24)の深さ方向の厚さ(T)を有する前記ゲート電極(28)と、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)と
を備え、
前記半導体層(12)は、
第1導電型のドリフト領域(16)と、
前記ドリフト領域(16)上に形成された第2導電型のボディ領域(18)と
を含み、
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の前記厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にある、
半導体装置。
(付記A2)
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の前記下端位置(PL)に揃っている、付記A1に記載の半導体装置。
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の前記下端位置(PL)に揃っている、付記A1に記載の半導体装置。
(付記A3)
前記ゲート電極(402)は、矩形状の断面を有している、付記A1またはA2に記載の半導体装置。
前記ゲート電極(402)は、矩形状の断面を有している、付記A1またはA2に記載の半導体装置。
(付記A4)
前記ゲート電極(28)は、前記深さ方向および前記第1方向の双方と直交する第2方向に幅を有しているものであって、前記ゲート電極(28)の前記底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)とを有し、
前記底部(32)は、前記主部(34)よりも幅狭に形成されている、付記A1またはA2に記載の半導体装置。
前記ゲート電極(28)は、前記深さ方向および前記第1方向の双方と直交する第2方向に幅を有しているものであって、前記ゲート電極(28)の前記底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)とを有し、
前記底部(32)は、前記主部(34)よりも幅狭に形成されている、付記A1またはA2に記載の半導体装置。
(付記A5)
前記ゲート電極(502)の前記底面(502A)は、凹部(502C)を含み、前記フィールドプレート電極(26)は、前記凹部(502C)に部分的に収容されている、付記A1~A4のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(502)の前記底面(502A)は、凹部(502C)を含み、前記フィールドプレート電極(26)は、前記凹部(502C)に部分的に収容されている、付記A1~A4のうちのいずれか1つに記載の半導体装置。
(付記A6)
前記ゲート電極(28)の前記底面(28A)は、前記深さ方向と直交する平坦面であり、
前記ゲート電極(28)の前記下端位置(PL)は、前記ゲート電極(28)の前記底面(28A)の位置である、付記A1~A5のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(28)の前記底面(28A)は、前記深さ方向と直交する平坦面であり、
前記ゲート電極(28)の前記下端位置(PL)は、前記ゲート電極(28)の前記底面(28A)の位置である、付記A1~A5のうちのいずれか1つに記載の半導体装置。
(付記A7)
前記ゲート電極(502)の前記底面(502A)は、湾曲しており、
前記ゲート電極(502)の前記下端位置(PL)は、前記トレンチ(24)の前記底壁(24B)に対して前記深さ方向で最も近い前記底面(502A)上の位置である、付記A1~A5のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(502)の前記底面(502A)は、湾曲しており、
前記ゲート電極(502)の前記下端位置(PL)は、前記トレンチ(24)の前記底壁(24B)に対して前記深さ方向で最も近い前記底面(502A)上の位置である、付記A1~A5のうちのいずれか1つに記載の半導体装置。
(付記A8)
前記半導体層(12)は、前記ボディ領域(18)上に形成された第1導電型のソース領域(20)をさらに含み、前記ソース領域(20)は、前記半導体層(12)の前記第2面(12B)を含む、付記A1~A7のうちのいずれか1つに記載の半導体装置。
前記半導体層(12)は、前記ボディ領域(18)上に形成された第1導電型のソース領域(20)をさらに含み、前記ソース領域(20)は、前記半導体層(12)の前記第2面(12B)を含む、付記A1~A7のうちのいずれか1つに記載の半導体装置。
(付記A9)
前記トレンチ(24)は、前記ソース領域(20)および前記ボディ領域(18)を貫通して前記ドリフト領域(16)に達している、付記A8に記載の半導体装置。
前記トレンチ(24)は、前記ソース領域(20)および前記ボディ領域(18)を貫通して前記ドリフト領域(16)に達している、付記A8に記載の半導体装置。
(付記A10)
前記フィールドプレート電極(26)は、前記ソース領域(20)と同電位である、付記A8またはA9に記載の半導体装置。
前記フィールドプレート電極(26)は、前記ソース領域(20)と同電位である、付記A8またはA9に記載の半導体装置。
(付記A11)
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)を形成すること、
前記半導体層(12)の前記第2面(12B)に、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)を形成すること、
前記トレンチ(24)内にフィールドプレート電極(26)を形成すること、
前記フィールドプレート電極(26)と少なくとも一部が対向している底面を(28A)含み、前記トレンチ(24)の深さ方向の厚さ(T)を有するゲート電極(28)を前記トレンチ(24)内に形成すること、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)を形成すること
を含み、
前記半導体層(12)を形成することは、
第1導電型のドリフト領域(16)を形成すること、
前記ドリフト領域(16)上に第2導電型のボディ領域(18)を形成すること
を含み、
前記ボディ領域(18)を形成することは、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)が、前記深さ方向において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の前記厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にあるように前記ボディ領域(18)を形成することを含む、
半導体装置の製造方法。
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)を形成すること、
前記半導体層(12)の前記第2面(12B)に、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)を形成すること、
前記トレンチ(24)内にフィールドプレート電極(26)を形成すること、
前記フィールドプレート電極(26)と少なくとも一部が対向している底面を(28A)含み、前記トレンチ(24)の深さ方向の厚さ(T)を有するゲート電極(28)を前記トレンチ(24)内に形成すること、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)を形成すること
を含み、
前記半導体層(12)を形成することは、
第1導電型のドリフト領域(16)を形成すること、
前記ドリフト領域(16)上に第2導電型のボディ領域(18)を形成すること
を含み、
前記ボディ領域(18)を形成することは、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)が、前記深さ方向において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の前記厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にあるように前記ボディ領域(18)を形成することを含む、
半導体装置の製造方法。
(付記A12)
前記ボディ領域(18)を形成することは、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)が、前記深さ方向において、前記下端位置(PL)に揃うように前記ボディ領域(16)を形成することを含む、付記A9に記載の半導体装置の製造方法。
前記ボディ領域(18)を形成することは、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)が、前記深さ方向において、前記下端位置(PL)に揃うように前記ボディ領域(16)を形成することを含む、付記A9に記載の半導体装置の製造方法。
(付記B1)
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)と、
前記半導体層(12)の前記第2面(12B)に形成され、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)と、
前記トレンチ(24)内に形成されたフィールドプレート電極(26)と、
前記トレンチ(24)内に形成されたゲート電極(28)であって、前記フィールドプレート電極(26)と少なくとも一部が対向している底面(28A)を含む前記ゲート電極(28)と、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)と
を備え、
前記半導体層(12)は、
第1導電型のドリフト領域(16)と、
前記ドリフト領域(16)上に形成された第2導電型のボディ領域(18)と
を含み、
前記ゲート電極(28)は、前記トレンチ(24)の深さ方向および前記第1方向の双方と直交する第2方向に幅を有しているものであって、前記ゲート電極(28)の前記底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)とを有し、
前記絶縁層(30)は、前記ゲート電極(28)と前記半導体層(12)との間に介在して前記トレンチ(24)の前記側壁(24A)を覆うゲート絶縁部(36)を含み、
前記ゲート絶縁部(36)は、
前記ゲート電極(28)の前記主部(34)と前記ボディ領域(18)との間にある第1部分(36A)と、
前記ゲート電極(28)の前記底部(32)に隣接している第2部分(36B)と
を含み、
前記底部(32)は、前記主部(34)よりも幅狭に形成されており、前記第2部分(36B)は、前記トレンチ(24)の側壁(24A)上において前記第1部分(36A)よりも厚く形成されている、
半導体装置。
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)と、
前記半導体層(12)の前記第2面(12B)に形成され、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)と、
前記トレンチ(24)内に形成されたフィールドプレート電極(26)と、
前記トレンチ(24)内に形成されたゲート電極(28)であって、前記フィールドプレート電極(26)と少なくとも一部が対向している底面(28A)を含む前記ゲート電極(28)と、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)と
を備え、
前記半導体層(12)は、
第1導電型のドリフト領域(16)と、
前記ドリフト領域(16)上に形成された第2導電型のボディ領域(18)と
を含み、
前記ゲート電極(28)は、前記トレンチ(24)の深さ方向および前記第1方向の双方と直交する第2方向に幅を有しているものであって、前記ゲート電極(28)の前記底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)とを有し、
前記絶縁層(30)は、前記ゲート電極(28)と前記半導体層(12)との間に介在して前記トレンチ(24)の前記側壁(24A)を覆うゲート絶縁部(36)を含み、
前記ゲート絶縁部(36)は、
前記ゲート電極(28)の前記主部(34)と前記ボディ領域(18)との間にある第1部分(36A)と、
前記ゲート電極(28)の前記底部(32)に隣接している第2部分(36B)と
を含み、
前記底部(32)は、前記主部(34)よりも幅狭に形成されており、前記第2部分(36B)は、前記トレンチ(24)の側壁(24A)上において前記第1部分(36A)よりも厚く形成されている、
半導体装置。
(付記B2)
前記第2部分(36B)は、前記トレンチ(24)の前記側壁(24A)上において、前記トレンチ(24)の前記底壁(24B)に近づくほど厚く形成されている、付記B1に記載の半導体装置。
前記第2部分(36B)は、前記トレンチ(24)の前記側壁(24A)上において、前記トレンチ(24)の前記底壁(24B)に近づくほど厚く形成されている、付記B1に記載の半導体装置。
(付記B3)
前記ゲート電極(28)の前記底部(32)は、前記トレンチ(24)の前記底壁(24B)に近づくほど幅狭に形成されている、付記B1またはB2に記載の半導体装置。
前記ゲート電極(28)の前記底部(32)は、前記トレンチ(24)の前記底壁(24B)に近づくほど幅狭に形成されている、付記B1またはB2に記載の半導体装置。
(付記B4)
前記ゲート電極(28)の前記底部(32)は、前記底面(28A)と連続している側面(32A)を含み、前記側面(32A)は、前記底面(28A)に対して115°以上155°以下の角度をなしている、付記B1~B3のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(28)の前記底部(32)は、前記底面(28A)と連続している側面(32A)を含み、前記側面(32A)は、前記底面(28A)に対して115°以上155°以下の角度をなしている、付記B1~B3のうちのいずれか1つに記載の半導体装置。
(付記B5)
前記第1部分(36A)は、前記トレンチ(24)の前記側壁(24A)上において、一定の厚さを有している、付記B1~B4のうちのいずれか1つに記載の半導体装置。
前記第1部分(36A)は、前記トレンチ(24)の前記側壁(24A)上において、一定の厚さを有している、付記B1~B4のうちのいずれか1つに記載の半導体装置。
(付記B6)
前記ゲート電極(28)は、前記深さ方向の厚さ(T)を有し、
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の前記厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にある、
付記B1~B5のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(28)は、前記深さ方向の厚さ(T)を有し、
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の下端位置(PL)と、前記ゲート電極(28)の前記厚さ(T)の1/3だけ前記下端位置(PL)よりも上にある基準位置(PR)との間にある、
付記B1~B5のうちのいずれか1つに記載の半導体装置。
(付記B7)
前記ゲート電極(28)の前記底面(28A)は、前記深さ方向と直交する平坦面であり、
前記ゲート電極(28)の前記下端位置(PL)は、前記ゲート電極(28)の前記底面(28A)の位置である、付記B6に記載の半導体装置。
前記ゲート電極(28)の前記底面(28A)は、前記深さ方向と直交する平坦面であり、
前記ゲート電極(28)の前記下端位置(PL)は、前記ゲート電極(28)の前記底面(28A)の位置である、付記B6に記載の半導体装置。
(付記B8)
前記ゲート電極(502)の前記底面(502A)は、湾曲しており、
前記ゲート電極(502)の前記下端位置(PL)は、前記トレンチ(24)の前記底壁(24B)に対して前記深さ方向で最も近い前記底面(502A)上の位置である、付記B6に記載の半導体装置。
前記ゲート電極(502)の前記底面(502A)は、湾曲しており、
前記ゲート電極(502)の前記下端位置(PL)は、前記トレンチ(24)の前記底壁(24B)に対して前記深さ方向で最も近い前記底面(502A)上の位置である、付記B6に記載の半導体装置。
(付記B9)
前記ゲート電極(28)の前記底部(32)は、前記底面(28A)と連続している側面(32A)を含み、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記側面(32A)の上端と同じ位置にある、付記B1~B8のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(28)の前記底部(32)は、前記底面(28A)と連続している側面(32A)を含み、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記側面(32A)の上端と同じ位置にある、付記B1~B8のうちのいずれか1つに記載の半導体装置。
(付記B10)
前記ゲート電極(28)の前記底部(32)は、前記底面(28A)と連続している側面(32A)を含み、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記側面(32A)の上端よりも下の位置にある、付記B1~B8のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(28)の前記底部(32)は、前記底面(28A)と連続している側面(32A)を含み、前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記側面(32A)の上端よりも下の位置にある、付記B1~B8のうちのいずれか1つに記載の半導体装置。
(付記B11)
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の前記下端位置(PL)に揃っている、付記B6~B8のうちのいずれか1つに記載の半導体装置。
前記ドリフト領域(16)と前記ボディ領域(18)との界面(INT)は、前記深さ方向において、前記ゲート電極(28)の前記下端位置(PL)に揃っている、付記B6~B8のうちのいずれか1つに記載の半導体装置。
(付記B12)
前記ゲート電極(502)の前記底面(502A)は、凹部(502C)を含み、前記フィールドプレート電極(26)は、前記凹部(502C)に部分的に収容されている、付記B1~B11のうちのいずれか1つに記載の半導体装置。
前記ゲート電極(502)の前記底面(502A)は、凹部(502C)を含み、前記フィールドプレート電極(26)は、前記凹部(502C)に部分的に収容されている、付記B1~B11のうちのいずれか1つに記載の半導体装置。
(付記B13)
前記半導体層(12)は、前記ボディ領域(18)上に形成された第1導電型のソース領域(20)をさらに含み、前記ソース領域(20)は、前記半導体層(12)の前記第2面(12B)を含む、付記B1~B12のうちのいずれか1つに記載の半導体装置。
前記半導体層(12)は、前記ボディ領域(18)上に形成された第1導電型のソース領域(20)をさらに含み、前記ソース領域(20)は、前記半導体層(12)の前記第2面(12B)を含む、付記B1~B12のうちのいずれか1つに記載の半導体装置。
(付記B14)
前記トレンチ(24)は、前記ソース領域(20)および前記ボディ領域(18)を貫通して前記ドリフト領域(16)に達している、付記B13に記載の半導体装置。
前記トレンチ(24)は、前記ソース領域(20)および前記ボディ領域(18)を貫通して前記ドリフト領域(16)に達している、付記B13に記載の半導体装置。
(付記B15)
前記フィールドプレート電極(26)は、前記ソース領域(20)と同電位である、付記B13またはB14に記載の半導体装置。
前記フィールドプレート電極(26)は、前記ソース領域(20)と同電位である、付記B13またはB14に記載の半導体装置。
(付記B16)
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)を形成すること、
前記半導体層(12)の前記第2面(12B)に、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)を形成すること、
前記トレンチ(24)内にフィールドプレート電極(26)を形成すること、
前記トレンチ(24)内に、前記フィールドプレート電極(26)と少なくとも一部が対向している底面(28A)を含むゲート電極(28)を形成すること、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)を形成すること
を含み、
前記半導体層(12)を形成することは、
第1導電型のドリフト領域(16)を形成すること、
前記ドリフト領域(16)上に第2導電型のボディ領域(18)を形成すること
を含み、
前記ゲート電極(28)を形成することは、前記ゲート電極(28)の前記底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)とを有するゲート電極(28)を形成することを含み、前記ゲート電極(28)は、前記トレンチ(24)の深さ方向および前記第1方向の双方と直交する第2方向に幅を有しているものであり、
前記絶縁層(30)を形成することは、前記ゲート電極(28)と前記半導体層(12)との間に介在して前記トレンチ(24)の前記側壁(24A)を覆うゲート絶縁部(36)を形成することを含み、
前記ゲート絶縁部(36)は、
前記ゲート電極(28)の前記主部(34)と前記ボディ領域(18)との間に形成された第1部分(36A)と、
前記ゲート電極(28)の前記底部(32)に隣接している第2部分(36B)と
を含み、
前記底部(32)は、前記主部(34)よりも幅狭に形成されており、前記第2部分(36B)は、前記トレンチ(24)の側壁(24A)上において前記第1部分(36A)よりも厚く形成されている、
半導体装置の製造方法。
第1面(12A)および前記第1面(12A)と反対側の第2面(12B)を含む半導体層(12)を形成すること、
前記半導体層(12)の前記第2面(12B)に、側壁(24A)および底壁(24B)を有するとともに、平面視において第1方向に沿って延びたトレンチ(24)を形成すること、
前記トレンチ(24)内にフィールドプレート電極(26)を形成すること、
前記トレンチ(24)内に、前記フィールドプレート電極(26)と少なくとも一部が対向している底面(28A)を含むゲート電極(28)を形成すること、
前記フィールドプレート電極(26)および前記ゲート電極(28)を相互に分離するとともに、前記トレンチ(24)の前記側壁(24A)および前記底壁(24B)を覆う絶縁層(30)を形成すること
を含み、
前記半導体層(12)を形成することは、
第1導電型のドリフト領域(16)を形成すること、
前記ドリフト領域(16)上に第2導電型のボディ領域(18)を形成すること
を含み、
前記ゲート電極(28)を形成することは、前記ゲート電極(28)の前記底面(28A)を含む底部(32)と、前記底部(32)上に形成された主部(34)とを有するゲート電極(28)を形成することを含み、前記ゲート電極(28)は、前記トレンチ(24)の深さ方向および前記第1方向の双方と直交する第2方向に幅を有しているものであり、
前記絶縁層(30)を形成することは、前記ゲート電極(28)と前記半導体層(12)との間に介在して前記トレンチ(24)の前記側壁(24A)を覆うゲート絶縁部(36)を形成することを含み、
前記ゲート絶縁部(36)は、
前記ゲート電極(28)の前記主部(34)と前記ボディ領域(18)との間に形成された第1部分(36A)と、
前記ゲート電極(28)の前記底部(32)に隣接している第2部分(36B)と
を含み、
前記底部(32)は、前記主部(34)よりも幅狭に形成されており、前記第2部分(36B)は、前記トレンチ(24)の側壁(24A)上において前記第1部分(36A)よりも厚く形成されている、
半導体装置の製造方法。
(付記B17)
前記絶縁層(30)を形成することは、
前記トレンチ(24)内にエッチングレートの異なる第1絶縁層(56)および第2絶縁層(60)を埋め込むこと、
前記第1絶縁層(56)および前記第2絶縁層(60)をエッチングして、前記トレンチ(24)の側壁(24A)上において前記ゲート絶縁部(36)の前記第2部分(36B)を前記第1部分(36A)よりも厚く形成すること
を含む、付記B16に記載の半導体装置の製造方法。
前記絶縁層(30)を形成することは、
前記トレンチ(24)内にエッチングレートの異なる第1絶縁層(56)および第2絶縁層(60)を埋め込むこと、
前記第1絶縁層(56)および前記第2絶縁層(60)をエッチングして、前記トレンチ(24)の側壁(24A)上において前記ゲート絶縁部(36)の前記第2部分(36B)を前記第1部分(36A)よりも厚く形成すること
を含む、付記B16に記載の半導体装置の製造方法。
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法(製造プロセス)以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
10,300,400,500…半導体装置
12…半導体層
12A…第1面
12B…第2面
14…ドレイン領域
16…ドリフト領域
18…ボディ領域
20…ソース領域
22…ドレイン電極
24…トレンチ
24A…側壁
24B…底壁
26…フィールドプレート電極
28,402,502…ゲート電極
28A,402A,502A…底面
28B,402B,502B…上面
30,404,504…絶縁層
32,506…底部
32A…側面
34,508…主部
36,406,510…ゲート絶縁部
36A,510A…第1部分
36B,510B…第2部分
38,408,512…下側絶縁部
40,410,514…中間絶縁部
42…層間絶縁層
44…コンタクトトレンチ
46…コンタクト領域
48…ソースコンタクト
50…ソース配線
52…半導体基板
54…エピタキシャル層
56…第1絶縁層
58…第1導電体層
60,450…第2絶縁層
62,454…複合絶縁層
64,452…第3絶縁層
66,458,550…第2導電体層
68,114,460…p型領域
100,200,600,700…形成パターン
102…アクティブ領域
104…非アクティブ領域
106…第1電極
108,602,702…トレンチ
110…第2電極
112…絶縁層
202…ソースコンタクト
204…ソース配線
206…ゲートコンタクト
208…ゲート配線
456…第4絶縁層
502C…凹部
INT…界面
PL…下端位置
PU…上端位置
PR…基準位置
T…厚さ
12…半導体層
12A…第1面
12B…第2面
14…ドレイン領域
16…ドリフト領域
18…ボディ領域
20…ソース領域
22…ドレイン電極
24…トレンチ
24A…側壁
24B…底壁
26…フィールドプレート電極
28,402,502…ゲート電極
28A,402A,502A…底面
28B,402B,502B…上面
30,404,504…絶縁層
32,506…底部
32A…側面
34,508…主部
36,406,510…ゲート絶縁部
36A,510A…第1部分
36B,510B…第2部分
38,408,512…下側絶縁部
40,410,514…中間絶縁部
42…層間絶縁層
44…コンタクトトレンチ
46…コンタクト領域
48…ソースコンタクト
50…ソース配線
52…半導体基板
54…エピタキシャル層
56…第1絶縁層
58…第1導電体層
60,450…第2絶縁層
62,454…複合絶縁層
64,452…第3絶縁層
66,458,550…第2導電体層
68,114,460…p型領域
100,200,600,700…形成パターン
102…アクティブ領域
104…非アクティブ領域
106…第1電極
108,602,702…トレンチ
110…第2電極
112…絶縁層
202…ソースコンタクト
204…ソース配線
206…ゲートコンタクト
208…ゲート配線
456…第4絶縁層
502C…凹部
INT…界面
PL…下端位置
PU…上端位置
PR…基準位置
T…厚さ
Claims (12)
- 第1面および前記第1面と反対側の第2面を含む半導体層と、
前記半導体層の前記第2面に形成され、側壁および底壁を有するとともに、平面視において第1方向に沿って延びたトレンチと、
前記トレンチ内に形成されたフィールドプレート電極と、
前記トレンチ内に形成されたゲート電極であって、前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有する前記ゲート電極と、
前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層と
を備え、
前記半導体層は、
第1導電型のドリフト領域と、
前記ドリフト領域上に形成された第2導電型のボディ領域と
を含み、
前記ドリフト領域と前記ボディ領域との界面は、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの1/3だけ前記下端位置よりも上にある基準位置との間にある、
半導体装置。 - 前記ドリフト領域と前記ボディ領域との界面は、前記深さ方向において、前記ゲート電極の前記下端位置に揃っている、請求項1に記載の半導体装置。
- 前記ゲート電極は、矩形状の断面を有している、請求項1または2に記載の半導体装置。
- 前記ゲート電極は、前記深さ方向および前記第1方向の双方と直交する第2方向に幅を有しているものであって、前記ゲート電極の前記底面を含む底部と、前記底部上に形成された主部とを有し、
前記底部は、前記主部よりも幅狭に形成されている、請求項1または2に記載の半導体装置。 - 前記ゲート電極の前記底面は、凹部を含み、前記フィールドプレート電極は、前記凹部に部分的に収容されている、請求項1~4のうちのいずれか一項に記載の半導体装置。
- 前記ゲート電極の前記底面は、前記深さ方向と直交する平坦面であり、
前記ゲート電極の前記下端位置は、前記ゲート電極の前記底面の位置である、請求項1~5のうちのいずれか一項に記載の半導体装置。 - 前記ゲート電極の前記底面は、湾曲しており、
前記ゲート電極の前記下端位置は、前記トレンチの前記底壁に対して前記深さ方向で最も近い前記底面上の位置である、請求項1~5のうちのいずれか一項に記載の半導体装置。 - 前記半導体層は、前記ボディ領域上に形成された第1導電型のソース領域をさらに含み、前記ソース領域は、前記半導体層の前記第2面を含む、請求項1~7のうちのいずれか一項に記載の半導体装置。
- 前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達している、請求項8に記載の半導体装置。
- 前記フィールドプレート電極は、前記ソース領域と同電位である、請求項8または9に記載の半導体装置。
- 第1面および前記第1面と反対側の第2面を含む半導体層を形成すること、
前記半導体層の前記第2面に、側壁および底壁を有するとともに、平面視において第1方向に沿って延びたトレンチを形成すること、
前記トレンチ内にフィールドプレート電極を形成すること、
前記フィールドプレート電極と少なくとも一部が対向している底面を含み、前記トレンチの深さ方向の厚さを有するゲート電極を前記トレンチ内に形成すること、
前記フィールドプレート電極および前記ゲート電極を相互に分離するとともに、前記トレンチの前記側壁および前記底壁を覆う絶縁層を形成すること
を含み、
前記半導体層を形成することは、
第1導電型のドリフト領域を形成すること、
前記ドリフト領域上に第2導電型のボディ領域を形成すること
を含み、
前記ボディ領域を形成することは、前記ドリフト領域と前記ボディ領域との界面が、前記深さ方向において、前記ゲート電極の下端位置と、前記ゲート電極の前記厚さの1/3だけ前記下端位置よりも上にある基準位置との間にあるように前記ボディ領域を形成することを含む、
半導体装置の製造方法。 - 前記ボディ領域を形成することは、前記ドリフト領域と前記ボディ領域との界面が、前記深さ方向において、前記下端位置に揃うように前記ボディ領域を形成することを含む、請求項11に記載の半導体装置の製造方法。
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US17/696,278 US20220302301A1 (en) | 2021-03-22 | 2022-03-16 | Semiconductor device and method for manufacturing semiconductor device |
Applications Claiming Priority (4)
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JP2021047912 | 2021-03-22 | ||
JP2021047912 | 2021-03-22 | ||
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Publications (1)
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JP2022030839A Pending JP2022146898A (ja) | 2021-03-22 | 2022-03-01 | 半導体装置および半導体装置の製造方法 |
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- 2022-03-01 JP JP2022030839A patent/JP2022146898A/ja active Pending
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