CN113410286A - 半导体装置 - Google Patents

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Fuji Electric Co Ltd
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Abstract

本发明提供能够使每单位面积的沟道宽度密度提高并且减小导通电阻的半导体装置。半导体装置具备：第一导电型的半导体基板、第一导电型的第一半导体层、第二导电型的第二半导体层(3)、第一导电型的第一半导体区域(7)、第二导电型的第二半导体区域(8)、栅极绝缘膜、栅极电极(10)、层间绝缘膜、第一电极、第二电极、以及沟槽。第一半导体区域(7)和第二半导体区域(8)在沟槽以条纹状延伸的第一方向(y方向)上以相互分离的方式周期性地配置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
碳化硅(SiC)作为代替硅(Si)的下一代的半导体材料而受到期待。将碳化硅用于半导体材料的半导体元件(以下，记为碳化硅半导体装置)与将硅用于半导体材料的现有的半导体元件相比，具有能够使导通状态中的元件的电阻降低为几百分之一、能够在更高温(200℃以上)的环境下使用等各种优点。这是由于碳化硅的带隙比硅的带隙大3倍左右，并且碳化硅的绝缘击穿电场强度比硅的绝缘击穿电场强度大接近一个数量级这样的材料自身的优势实现的。
作为碳化硅半导体装置，到现在为止，产品化的有肖特基势垒二极管(SBD：Schottky Barrier Diode)、平面栅极结构和/或沟槽栅极结构的纵向型MOSFET(MetalOxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)。
沟槽栅极结构是在形成于半导体基板(半导体芯片)的正面的沟槽内埋入有MOS栅极的MOS栅极结构，并且沿沟槽的侧壁在与半导体基板的正面垂直的方向上形成有沟道(反型层)。因此，与沿半导体基板的正面形成有沟道的平面栅极结构相比，由于能够增加每单位面积的单位单元(元件的构成单位)密度，并且能够增加每单位面积的电流密度，因此在成本方面是有利的。平面栅极结构是在半导体基板的正面上以平板状设置有MOS栅极的MOS栅极结构。
以沟槽型MOSFET为例对现有的碳化硅半导体装置的结构进行说明(例如参照下述专利文献1、2)。图17是表示现有的碳化硅半导体装置的结构的截面图。如图17所示，沟槽型MOSFET150在n+型碳化硅基板101的正面沉积有n型碳化硅外延层102。n型碳化硅外延层102的相对于n+型碳化硅基板101侧为相反侧的表面侧设置有n型高浓度区域106。另外，在n型高浓度区域106的相对于n+型碳化硅基板101侧为相反侧的表面层选择性地设置有第一p+型基区104。在n型高浓度区域106，以覆盖沟槽118整个底面的方式选择性地设置有第二p+型基区105。
另外，在沟槽型MOSFET150还设置有p型碳化硅外延层103、n+型源极区107、p++型接触区108、栅极绝缘膜109、栅极电极110、层间绝缘膜111、源极电极113、背面电极114、沟槽118、源极电极焊盘(未图示)和漏极电极焊盘(未图示)。源极电极113设置于n+型源极区107、p++型接触区108上，并且在源极电极113上设置有源极电极焊盘。
现有技术文献
专利文献
专利文献1：日本特开2018-019045号公报
专利文献2：日本特开2018-019046号公报
发明内容
技术问题
图18是表示现有的碳化硅半导体装置的结构的图17的A-A’平面图。如图18所示，沟槽118设置为条纹状，并且在沟槽118之间以条纹状依次设置有n+型源极区107、p++型接触区108、n+型源极区107。
p++型接触区108是为了将p型碳化硅外延层103保持在与源极电极113相同的电位所必需的。在现有的碳化硅半导体装置中，通过夹在条纹状的n+型源极区107之间的p++型接触区108，而将p型碳化硅外延层103与源极电极113保持在相同的电位。
然而，在沟槽118之间设置n+型源极区107、p++型接触区108、n+型源极区107的结构中，使单元间距变窄存在限度，并且在提高沟道宽度密度上存在限度。
本发明为了消除上述现有技术带来的问题点，其目的在于提供一种半导体装置，该半导体装置能够提高每单位面积的沟道宽度密度，并且减小导通电阻。
技术方案
为了解决上述的课题，并且实现本发明的目的，本发明的半导体装置具有以下特征。半导体装置在第一导电型的半导体基板的正面侧设置有第一导电型的第一半导体层，所述第一导电型的第一半导体层的杂质浓度比上述半导体基板的杂质浓度低。在上述第一半导体层的相对于上述半导体基板侧为相反侧的表面选择性地设置有第二导电型的第二半导体层。在上述第二半导体层的相对于上述半导体基板侧为相反侧的表面层选择性地设置有第一导电型的第一半导体区域。在上述第二半导体层的相对于上述半导体基板侧为相反侧的表面层选择性地设置有第二导电型的第二半导体区域。设置有贯通上述第二半导体层而到达上述第一半导体层的条纹状的沟槽。在上述沟槽的内部隔着栅极绝缘膜设置有栅极电极。在上述第二半导体层、上述第一半导体区域和上述第二半导体区域的表面设置有第一电极。在上述半导体基板的背面设置有第二电极。上述第一半导体区域和上述第二半导体区域在上述沟槽以条纹状延伸的第一方向上以相互分离的方式周期性地配置。
另外，本发明的半导体装置的特征在于，在上述的发明中，将在上述正面内与上述第一方向垂直的上述沟槽的宽度方向设为第二方向，如果在上述半导体装置中，将上述第一半导体区域的上述第一方向的长度设为Wn，将上述第二半导体区域的上述第一方向的长度设为Wpc，将上述第一半导体区域与上述第二半导体区域之间的上述第一方向的长度设为Wp，将上述栅极电极的上述第二方向的长度设为Lg，将上述第一半导体区域的上述第二方向的长度设为Ln，并且在上述第一半导体区域和上述第二半导体区域与上述沟槽平行地以条纹状设置的半导体装置中，将上述栅极电极的上述第二方向的长度设为Lg’，将上述第一半导体区域的上述第二方向的长度设为Ln’，将上述第二半导体区域的上述第二方向的长度设为Lp’，则Wn≥(2Wp+Wpc)×(Lg+Ln)/(Lg’+2Ln’+Lp’-Lg-Ln)成立。
另外，本发明的半导体装置的特征在于，在上述的发明中，还具备二极管单元区域，所述二极管单元区域在上述第二半导体层的相对于上述半导体基板侧为相反侧的表面层仅设置有上述第二半导体区域。
另外，本发明的半导体装置的特征在于，在上述的发明中，具备与上述沟槽的底部接触的第二导电型的第三半导体区域，上述二极管单元区域在沿深度方向与上述第二半导体区域对置的区域设置有上述第三半导体区域，上述二极管单元区域以外的单元区域在除了沿深度方向与上述第一半导体区域对置的区域以外的区域设置有上述第三半导体区域。
另外，本发明的半导体装置的特征在于，在上述的发明中，如果将上述二极管单元区域中的第二半导体区域的上述第二方向的长度设为Lp，则Wn≥(2Wp+Wpc)×{n(Lg+Ln)+Lg+Lp}/{n(Lg’+2Ln’+Lp’)-n(Lg+Ln)-Lg-Lp}成立。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述沟槽被设置有多个，上述第二半导体区域设置于上述沟槽之间并且与上述沟槽中的一个接触或不与上述沟槽接触。
根据上述的发明，n+型源极区(第一导电型的第一半导体区域)和p++型接触区(第二导电型的第二半导体区域)在沟槽间以在x方向上与沟槽接触的方式设置，并以在y方向上相互分离的方式周期性地配置。由此，能够使n+型源极区和p++型接触区的宽度变窄。因此，能够使单元间距变窄，并能够使每单位面积的沟道宽度密度提高，使导通电阻减小。
另外，在n+型源极区与p++型接触区之间设置有间隔，使p型碳化硅外延层露出。由此，能够防止n+型源极区与p++型接触区重叠。因此，能够防止因n+型源极区与p++型接触区重叠而产生缺陷，并能够使栅极可靠性提高。
技术效果
根据本发明的半导体装置，具有能够提高每单位面积的沟道宽度密度，并减小导通电阻这样的效果。
附图说明
图1是表示实施方式1的碳化硅半导体装置的结构的平面图。
图2是表示实施方式1的碳化硅半导体装置的结构的图1的A-A’截面图。
图3是表示实施方式1的碳化硅半导体装置的结构的图1的B-B’截面图。
图4是表示实施方式1的碳化硅半导体装置的结构的图1的C-C’截面图。
图5是表示实施方式1的碳化硅半导体装置的其他结构的平面图。
图6是表示实施方式1的碳化硅半导体装置的沟道宽度密度的图表。
图7是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之一)。
图8是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之二)。
图9是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之三)。
图10是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之四)。
图11是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之五)。
图12是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之六)。
图13是表示实施方式2的碳化硅半导体装置的结构的平面图。
图14是表示实施方式2的碳化硅半导体装置的结构的图12的A-A’截面图。
图15是表示实施方式2的碳化硅半导体装置的结构的图12的B-B’截面图。
图16是表示实施方式2的碳化硅半导体装置的沟道宽度密度的图表。
图17是表示现有的碳化硅半导体装置的结构的截面图。
图18是表示现有的碳化硅半导体装置的结构的图17的A-A’平面图。
符号说明
1、101：n+型碳化硅基板
2、102：n型碳化硅外延层
2a：第一n型碳化硅外延层
2b：第二n型碳化硅外延层
3、103：p型碳化硅外延层
4、104：第一p+型基区
5、105：第二p+型基区
6、106：n型高浓度区域
6a：下部n型高浓度区域
6b：上部n型高浓度区域
7、107：n+型源极区
8、108：p++型接触区
9、109：栅极绝缘膜
10、110：栅极电极
11、111：层间绝缘膜
13、113：源极电极
14、114：背面电极
18、118：沟槽
20：二极管单元区域
21：MOS单元区域
50、51、150：沟槽型MOSFET
具体实施方式
以下，参照附图对本发明的碳化硅半导体装置的优选实施方式进行详细的说明。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。包含有+和-的n或p的标记相同的情况下表示为相近的浓度，浓度不限于相等。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的标记中“-”表示其后的标记于指数的横线，并通过在指数之前标记“-”来表示负的指数。
(实施方式1)
实施方式1的半导体装置使用带隙比硅(Si)的带隙宽的半导体(记为宽带隙半导体)来构成。以使用例如碳化硅(SiC)作为宽带隙半导体的情况为例，对本实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的碳化硅半导体装置的结构的平面图。图2是表示实施方式1的碳化硅半导体装置的结构的图1的A-A’截面图。图3是表示实施方式1的碳化硅半导体装置的结构的图1的B-B’截面图。图4是表示实施方式1的碳化硅半导体装置的结构的图1的C-C’截面图。
如图2～图4所示，沟槽型MOSFET50在半导体基板的正面(后述的p型碳化硅外延层3侧的面)侧具备沟槽栅极结构的MOS栅极。碳化硅半导体基体是在由碳化硅构成的n+型碳化硅基板(第一导电型的半导体基板)1上依次外延生长n型碳化硅外延层(第一导电型的第一半导体层)2和p型碳化硅外延层(第二导电型的第二半导体层)3而成。另外，也可以使n型高浓度区域6在n型碳化硅外延层2上外延生长。
沟槽栅极结构的MOS栅极由p型碳化硅外延层3、n+型源极区(第一导电型的第一半导体区域)7、p++型接触区(第二导电型的第二半导体区域)8、沟槽18、栅极绝缘膜9和栅极电极10构成。
具体而言，沟槽18从半导体基板的正面起沿深度方向z贯通p型碳化硅外延层3而到达n型高浓度区域6(在未设置n型高浓度区域6的情况下，为n型碳化硅外延层2，以下称为(2))。深度方向z是从半导体基板的正面朝向背面的方向。沟槽18配置为条纹状。
在沟槽18的内部沿沟槽18的内壁设置有栅极绝缘膜9，在栅极绝缘膜9上以埋入到沟槽18的内部的方式设置有栅极电极10。通过一个沟槽18内的栅极电极10和隔着该栅极电极10相邻的台面区域(相邻的沟槽18间的区域)来构成主半导体元件的一个单位单元。在图2和图3中，虽然仅图示了一个沟槽MOS结构，但是也可以进一步并排配置有大量的沟槽结构的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构。
在n型碳化硅外延层2的源极侧(后述的源极电极13侧)的表面层可以以与p型碳化硅外延层3接触的方式设置有n型区域(以下记为n型高浓度区域)6。n型高浓度区域6是使载流子的扩散电阻降低的所谓的电流扩散层(Current Spreading Layer：CSL)。该n型高浓度区域6例如以包覆沟槽18的内壁的方式沿与基板正面(半导体基板的正面)平行的方向均匀地设置。
n型高浓度区域6从与p型碳化硅外延层3之间的界面起到达比沟槽18的底面更靠漏极侧(后述的背面电极14侧)的深的位置。在n型高浓度区域6的内部可以分别选择性地设置有第一p+型基区4、第二p+型基区5。第一p+型基区4在相邻的沟槽18之间(台面区域)以与第二p+型基区5和沟槽18接触的方式设置，并且与p型碳化硅外延层3接触。第二p+型基区5至少覆盖沟槽18的底面和底面角部之中的底面。沟槽18的底面角部是沟槽18的底面与侧壁之间的边界。
第一p+型基区4、第二p+型基区5与n型碳化硅外延层2之间的pn结形成于比沟槽18的底面更靠漏极侧的深的位置。也可以不设置n型高浓度区域6，而将第一p+型基区4、第二p+型基区5设置于n型碳化硅外延层2的内部。对于第一p+型基区4、第二p+型基区5的漏极侧端部的深度位置而言，可以使第一p+型基区4、第二p+型基区5与n型碳化硅外延层2之间的pn结位于比沟槽18的底面更靠漏极侧的深的位置，并能够根据设计条件进行各种改变。通过第一p+型基区4、第二p+型基区5能够防止在沿沟槽18的底面的部分对栅极绝缘膜9施加高电场。
在p型碳化硅外延层3的内部选择性地设置有n+型源极区7。与n+型源极区7隔开间隔，选择性地设置有p++型接触区8。n+型源极区7与沟槽18的侧壁的栅极绝缘膜9接触并且隔着沟槽18的侧壁的栅极绝缘膜9与栅极电极10对置。
层间绝缘膜11以覆盖栅极电极10的方式设置于半导体基板的整个正面。在层间绝缘膜11开有沿深度方向z贯通层间绝缘膜11而到达基板正面的接触孔。
源极电极(第一电极)13在接触孔内与半导体基板(n+型源极区7)欧姆接触，并且通过层间绝缘膜11与栅极电极10电绝缘。在源极电极13上设置有源极电极焊盘(未图示)。在设置有p++型接触区8的情况下，源极电极13与p++型接触区8进行欧姆接触。
在半导体基板的背面，设置有成为漏极电极的背面电极(第二电极)14。在背面电极14上设置有漏极电极焊盘(未图示)。
在这里，在实施方式1中，如图1所示，沟槽18以条纹状沿y方向(第一方向)延伸并且在n+型碳化硅基板1的正面内在与y方向垂直的x方向(第二方向)上排列有多个。n+型源极区7和p++型接触区8以沿x方向与沟槽18接触的方式设置在沟槽18之间，并且以沿y方向相互分离的方式周期性地配置。
通过如此配置n+型源极区7和p++型接触区8，从而能够使n+型源极区7和p++型接触区8的宽度变窄，并且能够使单元间距(沟槽18之间的距离)变窄。因此，实施方式1的碳化硅半导体装置能够提高每单位面积的沟道宽度密度，并且减小导通电阻。
另外，在n+型源极区7与p++型接触区8之间设置有间隔，在该间隔露出有p型碳化硅外延层3。由于y方向为n+型碳化硅基板1的偏移角(off angle)方向，因此离子注入用掩模的位置容易偏移。如果离子注入用掩模的位置偏移，n+型源极区7与p++型接触区8重叠，则会产生点缺陷，栅极可靠性降低。
在实施方式1中，通过在n+型源极区7与p++型接触区8之间设置间隔，从而即使形成n+型源极区7或p++型接触区8时的离子注入用掩模的位置发生了偏移，也能够防止n+型源极区7与p++型接触区8重叠。因此，能够防止因n+型源极区7与p++型接触区8重叠而产生点缺陷，能够提高栅极可靠性。
另外，n+型源极区7与p++型接触区8各自的离子注入用掩模的位置有可能偏移0.2μm左右。并且，由于注入离子时的离子的扩散，n+型源极区7和p++型接触区8的区域有可能扩展0.3μm左右。因此，n+型源极区7与p++型接触区8之间的间隔优选为(0.3+0.2)×2＝1.0μm以上。
另外，如图2和图4所示，在沿深度方向z与在沟槽18间设置有n+型源极区7的区域对置的区域配置有p型碳化硅外延层3和n型高浓度区域6(2)。如图3和图4所示，在沿深度方向z与在沟槽18间设置有p++型接触区8的区域对置的区域相互接触地配置有p型碳化硅外延层3、第一p+型基区4和第二p+型基区5。如图4所示，在沿深度方向z与在沟槽18间未设置p++型接触区8和n+型源极区7的区域对置的区域相互接触地配置有p型碳化硅外延层3、第一p+型基区4和第二p+型基区5。
图5是表示实施方式1的碳化硅半导体装置的其他结构的平面图。在图1所示的结构中，p++型接触区8在两侧与沟槽18接触。然而，如图5所示，p++型接触区8可以仅一侧与沟槽18接触，也可以两侧都不与沟槽18接触。
以下，对用于实施方式1的碳化硅半导体装置提高沟道宽度密度的条件进行详细的说明。首先，求出现有的碳化硅半导体装置的沟道宽度密度Dch’。将在现有的碳化硅半导体装置中的栅极电极110的宽度设为Lg’(μm)、n+型源极区107的x方向的长度设为Ln’(μm)、p++型接触区108的x方向的长度设为Lp’(μm)(参照图18)。例如，各自的值为Lg’＝0.7μm、Ln’＝0.85μm、Lp’＝1μm。
在这里，如果将y方向的单元间距Py’设为固定的值例如1μm，则x方向的单元间距Px’(μm)、y方向的单元间距Py’(μm)、y方向的沟道宽度Wch’(μm)、沟道宽度密度Dch’(μm/μm2)如下所述。
Px’＝Lg’+2Ln’+Lp’
Py’＝1
Wch’＝2Py’
Dch’＝Wch’/(Px’×Py’)＝2/(Lg’+2Ln’+Lp’)
在实施方式1中也同样地将栅极电极10的宽度设为Lg，将n+型源极区7的x方向的长度设为Ln。在实施方式1中，还将n+型源极区7的y方向的长度设为Wn、p++型接触区8的y方向的长度设为Wpc、n+型源极区7与p++型接触区8之间的间隔的y方向上的长度设为Wp(参照图1)。
在这种情况下，x方向的单元间距Px(μm)、y方向的单元间距Py(μm)、y方向的沟道宽度Wch(μm)、沟道宽度密度Dch(μm/μm2)如下所述。
Px＝Lg+Ln
Py＝2Wp+Wpc+Wn
Wch＝2Wn(因为沟道形成于n+型源极区7的两侧)
Dch＝Wch/(Px×Py)＝2Wn/{(Lg+Ln)×(2Wp+Wpc+Wn)}
由此，用于在实施方式1的碳化硅半导体装置中提高沟道宽度密度的条件是Dch≥Dch’。因此，通过Wn≥(2Wp+Wpc)×Px/(Px’-Px)＝(2Wp+Wpc)×(Lg+Ln)/(Lg’+2Ln’+Lp’-Lg-Ln)成立，从而能够在实施方式1的碳化硅半导体装置中，与现有的碳化硅半导体装置相比提高沟道宽度密度。
图6是表示实施方式1的碳化硅半导体装置的沟道宽度密度的图表。在图6中，横轴表示Wn(n+型源极区7的x方向的长度)，单位为μm。纵轴表示沟道宽度密度Dch，单位为μm/μm2。在现有的碳化硅半导体装置中，表示在Lg’＝0.7μm、Ln’＝0.85μm、Lp’＝1μm下的沟道宽度密度。
实施方式1的碳化硅半导体装置表示在实施例1中Lg＝0.7μm、Ln＝1.1μm、Wp＝1μm、Wpc＝1μm的情况和在实施例2中Lg＝0.7μm、Ln＝0.85μm、Wp＝1μm、Wpc＝1μm的情况。
由图6可知：在实施例1中，在Wn≥3.375μm时沟道宽度密度Dch变得比现有的碳化硅半导体装置的沟道宽度密度Dch高，在实施例2中，在Wn≥2.514μm时沟道宽度密度Dch变得比现有的碳化硅半导体装置的沟道宽度密度Dch高。
(实施方式1的碳化硅半导体装置的制造方法)
接下来，对实施方式1的碳化硅半导体装置的制造方法进行说明。图7～图12是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。
首先准备由n型的碳化硅形成的n+型碳化硅基板1。并且，在该n+型碳化硅基板1的第一主面上一边掺杂n型的杂质例如氮原子(N)，一边使第一n型碳化硅外延层2a外延生长直到例如30μm左右的厚度为止。到此为止的状态示于图7。
接下来，在第一n型碳化硅外延层2a的表面上利用例如氧化膜形成通过光刻技术而具有预定的开口部的离子注入用掩模。并且，将铝等p型的杂质注入到氧化膜的开口部，形成深度为0.5μm左右的第一p+型基区4。
另外，以与相邻的第一p+型基区4之间的距离达到1.5μm左右的方式形成。将第一p+型基区4的杂质浓度设定为例如5×1018/cm3左右。
接下来，可以除去离子注入用掩模的一部分，在开口部将氮等n型的杂质进行离子注入，在第一n型碳化硅外延层2a的表面区域的一部分形成例如深度为0.5μm左右的下部n型高浓度区域6a。将下部n型高浓度区域6a的杂质浓度设定为例如1×1017/cm3左右。到此为止的状态示于图8。
接下来，在第一n型碳化硅外延层2a的表面上以0.5μm左右的厚度形成掺杂有氮等n型的杂质的第二n型碳化硅外延层2b。第二n型碳化硅外延层2b的杂质浓度设定为达到3×1015/cm3左右。以后，使第一n型碳化硅外延层2a和第二n型碳化硅外延层2b一起成为n型碳化硅外延层2。
接下来，在第二n型碳化硅外延层2b的沿深度方向z与不设置n+型源极区7的区域对置的区域的表面上，利用例如氧化膜形成通过光刻而具有预定的开口部的离子注入用掩模。并且，将铝等p型的杂质注入到氧化膜的开口部，以与第一p+型基区4重叠的方式形成深度为0.5μm左右的第二p+型基区5(未图示)。将第二p+型基区5的杂质浓度设定为达到例如5×1018/cm3左右。
接下来，可以除去离子注入用掩模的一部分，在开口部将氮等n型的杂质进行离子注入，在第二n型碳化硅外延层2b的表面区域的一部分形成例如深度为0.5μm左右的上部n型高浓度区域6b。将上部n型高浓度区域6b的杂质浓度设定为例如1×1017/cm3左右。该上部n型高浓度区域6b与下部n型高浓度区域6a以至少一部分接触的方式形成，并形成n型高浓度区域6。但是，存在该n型高浓度区域6形成于基板整个面的情况和不形成于基板整个面的情况。到此为止的状态示于图9。
接下来，在n型碳化硅外延层2的表面上，通过外延生长以1.1μm左右的厚度形成p型碳化硅外延层3。p型碳化硅外延层3的杂质浓度设定为4×1017/cm3左右。在通过外延生长形成p型碳化硅外延层3后，可以对p型碳化硅外延层3进一步将铝等p型的杂质离子注入到p型碳化硅外延层3的沟道区域。
接下来，在p型碳化硅外延层3的表面上，利用例如氧化膜形成通过光刻而具有预定的开口部的离子注入用掩模。在该开口部离子注入氮(N)、磷(P)等n型的杂质，在p型碳化硅外延层3的表面的一部分形成n+型源极区7。接下来，除去用于形成n+型源极区7的离子注入用掩模，并用同样的方法形成具有预定的开口部的离子注入用掩模，在p型碳化硅外延层3的表面的一部分离子注入磷等p型的杂质，形成p++型接触区8(未图示)。p++型接触区8的杂质浓度设定为比p型碳化硅外延层3的杂质浓度高。n+型源极区7和p++型接触区8形成为图1的平面图的形状。到此为止的状态示于图10。图10表示图1的A-A’截面。
接下来，在1700℃左右的惰性气体环境下进行热处理(退火)，实施第一p+型基区4、第二p+型基区5、n+型源极区7和p++型接触区8的活化处理。应予说明，可以如上所述通过一次热处理而使各离子注入区域一块活化，也可以在每次进行离子注入时进行热处理而使其活化。
接下来，在p型碳化硅外延层3的表面上利用例如氧化膜形成通过光刻而具有预定的开口部的沟槽形成用掩模。接下来，通过干法蚀刻形成贯通p型碳化硅外延层3，到达n型高浓度区域6(2)的沟槽18。沟槽18的底部也可以到达形成于n型高浓度区域6(2)的第一p+型基区4。接下来，除去沟槽形成用掩模。到此为止的状态示于图11。
接下来，沿n+型源极区7的表面以及沟槽18的底部和侧壁形成栅极绝缘膜9。该栅极绝缘膜9可以在氧气环境中通过1000℃左右的温度的热氧化来形成。另外，该栅极绝缘膜9也可以利用通过高温氧化(High Temperature Oxide：HTO)等这样的化学反应来沉积的方法形成。
接下来，在栅极绝缘膜9上设置掺杂有例如磷原子的多晶硅膜。该多晶硅膜可以以填埋沟槽18内的方式形成。通过光刻对该多晶硅膜进行图案化，并通过使该多晶硅膜残留于沟槽18内部从而形成栅极电极10。
接下来，以覆盖栅极绝缘膜9和栅极电极10的方式将例如磷玻璃以1μm左右的厚度进行成膜，形成层间绝缘膜11。通过光刻对层间绝缘膜11和栅极绝缘膜9进行图案化，形成使n+型源极区7和p++型接触区8露出的接触孔。其后，进行热处理(回流)而使层间绝缘膜11平坦化。到此为止的状态示于图12。另外，在层间绝缘膜11形成接触孔后，可以形成由钛(Ti)或氮化钛(TiN)或钛和氮化钛的层叠构成的势垒金属。在这种情况下，在势垒金属上也设置使n+型源极区7和p++型接触区8露出的接触孔。
接下来，在设置于层间绝缘膜11的接触孔内和层间绝缘膜11上形成成为源极电极13的导电性的膜。导电性的膜例如是镍(Ni)膜。另外，在n+型碳化硅基板1的第二主面上也同样地形成镍(Ni)膜。其后，在例如970℃左右的温度下进行热处理，使接触孔内部的镍膜硅化物(Silicide)化而作为源极电极13。同时，形成于第二主面的镍膜成为与n+型碳化硅基板1形成欧姆结的背面电极14。其后，选择性地除去未反应的镍膜，仅在例如接触孔内残留源极电极13。
接下来，以埋入接触孔的方式形成源极电极焊盘(未图示)。可以将为了形成源极电极焊盘而沉积的金属层的一部分作为栅极焊盘。在n+型碳化硅基板1的背面，利用溅射沉积等在背面电极14的接触部形成镍(Ni)膜、钛(Ti)膜等金属膜。该金属膜也可以是将多个Ni膜、Ti膜进行组合层叠而成。其后，以使金属膜硅化物化而形成欧姆接触的方式实施高速热处理(RTA：Rapid Thermal Annealing)等退火。其后，利用电子束(EB：Electron Beam)沉积等形成依次层叠例如Ti膜、Ni膜、金(Au)膜而成的层叠膜等厚膜，并形成背面电极14。
在上述的外延生长和离子注入中，作为n型杂质(n型掺杂剂)例如可以使用对于碳化硅而言成为n型的氮(N)、磷(P)、砷(As)、锑(Sb)等。作为p型杂质(p型掺杂剂)例如可以使用对于碳化硅而言成为p型的硼(B)、铝(Al)、镓(Ga)、铟(In)、铊(Tl)等。如此，完成图1～图4所示的沟槽型MOSFET50。
如以上所说明的那样，根据实施方式1的碳化硅半导体装置，n+型源极区和p++型接触区在沟槽间以在x方向上与沟槽接触的方式设置，并以在y方向上相互分离的方式周期性地配置。由此，能够使n+型源极区和p++型接触区的宽度变窄。因此，能够使单元间距变窄，并能够使每单位面积的沟道宽度密度提高，减小导通电阻。
另外，在n+型源极区与p++型接触区之间设置有间隔，使p型碳化硅外延层露出。由此，能够防止n+型源极区与p++型接触区重叠。因此，能够防止因n+型源极区与p++型接触区重叠而产生点缺陷，并能够提高栅极可靠性。
(实施方式2)
图13是表示实施方式2的碳化硅半导体装置的结构的平面图。图14是表示实施方式2的碳化硅半导体装置的结构的图12的A-A’截面图。图15是表示实施方式2的碳化硅半导体装置的结构的图12的B-B’截面图。
实施方式2的碳化硅半导体装置51与实施方式1的碳化硅半导体装置50的不同点在于：具备在被沟槽18所夹的整个区域设置有p++型接触区8的二极管单元区域20。通过设置二极管单元区域20，从而在将碳化硅半导体装置51用于逆变器等时不需要在外部连接二极管。
如图14和图15所示，在二极管单元区域20中，在沿深度方向z与在沟槽18间设置有p++型接触区8的区域对置的区域，相互接触地配置有p型碳化硅外延层3、第一p+型基区4和第二p+型基区(第二导电型的第三半导体区域)5。
在二极管单元区域20之间，设置有在沟槽间具有n+型源极区和p++型接触区的MOS条纹被配置有一个或多个而成的MOS单元区域21。图13表示在MOS单元区域21配置有三个MOS条纹的例子。在MOS单元区域21中，与实施方式1同样地，n+型源极区7和p++型接触区8在沟槽18间以在x方向上与沟槽18接触的方式设置，并以在y方向上相互分离的方式周期性地配置。
如图14所示，在沿深度方向z与在MOS单元区域21的沟槽18间设置有n+型源极区7的区域对置的区域中，与实施方式1同样地，配置有p型碳化硅外延层3和n型高浓度区域6(2)。虽然未被图示，但是在沿深度方向z与在MOS单元区域21的沟槽18间设置有p++型接触区8的区域对置的区域中，相互接触地配置有p型碳化硅外延层3、第一p+型基区4和第二p+型基区5。即，具有与二极管单元区域20同样的结构。虽然未被图示，但是在沿深度方向z与在MOS单元区域21的沟槽18间未设置有p++型接触区8和n+型源极区7的区域对置的区域中，相互接触地配置有p型碳化硅外延层3、第一p+型基区4和第二p+型基区5。即，具有与二极管单元区域20同样的结构。
另外，在二极管单元区域20中的第一p+型基区4的n+型碳化硅基板1侧的表面比在MOS单元区域21中的第一p+型基区4的n+型碳化硅基板1侧的表面浅，即在二极管单元区域20中的第一p+型基区4的n+型碳化硅基板1侧的表面可以位于源极电极13侧。在这种情况下，在二极管单元区域20工作，产生了雪崩击穿时，通过设置连续的p型区域从而能够使电流易于流动，使电位差减小。
在实施方式2中也与实施方式1同样地，p++型接触区8可以仅一侧与沟槽18接触，另外，也可以两侧都不与沟槽18接触。
以下，对用于实施方式2的碳化硅半导体装置提高沟道宽度密度的条件进行详细的说明。将在二极管单元区域20之间配置的MOS单元区域21的数量设为n，将p++型接触区8的x方向的长度设为Lp。
在这种情况下，x方向的单元间距Px(μm)、y方向的单元间距Py(μm)、y方向的沟道宽度Wch(μm)、沟道宽度密度Dch(μm/μm2)如下所述。
Px＝n×(Lg+Ln)+Lg+Lp
Py＝2Wp+Wpc+Wn
Wch＝2nWn
Dch＝Wch/(Px×Py)＝2nWn/[{n(Lg+Ln)+Lg+Lp}×(2Wp+Wpc+Wn)]
由此，用于在实施方式2的碳化硅半导体装置中提高沟道宽度密度的条件为Dch≥Dch’。因此，通过Wn≥(2Wp+Wpc)×Px/(nPx’-Px)＝(2Wp+Wpc)×{n(Lg+Ln)+Lg+Lp}/{n(Lg’+2Ln’+Lp’)-n(Lg+Ln)-Lg-Lp}成立，从而能够在实施方式2的碳化硅半导体装置中，与现有的碳化硅半导体装置相比提高沟道宽度密度。
图16是表示实施方式2的碳化硅半导体装置的沟道宽度密度的图表。在图16中，横轴表示Wn(n+型源极区7的x方向的长度)，单位是μm。纵轴表示沟道宽度密度Dch，单位是μm/μm2。在现有的碳化硅半导体装置中，表示在Lg’＝0.7μm、Ln’＝0.85μm、Lp’＝1μm下的沟道宽度密度。
实施方式2的碳化硅半导体装置表示在实施例1中Lg＝0.7μm、Ln＝1.1μm、Wp＝1μm、Wpc＝1μm的情况和在实施例2中Lg＝0.7μm、Ln＝0.85μm、Wp＝1μm、Wpc＝1μm的情况。在实施例1和实施例2中分别表示n(包含于MOS单元区域21的、在沟槽间具有n+型源极区7和p++型接触区8的MOS条纹的数量)＝1～4的情况。
由图16可知：在实施例1中，在n≥2的情况下，沟道宽度密度Dch能够比现有的碳化硅半导体装置的沟道宽度密度高。具体而言，可知当n＝2的情况下，在Wn≥11.572μm时、当n＝3的情况下，在Wn≥7.2μm时、当n＝4的情况下，在Wn≥5.87μm时沟道宽度密度Dch变得比现有的碳化硅半导体装置的沟道宽度密度高。另外，可知在实施例2中，在n≥1的情况下，沟道宽度密度Dch能够比现有的碳化硅半导体装置的沟道宽度密度高。具体而言，可知当n＝1的情况下，在Wn≥31μm时、当n＝2的情况下，在Wn≥6.489μm时、当n＝3的情况下，在Wn≥4.65μm时、当n＝4的情况下，在Wn≥3.975μm时沟道宽度密度Dch变得比现有的碳化硅半导体装置的沟道宽度密度高。
实施方式2的碳化硅半导体装置能够与实施方式1同样地制造，因此省略制造方法的记载。
如以上所说明的那样，根据实施方式2的碳化硅半导体装置，即使在设置有二极管单元区域的情况下，也具有与实施方式1同样的效果。另外，通过设置二极管单元区域，从而在将碳化硅半导体装置用于逆变器等时不需要在外部连接二极管。
以上，本发明能够在不脱离本发明的主旨的范围内进行各种改变，在上述的各实施方式中，例如各部分的尺寸和/或杂质浓度等可根据所要求的规格等进行各种设定。另外，虽然在各实施方式中将第一导电型设为n型，将第二导电型设为p型，但是本发明即使将第一导电型设为p型，将第二导电型设为n型也同样成立。
【工业上的可利用性】
如上所述，本发明的碳化硅半导体装置对使用于逆变器等电力转换装置、各种工业用机械等的电源装置、汽车的点火器等的功率半导体装置是有用的。

Claims (6)

1.一种半导体装置，其特征在于，具备：
第一导电型的半导体基板；
第一导电型的第一半导体层，其设置于所述半导体基板的正面侧，并且杂质浓度比所述半导体基板的杂质浓度低；
第二导电型的第二半导体层，其选择性地设置于所述第一半导体层的相对于所述半导体基板侧为相反侧的表面；
第一导电型的第一半导体区域，其选择性地设置于所述第二半导体层的相对于所述半导体基板侧为相反侧的表面层；
第二导电型的第二半导体区域，其选择性地设置于所述第二半导体层的相对于所述半导体基板侧为相反侧的表面层；
条纹状的沟槽，其贯通所述第二半导体层而到达所述第一半导体层；
栅极电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；
第一电极，其设置于所述第二半导体层、所述第一半导体区域和所述第二半导体区域的表面；以及
第二电极，其设置于所述半导体基板的背面，
所述第一半导体区域和所述第二半导体区域在所述沟槽以条纹状延伸的第一方向上以相互分离的方式周期性地配置。
2.根据权利要求1所述的半导体装置，其特征在于，将在所述正面内与所述第一方向垂直的所述沟槽的宽度方向作为第二方向，
如果在所述半导体装置中，将所述第一半导体区域的所述第一方向的长度设为Wn，将所述第二半导体区域的所述第一方向的长度设为Wpc，将所述第一半导体区域与所述第二半导体区域之间的所述第一方向的长度设为Wp，将所述栅极电极的所述第二方向的长度设为Lg，将所述第一半导体区域的所述第二方向的长度设为Ln，
并且在所述第一半导体区域和所述第二半导体区域与所述沟槽平行地以条纹状设置的半导体装置中，将所述栅极电极的所述第二方向的长度设为Lg’，将所述第一半导体区域的所述第二方向的长度设为Ln’，将所述第二半导体区域的所述第二方向的长度设为Lp’，
则Wn≥(2Wp+Wpc)×(Lg+Ln)/(Lg’+2Ln’+Lp’-Lg-Ln)成立。
3.根据权利要求1或2所述的半导体装置，其特征在于，还具备：二极管单元区域，其在所述第二半导体层的相对于所述半导体基板侧为相反侧的表面层仅设置有所述第二半导体区域。
4.根据权利要求3所述的半导体装置，其特征在于，具备与所述沟槽的底部接触的第二导电型的第三半导体区域，
所述二极管单元区域在沿深度方向与所述第二半导体区域对置的区域设置有所述第三半导体区域，
所述二极管单元区域以外的单元区域在除了沿深度方向与所述第一半导体区域对置的区域以外的区域设置有所述第三半导体区域。
5.根据权利要求3或4所述的半导体装置，其特征在于，如果将所述二极管单元区域中的第二半导体区域的所述第二方向的长度设为Lp，
则Wn≥(2Wp+Wpc)×{n(Lg+Ln)+Lg+Lp}/{n(Lg’+2Ln’+Lp’)-n(Lg+Ln)-Lg-Lp}成立。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，所述沟槽被设置有多个，所述第二半导体区域设置于所述沟槽之间并且与所述沟槽中的一个接触或不与所述沟槽接触。
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