JP2020065021A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ブレークダウン時に流れる電流に起因する特性変動が抑制される半導体装置を提供する。【解決手段】エピタキシャル層ＮＥＬに規定された第１素子領域ＦＣＭに第１パワーＭＯＳトランジスタＱ１とコラムＣＬＭとが形成され、第２素子領域ＲＣＭに第２パワーＭＯＳトランジスタＱ２が形成されている。第１パワーＭＯＳトランジスタＱ１は第１トレンチゲート電極ＴＧＥ１を含み、第２パワーＭＯＳトランジスタＱ２は第２トレンチゲート電極ＴＧＥ２を含む。第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１は、第２トレンチゲート電極ＴＧＥ２の深さＧＤＰ２よりも浅い。【選択図】図５

Description

本発明は、半導体装置およびその製造方法に関し、たとえば、パワーＭＯＳ半導体素子を備えた車載用の半導体装置に好適に利用できるものである。
たとえば、車のメンテナンス等を行った際に、バッテリー等の電源の正極と負極とが、本来の極性とは逆の極に接続（逆接続）されることが想定される。電源が逆接続された場合に負荷等を保護することを目的として、パワーＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置が適用されている。この種の半導体装置として、たとえば、特許文献１では、同じ特性を有する直列に接続された２つのパワーＭＯＳトランジスタを備えた半導体装置が提案されている。
ところが、同じ特性を有する２つのパワーＭＯＳトランジスタを直列に接続させた場合には、半導体装置のオン抵抗は、１個のパワーＭＯＳトランジスタのオン抵抗の約２倍程度の抵抗値になってしまう。このため、半導体装置のオン抵抗を低減するために、特許文献２には、特性等が異なる２つのパワーＭＯＳトランジスタを直列に接続させた半導体装置が提案されている。
２つのパワーＭＯＳトランジスタのうち、一方のパワーＭＯＳトランジスタでは、電源が逆接続された場合の保護のために、耐圧として電源の最大定格程度が確保されるように設計されている。２つのパワーＭＯＳトランジスタのうち、他方のパワーＭＯＳトランジスタでは、電源が適切に接続された場合のオン抵抗の低減のために、コラムを備えたスーパージャンクション構造が採用されている。
特開２００２−３６８２１９号公報 特開２０１６−２０７７１６号公報 特開２００５−１９５５８号公報
半導体装置では、オフ状態において、たとえば、逆起電力またはサージ電流等によって、耐圧を超える電圧が印加されると、ブレークダウンが発生することがある。ブレークダウンが発生すると、スーパージャンクション構造を備えたパワーＭＯＳトランジスタでは、ドレイン側からソース側へ電流が流れることになる。
このとき、トレンチゲート電極およびコラムの配置構造によっては、電流がドレインからトレンチゲート側を経てソース側へ流れる場合がある。電流がトレンチゲート側を流れると、ゲート容量が変動してしまい、パワーＭＯＳトランジスタの特性が変動することがあった。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置は、半導体基板と、半導体層と、第１領域および第２領域と、第１スイッチング素子と、第２スイッチング素子とを有している。第１スイッチング素子は、半導体層の表面から第１深さにわたり位置する第１トレンチゲート電極と、第１不純物領域第１部と、第２不純物領域第１部と、柱状体とを備えている。第２スイッチング素子は、半導体層の表面から第２深さにわたり位置する第２トレンチゲート電極と、第１不純物領域第２部と、第２不純物領域第２部とを備えている。第１深さは第２深さよりも浅い。
他の実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の表面に半導体層を形成する。第１領域および第２領域をそれぞれ規定する。半導体層に第１トレンチを形成する。半導体層に第２トレンチを形成する。柱状体を形成する。第１トレンチゲート電極と第２トレンチゲート電極とを形成する。第１不純物領域第１部と第１不純物領域第２部とを形成する。第２不純物領域第１部と第２不純物領域第２部とを形成する。第１トレンチを形成する工程および第２トレンチを形成する工程では、第１トレンチは第２トレンチよりも浅く形成される。第１トレンチゲート電極を形成する工程および第２トレンチゲート電極を形成する工程では、第１トレンチゲート電極は、半導体層の表面から第２トレンチゲート電極の底よりも浅い位置にわたり形成される。
一実施の形態に係る半導体装置によれば、ブレークダウンが発生した際に、第１スイッチング素子が特性変動を起こすのを抑制することができる。
他の実施の形態に係る半導体装置の製造方法によれば、ブレークダウンが発生した際に、第１スイッチング素子が特性変動を起こすのを抑制することができる半導体装置を製造することができる。
各実施の形態に係る半導体装置を適用した回路図である。 実施の形態１に係る半導体装置の平面パターンの一例を示す平面図である。 同実施の形態において、図２に示す点線枠ＦＲ内の平面構造を示す部分拡大平面図である。 同実施の形態において、図２に示す点線枠ＲＲ内の平面構造を示す部分拡大平面図である。 同実施の形態において、図２に示す断面線Ｖ−Ｖにおける部分断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、電源が適切に接続されている場合の半導体装置の動作を説明するための回路図である。 同実施の形態において、電源が逆接続されている場合の半導体装置の動作を説明するための回路図である。 比較例に係る半導体装置を説明するための部分断面図である。 同実施の形態において、電源が適切に接続されている場合の半導体装置に、ブレークダウンが発生した場合の電流の流れを説明するための回路図である。 同実施の形態において、半導体装置にブレークダウンが発生した場合の特性変動の有無をシミュレーションによって評価した結果を示す図である。 同実施の形態において、マイクロローディング効果を説明するためのトレンチの深さとトレンチの幅との関係を示すグラフである。 実施の形態２に係る半導体装置の平面構造を示す部分拡大平面図である。 同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける部分断面図である。 実施の形態３に係る半導体装置の部分断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す部分断面図である。 同実施の形態において、図２６に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２８に示す工程の後に行われる工程を示す部分断面図である。 同実施の形態において、図２９に示す工程の後に行われる工程を示す部分断面図である。
はじめに、各実施の形態に係る半導体装置が、スイッチとして適用される回路について説明する。図１に示すように、バッテリー等の電源ＢＡと負荷ＬＡＤとの間に、半導体装置ＳＤＶが電気的に接続されている。半導体装置ＳＤＶでは、第１パワーＭＯＳトランジスタＱ１（第１スイッチング素子）と第２パワーＭＯＳトランジスタＱ２（第２スイッチング素子）とが、共通のドレインＤ１２を介して電気的に直列に接続されている。
電源ＢＡが適切に接続されている状態では、電源ＢＡの正極が、第２パワーＭＯＳトランジスタＱ２のソースＳ２に電気的に接続され、電源ＢＡの負極が、負荷ＬＡＤを介して第１パワーＭＯＳトランジスタＱ１のソースＳ１に電気的に接続されている。
第１パワーＭＯＳトランジスタＱ１は、電源ＢＡが適切に接続されている場合に、負荷ＬＡＤへ電力を供給する通常の動作（オン動作とオフ動作）を行うパワーＭＯＳトランジスタである。第１パワーＭＯＳトランジスタＱ１では、逆起電力またはサージ電流等による電圧を考慮した耐圧が確保されている。一方、第２パワーＭＯＳトランジスタＱ２は、電源ＢＡが逆接続された場合に、電流の逆流を阻止するためのパワーＭＯＳトランジスタである。以下、半導体装置の構造について、具体的に説明する。
実施の形態１
実施の形態１に係る半導体装置の一例について説明する。図２に示すように、半導体装置ＳＤＶでは、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ２とは、同一の半導体基板ＳＵＢに形成されている。第１パワーＭＯＳトランジスタＱ１は、第１素子領域ＦＣＭに形成されている。第２パワーＭＯＳトランジスタＱ２は、第２素子領域ＲＣＭに形成されている。半導体基板ＳＵＢは、共通のドレインＤＮ（図５参照）となる。
第１素子領域ＦＣＭを周囲から取り囲み、電流のリークを阻止する第１外周部構造ＴＳ１（図５参照）が形成されている。第２素子領域ＲＣＭを周囲から取り囲み、電流のリークを阻止する第２外周部構造ＴＳ２（図５参照）が形成されている。半導体基板ＳＵＢは、たとえば、リードフレーム（図示せず）に搭載されている。
第１素子領域ＦＣＭの表面には、第１ゲート電極ＧＥ１と第１ソース電極ＳＥ１とが配置されている。図２および図３に示すように、第１ゲート電極ＧＥ１は、ゲートコンタクトＧＣＴ１を介して、第１パワーＭＯＳトランジスタＱ１のゲートとしての第１トレンチゲート電極ＴＧＥ１に電気的に接続されている。第１ソース電極ＳＥ１は、ソースコンタクトＳＣＴ１を介して、第１パワーＭＯＳトランジスタＱ１のソースに電気的に接続されている。また、第１素子領域ＦＣＭでは、互いに間隔を隔てて、Ｐ型のコラムＣＬＭが形成されている。
第２素子領域ＲＣＭの表面には、第２ゲート電極ＧＥ２と第２ソース電極ＳＥ２とが配置されている。図２および図４に示すように、第２ゲート電極ＧＥ２は、ゲートコンタクトＧＣＴ２を介して、第２パワーＭＯＳトランジスタＱ２のゲートとしての第２トレンチゲート電極ＴＧＥ２に電気的に接続されている。第２ソース電極ＳＥ２は、ソースコンタクトＳＣＴ２を介して、第２パワーＭＯＳトランジスタＱ２のソースに電気的に接続されている。
次に、半導体装置ＳＤＶの断面構造について説明する。図５に示すように、Ｎ＋型の半導体基板ＳＵＢの表面上に、Ｎ−型のエピタキシャル層ＮＥＬ（半導体層）が形成されている。Ｎ＋型の半導体基板ＳＵＢは、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ２との共通のドレインＤＮとなる。エピタキシャル層ＮＥＬには、互いに距離を隔てて第１素子領域ＦＣＭと第２素子領域ＲＣＭとが規定されている。第１素子領域ＦＣＭと第２素子領域ＲＣＭとの間には、第１外周部構造ＴＳ１と第２外周部構造ＴＳ２が位置する。
第１素子領域ＦＣＭでは、エピタキシャル層ＮＥＬの表面から所定の深さにわたって第１トレンチＴＲＣ１が形成されている。その第１トレンチＴＲＣ１内に、第１ゲート絶縁膜ＧＩＦ１（第１絶縁膜）を介在させて第１トレンチゲート電極ＴＧＥ１が形成されている。図３に示すように、第１トレンチゲート電極ＴＧＥ１は、一方向に延在するともに、一方向と交差する他の方向に互いに間隔を隔てて形成されている。
エピタキシャル層ＮＥＬにおける、第１トレンチゲート電極ＴＧＥ１の底よりも浅い領域には、第１ゲート絶縁膜ＧＩＦ１に接する態様で、チャネルとなるＰ−型のＰ−型領域ＰＭが形成されている。エピタキシャル層ＮＥＬにおける、Ｐ−型領域ＰＭよりも浅い領域には、ソースとしてのＮ＋型のＮ＋型領域ＳＮと、Ｐ＋型領域ＰＰとがそれぞれ形成されている。Ｎ＋型領域ＳＮは、Ｐ−型領域ＰＭと第１ゲート絶縁膜ＧＩＦ１とに接する態様で形成されている。Ｐ＋型領域ＰＰは、Ｐ−型領域ＰＭとＮ＋型領域ＳＮとに接する態様で形成されている。
エピタキシャル層ＮＥＬにおける、Ｐ−型領域ＰＭよりも深い領域には、Ｐ−型領域ＰＭに接する態様で、第１トレンチゲート電極ＴＧＥ１の底よりも深い位置にわたりＰ型のコラムＣＬＭが形成されている。図３に示すように、コラムＣＬＭは、第１トレンチゲート電極ＴＧＥ１が延在する方向に沿って、互いに間隔を隔てて配置されている。また、コラムＣＬＭは、第１トレンチゲート電極ＴＧＥ１とは、第１トレンチゲート電極ＴＧＥ１が延在する方向と交差する他の方向に距離を隔てて配置されている。
第２素子領域ＲＣＭでは、エピタキシャル層ＮＥＬの表面から所定の深さにわたって第２トレンチＴＲＣ２が形成されている。その第２トレンチＴＲＣ２内に、第２ゲート絶縁膜ＧＩＦ２（第２絶縁膜）を介在させて第２トレンチゲート電極ＴＧＥ２が形成されている。図３に示すように、第２トレンチゲート電極ＴＧＥ２は、一方向に延在するともに、一方向と交差する他の方向に互いに間隔を隔てて形成されている。
エピタキシャル層ＮＥＬにおける、第２トレンチゲート電極ＴＧＥ２の底よりも浅い領域には、第２ゲート絶縁膜ＧＩＦ２に接する態様で、チャネルとなるＰ−型のＰ−型領域ＰＭが形成されている。エピタキシャル層ＮＥＬにおける、Ｐ−型領域ＰＭよりも浅い領域には、ソースとしてのＮ＋型のＮ＋型領域ＳＮと、Ｐ＋型領域ＰＰとがそれぞれ形成されている。Ｎ＋型領域ＳＮは、Ｐ−型領域ＰＭと第２ゲート絶縁膜ＧＩＦ２とに接する態様で形成されている。Ｐ＋型領域ＰＰは、Ｐ−型領域ＰＭとＮ＋型領域ＳＮとに接する態様で形成されている。
上述した半導体装置ＳＤＶでは、第１パワーＭＯＳトランジスタＱ１の第１トレンチゲート電極ＴＧＥ１は、エピタキシャル層ＮＥＬの表面から所定の深さＧＤＰ１（第１深さ）にわたり位置する。第２パワーＭＯＳトランジスタＱ２の第２トレンチゲート電極ＴＧＥ２は、エピタキシャル層ＮＥＬの表面から所定の深さＧＤＰ２（第２深さ）にわたり位置する。深さＧＤＰ１は、深さＧＤＰ２よりも浅い。第１トレンチゲート電極ＴＧＥ１が延在する方向と交差する方向の長さ（幅ＧＷ１）は、第２トレンチゲート電極ＴＧＥ２が延在する方向と交差する方向の長さ（幅ＧＷ２）よりも狭い。
次に、上述した半導体装置の製造方法の一例について説明する。まず、ドレイン領域となるＮ＋型の半導体基板ＳＵＢが用意される（図６参照）。次に、図６に示すように、半導体基板ＳＵＢの表面に、エピタキシャル成長法によって、Ｎ−型のエピタキシャル層ＮＥＬが形成される。次に、エピタキシャル層ＮＥＬを覆うように、ハードマスクとなるシリコン酸化膜ＨＭ１が形成される。
次に、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ１が形成される。フォトレジストパターンＰＲ１には、第１トレンチに対応する開口部ＮＫと第２トレンチに対応する開口部ＷＫとが形成されている。開口部ＮＫの開口幅は幅ＷＲ１であり、開口部ＷＫの開口幅は幅ＷＲ２である。幅ＷＲ１は幅ＷＲ２よりも狭い。
次に、フォトレジストパターンＰＲ１をエッチングマスクとして、シリコン酸化膜ＨＭ１に異方性エッチング処理を行うことにより、第１素子領域ＦＣＭには、開口部ＮＰが形成される。第２素子領域ＲＣＭには、開口部ＷＰが形成される。その後、フォトレジストパターンＰＲ１が除去される。
こうして、図７に示すように、第１トレンチと第２トレンチとを形成する際のハードマスクとなるシリコン酸化膜ＨＭ１のパターンが形成される。第１素子領域ＦＣＭに位置するシリコン酸化膜ＨＭ１の部分には、第１トレンチを形成するための開口部ＮＰが形成される。第２素子領域ＲＣＭに位置するシリコン酸化膜ＨＭ１の部分は、第２トレンチ形成するための開口部ＷＰが形成される。開口部ＮＰの開口幅は幅ＷＭ１であり、開口部ＷＰの開口幅は幅ＷＭ２である。幅ＷＭ１は幅ＷＭ２よりも狭い。
次に、図８に示すように、シリコン酸化膜ＨＭ１をエッチングマスクとして、エピタキシャル層ＮＥＬにエッチング処理を行うことによって、第１素子領域ＦＣＭには、第１トレンチＴＲＣ１が形成され、第２素子領域ＲＣＭには、第２トレンチＴＲＣ２が形成される。
ここで、第１トレンチを形成するための開口部ＮＰの幅ＷＭ１は、第２トレンチを形成するための開口部ＷＰの幅ＷＭ２よりも狭い。このため、マイクロローディング効果により、第１トレンチを形成する際のエピタキシャル層ＮＥＬのエッチンググレートは、第２トレンチを形成する際のエピタキシャル層ＮＥＬのエッチンググレートよりも低くなる。なお、マイクロローディング効果は、たとえば、特許文献３において報告されている。
これにより、第１トレンチＴＲＣ１の深さＤ１は、第２トレンチＴＲＣ２の深さＤ２よりも浅くなる。また、第１トレンチＴＲＣ１の幅Ｗ１は、第２トレンチＴＲＣ２の幅Ｗ２よりも狭い。その後、シリコン酸化膜ＨＭ１が除去される。
次に、半導体基板ＳＵＢ（エピタキシャル層ＮＥＬ）を覆うように、注入マスクとなるシリコン酸化膜ＩＭ（図９参照）が形成される。次に、所定の写真製版処理を行うことにより、フォトレジストパターン（図示せず）が形成される。フォトレジストパターンには、コラムに対応する開口部が形成されている。次に、そのフォトレジストパターンをエッチングマスクとしてシリコン酸化膜ＩＭ（図９参照）にエッチング処理が行われる。シリコン酸化膜ＩＭには、開口部ＣＫが形成されている。その後、そのフォトレジストパターンが除去される。
次に、図９に示すように、開口部ＣＫが形成されたシリコン酸化膜ＩＭを注入マスクとして、Ｐ型の不純物を注入することによって、第１素子領域ＦＣＭにＰ型のコラムＣＬＭが形成される。その後、シリコン酸化膜ＩＭが除去される。
次に、たとえば、熱酸化処理を行うことよって、第１トレンチＴＲＣ１の内壁面および第２トレンチＴＲＣ２の内壁面を含むエピタキシャル層ＮＥＬの表面に、ゲート絶縁膜となるシリコン酸化膜（図示せず）が形成される。次に、第１トレンチＴＲＣ１および第２トレンチＴＲＣ２を埋め込む態様で、シリコン酸化膜を覆うように、たとえば、トレンチゲート電極となるポリシリコン膜（図示せず）が形成される。
次に、ポリシリコン膜およびシリコン酸化膜にエッチバック処理が行われる。これにより、図１０に示すように、第１トレンチＴＲＣ１および第２トレンチＴＲＣ２のそれぞれの内部に位置するポリシリコン膜およびシリコン酸化膜の部分を残して、エピタキシャル層ＮＥＬの上面上に位置するポリシリコン膜およびシリコン酸化膜のそれぞれの部分が除去される。
こうして、第１素子領域ＦＣＭでは、第１トレンチＴＲＣ１の内壁面上に、第１ゲート絶縁膜ＧＩＦ１を介在させて第１トレンチゲート電極ＴＧＥ１が形成される。第２素子領域ＲＣＭでは、第２トレンチＴＲＣ２の内壁面上に、第２ゲート絶縁膜ＧＩＦ２を介在させて第２トレンチゲート電極ＴＧＥ２が形成される。
次に、所定の写真製版処理を行うことによって、Ｐ−型領域を形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、Ｐ型の不純物を注入することによって、Ｐ−型領域ＰＭが形成される（図１１参照）。その後、フォトレジストパターンが除去される。
これにより、図１１に示すように、Ｐ−型領域ＰＭは、エピタキシャル層ＮＥＬの表面から所定の深さにわたり形成される。第１素子領域ＦＣＭでは、Ｐ−型領域ＰＭは、エピタキシャル層ＮＥＬの表面からコラムＣＬＭに接触する位置にまで形成される。Ｐ−型領域ＰＭの底は、第１トレンチゲート電極ＴＧＥ１の底よりも浅い位置にある。第２素子領域ＲＣＭでは、Ｐ−型領域ＰＭの底は、第２トレンチゲート電極ＴＧＥ２の底よりも浅い位置にある。
次に、所定の写真製版処理を行うことによって、Ｎ＋型領域を形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、Ｎ型の不純物を注入することによって、Ｎ＋型領域ＳＮが形成される（図１２参照）。その後、フォトレジストパターンが除去される。
これにより、図１２に示すように、Ｎ＋型領域ＳＮは、エピタキシャル層ＮＥＬ（Ｐ−型領域ＰＭ）の表面からＰ−型領域ＰＭの底よりも浅い位置にわたり形成される。第１素子領域ＦＣＭでは、Ｎ＋型領域ＳＮは、第１ゲート絶縁膜ＧＩＦ１に接触するとともにＰ−型領域ＰＭに接触する。第２素子領域ＲＣＭでは、Ｎ＋型領域ＳＮは、第２ゲート絶縁膜ＧＩＦ２に接触するとともにＰ−型領域ＰＭに接触する。
次に、所定の写真製版処理を行うことによって、Ｐ＋型領域を形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンを注入マスクとして、Ｐ型の不純物を注入することによって、Ｐ＋型領域ＰＰが形成される。その後、フォトレジストパターンが除去される。
これにより、図１３に示すように、Ｐ＋型領域ＰＰは、エピタキシャル層ＮＥＬ（Ｐ−型領域ＰＭ）の表面からＰ−型領域ＰＭの底よりも浅い位置にわたり形成される。第１素子領域ＦＣＭおよび第２素子領域ＲＣＭのそれぞれでは、Ｐ＋型領域ＰＰは、Ｎ＋型領域ＳＮに接触するとともに、Ｐ−型領域ＰＭに接触する。
次に、第１トレンチゲート電極ＴＧＥ１および第２トレンチゲート電極ＴＧＥ２等を覆うように、層間絶縁膜ＩＬＦが形成される。次に、所定の写真製版処理を行うことによって、コンタクトプラグを形成するためのフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、第１素子領域ＦＣＭと第２素子領域ＲＣＭのそれぞれにコンタクトホールＰＫ（図１４参照）が形成される。コンタクトホールＰＫの底には、Ｎ＋型領域ＳＮとＰ＋型領域ＰＰとが露出する。
次に、コンタクトホールＰＫを埋め込む態様で、層間絶縁膜ＩＬＦを覆うように導電性膜（図示せず）が形成される。次に、その導電性膜に、たとえば、化学的機械研磨処理またはエッチバク処理を行うことによって、コンタクトホールＰＫ内に位置するに導電性膜の部分を残して、層間絶縁膜ＩＬＦの上面上に位置する導電性膜の部分が除去される。
これにより、図１４に示すように、第１素子領域ＦＣＭでは、コンタクトホールＰＫ内に、コンタクトプラグＳＣＰ１が形成される。コンタクトプラグＳＣＰ１は、Ｎ＋型領域ＳＮとＰ＋型領域ＰＰとに接触する。第２素子領域ＲＣＭでは、コンタクトホールＰＫ内に、コンタクトプラグＳＣＰ２が形成される。コンタクトプラグＳＣＰ２は、Ｎ＋型領域ＳＮとＰ＋型領域ＰＰとに接触する。
次に、たとえば、スパッタ法によって、層間絶縁膜ＩＬＦ等を覆うようにアルミニウム膜（図示せず）が形成される。次に、所定の写真製版処理を行うことによって、フォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、アルミニウム膜にエッチング処理が行われる。その後、フォトレジストパターンが除去される。
これにより、図１５示すように、第１素子領域ＦＣＭでは、第１ソース電極ＳＥ１と第１ゲート電極ＧＥ１（図３参照）が形成される。図１５および図３に示すように、第１ソース電極ＳＥ１は、コンタクトプラグＳＣＰ１（ソースコンタクトＳＣＴ１）を介して、Ｎ＋型領域ＳＮとＰ＋型領域ＰＰとにそれぞれ電気的に接続される。第１ゲート電極ＧＥ１は、ゲートコンタクトＧＣＴ１を介して、第１トレンチゲート電極ＴＧＥ１に電気的に接続される。
第２素子領域ＲＣＭでは、第２ソース電極ＳＥ２と第２ゲート電極ＧＥ２（図４参照）が形成される。図１５および図４に示すように、第２ソース電極ＳＥ２は、コンタクトプラグＳＣＰ２（ソースコンタクトＳＣＴ２）を介して、Ｎ＋型領域ＳＮとＰ＋型領域ＰＰとにそれぞれ電気的に接続される。第２ゲート電極ＧＥ２は、ゲートコンタクトＧＣＴ２を介して、第２トレンチゲート電極ＴＧＥ２に電気的に接続される。
次に、第１ソース電極ＳＥ１、第１ゲート電極ＧＥ１、第２ソース電極ＳＥ２および第２ゲート電極ＧＥ２等を覆うように、カバー膜となるポリイミド膜（図示せず）が形成される。次に、所定の写真製版処理を行うことによりフォトレジストパターン（図示せず）が形成される。次に、そのフォトレジストパターンをエッチングマスクとして、ポリイミド膜にエッチング処理が行われる。その後、フォトレジストパターンが除去される。
これにより、図１６に示すように、カバー膜ＣＶＦが形成される。カバー膜ＣＶＦには、第１ソース電極ＳＥ１、第１ゲート電極ＧＥ１、第２ソース電極ＳＥ２および第２ゲート電極ＧＥのそれぞれを露出する電極開口部（図示せず）が形成されている。
その後、半導体基板ＳＵＢ（ウェハ）をダイシングすることによって、図２に示すように、第１パワーＭＯＳトランジスタＱ１と第２パワーＭＯＳトランジスタＱ２とが形成された半導体装置（半導体基板ＳＵＢ）が一つのチップとして取り出される。取り出された半導体基板ＳＵＢは、リードフレーム（図示せず）に搭載する工程等を経て、半導体装置として完成する。
次に、上述した半導体装置の動作について説明する。まず、電源ＢＡが適切に接続されている場合（図１参照）について説明する。この場合、第１パワーＭＯＳトランジスタＱ１のゲートＧ１と第２パワーＭＯＳトランジスタＱ２のゲートＧ２とのそれぞれに、しきい値電圧以上の電圧を印加することによって、第１パワーＭＯＳトランジスタＱ１および第２パワーＭＯＳトランジスタＱ２がオン状態になる。これにより、電源ＢＡから、電流が、第２パワーＭＯＳトランジスタＱ２を経て第１パワーＭＯＳトランジスタＱ１を流れて、負荷ＬＡＤに電力が供給されることになる。
次に、ゲートＧ１をソースＳ１に電気的に短絡させることによって、第１パワーＭＯＳトランジスタＱ１がオフ状態になる。ここで、図１７に示すように、第２パワーＭＯＳトランジスタＱ２の状態によらず、寄生ダイオードＰＤＤ２を電流が流れて、共通のドレインＤ１２の電位が上昇する。このとき、第１パワーＭＯＳトランジスタＱ１によって耐圧が保持されて、回路に電流が流れるのを阻止することができる。
次に、電源ＢＡが逆接続された場合について説明する。この場合、第２パワーＭＯＳトランジスタＱ２をオフ状態にする。ここで、図１８に示すように、第１パワーＭＯＳトランジスタＱ１の状態によらず、寄生ダイオードＰＤＤ１を電流が流れて、共通のドレインＤ１２の電位が上昇する。このとき、第２パワーＭＯＳトランジスタＱ２によって耐圧が保持されて、回路に電流が流れるのを阻止することができる。
こうして、上述した半導体装置ＳＤＶでは、オフ状態において、電源ＢＡが半導体装置ＳＤＶに対して適切に接続されている場合と、電源ＢＡが半導体装置ＳＤＶに対して逆接続されている場合との双方について、回路に電流が流れるのを阻止することができる。
さらに、上述した半導体装置ＳＤＶでは、電源ＢＡが適切に接続されている場合のオフ状態において、第１パワーＭＯＳトランジスタＱ１がブレークダウンしたとしても、第１パワーＭＯＳトランジスタＱ１の特性の変動を抑制することができる。このことについて、比較例に係る半導体装置と比べて説明する。
図１９に示すように、比較例に係る半導体装置では、第１素子領域ＦＣＭに第１パワーＭＯＳトランジスタＱ１が配置され、第２素子領域ＲＣＭに第２パワーＭＯＳトランジスタＱ２が配置されている。
第１素子領域ＦＣＭでは、エピタキシャル層ＮＥＬの表面から所定の深さにわたって形成された第１トレンチＣＴＲ１内に、第１ゲート絶縁膜ＧＩＦを介在させて第１トレンチゲート電極ＣＴＧ１が形成されている。Ｐ−型領域ＰＭに接する態様で、Ｐ−型領域ＰＭから半導体基板ＳＵＢに向かってＰ型のコラムＣＣＬＭが形成されている。第２素子領域ＲＣＭでは、エピタキシャル層ＮＥＬの表面から所定の深さにわたって形成された第２トレンチＣＴＲ２内に、第２ゲート絶縁膜ＧＩＦ２を介在させて第２トレンチゲート電極ＣＴＧ２が形成されている。
第１トレンチＣＴＲ１と第２トレンチＣＴＲ２とは、ほぼ同じ深さであり、第１トレンチゲート電極ＣＴＧ１と第２トレンチゲート電極ＣＴＧ２とは、エピタキシャル層ＮＥＬの表面からほぼ同じ深さにわたり位置する。なお、実施の形態１に係る半導体装置と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
図１９に示すように、比較例に係る半導体装置では、第１パワーＭＯＳトランジスタＱ１がブレークダウンを起こした場合には、電流が、共通のドレインとしての半導体基板ＳＵＢから第１トレンチゲート電極ＣＴＧ１の側方を流れることがある。第１パワーＭＯＳトランジスタＱ１のブレークダウンによって、第１トレンチゲート電極ＣＴＧ１側へ電流が集中して流れると、ゲート容量が変動（増加）して、第１パワーＭＯＳトランジスタＱ１の特性が変動することになる。
比較例に係る半導体装置に対して、上述した半導体装置ＳＤＶでは、第１トレンチゲート電極ＴＧＥ１の底の位置は、第２トレンチゲート電極ＴＧＥ２の底の位置よりも浅い位置にある。これにより、図２０に示すように、第１パワーＭＯＳトランジスタＱ１がブレークダウンを起こしたとしても、電流は、半導体基板ＳＵＢからコラムＣＬＭ側を流れるようになる。その結果、電流が第１トレンチゲート電極ＣＴＧ１側を流れる場合と比べると、ゲート容量の変動に伴う、第１パワーＭＯＳトランジスタＱ１の特性変動を抑制することができる。
ブレークダウン時の電流が、第１トレンチゲート電極ＴＧＥ１（ＣＴＧ１）側を流れるか、コラムＣＬＭ（ＣＣＬＭ）側を流れるかは、第１トレンチゲート電極ＴＧＥ１（ＣＴＧ１）とコラムＣＬＭ（ＣＣＬＭ）との距離、第１トレンチゲート電極ＴＧＥ１（ＣＴＧ１）の深さ、コラムＣＬＭ（ＣＣＬＭ）の寸法（幅）に依存することが、今回、発明者らによって明らかにされた。
発明者らの評価によれば、次のような知見が得られた。すなわち、第１トレンチゲート電極ＣＴＧ１とコラムＣＬＭとの距離が比較的短い場合に、電流はコラム側を流れやすくなることがわかった。また、第１トレンチゲート電極ＴＧＥ１（第１トレンチＴＲＣ１）が比較的浅い場合に、電流はコラムＣＬＭ側を流れやすくなることがわかった。
発明者らのシミュレーションによる評価について、詳しく説明する。図２１に示すように、コラムＣＬＭと第１トレンチゲート電極ＴＧＥ１との距離（コラム−トレンチ距離ＣＧＤ）として、基準となる距離（１．００）に基づいて、コラムＣＬＭの幅（コラム寸法ＣＬＷ）を段階的に広く設定（１．００〜＋８０％）することによって、９条件（１．００〜−８０％）を設定した。
また、コラム−トレンチ距離ＣＧＤのそれぞれの距離（１．００〜−８０％）に対して、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１として、基準となる深さに基づいて段階的に５条件（−２０％〜１〜＋２０％）を設定した。
図２１では、ブレークダウン時に電流がコラム側に流れて、第１パワーＭＯＳトランジスタＱ１に特性変動が生じない場合が「○」で示されている。一方、電流がトレンチゲート電極側を流れて、第１パワーＭＯＳトランジスタＱ１に特性変動が生じるおそれがある場合が「ＮＧ」で示されている。
図２１に示すように、コラム−トレンチ距離ＣＧＤが短くなると、ブレークダウン時の電流が、コラムＣＬＭ側に流れやすくなることがわかる。また、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１（第１トレンチの深さ）が深くなるにしたがって、ブレークダウン時の電流が、コラムＣＬＭ側に流れやすくなることがわかる。
たとえば、コラム−トレンチ距離ＣＧＤの距離が、基準値の−３０％（コラム寸法＋３０％）の場合の５つの評価結果に注目する。この評価結果のうち、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１が基準値の場合では、電流が第１トレンチゲート電極ＴＧＥ１側を流れて、第１パワーＭＯＳトランジスタＱ１に特性変動が生じるおそれがあることがわかる。一方、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１が基準値よりも１０％浅くなると、電流はコラム側に流れて、第１パワーＭＯＳトランジスタＱ１には特性変動が生じないことがわかる。
次に、たとえば、コラム−トレンチ距離ＣＧＤの距離が、基準値の−５０％（コラム寸法＋５０％）の場合の５つの評価結果に注目する。この評価結果では、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１が基準値の＋２０％の場合も含めて、５つの条件のすべてについて、電流はコラム側に流れて、第１パワーＭＯＳトランジスタＱ１には特性変動が生じないことがわかった。ところが、コラム寸法ＣＬＷ（幅）を基準値の＋５０％を超えて広くすると、所望のジャンクション耐圧を得ることが難しくなることが懸念される。
次に、たとえば、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１が、基準値の−２０％の場合の９つの評価結果に注目する。この評価結果では、コラム−トレンチ距離ＣＧＤの距離が、基準値の−２０％以下（コラム寸法＋２０％以上）になると、電流はコラム側に流れて、第１パワーＭＯＳトランジスタＱ１には特性変動が生じないことがわかった。
これらの評価結果から、発明者らは、ブレークダウン時の電流がコラムＣＬＭ側を流れるように設計しながら、所望のジャンクション耐圧に対するマージンも確保できることがわかった。
また、上述した半導体装置ＳＤＶでは、深さの異なる第１トレンチＴＲＣ１と第２トレンチＴＲＣ２とが、エピタキシャル層ＮＥＬに形成される。このとき、マイクロローディング効果によって、幅の狭い第１トレンチＴＲＣ１を形成する際のエピタキシャル層ＮＥＬのエッチングレートが、幅の広い第２トレンチＴＲＣ２を形成する際のエピタキシャル層ＮＥＬのエッチングレートよりも低くなる。これにより、深さの異なる第１トレンチＴＲＣ１と第２トレンチＴＲＣ２とを、１回のエッチング工程によって、エピタキシャル層ＮＥＬに形成することができる。
ここで、発明者らが、同じエッチング条件のもとで行った、トレンチ深さとトレンチ幅との関係を、図２２にグラフとして示す。グラフの横軸はトレンチ幅であり、グラフの縦軸はトレンチ深さを示す。グラフは、トレンチ深さのトレンチ幅の依存性を示す。図２２に示すように、トレンチの幅が狭くなるにしたがって、エッチングレートが下がり、トレンチ深さが浅くなることがわかる。
上述した半導体装置の製造方法では、マイクロローディング効果を利用して、深さの異なる第１トレンチＴＲＣ１と第２トレンチＴＲＣ２とを、１回の写真製版処理と１回のエッチング処理とによって、エピタキシャル層ＮＥＬに同時に形成することができる。その結果、生産コストの低減に寄与することができる。
また、上述した半導体装置ＳＤＶでは、第１パワーＭＯＳトランジスタＱ１が配置されている第１素子領域ＦＣＭの面積は、第２パワーＭＯＳトランジスタＱ２が配置されている第２素子領域ＲＣＭの面積よりも広く設定されている。
上述したように、第１パワーＭＯＳトランジスタＱ１の第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１は、第２パワーＭＯＳトランジスタＱ２の第２トレンチゲート電極ＴＧＥ２の深さＧＤＰ２よりも浅い。このため、第１パワーＭＯＳトランジスタＱ１のオン抵抗は、第２パワーＭＯＳトランジスタＱ２のオン抵抗よりも高くなる。また、オン抵抗は、パワーＭＯＳトランジスタが形成されている領域の面積に依存し、その面積が大きい方がオン抵抗は低くなる。
そこで、第１素子領域ＦＣＭの面積を第２素子領域ＲＣＭの面積よりも広く設定することで、第１パワーＭＯＳトランジスタＱ１の単位面積当たりのオン抵抗が、第２パワーＭＯＳトランジスタＱ２の単位面積当たりのオン抵抗に合わせられて、動作時のオン抵抗を下げるのに貢献することができる。
実施の形態２
実施の形態１では、第１トレンチゲート電極ＴＧＥ１が第１素子領域ＦＣＭに形成され、第２トレンチゲート電極ＴＧＥ２が第２素子領域ＲＣＭに形成された場合について説明した（図２〜図５参照）。
半導体装置ＳＤＶでは、第１トレンチゲート電極ＴＧＥ１の電位と、第２トレンチゲート電極ＴＧＥ２の電位とは同じ電位に設定される。ここでは、第１素子領域ＦＣＭと第２素子領域ＲＣＭとの間に、第１トレンチゲート電極ＴＧＥ１と第２トレンチゲート電極ＴＧＥ２とを電気的に接続するトレンチゲート配線が配置された半導体装置の一例について説明する。
図２３および図２４に示すように、第１素子領域ＦＣＭと第２素子領域ＲＣＭとの間に、トレンチゲート配線ＴＧＥが形成されている。第１トレンチゲート電極ＴＧＥ１と第２トレンチゲート電極ＴＧＥ２とが、そのトレンチゲート配線ＴＧＥによって電気的に接続されている。また、第１トレンチゲート電極ＴＧＥ１の底の位置は、第２トレンチゲート電極ＴＧＥ２の底の位置よりも浅い位置にあり、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１は、第２トレンチゲート電極ＴＧＥ２の深さＧＤＰ２よりも浅い。なお、図３〜図５に示す半導体装置ＳＤＶの構成と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置ＳＤＶの製造方法の一例について簡単に説明する。上述した半導体装置ＳＤＶでは、前述した図６〜図８に示す工程において、トレンチゲート配線ＴＧＥを形成するためのパターンが追加される。その後、前述した図９〜図１６に示す工程と同様の工程を経て、半導体装置ＳＤＶが製造される。
上述した半導体装置ＳＤＶでは、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１は、第２トレンチゲート電極ＴＧＥ２の深さＧＤＰ２よりも浅い。これにより、第１パワーＭＯＳトランジスタＱ１がブレークダウンを起こしたとしても、前述した半導体装置ＳＤＶと同様に、電流は、半導体基板ＳＵＢからコラムＣＬＭ側を流れるようになる。その結果、ゲート容量の変動に伴う、第１パワーＭＯＳトランジスタＱ１の特性変動を抑制することができる。
実施の形態３
実施の形態１では、深さの異なる第１トレンチＴＲＣ１と第２トレンチＴＲＣ２とを、１回の写真製版処理と１回のエッチング処理とによって、エピタキシャル層ＮＥＬに同時に形成する場合について説明した。ここでは、深さの異なる第１トレンチＴＲＣ１と第２トレンチＴＲＣ２とを、個別に形成する場合について説明する。
実施の形態３に係る半導体装置の断面構造は、実施の形態１に係る半導体装置の断面構造と実質的に同じである。図２５に示すように、第１トレンチゲート電極ＴＧＥ１の底の位置は、第２トレンチゲート電極ＴＧＥ２の底の位置よりも浅い位置にあり、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１は、第２トレンチゲート電極ＴＧＥ２の深さＧＤＰ２よりも浅い。図３〜図５に示す半導体装置ＳＤＶの構成と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述した半導体装置の製造方法の一例について説明する。まず、半導体基板ＳＵＢの表面に形成されたエピタキシャル層ＮＥＬを覆うように、ハードマスクとなるシリコン酸化膜ＨＭ２が形成される（図２６参照）。次に、図２６に示すように、所定の写真製版処理とエッチング処理を行うことによって、第１素子領域ＦＣＭに位置するシリコン酸化膜ＨＭ２の部分に開口部ＮＰが形成される。一方、第２素子領域ＲＣＭは、シリコン酸化膜ＨＭ２に覆われた状態にある。
次に、図２７に示すように、シリコン酸化膜ＨＭ２をエッチングマスクとして、エピタキシャル層ＮＥＬにエッチング処理を行うことによって、第１素子領域ＦＣＭには、第１トレンチＴＲＣ１が形成される。エッチング時間を制御することで、幅Ｗ１を有する所定の深さＤ１の第１トレンチＴＲＣ１を形成することができる。その後、シリコン酸化膜ＨＭ２が除去される。
次に、エピタキシャル層ＮＥＬを覆うように、ハードマスクとなるシリコン酸化膜ＨＭ３が形成される（図２８参照）。次に、図２８に示すように、所定の写真製版処理とエッチング処理を行うことによって、第２素子領域ＲＣＭに位置するシリコン酸化膜ＨＭ３の部分に開口部ＷＰが形成される。一方、第１素子領域ＦＣＭは、シリコン酸化膜ＨＭ３に覆われた状態にある。
次に、図２９に示すように、シリコン酸化膜ＨＭ３をエッチングマスクとして、エピタキシャル層ＮＥＬにエッチング処理を行うことによって、第２素子領域ＲＣＭには、第２トレンチＴＲＣ２が形成される。エッチング時間を制御することで、幅Ｗ２を有する所定の深さＤ２の第２トレンチＴＲＣ２を形成することができる。第２トレンチＴＲＣ２の深さＤ２は、第１トレンチＴＲＣ１の深さＤ１よりも深い。なお、幅Ｗ２は、幅Ｗ１よりも広いが、必ずしもその必要はない。その後、シリコン酸化膜ＨＭ３が除去される。
第１トレンチＴＲＣ１および第２トレンチＴＲＣ２が形成された後、図９〜図１６に示す工程と同様の工程を経て、図３０に示すように、カバー膜ＣＶＦが形成される。次に、半導体基板ＳＵＢ（ウェハ）をダイシングすることによって、半導体装置（半導体基板ＳＵＢ）が一つのチップとして取り出される。その後、取り出された半導体基板ＳＵＢは、リードフレーム（図示せず）に搭載する工程等を経て、半導体装置として完成する。
上述した半導体装置ＳＤＶでは、第１トレンチゲート電極ＴＧＥ１の深さＧＤＰ１は、第２トレンチゲート電極ＴＧＥ２の深さＧＤＰ２よりも浅い。これにより、第１パワーＭＯＳトランジスタＱ１がブレークダウンを起こしたとしても、実施の形態１に係る半導体装置ＳＤＶと同様に、電流は、半導体基板ＳＵＢからコラムＣＬＭ側を流れるようになる。その結果、ゲート容量の変動に伴う、第１パワーＭＯＳトランジスタＱ１の特性変動を抑制することができる。
また、上述した半導体装置ＳＤＶの製造方法では、深さの異なる第１トレンチＴＲＣ１と第２トレンチＴＲＣ２とが、個々のエッチング処理によって形成される。第１トレンチＴＲＣ１は、シリコン酸化膜ＨＭ２をエッチングマスクとして、エピタキシャル層ＮＥＬにエッチング処理を行うことによって形成される。第２トレンチＴＲＣ２は、シリコン酸化膜ＨＭ３をエッチングマスクとして、エピタキシャル層ＮＥＬにエッチング処理を行うことによって形成される。これにより、第１トレンチＴＲＣ１および第２トレンチＴＲＣ２のそれぞれの深さを精度よく制御することができる。
なお、各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＤＶ 半導体装置、ＳＵＢ 半導体基板、ＮＥＬ エピタキシャル層、ＣＬＭ コラム、ＦＣＭ 第１素子領域、ＲＣＭ 第２素子領域、Ｑ１ 第１パワーＭＯＳトランジスタ、ＰＤＤ１ 寄生ダイオード、Ｓ１ ソース、ＤＮ、Ｄ１２ ドレイン、Ｇ１ ゲート、ＴＲＣ１ 第１トレンチ、ＧＩＦ１ 第１ゲート絶縁膜、ＴＧＥ１ 第１トレンチゲート電極、ＳＥ１ 第１ソース電極、ＧＥ１ 第１ゲート電極、ＧＣＴ１ ゲートコンタクト、ＳＣＴ１ ソースコンタクト、Ｑ２ 第２パワーＭＯＳトランジスタ、ＰＤＤ２ 寄生ダイオード、Ｓ２ ソース、Ｄ１２ ドレイン、Ｇ２ ゲート、ＴＲＣ２ 第２トレンチ、ＧＩＦ２ 第２ゲート絶縁膜、ＴＧＥ２ 第２トレンチゲート電極、ＳＥ２ 第２ソース電極、ＧＥ２ 第２ゲート電極、ＧＣＴ２ ゲートコンタクト、ＳＣＴ２ ソースコンタクト、ＴＳ１ 第１外周部構造、ＴＳ２ 第２外周部構造、ＦＲ、ＲＲ 領域、ＰＭ Ｐ−型領域、ＳＮ Ｎ＋型領域、ＰＰ Ｐ＋型領域、ＰＲ１ フォトレジストパターン、ＷＫ、ＮＫ、ＷＰ、ＮＰ 開口部、Ｄ１、Ｄ２、ＧＤＰ１、ＧＤＰ２ 深さ、Ｗ１、Ｗ２、ＷＲ１、ＷＲ２、ＷＭ１、ＷＭ２ 幅、ＩＭ シリコン酸化膜、ＣＫ 開口部、ＩＬＦ 層間絶縁膜、ＳＣＰ１、ＳＣＰ２ ソースコンタクトプラグ、ＣＶＦ カバー膜、ＰＤＤ１、ＰＤＤ２ 寄生ダイオード、ＨＭ１、ＨＭ２、ＨＭ３、シリコン酸化膜、ＴＧＥ トレンチゲート配線、ＢＡ 電源、ＬＡＤ 負荷、ＣＧＤ 距離、ＧＷ１、ＧＷ２ 幅、ＣＬＷ コラム寸法。

Claims (10)

  1. 第１導電型の半導体基板と、
    前記半導体基板の表面に接するように形成された第１導電型の半導体層と、
    前記半導体層に、互いに距離を隔ててそれぞれ規定された第１領域および第２領域と、
    前記第１領域に形成され、前記半導体基板に電気的に接続される第１スイッチング素子と、
    前記第２領域に形成され、前記第１スイッチング素子と直列に接続されるとともに、前記半導体基板に電気的に接続される第２スイッチング素子と
    を有し、
    前記第１スイッチング素子は、
    前記半導体層に形成された第１トレンチ内に第１絶縁膜を介在させて、前記半導体層の表面から第１深さにわたり位置する第１トレンチゲート電極と、
    前記半導体層における、前記第１トレンチゲート電極の底よりも浅い領域に、前記第１絶縁膜に接する態様で形成された第２導電型の第１不純物領域第１部と、
    前記半導体層における、前記第１不純物領域第１部よりも浅い領域に、前記第１不純物領域第１部に接するとともに前記第１絶縁膜に接する態様で形成された第１導電型の第２不純物領域第１部と、
    前記第１不純物領域第１部に接する態様で前記第１不純物領域第１部から前記第１深さよりも深い位置にわたり形成された第２導電型の柱状体と
    を備え、
    前記第２スイッチング素子は、
    前記半導体層に形成された第２トレンチ内に第２絶縁膜を介在させて、前記半導体層の表面から第２深さにわたり位置する第２トレンチゲート電極と、
    前記半導体層における、前記第２トレンチゲート電極の底よりも浅い領域に、前記第２絶縁膜に接する態様で形成された第２導電型の第１不純物領域第２部と、
    前記半導体層における、前記第１不純物領域第２部よりも浅い領域に、前記第１不純物領域第２部に接するとともに前記第２絶縁膜に接する態様で形成された第１導電型の第２不純物領域第２部と
    を備え、
    前記第１深さは前記第２深さよりも浅い、半導体装置。
  2. 前記第１トレンチゲート電極は第１幅を有して延在し、
    前記第２トレンチゲート電極は第２幅を有して延在し、
    前記第１幅は前記第２幅よりも狭い、請求項１記載の半導体装置。
  3. 前記第１トレンチゲート電極と前記第２トレンチゲート電極とを繋ぐトレンチゲート配線を備えた、請求項１記載の半導体装置。
  4. 前記柱状体は、前記第１不純物領域第１部から前記第２深さよりも深い位置にわたり形成された、請求項１記載の半導体装置。
  5. 前記第１領域は前記第２領域よりも広い、請求項１記載の半導体装置。
  6. 第１導電型の半導体基板の表面に、第１導電型の半導体層を形成する工程と、
    前記半導体層に、互いに距離を隔てて第１領域および第２領域をそれぞれ規定する工程と、
    前記第１領域に位置する前記半導体層に第１トレンチを形成する工程と、
    前記第２領域に位置する前記半導体層に第２トレンチを形成する工程と、
    前記第１領域に位置する前記半導体層に、前記第１トレンチの底よりも浅い位置から前記第１トレンチの底よりも深い位置にわたり、第２導電型の柱状体を形成する工程と、
    前記第１領域では、前記第１トレンチ内に第１絶縁膜を介在させて第１トレンチゲート電極を形成し、前記第２領域では、前記第２トレンチ内に第２絶縁膜を介在させて第２トレンチゲート電極を形成する工程と、
    前記第１領域では、前記半導体層における、前記第１トレンチの底よりも浅い領域に、前記第１絶縁膜および前記柱状体に接触する態様で第２導電型の第１不純物領域第１部を形成し、前記第２領域では、前記半導体層における、前記第２トレンチの底よりも浅い領域に、前記第２絶縁膜に接触する態様で第２導電型の第１不純物領域第２部を形成する工程と、
    前記第１領域では、前記半導体層における、前記第１不純物領域第１部よりも浅い領域に、前記第１不純物領域第１部に接触する態様で、第１導電型の第２不純物領域第１部を形成し、前記第２領域では、前記半導体層における、前記第１不純物領域第２部よりも浅い領域に、前記第１不純物領域第２部に接触する態様で、第１導電型の第２不純物領域第２部を形成する工程と
    を有し、
    前記第１トレンチを形成する工程および前記第２トレンチを形成する工程では、前記第１トレンチは前記第２トレンチよりも浅く形成され、
    前記第１トレンチゲート電極を形成する工程および前記第２トレンチゲート電極を形成する工程では、前記第１トレンチゲート電極は、前記半導体層の表面から前記第２トレンチゲート電極の底よりも浅い位置にわたり形成される、半導体装置の製造方法。
  7. 前記第１トレンチを形成する工程および前記第２トレンチを形成する工程は、
    前記第１領域では、前記第１トレンチに対応する第１開口パターンを有し、前記第２領域では、前記第２トレンチに対応する第２開口パターンを有するハードマスクを、前記半導体層を覆うように形成する工程と、
    前記ハードマスクをエッチングマスクとして前記半導体層にエッチング処理を行うことにより、前記第１トレンチと前記第２トレンチとを同時に形成する工程と
    を含み、
    前記ハードマスクを形成する工程では、前記第２開口パターンの開口幅は前記第１開口パターンの開口幅よりも広く形成される、請求項６記載の半導体装置の製造方法。
  8. 前記第１トレンチゲート電極と前記第２トレンチゲート電極とを電気的に接続するトレンチゲート配線を形成する工程をさらに備えた、請求項６記載の半導体装置の製造方法。
  9. 前記第１トレンチを形成する工程は、
    前記第１領域では、前記第１トレンチに対応する第１開口パターンを有し、前記第２領域では、前記第２領域を覆う第１ハードマスクを、前記半導体層を覆うように形成する工程と、
    前記第１ハードマスクをエッチングマスクとして前記半導体層にエッチング処理を行うことにより、前記第１トレンチを形成する工程と
    を含み、
    前記第２トレンチを形成する工程は、
    前記第２領域では、前記第２トレンチに対応する第２開口パターンを有し、前記第１領域では前記第１領域を覆う第２ハードマスクを、前記半導体層を覆うように形成する工程と、
    前記第２ハードマスクをエッチングマスクとして前記半導体層にエッチング処理を行うことにより、前記第２トレンチを形成する工程と
    を含む、請求項６記載の半導体装置の製造方法。
  10. 前記第１領域および前記第２領域をそれぞれ規定する工程では、前記第１領域は前記第２領域よりも広くなるように規定される、請求項６記載の半導体装置の製造方法。
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