JP2017139439A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
以下に、第1の実施形態に係る半導体装置の構造について説明する。
実施形態に係る半導体装置の製造方法は、フロントエンド工程S1と、バックエンド工程S2を有している。
第1の実施形態に係る半導体装置においては、p型ベース領域PBの不純物濃度の分布は、4以上のピーク値を有している。そのため、各々のピーク値を示す位置の間隔が狭くなっている。そのため、p型ベース領域PBの深さDが深くなったとしても、p型ベース領域PBの不純物濃度の分布に急峻な不純物濃度の勾配が生じにくい。その結果、第1の実施形態に係る半導体装置においては、安全動作領域を確保することが可能となる。
以下に、第2の実施形態に係る半導体装置の構造について説明する。なお、ここでは、第1の実施形態と異なる点について主に説明する。
図5に示すように、第2の実施形態に係る半導体装置は、第1の実施形態に係る半導体装置と同様、半導体基板SUBと、MISFETと、層間絶縁膜ILDと、配線WLと、保護膜PVとを有している。
第2の実施形態に係る半導体装置の製造方法は、溝形成工程S13が行われた後であってゲート形成工程S15が行われる前に、コラム領域形成工程S14が行われる点において第1の実施形態に係る半導体装置の製造方法と異なっている。
図9に示すように、コラム領域形成工程S14においては、n型ドレイン領域ND中にp型コラム領域PCLが形成される。
第1の実施形態に係る半導体装置の製造方法と同様、ベース領域形成工程S16においては、p型ベース領域PBが形成される。p型ベース領域PBの形成は、第1の実施形態に係る半導体装置の製造方法と同様、複数回のイオン注入と熱処理とにより行われる。これにより、p型ベース領域PBとn型ドリフト領域NDRのpn接合が形成される。
第1の比較例に係る半導体装置における半導体基板SUBは、第2の実施形態に係る半導体装置の実施形態に係る半導体装置と同様、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、p型コラム領域PCLと、n型ソース領域NSと、p型バックゲート領域PBGとを有している。
第2の比較例に係る半導体装置における半導体基板SUBは、第2の実施形態に係る半導体装置と同様、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、p型コラム領域PCLと、n型ソース領域NSと、p型バックゲート領域PBGとを有している。また、第2の比較例に係る半導体装置におけるn型ドリフト領域NDRの不純物濃度は、1×1016/cm3以上1×1017/cm3以下である。
以下に、第3の実施形態に係る半導体装置の構造について説明する。なお、ここでは第2の実施形態と異なる点について主に説明する。
第3の実施形態に係る半導体装置の製造方法は、コラム領域形成工程S14及びベース領域形成工程S16を除き、第2の実施形態に係る製造方法と同様である。
以下に、第4の実施形態に係る半導体装置の構造について説明する。なお、以下においては、第2の実施形態と異なる点について主に説明する。
第4の実施形態に係る半導体装置に係る製造方法は、コラム領域形成工程S14を除いて、第2の実施形態に係る半導体装置の製造方法と同様である。第4の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程S14は、第3の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程S14と同様である。
上記のとおり、第4の実施形態に係る半導体装置は、第2の実施形態に係る半導体装置のp型コラム領域PCLを、第3の実施形態に係る半導体装置のp型コラム領域PCLに置換した構造を有している。そのため、第4の実施形態に係る半導体装置によると、製造時のp型コラム領域PCLの寸法のばらつきに起因した耐圧のばらつきを抑制しつつ、半導体装置の安全動作領域を確保することができる。
Claims (16)
- 主表面と、前記主表面の反対側である裏面とを有する半導体基板と、
前記半導体基板内に配置された第1導電型のドリフト領域と、
前記半導体基板内において前記ドリフト領域よりも前記主表面側に配置された第2導電型のベース領域と、
前記半導体基板内において前記ドリフト領域との間で前記ベース領域を挟むように前記ドリフト領域よりも前記主表面側に配置された第1導電型のソース領域と、
前記ソース領域および前記ドリフト領域に挟まれた前記ベース領域と絶縁しながら対向するゲート電極とを備え、
前記半導体基板は前記主表面に溝を有し、
前記ゲート電極は前記溝内に形成されており、
前記ベース領域の不純物濃度の分布は、前記主表面から前記裏面に向かう深さ方向に沿って複数のピーク値を有しており、
前記複数のピーク値は4つ以上のピーク値を有する、半導体装置。 - 前記半導体基板内において、前記ベース領域から前記裏面側に延びる第2導電型のコラム領域をさらに備えた、請求項1記載の半導体装置。
- 前記ドリフト領域の不純物濃度は1×1016/cm3以上1×1017/cm3以下である、請求項2記載の半導体装置。
- 前記コラム領域は、前記ベース領域側の端である第1端と、前記第1端の反対側の端である第2端とを含んでおり、
前記コラム領域の不純物濃度は、前記第1端において最大値となっている、請求項2に記載の半導体装置。 - 前記コラム領域の不純物濃度は、前記第1端から遠ざかるにしたがって減少している、請求項4に記載の半導体装置。
- 前記コラム領域は、前記ベース領域側の端である第1端と、前記第1端の反対側の端である第2端とを含んでおり、
前記コラム領域の不純物濃度は、前記第1端と前記第2端との間の位置において最小値となっており、前記第1端と前記第2端との間の前記位置から前記第1端に近づくにつれて高くなっており、かつ前記第1端において最大値となっていない、請求項2に記載の半導体装置。 - 前記コラム領域の不純物濃度は、前記ベース領域の不純物濃度の分布における前記複数のピーク値のいずれよりも高く、
前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面から離れるほど前記コラム領域の前記不純物濃度に近くなっている、請求項2記載の半導体装置。 - 前記ベース領域の深さは、1.0μm以上2.0μm以下である、請求項1記載の半導体装置。
- 前記ベース領域の前記深さは、1.5μm以上2.0μm以下である、請求項8に記載の半導体装置。
- 前記ベース領域の不純物濃度の分布における前記複数のピーク値は、最も前記主表面の近くに位置する前記ピーク値以外のピーク値において最大値となる、請求項1記載の半導体装置。
- 前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面から離れるほど高くなっている、請求項10に記載の半導体装置。
- 前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面からの距離に応じて直線的に増加している、請求項11に記載の半導体装置。
- 前記ベース領域の不純物濃度の分布における前記複数のピーク値を示す位置は、前記深さ方向に沿って等間隔に配置されている、請求項12に記載の半導体装置。
- 前記半導体基板は、前記ドリフト領域上において前記主表面に接し、かつ前記ソース領域によって取り囲まれるように形成されているバックゲート領域を有する、請求項1記載の半導体装置。
- 主表面と、前記主表面の反対側である裏面とを有する半導体基板内に、第1導電型のドリフト領域を形成する工程と、
前記ドリフト領域とpn接合を構成するように前記半導体基板内に第2導電型のコラム領域を形成する工程と、
前記コラム領域の前記主表面側に前記コラム領域と接するように、かつ前記ドリフト領域とpn接合を構成するように前記半導体基板内に第2導電型のベース領域を形成する工程と、
前記半導体基板内において前記ドリフト領域との間で前記ベース領域を挟むように前記ドリフト領域よりも前記主表面側に第1導電型のソース領域を形成する工程とを備え、
前記ベース領域を形成する工程は、注入深さを変えて4回以上のイオン注入を行う工程と、前記4回以上のイオン注入の後に熱処理を行う工程とを含み、
前記4回以上のイオン注入の各々は、前記注入深さが深くなるほどに注入量が多く、
前記熱処理の温度は800℃以上900℃以下である、半導体装置の製造方法。 - 前記熱処理の時間は、60分以内である、請求項15記載の半導体装置の製造方法。
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