JP2017139439A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】安全動作領域の確保が可能な半導体装置を提供する。【解決手段】一実施形態に係る半導体装置は、主表面と、主表面の反対側である裏面とを有する半導体基板と、半導体基板内に配置された第1導電型のドリフト領域と、半導体基板内においてドリフト領域よりも主表面側に配置された第2導電型のベース領域と、半導体基板内においてドリフト領域との間でベース領域を挟むようにドリフト領域よりも主表面側に配置された第1導電型のソース領域と、ソース領域およびドリフト領域に挟まれたベース領域と絶縁しながら対向するゲート電極とを備え、半導体基板は主表面に溝を有し、ゲート電極は溝内に形成されており、ベース領域の不純物濃度の分布は、主表面から裏面に向かう深さ方向に沿って複数のピーク値を有しており、複数のピーク値は4つ以上のピーク値を有する。【選択図】図1

Description

本発明は、半導体装置及びその製造方法に関し、特にパワー半導体装置及びその製造方法に関する。
パワー半導体装置においては、基板の主表面側から基板の裏面側に向かって電流が流れる縦型構造が主流である。このような縦型構造を有するパワー半導体装置の代表的なものとして、縦型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)がある。
縦型でトレンチゲート型のMOSFETは、基板の裏面に形成されたn型ドレイン領域と、n型ドレイン上に形成されたn型ドリフト領域と、n型ドリフト領域中に形成されたp型ベース領域と、p型ベース領域中であって基板の主表面に形成されたn型のソース領域と、p型ベース領域にゲート絶縁膜を介在して対向するゲート電極とを有している。ゲート電極は、基板の主表面に形成された溝内に充填されている。
このようなp型ベース領域の形成方法として、注入深さを変化させて3段階のイオン注入を行い、その後熱処理を行う方法がある(例えば、特許文献1)。
特開2012−253276号公報
一般に、パワー半導体装置の安全動作領域を確保するためには、チャネル長を長くすることが必要である。縦型でトレンチゲート型のMOSFETにおいては、チャネル長は、p型ベース領域の深さにより決定される。
しかしながら、特許文献1記載のp型ベース領域の形成方法においては、イオン注入の段数が3段階である。そのため、p型ベース領域を厚く形成しようとする場合、イオン注入箇所の間隔が長くなる。その結果、p型ベース領域中において、急峻な不純物濃度の濃度勾配が生じる。この急峻な不純物濃度の濃度勾配は、p型ベース領域中の電位勾配をもたらす。
縦型のMOSFETにおいては、n型ソース領域、p型ベース領域及びn型ドリフト領域により、npn型の寄生バイポーラトランジスタが形成されている。p型ベース領域内における急峻な不純物濃度の濃度勾配に基づく電位差は、この寄生バイポーラトランジスタのベース電圧となる。そのため、p型ベース領域内に急峻な不純物濃度の濃度勾配が形成されると、この寄生バイポーラトランジスタが動作してしまう。このような寄生バイポーラトンランジスタの動作は、パワー半導体素子の安全動作領域を狭くなる要因となる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態に係る半導体装置は、主表面と、主表面の反対側である裏面とを有する半導体基板と、半導体基板内に配置された第1導電型のドリフト領域と、半導体基板内においてドリフト領域よりも主表面側に配置された第2導電型のベース領域と、半導体基板内においてドリフト領域との間でベース領域を挟むようにドリフト領域よりも主表面側に配置された第1導電型のソース領域と、ソース領域およびドリフト領域に挟まれたベース領域と絶縁しながら対向するゲート電極とを備え、半導体基板は主表面に溝を有し、ゲート電極は溝内に形成されており、ベース領域の不純物濃度の分布は、主表面から裏面に向かう深さ方向に沿って複数のピーク値を有しており、複数のピーク値は4つ以上のピーク値を有する。
一実施形態に係る半導体装置によると、半導体装置の安全動作領域を確保することができる。
第1の実施形態に係る半導体装置の断面図である。 図1のII−IIに沿った不純物濃度の変化を示す模式図である。 第1の実施形態のフロントエンド工程における断面図である。 第1の実施形態のバックエンド工程における断面図である。 第2の実施形態に係る半導体装置の断面図である。 第2の実施形態に係る半導体装置の上面図である。 図5のVII−VIIに沿った不純物濃度の変化を示す模式図である。 図5のVIII−VIIIに沿った不純物濃度の変化を示す模式図である。 第2の実施形態のコラム領域形成工程における断面図である。 第1の比較例に係る半導体装置の断面図である。 図10のXI−XIに沿った不純物濃度の変化を示す模式図である。 第2の比較例に係る半導体装置の断面図である。 図12のXIII−XIIIに沿った不純物濃度の変化を示す模式図である。 第3の実施形態に係る半導体装置の断面図である。 図14のA−Aに沿った不純物濃度の変化の第1例を示す模式図である。 図14のA−Aに沿った不純物濃度の変化の第2例を示す模式図である。 第3の実施形態に係る半導体装置における逆バイアスによる絶縁破壊直前の空乏層の形状を示す模式図である。 第3の実施形態の変形例に係る半導体装置の断面図である。 第3の比較例に係る半導体装置の断面図である。 図19のB−Bに沿った不純物濃度の変化を示す模式図である。 第3の比較例に係る半導体装置における逆バイアスによる絶縁破壊直前の空乏層の形状を示す模式図である。 第3の比較例に係る半導体装置におけるp型コラム領域の幅と耐圧との関係を示す模式図である。 第3の実施形態に係る半導体装置におけるp型コラム領域の幅と耐圧との関係を示す模式図である。 第4の実施形態に係る半導体装置の断面図である。
以下、実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
(第1の実施形態)
以下に、第1の実施形態に係る半導体装置の構造について説明する。
図1に示すように、第1の実施形態に係る半導体装置は、主として、半導体基板SUBと、MISFET(Metal Insulator Semiconductor Transistor)と、層間絶縁膜ILDと、配線WLと、保護膜PVとを有している。
半導体基板SUBは、主表面MSと、主表面MSの反対側である裏面BSとを有している。半導体基板SUBには、例えば単結晶のシリコン(Si)が用いられる。半導体基板SUBには、MISFETが形成されている。このMISFETは、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、n型ソース領域NSと、p型バックゲート領域PBGと、ゲート絶縁膜GOと、ゲート電極GEとを有している。
半導体基板SUB内において、裏面BSに接して、n型ドレイン領域NDが形成されている。裏面BS上には、n型ドレイン領域NDと接して、ドレイン電極DEが形成されている。半導体基板SUB内において、n型ドレイン領域NDの主表面MS側に、n型ドリフト領域NDRが形成されている。なお、n型ドレイン領域の代わりに、p型領域が形成されていてもよい。なお、この場合、第1の実施形態に係る半導体装置は、IGBT(Insulated Gate Bipolar Transistor)となる。半導体基板SUB内において、n型ドリフト領域NDRの主表面MS側に、p型ベース領域PBが形成されている。p型ベース領域PBは、深さDを有している。深さDは、p型ベース領域PBのn型ソース領域NSと接している側とp型ベース領域PBのn型ドリフト領域NDRに接している側との距離である。深さDは、好ましくは1.0μm以上である。さらに好ましくは、深さDは1.5μm以上である。
第1の実施形態に係る半導体装置においては、p型ベース領域PBとゲート絶縁膜GOの界面に沿ってチャネルが形成される。そのため、p型ベース領域PBの深さDが深くなるほどチャネル長が長くなる。すなわち、p型ベース領域PBの深さDが深くなるほど、第1の実施形態の半導体装置の安全動作領域が広くなる。しかし、チャネル長が長くなることは、チャネル抵抗の増大につながる。そのため、p型ベース領域PBの深さDは、好ましくは2.0μm以下である。
また、半導体基板SUB内において、n型ソース領域NS及びp型バックゲート領域PBGが、p型ベース領域PBの主表面側に主表面MSに接して形成されている。換言すると、n型ソース領域NSは、n型ドリフト領域との間でp型ベース領域を挟むように形成されている。n型ソース領域NSは、間隔を置いて配置されている。p型バックゲート領域PBGは、n型ソース領域NSに取り囲まれるように形成されている。
半導体基板SUBの主表面MS上には、溝TRが形成されている。溝TRは、n型ソース領域NSの間に形成されている。溝TRは、半導体基板SUBの主表面MSから半導体基板SUBの裏面BSに向かって形成されている。溝TRは、n型ソース領域NS及びp型ベース領域PBの各々を貫通し、n型ドリフト領域NDRに達している。
溝TR内に、ゲート電極GEが形成されている。ゲート電極GEには、例えば不純物が導入された多結晶シリコンが用いられる。ゲート電極GEと溝TRの表面の間には、ゲート絶縁膜GOが形成されている。ゲート絶縁膜GOには、例えば二酸化珪素(SiO2)が用いられる。これにより、ゲート電極GEは、n型ソース領域NSとn型ドリフト領域NDRによって挟まれているp型ベース領域PBと絶縁しながら対向している。
半導体基板SUBの主表面MS上には、層間絶縁膜ILDが形成されている。層間絶縁膜ILDには、例えば二酸化珪素が用いられる。層間絶縁膜ILDには、コンタクトホールCHが形成されている。コンタクトホールCHは、n型ソース領域NS及びp型バックゲート領域PBG上に形成されている。
なお、図1には図示されていないが、ゲート電極GE上においてもコンタクトホールCHが形成されている。これにより、n型ソース領域NS、p型バックゲート領域PBG及びゲート電極GEが、層間絶縁膜ILDから露出している。
半導体基板SUBの主表面MS上及び層間絶縁膜ILD上には、配線WLが形成されている。これにより、配線WLは、n型ソース領域NS、p型バックゲート領域PBG及びゲート電極GEと電気的に接続されている。配線WLには、例えばアルミニウム(Al)、アルミニウム合金等が用いられる。
配線WL上には、保護膜PVが形成されている。保護膜PVには、例えば窒化シリコン(SiN)等が用いられる。
以下に、第1の実施形態に係る半導体装置における半導体基板SUB中の不純物濃度の分布について説明する。
n型ソース領域NS及びn型ドレイン領域NDの不純物濃度は、好ましくはn型ドリフト領域NDRの不純物濃度よりも高い。
p型ベース領域PBの不純物濃度の分布は、深さDの方向(すなわち、主表面MSから裏面BSに向かう方向)に沿って、複数のピーク値を有している。p型ベース領域PBの不純物濃度の分布におけるピーク値の数は、4以上である。なお、p型ベース領域PBの深さDが1.5μm以上である場合には、p型ベース領域PBの不純物濃度の分布におけるピーク値の数は5以上であることが好ましい。以下においては、これらのピーク値を、半導体基板SUBの主表面MSに近い側から順に、第1のピーク値P1、第2のピーク値P2、第3のピーク値P3び第4のピーク値P4とする。
第1のピーク値P1を示す位置と第2のピーク値P2を示す位置の間隔と、第2のピーク値P2を示す位置と第3のピーク値P3を示す位置の間隔と、第3のピーク値P3を示す位置と第4のピーク値を示す位置の間隔は、深さDの方向に沿って等間隔であることが好ましい。これにより、p型ベース領域PBの不純物濃度の分布に急峻な濃度勾配が生じることをさらに抑制することができる。
図2に示すように、第1のピーク値P1は、第2のピーク値P2ないし第4のピーク値P4のうちの少なくともいずれか1つよりも低いことが好ましい。
第1の実施形態に係る半導体装置の閾値電圧は、第1のピーク値P1ないし第4のピーク値の最大値により決定される。第1のピーク値P1を示す位置は、半導体基板SUBの主表面MS側に最も近い位置にある。換言すれば、第1のピーク値P1を示す位置は、n型ソース領域に最も近い位置にある。
n型ソース領域NSの不純物濃度は相対的に高くなっている。そのため、第1のピーク値P1は、n型ソース領域NSからの影響を受けやすい。その結果、p型ベース領域PBの不純物濃度の最大値が第1のピーク値P1である場合、n型ソース領域NSの影響により、閾値電圧が変動してしまう。したがって、p型ベース領域PBの不純物濃度の最大値は、第2のピーク値P2ないし第4のピーク値P4のいずれかであることが好ましい。すなわち、p型ベース領域PBの不純物濃度は、主表面MS側に最も近い位置にあるピーク値以外のピーク値において、最大値となっていることが好ましい。
第1のピーク値P1ないし第4のピーク値P4は、第1のピーク値P1<第2のピーク値P2<第3のピーク値P3<第4のピーク値P4との関係を満たしていることが好ましい。すなわち、第1のピーク値P1ないし第4のピーク値P4は、半導体基板SUBの主表面MSからの距離が長くなるほど(すなわち主表面MSから離れるほど)高くなっていることが好ましい。これにより、p型ベース領域PBの不純物濃度の分布に急峻な濃度勾配が生じることをさらに抑制することができる。
さらに、第1のピーク値P1ないし第4のピーク値P4は、半導体基板SUBの主表面からの距離に応じて、直線的に増加していることが好ましい。すなわち、第1のピーク値P1値から第4のピーク値P4にかけての変化は、各ピーク値を示す位置の間の距離に比例して増加していることが好ましい。これにより、p型ベース領域PBの不純物濃度の分布に急峻な濃度勾配が生じることをさらに抑制することができる。
以下に、第1の実施形態に係る半導体装置の製造方法について説明する。
実施形態に係る半導体装置の製造方法は、フロントエンド工程S1と、バックエンド工程S2を有している。
フロントエンド工程S1は、準備工程S11と、ドリフト領域形成工程S12と、溝形成工程S13と、ゲート形成工程S15と、ベース領域形成工程S16と、ソース領域形成工程S17と、バックゲート領域形成工程S18とを有している。バックエンド工程S2は、層間絶縁膜形成工程S21と、配線形成工程S22と、保護膜形成工程S23とを有している。
図3(A)は、準備工程S11における半導体装置の断面図である。準備工程S11においては、図3(A)に示すように、n型ドレイン領域NDが形成された半導体基板SUBが準備される。
図3(B)は、ドリフト領域形成工程S12における半導体装置の断面図である。ドリフト領域形成工程S12においては、図3(B)に示すように、n型ドレイン領域ND上にn型ドリフト領域NDRが形成される。n型ドリフト領域NDRの形成は、例えばCVD(Chemical Vapor Deposition)を用いたエピタキシャル成長により行われる。
図3(C)は、溝形成工程S13における半導体装置の断面図である。溝形成工程S13においては、図3(C)に示すように、n型ドリフト領域NDR中に、溝TR及びゲート絶縁膜GOが形成される。
溝TRの形成は、例えばRIE(Reactive Ion Etching)を行うことにより形成される。溝TR中のゲート絶縁膜GOの形成は、例えば、CVDを用いたゲート絶縁膜GOの堆積と、CMP(Chemical Mechanical Polishing)を用いた溝TRからはみ出したゲート絶縁膜GOの除去とにより行われる。
図3(D)は、ゲート形成工程S15における半導体装置の断面図である。ゲート形成工程S15においては、図3(D)に示すように、ゲート電極GEが形成される。ゲート電極GEの形成は、例えば、RIEを用いた溝の形成と、CVDを用いた溝上へのゲート電極GEの堆積と、CMPを用いた溝からはみ出したゲート電極GEの除去とにより行われる。
図3(E)は、ベース領域形成工程S16における半導体装置の断面図である。ベース領域形成工程S16においては、図3(E)に示すように、n型ドリフト領域NDR中にp型ベース領域PBが形成される。p型ベース領域PBの形成は、複数回のイオン注入と熱処理とにより行われる。
複数回のイオン注入におけるドーズ量は、例えば7×1012/cm2である。複数回のイオン注入の回数は、好ましくは4回であるが、5回以上であってもよい。複数回のイオン注入の各々は、加速電圧を例えば700KeV、500KeV、300KeV、100KeVと変化させることにより、注入深さが変化している。各段階のイオン注入時間は、高電圧で行う(深い位置に対して行う)イオン注入であるほど長くなっている。換言すれば、高電圧で行う(深い位置に対して行う)イオン注入であるほど、イオンの注入量が多くなっている。
図3(F)は、ソース領域形成工程S17における半導体装置の断面図である。ソース領域形成工程S17においては、図3(F)に示すように、p型ベース領域PBの半導体基板SUBの主表面MS側にn型ソース領域NSが形成される。n型ソース領域NSの形成は、例えばイオン注入により行われる。
図3(G)は、バックゲート領域形成工程S18における半導体装置の断面図である。バックゲート領域形成工程S18においては、図3(G)に示すように、n型ソース領域NS中にp型バックゲート領域PBGが形成される。p型バックゲート領域PBGの形成は、例えばイオン注入により行われる。以上の工程により、フロントエンド工程S1が完了する。
図4(A)は、層間絶縁膜形成工程S21における半導体装置の断面図である。層間絶縁膜形成工程S21においては、図4(A)に示すように、主表面MS上に、コンタクトホールCHを有する層間絶縁膜ILDが形成される。層間絶縁膜ILDは、例えばCVDを用いて形成される。コンタクトホールCHの形成は、例えばRIEを用いて行われる。
図4(B)は、配線形成工程S22における半導体装置の断面図である。配線形成工程S22においては、図4(B)に示すように、層間絶縁膜ILD、n型ソース領域NS、p型バックゲート領域PBG及びゲート電極上に、配線WLが形成される。配線WLは、例えばスパッタを用いた成膜と、フォトリソグラフィー及びエッチングを用いたパターニングとにより形成される。
図4(C)は、保護膜形成工程S23における半導体装置の断面図である。保護膜形成工程S23においては、図4(C)に示すように、保護膜PVが形成される。保護膜PVの形成は、例えばCVDにより行われる。
以下に、第1の実施形態に係る半導体装置の効果について説明する。
第1の実施形態に係る半導体装置においては、p型ベース領域PBの不純物濃度の分布は、4以上のピーク値を有している。そのため、各々のピーク値を示す位置の間隔が狭くなっている。そのため、p型ベース領域PBの深さDが深くなったとしても、p型ベース領域PBの不純物濃度の分布に急峻な不純物濃度の勾配が生じにくい。その結果、第1の実施形態に係る半導体装置においては、安全動作領域を確保することが可能となる。
(第2の実施形態)
以下に、第2の実施形態に係る半導体装置の構造について説明する。なお、ここでは、第1の実施形態と異なる点について主に説明する。
以下に、第2の実施形態に係る半導体装置の構造について説明する。
図5に示すように、第2の実施形態に係る半導体装置は、第1の実施形態に係る半導体装置と同様、半導体基板SUBと、MISFETと、層間絶縁膜ILDと、配線WLと、保護膜PVとを有している。
半導体基板SUBは、第1の実施形態に係る半導体装置と同様、MISFETが形成されている。MISFETは、第1の実施形態に係る半導体装置と同様、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、n型ソース領域NSと、p型バックゲート領域PBGとを有している。半導体基板SUB内には、これらに加え、p型コラム領域PCLが形成されている。
p型コラム領域PCLは、半導体基板SUB内において、p型ベース領域PBから半導体基板SUBの裏面BSに向かって延びている。
図6に示すように、p型コラム領域PCLは、半導体基板SUBの主表面MSに垂直な方向から見て、円形である。
p型コラム領域PCLの形状はこれに限定されるものではない。p型コラム領域PCLは、半導体基板SUBの主表面MSに垂直な方向から見て、正方形又は長方形の形状を有していてもよい。p型コラム領域PCLは、半導体基板SUBの主表面MSに垂直な方向から見て、ストライプ形状を有していてもよい。p型コラム領域PCLは、半導体基板SUBの主表面MSに垂直な方向からみて、千鳥状に配置されていてもよい。すなわち、p型コラム領域PCLの形状は、n型ドリフト領域NDRとの間でチャージバランスが保たれるのであれば、いかなる形状であってもよい。
以下に、第2の実施形態に係る半導体装置における半導体基板SUB中の不純物濃度の分布について説明する。
n型ドリフト領域NDRは、好ましくは1×1016/cm3以上1×1017/cm3以下の不純物濃度を有している。これにより、n型ドリフト領域の電気抵抗値が減少する。すなわち、第2の実施形態に係る半導体装置のオン抵抗を低減することができる。
n型ドリフト領域NDRの不純物濃度が高くなると、n型ドリフト領域NDRとp型ベース領域PBとのpn接合によって形成される空乏層が、n型ドリフト領域NDR中に延びにくくなる。そのため、通常は、n型ドリフト領域NDRの不純物濃度が高くなると、耐圧が低下する。しかし、第2の実施形態に係る半導体装置においては、p型コラム領域PCLが形成されている。そのため、n型ドリフト領域NDRとp型コラム領域PCLのpn接合により空乏層がn型ドリフト領域NDRに形成されるため、耐圧の低下が生じにくい。
p型コラム領域PCLの不純物濃度は、p型ベース領域PBの不純物濃度よりも高いことが好ましい。より具体的には、p型コラム領域PCLの不純物濃度は、p型ベース領域PBの不純物濃度の分布における第1のピーク値P1ないし第4のピーク値P4のいずれよりも高いことが好ましい。
図7に示すように、p型ベース領域PBの不純物濃度の分布は、第1の実施形態に係る半導体装置と同様、第1のピーク値P1、第2のピーク値P2、第3のピーク値P3び第4のピーク値P4とを有している。
p型ベース領域の不純物濃度の分布における第1のピーク値P1ないし第4のピーク値P4は、第1のピーク値P1<第2のピーク値P2<第3のピーク値P3<第4のピーク値P4との関係を満たしていることが好ましい。
図8に示すように、好ましくは、第1のピーク値P1ないし第4のピーク値P4は、半導体基板SUBの主表面MSからの距離が長くなるほど(すなわち、主表面MSから離れるほど)p型コラム領域PCLの不純物濃度に近くなっている。
p型ベース領域PBの裏面BS側における不純物濃度が、p型コラム領域PCLの不純物濃度と大きく異なっている場合、p型ベース領域PBとp型コラム領域PCLとの境界近傍において、急峻な不純物濃度の濃度勾配が生じるおそれがある。
このような急峻な不純物濃度の濃度勾配は、寄生バイポーラトランジスタ動作を惹起する。そのため、p型ベース領域PBが上記のような不純物濃度のピークを有することにより、安全動作領域を確保することができる。
以下に、第2の実施形態に係る半導体装置の製造方法について説明する。
第2の実施形態に係る半導体装置の製造方法は、溝形成工程S13が行われた後であってゲート形成工程S15が行われる前に、コラム領域形成工程S14が行われる点において第1の実施形態に係る半導体装置の製造方法と異なっている。
また、第2の実施形態に係る半導体装置の製造方法は、ベース領域形成工程S16における熱処理が、第1の実施形態に係る半導体装置の製造方法と異なっている。
まず、コラム領域形成工程S14について以下に説明する。
図9に示すように、コラム領域形成工程S14においては、n型ドレイン領域ND中にp型コラム領域PCLが形成される。
p型コラム領域PCLの形成は、例えば複数回のイオン注入と、熱処理とにより行われる。これにより、p型コラム領域PCLとn型ドリフト領域NDRのpn接合が形成される。複数回のイオン注入におけるドーズ量は、例えば3×1013/cm2である。複数回のイオン注入の各々は、加速電圧が例えば2400KeV、1800KeV及び100KeVと変化させることにより、注入深さが変化する。
次に、ベース領域形成工程S16について以下に説明する。
第1の実施形態に係る半導体装置の製造方法と同様、ベース領域形成工程S16においては、p型ベース領域PBが形成される。p型ベース領域PBの形成は、第1の実施形態に係る半導体装置の製造方法と同様、複数回のイオン注入と熱処理とにより行われる。これにより、p型ベース領域PBとn型ドリフト領域NDRのpn接合が形成される。
第2の実施形態に係る半導体装置の製造方法においては、ベース領域形成工程S16における熱処理の温度は、好ましくは800℃以上900℃以下である。また、ベース領域形成工程S16における熱処理の時間は、好ましくは60分以内である。
p型コラム領域PCLの間隔は、p型コラム領域PCLとn型ドリフト領域NDRのチャージバランスを確保するために設定されている。一旦p型コラム領域PCLを形成した後に高い温度で又は長い時間熱処理を行うと、半導体基板SUB中における不純物の拡散が進行することにより、p型コラム領域PCLの幅が広がる。その結果、p型コラム領域PCLの間隔が変化してしまう。そのため、第2の実施形態に係る半導体装置のベース領域形成工程S16における熱処理は、上記のような温度範囲及び熱処理時間の範囲で行われることが好ましい。
以下に、第2の実施形態に係る半導体装置の効果について説明する。
第1の比較例に係る半導体装置における半導体基板SUBは、第2の実施形態に係る半導体装置の実施形態に係る半導体装置と同様、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、p型コラム領域PCLと、n型ソース領域NSと、p型バックゲート領域PBGとを有している。
第1の比較例に係る半導体装置におけるp型ベース領域PBの深さDは、1.0μm以上2.0μm以下である。また、第1の比較例に係る半導体装置におけるn型ドリフト領域NDRの不純物濃度は、1×1016/cm3以上1×1017/cm3以下である。
第1の比較例に係る半導体装置は、ベース領域形成工程S16において、第2の実施形態に係る半導体装置と同様、800℃以上900℃以下の熱処理温度、60分以内の熱処理時間で熱処理が行われている。
しかしながら、第1の比較例に係る半導体装置においては、p型ベース領域PBの不純物濃度の分布におけるピーク値の数は、第2の実施形態に係る半導体装置のp型ベース領域PBと異なり、3である。
図10及び図11に示すように、第1の比較例に係る半導体装置におけるp型ベース領域PBは、n型領域NRを有している。
第1の比較例に係る半導体装置におけるp型ベース領域PBの深さDは、1.0μm以上と深いにもかかわらず、p型ベース領域PBの不純物濃度の分布におけるピーク値の数は3である。すなわち、p型ベース領域PBの不純物濃度の分布におけるピーク値を示す位置の間隔が広くなっている。また、第1の比較例に係る半導体装置におけるn型ドリフト領域NDRの不純物濃度は、1×1016/cm3以上1×1017/cm3以下と高い。さらに、熱処理の条件も、800℃以上900℃以下の熱処理温度、60分以内の熱処理時間と制限されている。
そのため、熱処理によってもp型ベース領域PBの不純物濃度の分布におけるピーク値を示す位置の間のn型ドリフト領域NDRをp型化させるのに十分な不純物の拡散が行われない。その結果、p型ベース領域PB中にn型領域NRが残存してしまう場合があり、p型ベース領域PBを正常に形成することができなくなる。
また、p型ベース領域PB中にn型領域NRが残存しない場合であっても、p型ベース領域PBの不純物濃度の分布におけるピーク値を示す位置の間に、急峻な濃度勾配が形成されてしまう。
次に、第2の比較例について説明する。
第2の比較例に係る半導体装置における半導体基板SUBは、第2の実施形態に係る半導体装置と同様、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、p型コラム領域PCLと、n型ソース領域NSと、p型バックゲート領域PBGとを有している。また、第2の比較例に係る半導体装置におけるn型ドリフト領域NDRの不純物濃度は、1×1016/cm3以上1×1017/cm3以下である。
第2の比較例に係る半導体装置は、ベース領域形成工程S16において、第2の実施形態に係る半導体装置と同様、800℃以上900℃以下の熱処理温度、60分以内の熱処理時間で熱処理が行われている。
しかしながら、第2の比較例に係る半導体装置におけるp型ベース領域PBの不純物濃度の分布におけるピーク値の数は、3である。また、第2の比較例に係る半導体装置におけるp型ベース領域PBの深さDは、1.0μm未満である。
図12及び図13に示すように、第2の比較例に係る半導体装置におけるp型ベース領域PBは、n型領域NRを有していない。
第2の比較例に係る半導体装置におけるp型ベース領域PBの不純物濃度の分布におけるピーク値の数は3であるが、第2の比較例に係る半導体装置のp型ベース領域PBの深さDは1.0μm未満である。すなわち、不純物濃度の分布におけるピーク値を示す位置の間隔は狭い。そのため、上記のような条件下での熱処理に伴う不純物拡散より、不純物濃度のピークの間のn型ドリフト領域NDR領域をp型化させることができる。したがって、第2の比較例においては、n型領域NRを有しない正常なp型ベース領域PBを形成することができる。
しかしながら、第2の比較例に係る半導体装置においては、p型ベース領域PBの深さDが1.0μm未満であるため、チャネル長が短く、安全動作領域が狭い。
以下に、第1の比較例と第2の比較例との対比により、第2の実施形態に係る半導体装置の効果を説明する。
第2の実施形態に係る半導体装置におけるp型ベース領域PBの深さDは、1.0μm以上である。しかしながら、第2の実施形態に係る半導体装置におけるp型ベース領域PBの不純物濃度の分布は4以上のピーク値を有しているため、不純物濃度の分布におけるピークを示す位置の間隔が狭くなっている。
そのため、第2の実施形態に係る半導体装置によると、熱処理に伴う不純物の拡散により、不純物濃度の分布におけるピーク値を示す位置の間の領域がp型化し、n型領域NRがp型ベース領域PBに残存しない。また、第2の実施形態に係る半導体装置によると、不純物濃度の分布におけるピーク値を示す位置の間に急峻な濃度勾配が生じがたい。
さらに、第2の実施形態に係る半導体装置においては、p型ベース領域PBの深さDが1.0μm以上2.0μmである。そのため、第2の実施形態に係る半導体装置においては、チャネル長が長くなり、安全動作領域が広くなる。
(第3の実施形態)
以下に、第3の実施形態に係る半導体装置の構造について説明する。なお、ここでは第2の実施形態と異なる点について主に説明する。
図14に示すように、第3の実施形態に係る半導体装置は、第2の実施形態に係る半導体装置と同様に、半導体基板SUBと、MISFETと、層間絶縁膜ILDと、配線WLと、保護膜PVとを有している。
半導体基板SUBは、第2の実施形態に係る半導体装置と同様、MISFETが形成されている。MISFETは、第1の実施形態に係る半導体装置と同様に、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、n型ソース領域NSとを有している。半導体基板SUBは、第2の実施形態に係る半導体装置と同様に、p型バックゲート領域PBGとを有していてもよい。半導体基板SUBは、第2の実施形態に係る半導体装置と同様に、p型コラム領域PCLを有している。
しかしながら、第3の実施形態に係る半導体装置は、p型ベース領域PBの不純物濃度の分布におけるピーク値の数が、4以上である必要がない点において、第2の実施形態に係る半導体装置と異なっている。また、第3の実施形態に係る半導体装置は、p型コラム領域PCLの不純物濃度の分布に関しても、第2の実施形態に係る半導体装置と異なっている。
p型コラム領域PCLは、第1端E1と第2端E2とを有している。第1端E1は、p型コラム領域PCLのp型ベース領域PB側の端である。第2端E2は、第1端E1の反対側の端である。
第3の実施形態に係る半導体装置における不純物濃度の分布の第1の例について説明する。
図15(図15には、図14中のA−Aに沿った不純物濃度の分布が示されている)示すように、第3の実施形態に係る半導体装置のp型コラム領域PCLの不純物濃度は、第1端E1において最大値となっている。第3の実施形態に係る半導体装置のp型コラム領域PCLの不純物濃度は、第1端E1から遠ざかり、第2端E2に近づくにつれて(第1端E1から第2端E2に向かって)減少していてもよい。
第3の実施形態に係る半導体装置における不純物濃度の分布の第2の例について説明する。
図16(図16には、図14中のA−Aに沿った不純物濃度の分布が示されている)に示すように、p型コラム領域PCLの不純物濃度は、第1端E1と第2端E2との間にある位置M1において最小値となっている。また、p型コラム領域PCLの不純物濃度は、位置M1から第1端E1に近づくにつれて高くなっている。p型コラム領域PCLの不純物濃度は、第1端E1において最大値となっていない。
第2の例においては、p型コラム領域PCLの不純物濃度は、第2端E2付近において最大値となっていてもよい。p型コラム領域PCLの不純物濃度は、位置M1から第2端E2に近づくにつれて高くなっていてもよい。第1端E1と位置M1との距離Lは、0.1μm以上0.5μm以下であることが好ましい。なお、第2の例においては、p型コラム領域PCLの不純物濃度は、第1端E1において、p型ベース領域PBの不純物濃度より高くなっていてもよい。
逆バイアスによる絶縁破壊直前の状態においては、p型コラム領域PCLとn型ドリフト領域NDRとにより、図17に示される空乏層DPRが形成される。この空乏層DPRは、p型コラム領域PCLが上記の第1の例又は第2の例に示される不純物濃度の分布を有することにより、p型ベース領域PBとp型コラム領域PCLとの境界において、裏面BS側に凸となるように窪んでいる。
図14に示すように、n型ドリフト領域NDRは、深さD1となっている。p型コラム領域PCLは、深さD2となっている。ここで、n型ドリフト領域の深さD1は、p型ベース領域PBとn型ドレイン領域NDとの距離であり、p型コラム領域PCLの深さD2は、p型コラム領域PCLの第1端E1と第2端E2との距離である。例えば耐圧が50Vである場合、深さD1は、1.8μm以上2.0μm以下であることが好ましく、深さD2は、1.8μm以上2.0μm以下であることが好ましい。また、例えば耐圧が46Vである場合、深さD1は、1.6μm以上1.8μm以下であることが好ましく、深さD2は、1.6μm以上1.8μm以下であることが好ましい。
以下に、第3の実施形態の変形例に係る半導体装置の構造について説明する。なお、以下においては、第3の実施形態に係る半導体装置と異なる点について主に説明する。
図18に示すように、第3の実施形態の変形例に係る半導体装置は、第3の実施形態に係る半導体装置と同様に、半導体基板SUBと、MISFETと、層間絶縁膜ILDと、配線WLと、保護膜PVとを有している。
半導体基板SUBは、第3の実施形態に係る半導体装置と同様、MISFETが形成されている。MISFETは、第1の実施形態に係る半導体装置と同様に、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、n型ソース領域NSとを有している。半導体基板SUBは、第3の実施形態に係る半導体装置と同様に、p型バックゲート領域PBGとを有していてもよい。半導体基板SUBは、第3の実施形態に係る半導体装置と同様に、p型コラム領域PCLを有している。
しかしながら、第3の実施形態の変形例に係る半導体装置は、半導体基板SUBが溝TRを有していない点及びn型ソース領域NSによって挟み込まれているp型ベース領域PBの部分がゲート電極GEとゲート絶縁膜GOによって絶縁しながら対向している点において、第3の実施形態に係る半導体装置と異なっている。すなわち、第3の実施形態の変形例に係る半導体装置は、プレーナ型である点において、トレンチゲート型である第3の実施形態に係る半導体装置と異なっている。
以下に、第3の実施形態に係る半導体装置の製造方法について説明する。
第3の実施形態に係る半導体装置の製造方法は、コラム領域形成工程S14及びベース領域形成工程S16を除き、第2の実施形態に係る製造方法と同様である。
第3の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程S14においては、第2の実施形態に係る半導体装置の製造方法と同様に、複数回のイオン注入及び熱処理が行われる。しかしながら、第3の実施形態に係る半導体装置の製造方法は、複数回のイオン注入の各々におけるドーズ量が異なっている点において、第2の実施形態に係る半導体装置の製造方法と異なっている。すなわち、第3の実施形態に係る半導体装置の製造方法のコラム領域形成工程S14においては、複数回のイオン注入の各々は、半導体基板SUBの主表面MSからの深さが深くなるにしたがって、ドーズ量が増加するように設定されている。
第3の実施形態に係る半導体装置の製造方法におけるベース領域形成工程S16は、イオン注入の回数が4回未満である点において、第2の実施形態に係る半導体装置の製造方法と異なっている。
以下に、第3の実施形態に係る半導体装置の効果を、比較例と対比することにより説明する。
図19に示すように、第3の比較例に係る半導体装置は、半導体基板SUBと、MISFETと、層間絶縁膜ILDと、配線WLと、保護膜PVとを有している。半導体基板SUBには、MISFETが形成されている。このMISFETは、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、n型ソース領域NSと、p型バックゲート領域PBGと、p型コラム領域PCLとを有している。この点において、第3の比較例に係る半導体装置は、第3の実施形態に係る半導体装置と同様である。
しかしながら、第3の比較例に係る半導体装置においては、図20(図20には、図19中のB−Bに沿った不純物濃度の分布が示されている)に示すように、p型コラム領域PCLの不純物濃度が、第1端E1において最小値となっている。また、第3の比較例に係る半導体装置においては、p型コラム領域PCLの不純物濃度が、第2端E2において最大値となっている。さらに、第3の比較例に係る半導体装置においては、p型コラム領域PCLの不純物濃度が、第1端E1から第2端E2に近づくにつれて、上昇している。その結果、比較例に係る半導体装置においては、図21に示すように、逆バイアスによる絶縁破壊直前の状態において、p型コラム領域PCLとn型ドリフト領域NDRとにより形成される空乏層DPRが、p型ベース領域PBとp型コラム領域PCLとの境界において平坦となっている。これらの点において、第3の比較例に係る半導体装置は、第3の実施形態に係る半導体装置と異なっている。
第3の比較例に係る半導体装置においては、上記のとおり、絶縁破壊直前の空乏層DPRは、p型ベース領域PBとp型コラム領域PCLとの境界において平坦となっている。そのため、第3の比較例に係る半導体装置においては、p型ベース領域PBとp型コラム領域PCLとの境界における電界集中が生じにくく、絶縁破壊が生じがたい。その結果、第3の比較例に係る半導体装置の耐圧は、p型コラム領域PCLの寸法(深さ、幅等)によって決定される。図22に示すように、第3の比較例に係る半導体装置においては、例えばp型コラム領域PCLがばらつくことにより、耐圧もばらつく。このように、p型コラム領域PCLの寸法の製造ばらつきに起因した耐圧のばらつきが生じる。
他方、第3の実施形態に係る半導体装置においては、上記のとおり、絶縁破壊直前の空乏層DPRは、p型ベース領域PBとp型コラム領域PCLとの境界において裏面BS側に凸となるように窪んでいる。そのため、第3の実施形態に係る半導体装置においては、p型ベース領域PBとp型コラム領域PCLとの境界における電界集中が生じ、絶縁破壊が生じやすい。すなわち、第3の実施形態に係る半導体装置においては、p型コラム領域PCLの不純物濃度により、耐圧を制御することができる。p型コラム領域PCLの不純物濃度は、ばらつきの少ない工程であるイオン注入等により制御される。そのため、第3の実施形態に係る半導体装置の耐圧は、図23に示すように、p型コラム領域PCLの寸法の製造ばらつきの影響を受けにくい。したがって、第3の実施形態に係る半導体装置によると、耐圧のばらつきを抑制することができる。
第3の実施形態に係る半導体装置において、p型コラム領域PCLの不純物濃度が第1端E1において最大値となっている場合、空乏層DPRがp型ベース領域PBとp型コラム領域PCLとの境界において裏面BS側に凸に窪む。そのため、この場合にも、耐圧のばらつきを抑制することができる。
第3の実施形態に係る半導体装置において、p型コラム領域PCLの不純物濃度が第1端E1において最大値となっており、かつ第1端E1から遠ざかるにつれて減少している場合、p型コラム領域PCLをイオン注入法により形成しやすい。そのため、この場合には、半導体装置の製造を容易にすることができる。
第3の実施形態に係る半導体装置において、p型コラム領域PCLの不純物濃度が、位置M1において最小値となっており、位置M1から第1端E1に向かうにしたがって高くなっており、かつ第1端E1において最大値となっていない場合には、空乏層DPRがp型ベース領域PBとp型コラム領域PCLとの境界において裏面BS側に凸に窪む。そのため、この場合にも、耐圧のばらつきを抑制することができる。
第3の比較例に係る半導体装置においては、耐圧をばらつきを考慮して、n型ドリフト領域NDRの深さを設定する必要がある。具体的には、耐圧が高耐圧側に振れることを考慮して、n型ドリフト領域NDR及びp型コラム領域PCLを深く形成する必要がある。その結果、第3の比較例においては、オン抵抗が増大する。他方、実施形態に係る半導体装置においては、耐圧のばらつきが小さい。そのため、第3の実施形態に係る半導体装置においては、ばらつきを考慮してn型ドリフト領域NDR及びp型コラム領域PCLを過度に深く形成する必要がない。そのため、第3の実施形態に係る半導体装置においては、耐圧が50Vの場合は、深さD1を1.8μm以上2.0μm以下とし、深さD2を1.8μm以上2.0μm以下とすることにより(耐圧が46Vの場合は、深さD1を1.6μm以上1.8μm以下とし、深さD2を1.6μm以上1.8μm以下とすることにより)、オン抵抗を低減することができる。
(第4の実施形態)
以下に、第4の実施形態に係る半導体装置の構造について説明する。なお、以下においては、第2の実施形態と異なる点について主に説明する。
図24に示すように、第4の実施形態に係る半導体装置は、半導体基板SUBと、MISFETと、層間絶縁膜ILDと、配線WLと、保護膜PVとを有している。半導体基板SUBには、MISFETが形成されている。このMISFETは、n型ドレイン領域NDと、n型ドリフト領域NDRと、p型ベース領域PBと、n型ソース領域NSとを有している。半導体基板SUBは、p型バックゲート領域PBGとを有していてもよい。半導体基板SUBは、p型コラム領域PCLを有している。p型ベース領域PBの不純物濃度の分布におけるピーク値の数は、4以上である。これらの点において、第4の実施形態に係る半導体装置は、第2の実施形態に係る半導体装置と同様である。
しかしながら、第4の実施形態に係る半導体装置は、p型コラム領域PCLの不純物濃度の分布において、第2の実施形態に係る半導体装置と異なっている。第4の実施形態に係る半導体装置においては、p型コラム領域PCLは、p型コラム領域PCLとn型ドレイン領域NDとが逆バイアス状態となっている際にp型コラム領域PCLとn型ドリフト領域NDRとにより形成される空乏層が、p型コラム領域とp型ベース領域PBとの境界において、裏面BS側に凸に窪むことになる不純物濃度の分布を有している。すなわち、第4の実施形態に係る半導体装置は、第2の実施形態に係る半導体装置のp型コラム領域PCLを、第3の実施形態に係る半導体装置のp型コラム領域PCLに置換した構造を有している。
以下に、第4の実施形態に係る半導体装置の製造方法について説明する。
第4の実施形態に係る半導体装置に係る製造方法は、コラム領域形成工程S14を除いて、第2の実施形態に係る半導体装置の製造方法と同様である。第4の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程S14は、第3の実施形態に係る半導体装置の製造方法におけるコラム領域形成工程S14と同様である。
以下に、第4の実施形態に係る半導体装置の効果について説明する。
上記のとおり、第4の実施形態に係る半導体装置は、第2の実施形態に係る半導体装置のp型コラム領域PCLを、第3の実施形態に係る半導体装置のp型コラム領域PCLに置換した構造を有している。そのため、第4の実施形態に係る半導体装置によると、製造時のp型コラム領域PCLの寸法のばらつきに起因した耐圧のばらつきを抑制しつつ、半導体装置の安全動作領域を確保することができる。
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
BS 裏面、CH コンタクトホール、D 深さ、DE ドレイン電極、E1 第1端、E2 第2端、GE ゲート電極、GO ゲート絶縁膜、ILD 層間絶縁膜、M1 位置、 MS 主表面、ND n型ドレイン領域、NDR n型ドリフト領域、NR n型領域、NS n型ソース領域、P1 第1のピーク値、P2 第2のピーク値、P3 第3のピーク値、P4 第4のピーク値、PB p型ベース領域、PBG p型バックゲート領域、PCL p型コラム領域、PV 保護膜、S1 フロントエンド工程、S2 バックエンド工程、S11 準備工程、S12 ドリフト領域形成工程、S13 溝形成工程、S14 コラム領域形成工程、S15 ゲート形成工程、S16 ベース領域形成工程、S17 ソース領域形成工程、S18 バックゲート領域形成工程、S21 層間絶縁膜形成工程、S22 配線形成工程、S23 保護膜形成工程、SUB 基板、TR 溝、WL 配線。

Claims (16)

  1. 主表面と、前記主表面の反対側である裏面とを有する半導体基板と、
    前記半導体基板内に配置された第1導電型のドリフト領域と、
    前記半導体基板内において前記ドリフト領域よりも前記主表面側に配置された第2導電型のベース領域と、
    前記半導体基板内において前記ドリフト領域との間で前記ベース領域を挟むように前記ドリフト領域よりも前記主表面側に配置された第1導電型のソース領域と、
    前記ソース領域および前記ドリフト領域に挟まれた前記ベース領域と絶縁しながら対向するゲート電極とを備え、
    前記半導体基板は前記主表面に溝を有し、
    前記ゲート電極は前記溝内に形成されており、
    前記ベース領域の不純物濃度の分布は、前記主表面から前記裏面に向かう深さ方向に沿って複数のピーク値を有しており、
    前記複数のピーク値は4つ以上のピーク値を有する、半導体装置。
  2. 前記半導体基板内において、前記ベース領域から前記裏面側に延びる第2導電型のコラム領域をさらに備えた、請求項1記載の半導体装置。
  3. 前記ドリフト領域の不純物濃度は1×1016/cm3以上1×1017/cm3以下である、請求項2記載の半導体装置。
  4. 前記コラム領域は、前記ベース領域側の端である第1端と、前記第1端の反対側の端である第2端とを含んでおり、
    前記コラム領域の不純物濃度は、前記第1端において最大値となっている、請求項2に記載の半導体装置。
  5. 前記コラム領域の不純物濃度は、前記第1端から遠ざかるにしたがって減少している、請求項4に記載の半導体装置。
  6. 前記コラム領域は、前記ベース領域側の端である第1端と、前記第1端の反対側の端である第2端とを含んでおり、
    前記コラム領域の不純物濃度は、前記第1端と前記第2端との間の位置において最小値となっており、前記第1端と前記第2端との間の前記位置から前記第1端に近づくにつれて高くなっており、かつ前記第1端において最大値となっていない、請求項2に記載の半導体装置。
  7. 前記コラム領域の不純物濃度は、前記ベース領域の不純物濃度の分布における前記複数のピーク値のいずれよりも高く、
    前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面から離れるほど前記コラム領域の前記不純物濃度に近くなっている、請求項2記載の半導体装置。
  8. 前記ベース領域の深さは、1.0μm以上2.0μm以下である、請求項1記載の半導体装置。
  9. 前記ベース領域の前記深さは、1.5μm以上2.0μm以下である、請求項8に記載の半導体装置。
  10. 前記ベース領域の不純物濃度の分布における前記複数のピーク値は、最も前記主表面の近くに位置する前記ピーク値以外のピーク値において最大値となる、請求項1記載の半導体装置。
  11. 前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面から離れるほど高くなっている、請求項10に記載の半導体装置。
  12. 前記ベース領域の不純物濃度の分布における前記複数のピーク値は、前記主表面からの距離に応じて直線的に増加している、請求項11に記載の半導体装置。
  13. 前記ベース領域の不純物濃度の分布における前記複数のピーク値を示す位置は、前記深さ方向に沿って等間隔に配置されている、請求項12に記載の半導体装置。
  14. 前記半導体基板は、前記ドリフト領域上において前記主表面に接し、かつ前記ソース領域によって取り囲まれるように形成されているバックゲート領域を有する、請求項1記載の半導体装置。
  15. 主表面と、前記主表面の反対側である裏面とを有する半導体基板内に、第1導電型のドリフト領域を形成する工程と、
    前記ドリフト領域とpn接合を構成するように前記半導体基板内に第2導電型のコラム領域を形成する工程と、
    前記コラム領域の前記主表面側に前記コラム領域と接するように、かつ前記ドリフト領域とpn接合を構成するように前記半導体基板内に第2導電型のベース領域を形成する工程と、
    前記半導体基板内において前記ドリフト領域との間で前記ベース領域を挟むように前記ドリフト領域よりも前記主表面側に第1導電型のソース領域を形成する工程とを備え、
    前記ベース領域を形成する工程は、注入深さを変えて4回以上のイオン注入を行う工程と、前記4回以上のイオン注入の後に熱処理を行う工程とを含み、
    前記4回以上のイオン注入の各々は、前記注入深さが深くなるほどに注入量が多く、
    前記熱処理の温度は800℃以上900℃以下である、半導体装置の製造方法。
  16. 前記熱処理の時間は、60分以内である、請求項15記載の半導体装置の製造方法。
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