JP6332556B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、ウエハをダイシングする工程を有する半導体装置の製造方法に関する。
IGBT(絶縁ゲート型バイポーラトランジスタ)又はダイオード等の縦型導通の半導体装置では、通電時の抵抗を下げ電気電圧特性を向上させるために、ウエハを薄く加工する。近年ではその厚みを50μm程度まで薄くすることがある。ウエハを薄厚化する際には、ウエハの表面にテープなどの保護部材を貼り付け、ウエハの裏面側を機械研削する。その後、機械研削で生じた欠陥層をウェットエッチにより除去する。
例えば130μm以下に薄厚化されたウエハは反りが激しい上に割れ及び欠けが発生しやすい。この弊害を回避するために、ウエハの外周部を厚く残して、ウエハの内側(中央部)を機械研削で薄くすることがある。ウエハ外周部を厚く残すことで、ウエハの剛性を高め、反り、欠け、及び割れを防止している。
ウエハの裏面外周部を厚く残す場合、ウエハの外周部には環状凸部が存在する。環状凸部を有するウエハを個片化(ウエハダイシング)するためには、リングフレームで支持されたダイシングテープをウエハ裏面に貼り付けてウエハを固定する必要がある。特許文献1には、裏面外周に環状凸部を有するウエハに、精度よくダイシングテープを貼る方法が開示されている。
日本特開2013−232582号公報
ウエハの裏面中央部を機械研削した後に行うウェットエッチングにおいて、薬液がウエハの環状凸部を流れ、環状凸部に凹凸を生じさせる。環状凸部に凹凸があるウエハにダイシングテープを貼り付けると、環状凸部とダイシングテープの密着が不十分となり、環状凸部とダイシングテープの間から空気が入り込み、ダイシングテープがウエハから剥がれることがある。ダイシングテープの一部がウエハから剥がれていると、ダイシング工程にてウエハの欠け又は割れが生じて歩留まりが低下する問題があった。
本発明は上述の問題を解決するためになされたものであり、ダイシングテープがウエハから剥がれることを防止できる半導体装置の製造方法を提供することを目的とする。
本願の発明にかかる半導体装置の製造方法は、ウエハの裏面の中央部を研削しその後該ウエハの裏面にウェットエッチングを施すことで、外周部に環状凸部を有するウエハを形成する薄化工程と、該ウエハの裏面に裏面電極を形成する工程と、該環状凸部の上の該裏面電極に、めっき法により一様に金属膜を形成するめっき工程と、該金属膜にダイシングテープを貼り付ける貼付け工程と、該ダイシングテープが貼り付けられた該ウエハをダイシングするダイシング工程と、を備えたことを特徴とする。
本発明のその他の特徴は以下に明らかにする。
この発明によれば、ウエハの環状凸部にめっき法で一様な金属膜を形成するので、ダイシングテープがウエハから剥がれることを防止できる。
実施の形態に係る半導体装置の製造方法を示すフローチャートである。 半導体素子領域が形成されたウエハの断面図である。 裏面中央部が研削されたウエハの断面図である。 裏面電極が形成されたウエハの断面図である。 Znが置換析出したウエハの断面図である。 Ni膜が形成されたウエハの断面図である。 Au膜が形成されたウエハの断面図である。 ダイシングテープを貼り付けたウエハの断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態.
図1は、本発明の実施の形態に係る半導体装置の製造方法を示すフローチャートである。まず、ウエハに半導体素子領域を形成する(ステップS1)。図2は、半導体素子領域12が形成されたウエハ10の断面図である。ウエハ10の材料は特に限定されないが例えばSiである。ウエハ10の表面側に半導体素子領域12が形成されている。半導体素子領域12は拡散層である。ステップS1では、半導体素子領域12に加えて、ウエハ10の表面側に、表面電極14と表面電極14の縁を覆う保護膜16を形成する。表面電極14の材料は例えばAl合金である。保護膜16の材料は例えばポリイミドである。
次いで、ステップS2に処理を進める、ステップS2では、ウエハの裏面の中央部を研削する。図3は、裏面中央部が研削されたウエハ10の断面図である。図3ではウエハ10の裏面が上向きになり、ウエハ10の表面が下向きになっている。ウエハ10の研削には周知の機械研削装置を用いる。ウエハ10の裏面の中央部10aが研削されて薄くなるのに対し、ウエハ10の外周部(環状凸部10b)は研削されないので中央部10aよりも厚い。
次いで、ステップS3に処理を進める。ステップS3では、前述の機械研削にて生じた欠陥層を除去するために、ウエハの裏面にウェットエッチングを施す。ウェットエッチング量は5〜20μm程度とするのが好ましい。こうして、外周部に環状凸部10bを有するウエハ10が形成される。ステップS2、S3はウエハを薄くする薄化工程である。
次いで、ステップS4に処理を進める。ステップS4では、ウエハの裏面側に裏面拡散領域を形成する。図3には裏面拡散領域20が示されている。
次いで、ステップS5に処理を進める。ステップS5では、ウエハ10の裏面に裏面電極を形成する。図4は、裏面電極30が形成されたウエハ10の断面図である。裏面電極30は、例えばスパッタ法でAlSi又はAlCuなどのAl合金層を成膜することで形成される。裏面電極30の材料はAl合金層以外の材料でもよい。裏面電極30(Al合金層)の厚みは1μm以上とすることが好ましい。裏面電極30は、ウエハ10の中央部10aの上の部分30aと、研削により生じた壁面に形成された部分30bと、環状凸部10bの上の部分30cを有している。つまり、裏面電極30はウエハ10の裏面全体に形成されている。
次いで、ステップS6に処理を進める。ステップS6では、まず、ウエハをアルカリ性の脱脂液に浸漬させ裏面電極30(Al合金層)の表面上の油脂と有機物を除去する。次いで、ウエハを塩酸に浸漬させ、裏面電極30(Al合金層)の表面に形成されている酸化物を除去する。その後、ウエハにジンケート処理を施す。ジンケート処理とは、Al合金を材料とする裏面電極30の表面にZnを置換析出させる処理である。ジンケート処理の内容について以下に詳しく説明する。
ウエハ10を(アルカリ性の)ジンケート処理液に浸漬させ裏面電極30(Al合金層)の表面にZnを置換析出させる。その後、析出したZnを例えば硝酸で除去する。その後再びウエハ10をジンケート処理液に浸漬させ裏面電極30(Al合金層)の表面にZnを置換析出させる。このように、2回ジンケート処理を施す。上記の処理を施すことで裏面電極30(Al合金層)が平坦化され、その平坦化された裏面電極30に均一にZnが析出する。なお、前述のとおり、裏面電極30の形成時の厚みを1μm以上としておくことで、ステップS6の処理によって裏面電極30の全てが消失することを回避できる。
図5は、ジンケート処理によりZnが置換析出したウエハの断面図である。Zn膜32は裏面電極30に接している。Zn膜32は、ウエハ10の中央部10aの上の部分32a、研削によって生じた壁面に形成された部分32b、及び環状凸部10bの上の部分32cを備えている。
次いで、ステップS7に処理を進める。ステップS7では、ウエハを酸性の無電解Niめっき液に浸漬する。そうすると、前述の2回のジンケート処理により平坦化された裏面電極30にNi膜が均一に析出する。具体的には、まずZnがNiに置換され、裏面電極30(Al合金層)の表面にNi膜が析出し、その後、無電解Niめっき液中に含まれている還元剤によりNiが還元析出されていく。このように、Znを起点としてNi膜を形成していく。
図6は、Ni膜40が形成されたウエハ10の断面図である。Ni膜40は、ウエハ10の中央部10aの上方の部分40a、研削により生じた壁面に形成された部分40b、環状凸部10bの上方に形成された部分40cを備えている。Ni膜40の析出は球状(放射状)に進むため、部分40a、40b、40cの表面はなだらかな形状になる。Ni膜40の形成と同時に、ウエハ10の表面側にNi膜42が形成される。
Ni膜40の厚みは、前述のウェットエッチングで除去されたウエハの厚み(凹凸の程度)によるが、ウエハ10への膜応力を考慮し、2〜10μmとすることが好ましい。めっき法では数μm級の厚膜を容易に形成できる。
次いで、ステップS8に処理を進める。ステップS8では、ウエハを無電解Auめっき液に浸漬させる。これによりNi膜の上にAu膜を形成する。図7は、Au膜50が形成されたウエハ10の断面図である。Au膜50はNi膜40の上に形成される。Au膜50は、ウエハ10の中央部10aの上の部分50aと、研削により生じた壁面に形成された部分50bと、環状凸部10bの上の部分50cを備えている。Au膜50の厚さは20〜100nmとすることが好ましい。Au膜50の形成と同時にウエハの表面側にAu膜52が形成される。Au膜52はNi膜42の上に形成される。Au膜50、52は、主として、Ni膜40、42の酸化を防止するために形成される。Au膜50、52の層厚は特に限定されないが、例えば20〜100nmである。
このように、ジンケート処理の後に、Ni膜40とAu膜50をめっき法で形成することで、ウエハ10の裏面に一様にNi膜40とAu膜50を形成することができる。なお、ステップS6−S8の工程をめっき工程という。
次いで、ステップS9に処理を進める。ステップS9では、金属膜であるAu膜50にダイシングテープを貼り付ける。この工程を貼付け工程と称する。図8は、ダイシングテープ60を貼り付けたウエハ10の断面図である。ダイシングテープ60はリングフレーム70によって支持されている。ダイシングテープ60はAu膜50の全体に貼り付けられている。ダイシングテープ60は、ウエハの中央部10aの上の部分60aと、研削によって生じた壁面に設けられた部分60bと、環状凸部10bの上の部分60cを備えている。環状凸部10bの上にある裏面電極30、Ni膜40、及びAu膜50がなだらかな面を形成しているので、Au膜50とダイシングテープ60を密着させることができる。
次いで、ステップS10に処理を進める。ステップS10は、ダイシングテープ60が貼り付けられたウエハ10をダイシングするダイシング工程である。ダイシング工程を実行することにより複数の個片化されたチップを得ることができる。
本発明の実施の形態に係る半導体装置の製造方法によれば、ウエハ10の裏面に、めっき法により一様に金属膜(Ni膜40とAu膜50)を形成するので、ウエハ10の裏面側が平坦になり、ダイシングテープ60がウエハ10から剥がれることを防止できる。また、ウェットエッチングにより平坦性が低下した環状凸部10bには平坦性の低い裏面電極30が形成されるが、2回ジンケート処理を施すことで、裏面電極30の平坦性を高めることができる。そのため、裏面電極30の上に形成されるNi膜40とAu膜50の平坦性も高くなり、Au膜50に貼り付けられたダイシングテープはAu膜50に密着する。したがって、ダイシングテープ60がウエハ10から剥がれることを確実に防止できる。
本発明の実施の形態に係る半導体装置の製造方法は様々な変形が可能である。例えば、裏面電極30の上に、Ni膜とAu膜を形成したが、裏面電極30の上に別の材料をめっき法で形成してもよい。裏面電極30の上にめっき法により一様な金属膜を形成することで、環状凸部の上に平坦でなだらかな金属膜を設けることができる。
めっき膜を形成させたくない領域がある場合には、予めPETフィルム等で保護してめっき処理を実施しても良い。例えばウエハの表面側にPETフィルム等を貼り付けた後にNi膜40を形成する。
実施形態の製造方法では、Al合金を材料とする裏面電極30に対してジンケート処理を施した後にNi膜40を形成した。しかし、裏面電極の材料としてAl合金以外の材料を選択し、ジンケート処理以外の方法で裏面電極の平坦性を高めてもよい。また、裏面電極に対しめっき法で一様に金属膜を形成することである程度の平坦性を得ることができるので、ジンケート処理などの裏面電極30の平坦性を高める工程を省略してもよい。
ダイシングテープがウエハから剥がれることを防止するためには、ダイシングテープ60とウエハ10の環状凸部10bとを密着させることが重要である。そのため、環状凸部だけにめっき法で金属膜を形成してもよい。環状凸部にめっき処理を施すことで平坦性の高い一様な金属膜を形成すれば、ダイシングテープ60を環状凸部10bに密着させることができる。
10 ウエハ、 10a 中央部、 10b 環状凸部、 12 半導体素子領域、 14 表面電極、 16 保護膜、 20 裏面拡散領域、 30 裏面電極、 32 Zn膜、 40 Ni膜、 50 Au膜、 60 ダイシングテープ

Claims (7)

  1. ウエハの裏面の中央部を研削しその後前記ウエハの裏面にウェットエッチングを施すことで、外周部に環状凸部を有するウエハを形成する薄化工程と、
    前記ウエハの裏面に裏面電極を形成する工程と、
    前記環状凸部の上の前記裏面電極に、めっき法により一様に金属膜を形成するめっき工程と、
    前記金属膜にダイシングテープを貼り付ける貼付け工程と、
    前記ダイシングテープが貼り付けられた前記ウエハをダイシングするダイシング工程と、を備えたことを特徴とする半導体装置の製造方法。
  2. 前記裏面電極はAl合金層であり、
    前記めっき工程では、前記ウエハをジンケート処理液に浸漬させ前記Al合金層の表面にZnを置換析出させ、析出したZnを除去し、その後再び前記ウエハをジンケート処理液に浸漬させ前記Al合金層の表面にZnを置換析出させ、その後前記ウエハを無電解Niめっき液に浸漬することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記ウエハを前記無電解Niめっき液に浸漬することで形成されるNi膜の厚さは2〜10μmであることを特徴とする請求項2に記載の半導体装置の製造方法。
  4. 前記めっき工程では、前記ウエハを前記無電解Niめっき液に浸漬した後に、前記ウエハを無電解Auめっき液に浸漬させることを特徴とする請求項2又は3に記載の半導体装置の製造方法。
  5. 前記ウエハを前記無電解Auめっき液に浸漬することで形成されるAu膜の厚さは20〜100nmであることを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 前記Al合金層の厚みは1μm以上であることを特徴とする請求項2〜5のいずれか1項に記載の半導体装置の製造方法。
  7. 前記めっき工程では、前記ウエハを前記ジンケート処理液に浸漬する前に、前記ウエハをアルカリ性の脱脂液に浸漬させ、さらに塩酸に浸漬させることを特徴とする請求項2〜5のいずれか1項に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11217688B2 (en) 2019-09-06 2022-01-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107533963A (zh) * 2015-04-20 2018-01-02 三菱电机株式会社 半导体装置的制造方法
JP7005356B2 (ja) 2018-01-19 2022-01-21 三菱電機株式会社 半導体装置の製造方法
JP2019216154A (ja) * 2018-06-12 2019-12-19 株式会社ディスコ ウェーハの加工方法
FR3085575B1 (fr) 2018-09-03 2021-06-18 St Microelectronics Tours Sas Boitier de puce electronique
FR3093230B1 (fr) 2019-02-27 2023-01-06 St Microelectronics Tours Sas Boîtier de puce électronique
CN111599679B (zh) * 2020-05-29 2023-03-07 上海华虹宏力半导体制造有限公司 半导体器件的金属化方法
CN111540681A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 应用于igbt芯片的金属化方法
JP7346374B2 (ja) * 2020-09-23 2023-09-19 株式会社東芝 半導体基板及び半導体装置の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148125B2 (en) * 2001-12-12 2006-12-12 Denso Corporation Method for manufacturing semiconductor power device
JP4185704B2 (ja) * 2002-05-15 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3948377B2 (ja) * 2002-09-12 2007-07-25 株式会社豊田中央研究所 圧接型半導体装置
JP3829860B2 (ja) 2004-01-30 2006-10-04 株式会社デンソー 半導体チップの製造方法
US7902453B2 (en) * 2005-07-27 2011-03-08 Rensselaer Polytechnic Institute Edge illumination photovoltaic devices and methods of making same
JP4741332B2 (ja) * 2005-09-30 2011-08-03 株式会社ディスコ ウエーハの加工方法
US7198988B1 (en) * 2005-11-16 2007-04-03 Emcore Corporation Method for eliminating backside metal peeling during die separation
JP4758222B2 (ja) 2005-12-21 2011-08-24 株式会社ディスコ ウエーハの加工方法および装置
US7776746B2 (en) * 2007-02-28 2010-08-17 Alpha And Omega Semiconductor Incorporated Method and apparatus for ultra thin wafer backside processing
US20080242052A1 (en) * 2007-03-30 2008-10-02 Tao Feng Method of forming ultra thin chips of power devices
US7581296B2 (en) * 2007-04-11 2009-09-01 Ge Inspection Technologies, Lp Acoustic stack for ultrasonic transducers and method for manufacturing same
JP2009021462A (ja) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2009224511A (ja) 2008-03-14 2009-10-01 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
WO2009142077A1 (ja) 2008-05-22 2009-11-26 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP2010016188A (ja) 2008-07-03 2010-01-21 Sanyo Electric Co Ltd 半導体装置の製造方法および半導体装置
JP2011054914A (ja) * 2009-09-04 2011-03-17 Sanyo Electric Co Ltd 半導体装置の製造方法および半導体ウエハ
JP5587622B2 (ja) * 2010-01-27 2014-09-10 ルネサスエレクトロニクス株式会社 逆導通型igbt
JP2011222843A (ja) 2010-04-13 2011-11-04 Renesas Electronics Corp 半導体装置の製造方法
JP5552934B2 (ja) * 2010-07-20 2014-07-16 Tdk株式会社 被覆体及び電子部品
JP5981154B2 (ja) * 2012-02-02 2016-08-31 三菱電機株式会社 半導体装置の製造方法
JP5669780B2 (ja) * 2012-03-21 2015-02-18 三菱電機株式会社 半導体装置の製造方法
JP2013232582A (ja) 2012-05-01 2013-11-14 Nitto Denko Corp 粘着テープ貼付け方法および粘着テープ貼付け装置
JP6096442B2 (ja) 2012-09-10 2017-03-15 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP6121225B2 (ja) * 2013-04-15 2017-04-26 株式会社ディスコ ウエーハの加工方法
CN105103272B (zh) 2013-09-27 2018-10-09 富士电机株式会社 半导体装置的制造方法
US20160108254A1 (en) * 2014-10-17 2016-04-21 Meltex Inc. Zinc immersion coating solutions, double-zincate method, method of forming a metal plating film, and semiconductor device
JP6443732B2 (ja) * 2014-10-24 2018-12-26 日立金属株式会社 導電性粒子、導電性粉体、導電性高分子組成物および異方性導電シート
CN107533963A (zh) * 2015-04-20 2018-01-02 三菱电机株式会社 半导体装置的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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