CN109638075A - 功率半导体器件的高电压终止结构 - Google Patents

功率半导体器件的高电压终止结构 Download PDF

Info

Publication number
CN109638075A
CN109638075A CN201811139860.8A CN201811139860A CN109638075A CN 109638075 A CN109638075 A CN 109638075A CN 201811139860 A CN201811139860 A CN 201811139860A CN 109638075 A CN109638075 A CN 109638075A
Authority
CN
China
Prior art keywords
power semiconductor
area
field plate
contact portion
semiconductor transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811139860.8A
Other languages
English (en)
Other versions
CN109638075B (zh
Inventor
V.尤内维奥纳克
P.C.布兰特
F.希莱
A.卢施泰克-佩赫洛夫
F.D.普菲尔施
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN109638075A publication Critical patent/CN109638075A/zh
Application granted granted Critical
Publication of CN109638075B publication Critical patent/CN109638075B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Abstract

本发明公开了功率半导体器件的高电压终止结构。一种功率半导体晶体管（1），包括：半导体主体（10），其耦合到第一负载端子（11）和第二负载端子（12）并且包括具有第一导电类型的掺杂剂的漂移区（100）；有源区（16），所述有源区（16）具有至少一个功率单元（14），所述功率单元（14）：至少部分地延伸到半导体主体（10）中并且至少包括漂移区（100）的区段；并且其与第一负载端子（11）电连接；并且其被配置成在所述端子（11、12）之间传导负载电流并且阻断在所述端子（11、12）之间施加的阻断电压；并且其操作地耦合到控制电极（141），所述控制电极（141）被配置成选择性地将所述至少一个功率单元（14）设置到导通状态和阻断状态之一中。

Description

功率半导体器件的高电压终止结构
技术领域
本说明书涉及功率半导体晶体管的实施例并且涉及处理功率半导体晶体管的方法的实施例。特别地，本说明书涉及功率半导体晶体管的高电压终止结构的实施例并且涉及处理这样的高电压终止结构的方法的实施例。
背景技术
汽车、消费者和工业应用中的现代设备的许多功能，诸如转换电能以及驱动电动机或电机，依赖于功率半导体器件。
例如，仅举几例，绝缘栅双极型晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）以及二极管，已经用于各种应用，包括但不限于电源和功率转换器中的开关。
功率半导体器件通常包括半导体主体，所述半导体主体被配置成沿着所述器件的两个负载端子之间的负载电流路径传导负载电流。此外，可以借助于绝缘电极来控制负载电流路径，所述绝缘电极有时被称为栅极电极。例如，在从例如驱动器单元接收对应的控制信号时，控制电极可以将功率半导体器件设置在导通状态和阻断状态之一中。
此外，为了传导负载电流，功率半导体器件可以包括一个或多个功率单元，所述功率单元可以被布置在功率半导体器件的所谓的有源区中。功率半导体器件可以横向地由芯片边缘来限制，并且在芯片边缘和包括所述一个或多个功率单元的有源区之间，可以布置终止结构。
在功率半导体器件方面，这样的终止结构还被称为“高电压终止结构”，并且它可以用于支持功率半导体器件的电压处置能力的目的，例如通过影响半导体主体内的电场的路线（course），例如以便确保功率半导体器件的可靠的阻断能力。
为此，所述终止结构可以包括被布置在半导体主体内的一个或多个组件，以及还有被布置在半导体主体的表面上方的一个或多个组件。
发明内容
根据实施例，一种功率半导体晶体管包括：半导体主体，所述半导体主体耦合到第一负载端子和第二负载端子并且包括具有第一导电类型的掺杂剂的漂移区；有源区，所述有源区具有至少一个功率单元，所述功率单元：至少部分地延伸到半导体主体中并且至少包括漂移区的区段；并且其与第一负载端子电连接；并且其被配置成在所述端子之间传导负载电流并且阻断在所述端子之间施加的阻断电压；并且其操作地耦合到控制电极，所述控制电极被配置成选择性地将所述至少一个功率单元设置到导通状态和阻断状态之一中。所述功率半导体晶体管此外包括：横向地终止半导体主体的芯片边缘；以及被布置在芯片边缘和有源区中间的非有源终止结构，所述终止结构包括：至少部分地覆盖半导体主体的表面的绝缘结构；被布置在半导体主体中并且具有与第一导电类型互补的第二导电类型的掺杂剂的掺杂的半导体结构，所述掺杂的半导体结构包括多个区域，其中至少第一和第二个与彼此分离地并且电绝缘地被布置；包括与彼此分离地布置的多个场板的场板结构，其中所述场板至少部分地与所述区域横向地重叠；导电接触结构，其包括多个接触部，其中的第一个电连接到第一负载端子和第一区域二者，其中的第二个电耦合到第一负载端子和控制电极中之一，其中所述第二接触部与第二区域以及在所述场板的两个邻近场板之间形成的间隙二者横向重叠。
根据另一实施例，呈现一种处理功率半导体晶体管的非有源终止结构的方法。所述功率半导体晶体管包括：半导体主体，所述半导体主体耦合到第一负载端子和第二负载端子并且包括具有第一导电类型的掺杂剂的漂移区；有源区，所述有源区具有至少一个功率单元，所述功率单元：至少部分地延伸到半导体主体中并且至少包括漂移区的区段；并且其与第一负载端子电连接；并且其被配置成在所述端子之间传导负载电流并且阻断在所述端子之间施加的阻断电压；并且其操作地耦合到控制电极，所述控制电极被配置成选择性地将所述至少一个功率单元设置到导通状态和阻断状态之一中。所述晶体管此外包括：横向地终止半导体主体的芯片边缘；其中所述非有源终止结构被布置在芯片边缘和有源区中间。所述方法包括：形成至少部分地覆盖半导体主体的表面的绝缘结构；形成被布置在半导体主体中并且具有与第一导电类型互补的第二导电类型的掺杂剂的掺杂的半导体结构，所述掺杂的半导体结构包括多个区域，其中至少第一和第二个与彼此分离地并且电绝缘地被布置；形成包括与彼此分离地布置的多个场板的场板结构，其中所述场板至少部分地与所述区域横向地重叠；以及形成导电接触结构，其包括多个接触部，其中的第一个电连接到第一负载端子和第一区域二者，其中的第二个电耦合到第一负载端子和控制电极中之一，其中所述第二接触部与第二区域以及在所述场板的两个邻近场板之间形成的间隙中的每一个横向重叠。
本领域技术人员在阅读以下详细描述时以及在查看附图时将认识到附加的特征和优点。
附图说明
各图中的各部分不一定是按比例的，代替地把重点放在说明本发明的原理上。此外，在各图中，同样的参考标号指定对应的部分。在附图中：
图1-2各自示意性并且示例性地图示了根据一些实施例的功率半导体晶体管的水平投影的区段；
图3示意性并且示例性地图示了根据一个或多个实施例的功率半导体晶体管的垂直横截面的区段；
图4A-B各自示意性并且示例性地图示了根据一些实施例的功率半导体晶体管的垂直横截面的区段；
图5示意性并且示例性地图示了根据一个或多个实施例的功率半导体晶体管的垂直横截面的区段；以及
图6示意性并且示例性地图示了根据一个或多个实施例的处理功率半导体晶体管的方法的步骤。
具体实施方式
在以下详细描述中，参考了附图，所述附图形成本文的一部分，并且在其中通过图示的方式示出了在其中可以实践本发明的特定实施例。
在这个方面，方向性术语、诸如“顶部”、“底部”、“下方”、“前方”、“后方”、“背部”、“领先”、“拖尾”、“下方”、“上方”等等可以参考正被描述的图的定向而使用。因为实施例的各部分可以以许多不同的定向而被定位，所以方向性术语用于说明的目的，并且决不是限制性的。要理解的是，可以利用其他实施例，并且可以做出结构或逻辑改变而不偏离本发明的范围。因此，以下详细描述不要以限制性意义来理解，并且本发明的范围由所附权利要求来限定。
现在将详细参考各种实施例，其中的一个或多个示例在图中被图示。每个示例通过解释的方式被提供，并且不意味着作为对本发明的限制。例如，作为一个实施例的部分所图示或描述的特征可以被使用在其他实施例上或结合其他实施例被使用以产生又另外的实施例。所意图的是本发明包括这样的修改和变化。通过使用特定的语言来描述示例，所述特定语言不应当被解释为限制所附权利要求的范围。附图不是按比例的，并且仅仅用于说明性目的。为了清楚，如果没有另行声明，则已在不同附图中通过相同的参考标记指定了相同的元件或制造步骤。
如在本说明书中所使用的术语“水平的”意图描述与半导体衬底或半导体结构的水平表面大体上平行的定向。这可以例如是半导体晶片或管芯或芯片的表面。例如，以下提及的第一横向方向X和第二横向方向Y二者可以是水平方向，其中所述第一横向方向X和第二横向方向Y可以垂直于彼此。
如本说明书中所使用的术语“垂直的”意图描述这样的定向：所述定向大体上被布置成垂直于水平表面，即平行于半导体晶片/芯片/管芯的表面的法线方向。例如，以下提及的延伸方向Z可以是垂直于第一横向方向X和第二横向方向Y二者的延伸方向。
在本说明书中，n掺杂被称为“第一导电类型”，而p掺杂被称为“第二导电类型”。可替换地，可以采用相反的掺杂关系，使得第一导电类型可以是p掺杂，并且第二导电类型可以是n掺杂。
在本说明书的上下文中，术语“处于欧姆接触”、“处于电接触”、“处于欧姆连接”和“电连接的”意图描述在半导体器件的两个区、区段、区域、部分或部件之间、或者在一个或多个器件的不同端子之间、或者在半导体器件的端子或金属化部或电极与一部分或部件之间存在低欧姆电连接或低欧姆电流路径。进一步地，在本说明书的上下文中，术语“处于接触”意图描述在相应半导体器件的两个元件之间存在直接物理连接；例如，在彼此接触的两个元件之间的过渡可能不包括另外的中间元件等等。
另外，在本说明书的上下文中，如果不另行声明，则术语“电绝缘”在其一般合理理解的上下文中被使用，并且因而意图描述两个或更多组件与彼此分离地定位并且不存在连接那些组件的欧姆连接。然而，与彼此电绝缘的组件不过可以耦合到彼此，例如机械地耦合和/或电容地耦合和/或电感地耦合。为了给出示例，电容器的两个电极可以与彼此电绝缘，并且同时机械地且电容地耦合到彼此，例如借助于绝缘部（例如电介质）。
在本说明书中描述的特定实施例不被限制于此地关于展现条带单元或蜂窝单元配置的功率半导体晶体管，例如可以在功率转换器或电源内使用的功率半导体晶体管。因而，在实施例中，这样的晶体管可以被配置成承载负载电流，所述负载电流将被馈送到负载和/或相应地由功率源所提供。例如，半导体晶体管可以包括一个或多个有源功率半导体单元，诸如单片集成的二极管单元，和/或单片集成的晶体管单元，和/或单片集成的IGBT单元，和/或单片集成的RC-IGBT单元，和/或单片集成的MOS栅控二极管（MGD）单元，和/或单片集成的MOSFET单元和/或其衍生物。这样的二极管单元和/或这样的晶体管单元可以被集成在功率半导体模块中。多个这样的单元可以构成单元场，所述单元场与功率半导体晶体管的有源区布置在一起。
如本说明书中所使用的术语“功率半导体晶体管”意图描述具有高电压阻断和/或高电流承载能力的单个芯片上的半导体晶体管。换言之，这样的功率半导体器件意图用于高电流和/或高电压，所述高电流典型地在安培范围中，例如高达数十或数百安培，所述高电压典型地在15V以上，更典型地为100V及以上，例如高达至少400V。
例如，以下描述的功率半导体晶体管可以是展现条带单元配置或蜂窝单元配置的半导体晶体管，并且可以被配置成作为功率组件而在低、中和/或高电压应用中被采用。
例如，如本说明书中所使用的术语“功率半导体晶体管”不涉及用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
图1-2各自示意性且示例性地图示了根据一个或多个实施例的功率半导体晶体管1的水平投影的区段。图3示意性且示例性地图示了根据一个或多个实施例的功率半导体晶体管1的垂直横截面的区段。在下文中，将参考图1-3中的每一个。
例如，功率半导体晶体管1（在下文中还简称为晶体管1）包括半导体主体10，所述半导体主体10耦合到第一负载端子11和第二负载端子12。例如，第一负载端子11可以是源极端子，或相应地是发射极端子，而第二负载端子12可以是漏极端子，或相应地是集电极端子。
在实施例中，晶体管1可以展现IGBT、RC-IGBT和MOSFET配置之一或者从这样的基础晶体管配置得到的配置。
半导体主体10可以包括具有第一导电类型的掺杂剂的漂移区100。例如，依据晶体管1应当被设计用于的额定阻断电压而选择漂移区100沿着延伸方向Z的延伸及其掺杂剂浓度，如对于技术人员所已知的。
此外，第一负载端子11可以被布置在晶体管1的前侧上，并且可以包括前侧金属化部。第二负载端子12可以被布置成与前侧相对地在晶体管1的背侧上，并且可以包括例如背侧金属化部。因此，晶体管1可以展现垂直配置。在另一实施例中，第一负载端子11和第二负载端子12二者可以被布置在晶体管1的共同侧上、例如二者都在前侧上。
晶体管1可以此外包括有源区16、非有源终止结构18和芯片边缘19。芯片边缘19可以横向地终止半导体主体10，例如芯片边缘19可能已经借助于例如晶圆切片而形成。非有源终止结构18可以被布置在有源区16和芯片边缘19之间，如在图1-3中的每一个中所图示的。在本说明书中，术语“有源区”和“终止结构”以常规的方式被采用，即有源区16和终止结构18可以被配置成提供典型地与其相关联的主要技术功能性。例如，根据实施例，晶体管1的有源区16被配置成在端子11、12之间传导负载电流，而终止结构18不传导负载电流，而是相反地履行关于电场的路线的功能，从而确保阻断能力，安全地终止有源区16等等。例如，终止结构18可以完全地围绕有源区16，如图1-2中所图示的。
有源区16可以包括至少一个功率单元14。在实施例中，在有源区16内包括有多个这样的功率单元14。功率单元的数目可以大于100、大于1000、或甚至大于10,000。每个功率单元14可以展现如在图1中示意性地图示的条带配置，其中每个功率单元14及其组件在一个横向方向上、例如沿着第二横向方向Y的总横向延伸可以大体上对应于有源区16沿着该横向方向的总延伸。在另一实施例中，每个功率单元14可以展现蜂窝配置，例如，如图2中示意性地图示的，其中每个功率单元14的横向延伸可以大体上小于有源区16的总横向延伸。在另一实施例中，有源区16可以包括两种类型的功率单元14。
每个功率单元14可以至少部分地延伸到半导体主体10中并且至少包括漂移区100的区段。此外，每个功率单元14可以与第一负载端子11电连接。每个功率单元14可以被配置成在所述端子11和12之间传导负载电流的一部分，并且阻断在所述端子11和12之间施加的阻断电压。为了控制晶体管1，每个功率单元14可以操作地耦合到或相应地包括控制电极141，所述控制电极141被配置成将相应的功率单元14选择性地设置到导通状态和阻断状态之一中。技术人员知晓允许履行这样的功能性的许多类型的配置。
参考图3，示意性地图示了有源区16的外部区段的一些示例性功率单元14。因此，控制电极141可以被包括在相应的沟槽14中，并且借助于相应的绝缘体145而与半导体主体10电绝缘。与沟槽14邻近，可以布置有具有第一导电类型的掺杂剂的相应源极区101，以及具有第二导电类型的掺杂剂的沟道区102，其中沟道区102可以将源极区101与漂移区100隔离。此外，如图3中所图示的，源极区101和沟道区102可以电连接到第一负载端子11，并且控制电极141可以借助于相应的绝缘块156而与第一负载端子11电绝缘。
然而，应当理解的是，本说明书不限于功率单元14的任何种类的特定配置。例如，代替于在沟槽14中包括控制电极141，它们可以可替换地作为被布置在半导体主体10的表面10-1上方的平面电极而被提供。
本说明书相反地聚焦于被布置在芯片边缘19和有源区16之间的非有源终止结构18的示例性配置上。然而，在图1-3中的每一个中，尚未完全图示这样的示例性配置。
仍参考图3的实施例，在有源区16和非有源终止结构18之间的过渡处，第一半导体区域182可以从有源区16延伸到非有源终止结构18中，其中该第一半导体区域182可以包括第二导电类型的掺杂剂并且可以此外被电连接到第一负载端子11的电位。
而且，第一负载端子11或相应地被电连接到那的导电组件可以从有源区16延伸到非有源终止结构18中，如图3中示意性地图示的。此外，延伸到非有源终止结构18中的第一负载端子11的部分（或所述组件）可以与所述第一半导体区域182横向重叠，其中至少绝缘层181，例如包括氧化材料（例如LOCOS（硅的局部氧化））、所沉积的氧化物和硅酸盐玻璃中的至少一个可以沿着延伸方向Z分离第一负载端子11的所述部分（或所述组件）与第一半导体区域182。
参考图4A-B中的每一个，其既示意性地又示例性地图示了根据一些实施例的功率半导体晶体管1的垂直横截面的区段，将描述非有源终止结构18的示例性方面。
例如，终止结构18包括绝缘结构，所述绝缘结构至少部分地覆盖半导体主体10的表面10-1。例如，绝缘结构包括所述绝缘层181以及被布置在绝缘层181上方的绝缘布置189的至少一部分。
在实施例中，绝缘结构的绝缘层181可以包括氧化部（oxidation）（例如LOCOS）、所沉积的氧化物或硅酸盐玻璃中的至少一个。此外，绝缘结构的绝缘布置189可以包括酰亚胺和氮化硅中的至少一个，并且此外可选地至少部分地包括氧化部和/或所沉积的氧化物和/或硅酸盐玻璃。例如，绝缘布置189可以包括密封，例如由酰亚胺和/或氮化硅所制成的密封。因而，在实施例中，终止结构18的绝缘结构可以包括两个或更多层，例如第一层，其可以由绝缘层181构成并且其可以用作用于导电接触结构的支撑，所述绝缘层181可以由氧化部、氧化物和硅酸盐玻璃中的至少一个制成。绝缘结构可以此外包括第二层，所述第二层可以由绝缘布置189构成并且其可以覆盖导电接触结构。
此外，掺杂的半导体结构可以被布置在半导体主体10中，并且可以具有第二导电类型的掺杂剂。所述掺杂的半导体结构可以包括多个区域，其中，至少其中的第一区域182和第二区域183与彼此分离地布置并且电绝缘。
例如，掺杂的半导体结构的区域182和183沿着延伸方向Z从表面10-1延伸，例如延伸至少几μm，例如至少2到10μm。第一区域182的掺杂剂浓度可以在1e16cm-3到1e19cm-3的范围内，并且第二区域183的掺杂剂浓度可以在1e16cm-3到1e19cm-3的范围内。第一区域182的掺杂剂浓度和第二区域183的掺杂剂浓度大体上彼此等同。
在表面10-1以上，可以提供有场板结构，所述场板结构包括与彼此分离地布置的多个场板188，其中场板188可以至少部分地与掺杂的半导体结构的区域182和183横向重叠，如所图示的那样。在实施例中，每个场板188可以由导电材料制成，例如由多晶半导体材料制成。例如，场板188被布置在绝缘层181的顶部。在实施例中，场板188借助于绝缘层181与半导体主体分离，例如与区域182和183分离。
另外，在表面10-1上方，可以此外提供有包括多个接触部的导电接触结构，其中的第一接触部111电连接到第一负载端子11和第一区域182二者，其中的第二接触部131电耦合到第一负载端子11和控制电极141中之一。
在实施例中，第二接触部131可以电连接到第一负载端子11。在另一实施例中，第二接触部131可以电耦合到第一负载端子11，例如借助于具有至少1Ω的电阻的连接（未被图示）。例如，借助于第二接触部131的电位，其可以等同于第二接触部131可以电连接到的场板188的电位，可影响终止结构18的电压阻断能力。
然而，在大多数实施例中，第二接触部131电连接到控制电极141。由于控制电极141与半导体主体10电绝缘，所以在该实施例中第二接触部131也与半导体主体10电绝缘。例如，在晶体管1的操作期间，第二接触部131可以展现栅极电压，例如总计0V、-8V或-15V（相对于第一负载端子11）。另外，可以采用第二接触部131，使得将栅极电压分布到控制电极141，例如作为栅极浇道（runner）或作为栅极环。
在实施例中，第一接触部111可以形成源极浇道，所述源极浇道至少部分地围绕有源区16并且展现与第一负载端子11相同的电位。例如，源极浇道展现大体上纵向的延伸，使得部分地或完全地围绕有源区16，例如，用作在源极区101与外部负载端子（未被图示）之间形成的电连接的一部分，例如被配置成承载负载电流的一个或多个接合线。
根据实施例，第一接触部111可以大体上被布置在场板188上方，并且可以借助于接触部底脚（contact foot）1111而电连接到第一区域182，所述接触部底脚1111沿着延伸方向Z延伸以便穿透绝缘层181并且与第一区域182对接。同时，第一接触部111可以借助于绝缘结构的所述绝缘布置189，例如通过绝缘布置189的氧化物区段而与场板188分离。根据实施例，由于在第一接触部111和第一区域182之间的电连接，第一区域182并不是电浮置的，而是展现经限定的电位，其可以等同于第一负载端子11的电位。
在沿着朝向芯片边缘19的方向的某个点处，第一接触部111和第一区域182二者都可以终止。进一步沿着所述方向，可以布置有第二接触部131和第二区域183。
根据实施例，第二接触部131与第二区域183以及在所述场板188的两个邻近场板之间形成的间隙1881二者横向重叠。如以上已经解释的，场板188可以被布置成与彼此横向邻近并且与彼此分离。由于场板188的这样的横向分离，相应的间隙在两个邻近的场板188之间形成。每个间隙可以展现与水平方向平行的延伸，所述水平方向从有源区16的中心指向芯片边缘19。因此，两个邻近的场板188可以形成所述间隙1881，并且该间隙1881可以与第二区域183以及第二接触部131二者横向重叠。
在实施例中，第二接触部131形成栅极浇道，所述栅极浇道至少部分地围绕有源区16并且其电连接到控制电极141中的每一个以用于控制有源区16的功率单元14。例如，类似于示例性源极浇道，栅极浇道展现大体上纵向的延伸，使得部分地或完全地围绕有源区16，例如用作在控制电极141与外部控制端子（未被图示）之间形成的电连接的一部分，例如被配置成提供控制信号的一个或多个接合线。
例如，第二接触部131的电位可以至少近似地等同于控制电极141的电位。例如，晶体管1可以电耦合到栅极驱动器（未被图示），所述栅极驱动器向控制电极141提供栅极信号，例如通过在控制电极141与第一负载端子11之间施加电压。为此，可以采用栅极浇道。例如，根据实施例，在大小方面，这样的电压可以在几伏特，例如-20到20伏特的范围内。因此，这样的电压还可以存在于在一侧上的电连接到第一区域181的第一接触部111与在另一侧上的第二接触部131之间。
在实施例中，第二区域183电浮置。例如，第二区域183并不电连接到经限定的电位，例如既不电连接到第一负载端子11，也不电连接到第二负载端子12，也不电连接到控制电极141。
如以上已经提及的，与第一接触部111形成对照，第二接触部131可以与半导体主体10电绝缘。
在示例中，晶体管1此外包括控制端子（未被图示），所述控制端子借助于至少栅极浇道而电连接到功率单元14的控制电极141。例如，这样的控制端子可以包括栅极焊盘，所述栅极驱动器可以电连接到所述栅极焊盘，例如，借助于所述一个或多个接合线。例如，栅极驱动器提供用于控制晶体管1的控制信号，这借助于在控制端子（例如在栅极焊盘处）与第一负载端子11之间施加控制电压，即，借助于在第二接触部131与第一接触部111之间施加控制电压。
除了第一接触部111与第二接触部131之外，非有源终止结构18的接触结构可以此外包括第三接触部187，所述第三接触部187可以电连接到第二区域183。例如，第三接触部187还可以被布置在场板188上方，并且可以借助于接触部底脚1871而与第二区域183对接，所述接触部底脚1871沿着延伸方向Z延伸并且穿透绝缘层181，如所图示的那样。第三接触部187可以与第二接触部131电绝缘。例如，第三接触部187电浮置。另外，第三接触部可以电连接到被布置成与接触部底脚1871邻近的场板188中的至少一个。因而，所述至少一个场板188、第三接触部187和第二区域183中的每一个可以电浮置。
与第二接触部131重叠的所述间隙1881可以展现不多于10μm的、沿着从有源区16指向芯片边缘19的水平方向的最大横向延伸。所述间隙还可以小于5μm、或甚至小于3μm。此外，第二区域183可以在与间隙1881横向重叠的半导体主体10的区段中终止，如所图示的那样。因而，第二区域183可以借助于漂移区100而与第一区域182分离，并且可以在与间隙1881横向重叠的半导体主体10的区段中开始（或相应地终止）。
如在图4A和4B中的每一个中另外图示的，在邻近场板188之间的间隙1881可以被填充有绝缘结构的一部分，例如填充有绝缘层181与绝缘布置189中至少一个的区段，例如借助于氧化物沉积或氧化过程而被填充。因而，终止结构18的绝缘结构可以将形成间隙1881的邻近场板188与彼此分离。
在实施例中，第二接触部131与形成间隙1881的邻近场板188中的至少一个电连接。这样的电连接可以通过若干可能性中的一个或多个被实现。例如，第二接触部131可以与形成间隙1881的邻近场板188中的至少一个横向重叠。例如，第二接触部131与形成1881的邻近场板188二者横向重叠。此外，例如，如在图4B中示意性且示例性地图示的，终止结构18可以包括至少一个接触插塞1311，所述接触插塞1311将第二接触部131与形成间隙1881的邻近场板188中的至少一个电连接。在延伸方向Z的方面，所述至少一个接触插塞1311可以被布置在场板188上方并且在第二接触部131下方。由于在所述至少一个场板188与第二接触部131之间的电连接，其例如借助于至少接触插塞1311而被建立，第二接触部131与它被连接到的场板188二者可以展现相同的电位。因而，在实施例中，形成间隙1881的邻近场板188中的至少一个也可以经受控制信号，所述控制信号可以被提供到第二接触部131。在示例中，所述至少一个场板188因而可以展现根据所施加的栅极电压的电位。在另外的实施例中，邻近两个场板188中的另一个，例如被布置在第二接触部131与第三接触部187之间的场板188可以电浮置。为了借助于所述至少一个接触插塞1311而实现在第二接触部131与形成1881的邻近两个场板188中的至少一个之间的电连接，可以适当的是第二接触部131与所述至少一个场板131横向重叠，如图4B中示例性地图示的。
在实施例中，场板结构由多晶半导体材料制成。因而，被布置在绝缘层181上的场板188中的每一个可以由多晶半导体材料（例如多晶硅）制成。
此外，接触结构可以由金属，例如铝（Al）、铜（Cu）、铝硅（AlSi）或其组合（例如AlSiCu）制成。因而，第一接触部111、第二接触部131、第三接触部187与为以下提及的第四接触部186中的每一个可以由金属制成。
如以上已经指示的，在实施例中，绝缘结构可以包括被形成在半导体主体表面10-1上的绝缘层181以及被布置在其顶部的绝缘布置189，其中所述场板结构可以被布置在绝缘层181的顶部，并且其中绝缘结构可以将场板结构（包括所述场板188）与接触结构（包括所述接触部111、131、187、186）分离，例如借助于绝缘层181与绝缘布置189中的至少一个。绝缘层181可以是结构化的绝缘层181，如以下将进一步解释的。
现在关于在图5中示意性且示例性地被图示的功率半导体晶体管1的实施例，终止结构18可以此外包括保护环结构。
例如，所述保护环结构包括掺杂的半导体结构的多个电浮置的第三区域184。如所图示的，第三区域184可以被形成在半导体主体10中。第三区域184可以包括第二导电类型的掺杂剂，其例如处于与第二区域183大体上相同的掺杂剂浓度。在实施例中，第一区域182、第二区域183和第三区域184中的每一个可以借助于共同的处理步骤来被产生，如以下更详细地解释的。
在实施例中，第一区域182、第二区域183和第三区域184中的每一个可以具有沿着延伸方向Z的、至少1μm、至少5μm、或甚至多于8μm（诸如10μm）的共同垂直延伸范围，即，所述区域182、183和184可以针对至少所述示例性提及的延伸而垂直重叠。例如，第一区域182、第二区域183和第三区域184中的每一个可以沿着延伸方向Z从半导体主体表面10-1延伸至少1μm、至少5μm、或甚至多于8μm。例如，第一区域182、第二区域183和第三区域184中的每一个沿着延伸方向Z从半导体主体表面10-1延伸不多于20μm，例如不多于10μm。
例如，保护环结构此外包括多个第四接触部186，所述第四接触部186可以形成导电接触结构的一部分。第四接触部186中的每一个可以借助于相应的接触部底脚1861而电连接到第三区域184中的相应一个，所述相应的接触部底脚1861穿透绝缘层181并且与半导体主体10对接。
另外，所述保护环结构可以包括多个场板188，所述场板188可以形成场板结构的一部分。而且，保护环结构的场板188可以被布置在绝缘层181的顶部并且可以与第三区域184横向重叠，如图5中所图示的。此外，电连接到相应第三区域184的每个第四接触部186可以此外电连接到与该第三区域184横向重叠的场板188中的至少一个。此外，第三区域184中的每一个可以是电浮置的。因而，在实施例中，第一接触部111、第三接触部187和第四接触部186中的每一个可以与场板结构的场板188中相应的一个建立电连接。如以上已经阐明的，例外适用于形成所述间隙1881的两个邻近场板188中的至少一个。形成间隙1881的这些邻近场板188中的一个，例如被定位成更靠近于有源区16的那个可以电连接到第二接触部131并且可以因而与半导体主体电绝缘。
在实施例中，沿着从有源区16到芯片边缘19的方向，例如沿着横向方向X和Y中的一个或其线性组合，掺杂的半导体结构的区域可以根据以下次序被布置：第一区域182被布置在第一位置处，此后，第二区域183被布置在第二位置处，并且此后，第三区域184被布置在第三位置处，如在图5中示意性地图示的。因而，在所述方向的方面，在实施例中，第二区域183可以形成终止结构18的第一浮置的p环。
此外，在实施例中，第一区域182、第二区域183和第三区域184中的每一个可以借助于掺杂有第一导电类型的掺杂剂的半导体主体10的区段，例如借助于漂移区100的相应区段而与彼此分离。另外，第一区域182、第二区域183和第三区域184中的每一个可以被布置使得至少部分地、在一实施例中完全地围绕有源区16。
例如，第二区域183沿着从有源区16到芯片边缘19的方向，例如沿着横向方向X和Y或其线性组合中的一个的最大横向延伸总计达邻近第三区域184沿着该方向的最大横向延伸的至少150%。因而，在实施例中，如以上已经阐明的，在与间隙1881横向重叠的半导体主体10的区段中终止的第二区域183可以展现与保护环结构的第三区域184相比更大的横向延伸。
在实施例中，例如，如在图4A、4B和5中的每一个中示意性地图示的，第二区域183可以不仅与所述间隙1881横向重叠，而且还与允许所述第三接触部187与第二区域183对接的邻近间隙横向重叠。为此，可以适当的是，第二区域183展现与保护环结构的第三区域184相比更大的横向延伸。
例如，第三区域184中的每一个的位置和空间尺寸被选择使得第三区域184仅仅与允许第四接触部186与第三区域184对接的在两个邻近场板188之间形成的间隙重叠。
在功率半导体晶体管1的另外的实施例中，终止结构18包括沟道停止器结构，所述沟道停止器结构可以被布置在终止结构18的最外区段处并且可以包括掺杂的半导体结构的第四区域185和接触结构的第五接触部121，以及最外的场板188。
原则上，保护环结构的概念以及沟道停止器结构的概念对于技术人员是已知的，并且出于此原因，避免进一步解释这些结构的目的和功能性。
图6示意性且示例性地图示了根据一个或多个实施例的处理功率半导体晶体管的方法2的步骤，例如用于产生如在前述附图中图示的功率半导体晶体管1的非有源终止结构18的实施例的方法。
例如，在步骤21中，形成绝缘结构，例如绝缘层181，其至少部分地覆盖半导体主体10的表面10-1。例如，这可以通过如下来完成：实施氧化处理步骤和氧化物沉积步骤中的至少一个以便形成绝缘层181。这可以此外包括使绝缘层181结构化，例如使得绝缘层181展现多个绝缘元件1811和多个凹处1812，例如使得结构化的绝缘层181可以用作用于后续处理步骤的掩模。
然后，在步骤23中，可以形成掺杂的半导体结构182、183、184使得其被布置在半导体主体10中并且具有与第一导电类型互补的第二导电类型的掺杂剂，所述掺杂的半导体结构包括所述多个区域182、183、184，其中，至少其中的第一区域182和第二区域183与彼此分离地并且电绝缘地布置。如以上已经解释的，同样，第三区域184可以与彼此分离地布置。例如，形成所述掺杂的半导体结构可以通过如下来完成：实施注入处理步骤，例如，通过使用结构绝缘层181作为掩模或通过使用分离的掩模，例如抗蚀剂掩模。因而，在实施例中，至少包括区域182、183和184的掺杂的半导体结构可以借助于自调节的处理步骤来被产生。
然后，在步骤25中，可以形成包括所述多个场板188的场板结构，使得场板188与彼此分离地被布置，并且使得场板188至少部分地与区域182、183、184横向重叠。与关于图6中的步骤25的示意性图示形成对照，整个半导体主体表面10-1可以用薄绝缘膜（例如栅极氧化物）覆盖，使得场板确实不被布置成与掺杂的半导体结构182、183、184接触，而是与半导体主体10分离，如已经在前述附图中，例如在图4A-B以及图5中所图示的。
此外，在步骤27中，可以形成导电接触结构，所述导电接触结构包括所述多个接触部，所述第一接触部111电连接到第一负载端子11与第一区域182二者，第二接触部131电耦合到第一负载端子11与控制电极141中之一，其中所述第二接触部131与第二区域183以及在所述场板188中的两个邻近场板之间形成的间隙1881中的每一个横向重叠，如以上已经解释的那样。在形成包括所述多个接触部的导电接触结构之前，可以增大绝缘结构使得接触结构被布置在场板结构上方并且借助于绝缘结构而与场板188中的每一个分离，如也已经解释的那样。所述增大可以借助于延伸绝缘层181，例如LOCOS层，或者可替换地或附加地通过提供所述绝缘布置189而被实现，如以上已经解释的那样。此外，绝缘结构可以被结构化使得它允许第一接触部111借助于接触部底脚1111而与第一区域182对接，并且使得它允许第三接触部187借助于接触部底脚1871而与第二区域183对接，并且这样使得它允许第四接触部186借助于相应的接触部底脚1861而与第三区域184中的相应一个对接。
例如，提供绝缘结构使得在场板188下方的绝缘层181展现沿着延伸方向Z的、在200到1500nm的范围内（例如在900到950nm的范围内）的厚度。
方法2的示例性实施例对应于已经关于前述附图所解释的功率半导体晶体管1的示例性实施例。并且到目前为止，参考上文。
在上文中，解释了关于功率半导体晶体管和对应处理方法的实施例。例如，这些半导体晶体管基于硅（Si）。因此，单晶半导体区或层，例如半导体主体10及其区/区域100、182、183、184和185可以是单晶Si区或Si层。在其他实施例中，可以采用多晶或非晶硅。
然而，应当理解的是，半导体主体10可以由适合用于制造半导体器件的任何半导体材料制成。这样的材料的示例包括但不限于以下各项：元素半导体材料，诸如硅（Si）或锗（Ge）；IV族化合物半导体材料，诸如碳化硅（SiC）或硅锗（SiGe）；二元、三元或四元III-V半导体材料，诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷砷化镓铟（InGaAsP）；以及二元或三元II-VI半导体材料，仅举几例诸如碲化镉（CdTe）以及碲镉汞（HgCdTe）。先前提及的半导体材料还被称为“同质结半导体材料”。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于以下各项：氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN），氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN），氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN），氮化铟镓（InGaN）-氮化铝镓（AlGaN），硅-碳化硅（SixC1-x）以及硅-SiGe异质结半导体材料。对于功率半导体器件应用，当前主要是Si、SiC、GaAs和GaN材料被使用。
为了易于描述而使用空间相对术语，诸如“下面”、“下方”、“下部”、“上方”、“上部”等等来解释一个元件相对于第二元件的定位。这些术语意图包含除了与图中描绘的那些不同的定向之外的相应器件的不同定向。进一步地，诸如“第一”、“第二”等等之类的术语还用于描述各种元件、区、区段等等，并且也不意图是限制性的。贯穿本描述，同样的术语指代同样的元件。
如本文中所使用的，术语“具有”、“含有”、“包含”、“包括”、“展现”等等是开放式术语，其指示所陈述的元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文清楚地另行指示。
考虑变化和应用的以上范围，应该理解的是，本发明不由前述描述限制，也不由附图限制。代替地，本发明仅由所附权利要求及其法律等同物限制。

Claims (20)

1.一种功率半导体晶体管（1），包括：
-半导体主体（10），所述半导体主体（10）耦合到第一负载端子（11）和第二负载端子（12）并且包括具有第一导电类型的掺杂剂的漂移区（100）；
-有源区（16），所述有源区（16）具有至少一个功率单元（14），所述功率单元（14）：
-至少部分地延伸到半导体主体（10）中并且至少包括漂移区（100）的区段；
-与第一负载端子（11）电连接；
-被配置成在所述端子（11、12）之间传导负载电流并且阻断在所述端子（11、12）之间施加的阻断电压；
-并且操作地耦合到控制电极（141），所述控制电极（141）被配置成选择性地将所述至少一个功率单元（14）设置到导通状态和阻断状态之一中；
-横向地终止半导体主体（10）的芯片边缘（19）；以及
-被布置在芯片边缘（19）和有源区（16）中间的非有源终止结构（18），所述终止结构（18）包括：
-至少部分地覆盖半导体主体（10）的表面（10-1）的绝缘结构（181、189）；
-被布置在半导体主体（10）中并且具有与第一导电类型互补的第二导电类型的掺杂剂的掺杂的半导体结构（182、183、184、185），所述掺杂的半导体结构包括多个区域（182、183、184、185），其中至少第一和第二个（182、183）与彼此分离地并且电绝缘地被布置；
-包括与彼此分离地布置的多个场板（188）的场板结构，其中所述场板（188）至少部分地与所述区域（182、183、184）横向地重叠；
-导电接触结构（111、131、187、186），其包括多个接触部，其中的第一个（111）电连接到第一负载端子（11）和第一区域（182）二者，其中的第二个（131）电耦合到第一负载端子（11）和控制电极（141）中之一，其中所述第二接触部（131）与第二区域（183）以及在所述场板（188）的两个邻近场板之间形成的间隙（1881）二者横向重叠。
2.根据权利要求1所述的功率半导体晶体管（1），其中所述第二区域（183）电浮置。
3.根据权利要求2所述的功率半导体晶体管（1），其中所述第二接触部（131）是栅极浇道，其电连接到控制电极（141）并且与半导体主体（10）电绝缘。
4.根据权利要求3所述的功率半导体晶体管（1），此外包括控制端子，所述控制端子借助于至少栅极浇道而电连接到控制电极（141）。
5.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述第二接触部（131）与形成间隙（1881）的邻近场板（188）中的至少一个电连接。
6.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述第二接触部（131）此外与形成间隙（1881）的邻近场板（188）中的至少一个横向重叠。
7.根据权利要求6所述的功率半导体晶体管（1），其中所述终止结构（18）此外包括至少一个接触插塞（1311），所述接触插塞（1311）电连接第二接触部（131）与形成间隙（1881）的邻近场板（188）中的至少一个。
8.根据前述权利要求之一所述的功率半导体晶体管（1），所述第一接触部（111）是电连接到第一负载端子的源极浇道。
9.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述接触结构此外包括电连接到第二区域（183）的第三接触部（187）。
10.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述间隙（1881）展现沿着从有源区（16）到芯片边缘（19）的方向（X；Y）的不多于10μm的最大横向延伸。
11.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述第二区域（183）在与间隙（1881）横向重叠的区段中终止。
12.根据前述权利要求之一所述的功率半导体晶体管（1），其中在邻近场板（188）之间的间隙（1881）填充有绝缘结构（181、189）的一部分。
13.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述场板结构（188）由多晶半导体材料制成。
14.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述接触结构（111、131、187、186）由金属制成。
15.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述绝缘结构包括绝缘层（181）和绝缘布置（189），所述绝缘层（181）被形成在半导体主体表面（10-1）上，所述场板结构（188）被布置在绝缘层（181）的顶部，并且所述绝缘布置（189）将场板结构（188）与接触结构（111、131、187、186）分离。
16.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述终止结构（18）此外包括保护环结构（184、186、188），所述保护环结构包括：
-掺杂的半导体结构的多个电浮置的第三区域（184）；
-导电接触结构的多个第四接触部（186）；以及
-场板结构的多个场板（188）。
17.根据权利要求16所述的功率半导体晶体管（1），其中，沿着从有源区（16）到芯片边缘（19）的方向（X；Y），所述掺杂的半导体结构的区域根据以下次序被布置：第一区域（182）被布置在第一位置处，此后，第二区域（183）被布置在第二位置处，并且此后，第三区域（184）被布置在第三位置处。
18.根据权利要求16或17所述的功率半导体晶体管（1），其中第二区域（183）沿着从有源区（16）到芯片边缘（19）的方向（X；Y）的最大横向延伸总计达邻近第三区域（184）沿着该方向的最大横向延伸的至少150%。
19.根据前述权利要求之一所述的功率半导体晶体管（1），其中所述终止结构（18）此外包括沟道停止器结构（185、121、188），所述沟道停止器结构被布置在终止结构（18）的最外区段处并且包括掺杂的半导体结构的第四区域（185）以及接触结构的第五接触部（121）。
20.一种处理功率半导体晶体管（1）的非有源终止结构（18）的方法（2），
其中所述功率半导体晶体管（1）包括：
-半导体主体（10），所述半导体主体（10）耦合到第一负载端子（11）和第二负载端子（12）并且包括具有第一导电类型的掺杂剂的漂移区（100）；
-有源区（16），所述有源区（16）具有至少一个功率单元（14），所述功率单元（14）：至少部分地延伸到半导体主体（10）中并且至少包括漂移区（100）的区段；并且其与第一负载端子（11）电连接；并且其被配置成在所述端子（11、12）之间传导负载电流并且阻断在所述端子（11、12）之间施加的阻断电压；并且其操作地耦合到控制电极（141），所述控制电极（141）被配置成选择性地将所述至少一个功率单元（14）设置到导通状态和阻断状态之一中；
-横向地终止半导体主体（10）的芯片边缘（19），其中非有源终止结构（18）被布置在芯片边缘（19）和有源区（16）中间，
并且其中所述方法（2）包括：
-形成（21）至少部分地覆盖半导体主体（10）的表面（10-1）的绝缘结构（181）；
-形成（23）被布置在半导体主体（10）中并且具有与第一导电类型互补的第二导电类型的掺杂剂的掺杂的半导体结构（182、183、184、185），所述掺杂的半导体结构包括多个区域（182、183、184、185），其中至少第一和第二个（182、183）与彼此分离地并且电绝缘地被布置；
-形成（25）包括与彼此分离地布置的多个场板（188）的场板结构，其中所述场板（188）至少部分地与所述区域（182、183、184）横向地重叠；以及
-形成（27）导电接触结构（111、131、186、187），其包括多个接触部，其中的第一个（111）电连接到第一负载端子（11）和第一区域（182）二者，其中的第二个（131）电耦合到第一负载端子（11）和控制电极（141）中之一，其中所述第二接触部（131）与第二区域（183）以及在所述场板（188）的两个邻近场板之间形成的间隙（1881）中的每一个横向重叠。
CN201811139860.8A 2017-10-06 2018-09-28 功率半导体器件的高电压终止结构 Active CN109638075B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102017123285.0 2017-10-06
DE102017123285.0A DE102017123285A1 (de) 2017-10-06 2017-10-06 Hochspannungsabschlussstruktur einer Leistungshalbleitervorrichtung

Publications (2)

Publication Number Publication Date
CN109638075A true CN109638075A (zh) 2019-04-16
CN109638075B CN109638075B (zh) 2023-11-03

Family

ID=65816811

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811139860.8A Active CN109638075B (zh) 2017-10-06 2018-09-28 功率半导体器件的高电压终止结构

Country Status (3)

Country Link
US (1) US10636900B2 (zh)
CN (1) CN109638075B (zh)
DE (1) DE102017123285A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230170383A1 (en) * 2021-11-30 2023-06-01 Wolfspeed, Inc. Edge termination for power semiconductor devices and related fabrication methods
JP2023087192A (ja) * 2021-12-13 2023-06-23 株式会社 日立パワーデバイス 半導体装置および電力変換装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130181328A1 (en) * 2012-01-18 2013-07-18 Fuji Electric Co., Ltd. Semiconductor device
US20140353748A1 (en) * 2013-05-29 2014-12-04 Chengdu Monolithic Power Systems, Inc. Field effect transistor, termination structure and associated method for manufacturing
US20160141403A1 (en) * 2014-11-17 2016-05-19 Infineon Technologies Ag Semiconductor Device and Insulated Gate Bipolar Transistor with Transistor Cells and Sensor Cell
CN105895692A (zh) * 2014-05-14 2016-08-24 英飞凌科技奥地利有限公司 具有补偿结构的半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5474946A (en) * 1995-02-17 1995-12-12 International Rectifier Corporation Reduced mask process for manufacture of MOS gated devices
US7541643B2 (en) * 2005-04-07 2009-06-02 Kabushiki Kaisha Toshiba Semiconductor device
JP5863574B2 (ja) * 2012-06-20 2016-02-16 株式会社東芝 半導体装置
US9899477B2 (en) * 2014-07-18 2018-02-20 Infineon Technologies Americas Corp. Edge termination structure having a termination charge region below a recessed field oxide region

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130181328A1 (en) * 2012-01-18 2013-07-18 Fuji Electric Co., Ltd. Semiconductor device
CN103219339A (zh) * 2012-01-18 2013-07-24 富士电机株式会社 半导体器件
US20140353748A1 (en) * 2013-05-29 2014-12-04 Chengdu Monolithic Power Systems, Inc. Field effect transistor, termination structure and associated method for manufacturing
CN105895692A (zh) * 2014-05-14 2016-08-24 英飞凌科技奥地利有限公司 具有补偿结构的半导体器件
US20160141403A1 (en) * 2014-11-17 2016-05-19 Infineon Technologies Ag Semiconductor Device and Insulated Gate Bipolar Transistor with Transistor Cells and Sensor Cell

Also Published As

Publication number Publication date
US20190109230A1 (en) 2019-04-11
CN109638075B (zh) 2023-11-03
US10636900B2 (en) 2020-04-28
DE102017123285A1 (de) 2019-04-11

Similar Documents

Publication Publication Date Title
US10930772B2 (en) IGBT having a barrier region
US11610986B2 (en) Power semiconductor switch having a cross-trench structure
CN107887431B (zh) 功率半导体装置
US20210296479A1 (en) Rc igbt
CN107978639A (zh) 功率半导体器件的高电压终止结构
US10910487B2 (en) Power semiconductor device having trench electrodes biased at three different electrical potentials, and method of manufacturing the same
CN107564956A (zh) 具有完全耗尽的沟道区域的功率半导体器件
CN110021657A (zh) 具有dV/dt可控性的功率半导体器件
US10388722B2 (en) Power semiconductor device termination structure
US11848354B2 (en) Diode structure of a power semiconductor device
CN109638075A (zh) 功率半导体器件的高电压终止结构
CN105826388A (zh) 可用高栅极电压操作的高电压晶体管
CN109841666A (zh) 用于针状单元沟槽mosfet的布局
CN107039513A (zh) 具有增强的双极放大的功率半导体晶体管
CN111816695A (zh) 反向阻断功率半导体器件和处理反向阻断功率半导体器件的方法
US9899488B2 (en) Semiconductor device having a trench with different electrode materials
US20240030323A1 (en) Power Semiconductor Device and Method of Producing a Power Semiconductor Device
CN111244152A (zh) 具有改进的可控性的功率半导体开关

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant