CN103219339A - 半导体器件 - Google Patents

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Abstract

提供了可增强其耐电荷性的半导体器件。第一平行p-n层设置在元件激活部中，并且第二平行p-n层设置在元件周缘部中。n-表面区设置在第二平行p-n层和第一主面之间。两个或两个以上p型保护环区域被设置成在n-表面区的第一主面侧彼此分离。第一场板电极和第二场板电极电连接到p型保护环区域。第二场板电极覆盖彼此相邻的第一场板电极，从而通过第二绝缘膜覆盖第一场板电极之间的第一主面。

Description

半导体器件
技术领域
本发明涉及半导体器件。 
背景技术
一般地，半导体器件被分成其中在半导体基板的一面形成电极的水平型元件以及其中在半导体基板的两面形成电极的垂直型元件。在垂直型半导体器件中，在导通状态中漂移电流流动的方向与在截止状态中耗尽层根据反向偏压生长的方向相同。在一般平面型n沟道的垂直型MOSFET（绝缘栅型电场效应晶体管）中，高电阻n-漂移层部分用作使得漂移电流在导通状态中在垂直方向上流动的区域。因此，通过缩短n-漂移层中的电流路径，漂移电阻下降，由此存在降低MOSFET的实质导通电阻的优点。 
另一方面，耗尽高电阻n-漂移层部分以增加截止状态中的击穿电压。由此，当n-漂移层被形成为薄时，漏极和基极之间的从p基区和n-漂移层之间的p-n结推进的耗尽层的扩散宽度减小，并且以快速的方式达到硅的阈值电场强度，由此击穿电压减小。与此相反，在具有高击穿电压的半导体器件中，由于n-漂移层厚，因此导通电阻高，由此损耗增加。如上所述，在导通电阻和击穿电压之间存在折衷关系。 
已知还在诸如绝缘栅双极晶体管（IGBT）、双极晶体管和二极管之类的半导体器件中类似地形成有这种折衷关系。另外，这种折衷关系对在导通状态中漂移电流流动的方向与在截止状态中耗尽层根据反向偏压生长的方向彼此不同的水平型半导体器件是常见的。 
作为针对根据上述折衷关系的问题的解决方案，已知其中漂移层被形成为具有平行p-n结构的超结半导体器件，该平行p-n结构具有通过以交替的方式反复地接合n型区和p型区获取的配置，其杂质密度增加。在具有这种结构的半导体器件中，通过将平行p-n结构的n型区和p型区的杂质总量配置为在总体上相同，可获取低导通电阻，同时维持击穿电压。因此，为了维持具有这种结构的半导体器件的击穿电压，有必要高精度地控制平行p-n结构的n型区和 p型区的杂质总量。 
同时，为了实现半导体器件的高击穿电压，元件周缘部结构是必要的。在没有元件终端结构的情况下，漂移层的终端处的电场高，从而减小击穿电压，由此难以实现高击穿电压。作为用于解决这种问题的结构，已提出了将其间距小于元件激活部的平行p-n结构的平行p-n结构排列在元件激活部的平行p-n结构的外周的表面侧区域中（例如，参见JP2003-224273A）。根据该提议，缓和元件激活部附近的表面电场，由此维持高击穿电压。 
另外，即使在维持高击穿电压时，在没有耐电荷性的半导体器件中，随着时间的流逝击穿电压也减小，并且因此难以确保击穿电压的可靠性。作为用于解决这种问题的结构，已提出了其中n-表面区排列在元件周缘部的平行p-n结构的表面侧区域中且电连接到设置在n-表面区内部的p型保护环区域的场板电极排列在n-表面区的表面上的结构（例如，参见WO2011/013379A）根据这种提议，可抑制由正电荷和负电荷引起的击穿电压的减小。 
作为包括p型保护环区域和场板电极的半导体器件，已提出了具有如下配置的半导体器件：正向/反向击穿电压结构单元包括设置在内周侧的深的第一FLR以及设置在外周侧的浅的第二FLR，覆盖表面层上的多个第一和第二FLR之间的表面的绝缘膜以及与多个FLR的表面接触的导电场板悬伸出设置在多个FLR之间的绝缘膜的表面（例如，参见JP2009-187994A）。另外，作为另一设备，已提出了其中在具有一种导电类型的半导体单元上表面的区域内设置具有另一导电类型的保护环且该保护环连接到场板的半导体器件（例如，参见JP2000-101082A和US6,274,904）。 
然而，在具有低耐电荷性的半导体器件中，即使在可确保初始击穿电压时，随着时间的流逝击穿电压也减小，并且因此存在难以确保击穿电压的可靠性的问题。例如，在JP2003-224273A中公开的半导体器件中，当在场板电极和沟道终止（stopper）电极之间的氧化膜上存在正电荷时，耗尽层难以扩散，并且因此在场板末端的电场变高，由此存在击穿电压减小的问题。在JP2009-187994A、JP2000-101082A、以及US6,274,904中公开的半导体器件中，平行p-n层未设置在元件周缘部中，并且因此存在难以实现高击穿电压的问题。 
另外，例如在WO2011/013379A中公开的半导体器件中，存在以下问题。图23是示出常规半导体器件的配置的截面图。图23是在WO2011/013379A中公开的超结半导体器件。如图23所示，常规半导体器件具有其中元件的表 面结构设置在第一主面侧的元件激活部1、以及包围元件激活部1且设置在元件激活部1的外侧的元件周缘部130。在元件周缘部130的第一主面侧设置有n-表面区119。在n-表面区119的第一主面侧，三个p型保护环区域120a、120b和120c被设置成彼此分离。p型保护环区域120a、120b和120c的杂质密度高于n-表面区119的杂质密度。 
在这种常规半导体器件中，通过排列n-表面区119以及p型保护环区域120a、120b和120c，缓和由于场板电极122和沟道终止电极123之间的氧化膜121上正电荷（正离子）的存在而引起的元件激活部1的外周附近的高电场。因此，可抑制由正电荷引起的击穿电压的变化。然而，在场板电极122和沟道终止电极123之间存在大于或等于+1.0×1012cm-2的正电荷的情况下，即使在n-表面区119设置在第一主面侧时，耗尽层扩散也是困难的。因此，在场板电极122末端电场变高，并且因此击穿电压减小。 
另一方面，在场板电极122和沟道终止电极123之间存在负电荷（负离子）的情况下，由于连接到位于最外侧的p型保护环区域120c的场板电极122，避免了耗尽层穿过元件周缘部130的终端。因此，可抑制由负电荷引起的击穿电压的减小。然而，在场板电极122和沟道终止电极123之间存在小于或等于-1.0×1012cm-2的负电荷的情况下，由于第一主面侧n-表面区119的排列，耗尽层易于扩散到沟道终止电极123的末端。因此，在沟道终止电极123末端电场变高，并且因此击穿电压减小。 
如上所述，在WO2011/013379A中公开的半导体器件中，虽然考虑击穿电压的耐电荷性，但是只确保表面电荷量Qss大于或等于-1.0×1012cm-2或者小于或等于+1.0×1012cm-2情况的耐电荷性。因此，对于具有高杂质离子密度的模制树脂，未充分地考虑击穿电压的耐电荷性，并且因此存在击穿电压可减小的担忧。因此，为了提供通过避免击穿电压的减小而具有高可靠性的超结半导体器件，有必要附加地提高耐电荷性。 
发明内容
为了解决常规技术的上述问题，本发明的目的在于提供能够提高耐电荷性的半导体器件。 
为了通过解决上述问题而实现本发明的目的，根据本发明的半导体器件具有以下方面。元件激活部设置在第一主面侧。低电阻层设置在第二主面侧。平 行p-n层设置在第一主面和低电阻层之间，其中第一导电型区域和第二导电型区域交替地排列。第一导电型的第三区域设置在包围元件激活部的元件周缘部中的平行p-n层和第一主面之间。第二导电型的两个或两个以上第三区域被设置成在第一导电型的第三区域中的第一主面侧彼此分离开。设置有连接到第一主面侧的第二导电型的第三区域的两个或两个以上的第一导电层。该两个或两个以上第一导电层在元件周缘部中部分地覆盖第一主面。两个或两个以上第二导电层电连接到第二导电型的第三区域并且覆盖彼此相邻的第一导电层，从而通过绝缘层覆盖第一导电层之间的第一主面。 
根据本发明，具有环形的第二导电型的第三区域设置在元件周缘部的第一主面侧，并且元件周缘部的第一主面用电连接到第二导电型的第三区域的第一和第二导电层完全覆盖。因此，即使在电荷（离子）到达元件周缘部的绝缘膜上的情况下，电荷对击穿电压的影响也几乎被第一和第二导电层阻断。因此，对该元件内部的电位、电场等的分布没有影响，并且容易地实现高耐电荷性。 
另外，在上述发明中，根据本发明的半导体器件具有以下附加方面。元件周缘部中的平行p-n层的重复间距可小于元件激活部中的平行p-n层的重复间距。更具体地，在元件激活部和低电阻层之间设置有其中第一导电型的第一区域和第二导电型的第一区域交替地排列的第一平行p-n层。第二平行p-n层设置在元件周缘部中，其中第一导电型的第二区域和第二导电型的第二区域以比第一导电型的第一区域和第二导电型的第一区域的重复间距小的间距交替地排列。 
根据本发明，由于排列在元件周缘部中的第二平行p-n层的重复间距小于第一平行p-n层的重复间距，因此耗尽层容易在元件周缘部中扩散。因此，可实现高击穿电压。 
另外，根据上述发明中的本发明的半导体器件，彼此相邻的第二导电型的第三区域之间的间隔可朝着元件周缘部的终端进一步增大。 
根据本发明，可缓和易受电荷（离子）影响的元件激活部的外周附近的高电场，并且因此提高击穿电压的耐电荷性。 
另外，在根据本发明的半导体器件中，在上述发明中，位于元件激活部侧的第一导电层的一部分的宽度进一步朝着元件周缘部的终端增大而大于连接到第二导电型的第三区域的第二导电层的宽度，第一导电层电连接到第二导电层。 
此外，在根据上述发明中的本发明的半导体器件中，第二导电层的宽度可朝着元件周缘部的终端进一步增大。 
另外，在根据上述发明中的本发明的半导体器件中，第一导电型的第四区域排列在第一导电型的第三区域中，第一导电型的第四区域的杂质密度高于第一导电型的第三区域的杂质密度。 
此外，在根据上述发明中的本发明的半导体器件中，第一导电型的第四区域设置在彼此相邻的第二导电型的第三区域之间。 
根据本发明，可均匀地共享在第二导电型的第三区域之间施加的每一电位。 
另外，在上述发明中，根据本发明的半导体器件还包括以下方面。第一导电型的第一区域和第二导电型的第一区域的平面形状为条形。第一导电型的第二区域和第二导电型的第二区域的平面形状可以是条形，或者第一导电型的第二区域和第二导电型的第二区域中的任一个的平面形状可以是正方形或多边形。 
根据本发明，即使在平行p-n层的平面形状为条形、正方形或多边形的情况下，击穿电压的耐电荷性也得以提高。 
另外，根据在上述发明中的本发明的半导体器件，第一导电型的第三区域的杂质密度大于或等于2×1014cm-3且小于或等于8×1014cm-3。 
此外，为了通过解决上述问题而实现本发明的目的，根据本发明的半导体器件具有以下特征。元件激活部设置在第一主面侧。低电阻层设置在第二主面侧。第一平行p-n层设置在元件激活部和低电阻层之间，其中第一导电型的第一区域和第二导电型的第一区域交替地排列。第二平行p-n层设置在包围元件激活部的元件周缘部中，其中第一导电型的第二区域和第二导电型的第二区域以比第一导电型的第一区域和第二导电型的第一区域的重复间距小的间距交替地排列。第二导电型的两个或两个以上第三区域被设置成在第二平行p-n层的第一主面侧彼此分离开。设置有电连接到第一主面侧的第二导电型的第三区域的两个或两个以上第一导电层。两个或两个以上第一导电层在元件周缘部中部分地覆盖第一主面。电连接到第二导电型的第三区域且覆盖彼此相邻的第一导电层的两个或两个以上第二导电层被设置成通过绝缘层覆盖第一导电层之间的第一主面。第一导电型的第一区域和第二导电型的第一区域的平面形状为条形，并且第一导电型的第二区域和第二导电型的第二区域中的任一个的平面 形状为正方形或多边形。 
根据本发明，具有环形的第二导电型的第三区域设置在元件周缘部的第一主面侧，并且元件周缘部的第一主面侧用电连接到第二导电型的第三区域的第一和第二导电层完全覆盖。因此，即使在电荷（离子）到达元件周缘部的绝缘膜上的情况下，电荷对击穿电压的影响也几乎被第一和第二导电层阻断。因此，对该元件内部的电位、电场等的分布没有影响，并且提高击穿电压的耐电荷性。另外，通过配置第一导电型的第二区域和第二导电型的第二区域中的任一个的平面形状以将元件周缘部的第二平行p-n层配置成正方形或多边形，击穿电压的耐电荷性得以提高而无需将第一导电型的第三区域排列在元件周缘部的第一主面侧。因此，可不执行用于形成第一导电型的第三区域的工艺，因此可提供低价的半导体器件。 
此外，根据上述发明中的本发明的半导体器件，第一导电型的第二区域和第二导电型的第二区域中的任一个的平面形状可以是栅格状。 
根据本发明，无需将第一导电型的第三区域排列在元件周缘部的第一主面侧就可提高击穿电压的耐电荷性。相应地，可不执行用于形成第一导电型的第三区域的工艺，因此可提供低价的半导体器件。 
此外，根据上述发明中的本发明的半导体器件，彼此相邻的第二导电型的第三区域之间的间隔可朝着元件周缘部的终端进一步增大。 
根据本发明，可缓和易受电荷（离子）影响的元件激活部的外周附近的高电场，并且因此提高击穿电压的耐电荷性。 
另外，根据上述发明中的本发明的半导体器件，位于元件激活部侧的第一导电层的一部分的宽度进一步朝着元件周缘部的终端增大而大于连接到第二导电型的第三区域的第二导电层的宽度，第一导电层电连接到第二导电层。 
此外，根据上述发明中的本发明的半导体器件，第二导电层的宽度可朝着元件周缘部的终端进一步增大。 
另外，根据上述发明中的本发明的半导体器件，元件周缘部的整个第一主面可用两个或两个以上第一导电层以及两个或两个以上第二导电层覆盖。 
根据本发明，可均匀地共享在第二导电型的第三区域之间施加的每一电位。 
根据本发明的半导体器件，存在可提高耐电荷性的优点。 
附图说明
图1是根据第一实施方式的半导体器件的平面图。 
图2是根据第一实施方式的半导体器件的横向截面图。 
图3是沿着图1所示的线A-A’取得的根据第一实施方式的半导体器件的纵向截面图。 
图4是沿着图1所示的线B-B’取得的根据第一实施方式的半导体器件的纵向截面图。 
图5是沿着图1所示的线C-C’取得的根据第一实施方式的半导体器件的纵向截面图。 
图6是详细地示出根据第一实施方式的半导体器件的元件周缘部的配置的部分放大截面图。 
图7是示出在根据第一实施方式的半导体器件中击穿电压对表面电荷的依赖性的模拟结果的特性图。 
图8是根据第二实施方式的半导体器件的平面图。 
图9是沿着图8所示的线A-A’取得的根据第二实施方式的半导体器件的纵向截面图。 
图10是沿着图8所示的线C-C’取得的根据第二实施方式的半导体器件的纵向截面图。 
图11是根据第三实施方式的半导体器件的平面图。 
图12是沿着图11所示的线A-A’取得的根据第三实施方式的半导体器件的纵向截面图。 
图13是沿着图11所示的线B-B’取得的根据第三实施方式的半导体器件的纵向截面图。 
图14是沿着图11所示的线C-C’取得的根据第三实施方式的半导体器件的纵向截面图。 
图15是根据第四实施方式的半导体器件的横向截面图。 
图16是沿着图15所示的线A-A’取得的根据第四实施方式的半导体器件的纵向截面图。 
图17是沿着图15所示的线B-B’取得的根据第四实施方式的半导体器件的纵向截面图。 
图18是根据第五实施方式的半导体器件的平面图。 
图19是沿着图18所示的线A-A’取得的根据第五实施方式的半导体器件的纵向截面图。 
图20是沿着图18所示的线B-B’取得的根据第五实施方式的半导体器件的纵向截面图。 
图21是沿着图18所示的线C-C’取得的根据第五实施方式的半导体器件的纵向截面图。 
图22是根据第六实施方式的半导体器件的纵向截面图。 
图23是示出常规半导体器件的配置的截面图。 
具体实施方式
在下文中，将参考附图详细描述根据本发明的优选实施方式的半导体器件。在本文中呈现的描述和附图中，由n或p表示的层或区域表示电子或空穴是多数载流子。另外，添加到n或p的“+”或“-”表示其杂质密度高于或低于未添加“+”或“-”的层或区域的杂质密度。在以下实施方式和附图的描述中，将相同的附图标记分配给相同的配置，并且将不再呈现重复描述。 
第一实施方式 
图1是根据第一实施方式的半导体器件的平面图。图2是根据第一实施方式的半导体器件的横向截面图。图3是沿着图1所示的线A-A’取得的根据第一实施方式的半导体器件的纵向截面图。图4是沿着图1所示的线B-B’取得的根据第一实施方式的半导体器件的纵向截面图。图5是沿着图1所示的线C-C’取得的根据第一实施方式的半导体器件的纵向截面图。在图1和2中，示出半导体器件的1/4部分（在图8、11、15和18中一样）。图6是详细地示出根据第一实施方式的半导体器件的元件周缘部的配置的部分放大截面图。 
在图1中，示出平行p-n层、位于最外侧的p基区、p型保护环区域、以及第一主面上的n型沟道终止区的形状（在图11和18中一样）。在图2中，示出横跨平行p-n层的截面上（例如，在平行p-n层的1/2深度处的元件激活部的截面上）的元件激活部和元件周缘部的形状（同样适用于图8和15）。另外，在图2中，为了清楚地表示元件激活部和元件周缘部，设置在最外侧的元件激活部的p基区由虚线表示。 
如图1至5所示，半导体器件具有第一主面侧的元件激活部1以及第二主 面侧的n+漏区（低电阻层）2。包围元件激活部1的元件周缘部3设置在元件激活部1的外侧。作为元件的表面结构，n+源区4、p基区5、p+接触区6、源电极7、层间绝缘膜8、栅极绝缘膜9、以及栅电极10设置在元件激活部1的第一主面侧。漏电极11设置在第二主面上。 
第一平行p-n层12设置在元件激活部1和n+漏区2之间。在第一平行p-n层12中，第一n型区（第一导电型的第一区域）13和第一p型区（第二导电型的第一区域）14被接合成交替地重复。第一n型区13和第一p型区14的平面形状为条形。第一n型区13具有从第一主面到第二主面的均匀的杂质密度分布。第一n型区14具有从第一主面到第二主面减小的杂质密度分布。因此，第一p型区14的杂质密度高于第一主面侧的第一n型区13的杂质密度，并且低于第二主面侧的第一n型区13的杂质密度。 
第二平行p-n层15设置在元件周缘部3中。在第二平行p-n层15中，第二n型区（第一导电型的第二区域）16和第二p型区（第二导电型的第二区域）17被接合成交替地重复。第二n型区16和第二p型区17的平面形状为条形。第二平行p-n层15的条纹的方向与第一平行p-n层12的条纹的方向相同。第二n型区16和第二p型区17的重复间距P2与第一n型区13和第一p型区14的重复间距P1相同。第二n型区16的杂质密度和杂质密度分布与第一n型区13的杂质密度和杂质密度分布相同。第二p型区17的杂质密度和杂质密度分布与第一p型区14的杂质密度和杂质密度分布相同。 
n缓冲层18设置在第一平行p-n层12和n+漏区2之间。n缓冲层18的杂质密度低于第一n型区13的杂质密度。n-表面区（第一导电型的第三区域）19设置在第二平行p-n层15和第一主面之间。n-表面区19包围第一平行p-n层12。n-表面区19的杂质密度低于第一n型区13的杂质密度。n-表面区19生长至与元件周缘部3相邻的元件激活部1的一部分。 
在n-表面区19的第一主面侧，两个或两个以上p型保护环区域（第二导电型的第三区域）被设置成彼此分离。在下文中，作为一实施例，将描述例如设置有五个p型保护环区域20a、20b、20c、20d和20e的情况。p型保护环区域20a、20b、20c、20d和20e的杂质密度高于n-表面区19的杂质密度。例如，彼此相邻的p型保护环区域20a、20b、20c、20d和20e之间的间隔朝着元件周缘部3的终端进一步增大。其原因在于，电场从元件激活部1的外周向元件周缘部3的外周进一步减小。 
另外，元件周缘部3的隅角部31中的p型保护环区域20a、20b、20c、20d和20e的宽度大于除元件周缘部3的隅角部31以外的线形部（在下文中称为线性部）32中的p型保护环区域20a、20b、20c、20d和20e的宽度。其原因在于，可在抑制元件周缘部3的线性部32中的p型保护环区域20a、20b、20c、20d和20e的宽度增大的同时形成稍后将描述的与场板电极的接触，并且因此可抑制元件周缘部3与整个元件的比率。p型保护环区域的宽度是在第一n型区13和第一p型区14反复接合的方向上的宽度（同样适用于稍后要描述的宽度w2以及w4至w6）。 
n-表面区19用第一绝缘膜21覆盖。第一绝缘膜21是例如氧化膜。在第一绝缘膜21（位于与位于第一绝缘膜21的n-表面区19上的面相对一侧的面）上，两个或两个以上第一场板电极（第一导电层）22a、22b、22c、22d和22e被设置成彼此分离。第一场板电极（第一导电层）22a、22b、22c、22d和22e部分地覆盖第一绝缘膜21。另外，在第一绝缘膜21上，第一沟道终止电极23被设置成与第一场板电极（第一导电层）22a、22b、22c、22d和22e分离。例如，第一场板电极22a、22b、22c、22d和22e以及第一沟道终止电极23由多晶硅（多晶Si）构成，并且例如与元件激活部1的栅电极10同时形成。 
例如，在形成p型保护环区域20a、20b、20c、20d和20e时，第一绝缘膜21用作用于离子注入和热处理的自对准用掩模。因此，在第一绝缘膜21中设置用于形成p型保护环区域20a、20b、20c、20d和20e的开口部27a-1、27b-1、27c-1、27d-1和27e-1。例如，通过在第一绝缘膜21中形成开口部27a-1、27b-1、27c-1、27d-1和27e-1时执行的蚀刻工艺，第一场板电极22a、22b、22c、22d和22e被分割成内周侧（元件激活部1侧）和外周侧（元件周缘部3的终端侧），其中开口部27a-1、27b-1、27c-1、27d-1和27e-1在第一绝缘膜21上夹在内周侧和外周侧之间。 
第一场板电极22a、22b、22c、22d和22e以及第一沟道终止电极23用第二绝缘膜（绝缘层）24覆盖。另外，第二绝缘膜24被埋入第一绝缘膜21的开口部27a-1、27b-1、27c-1、27d-1和27e-1内部。例如，第一绝缘膜24是硼磷硅酸盐玻璃（BPSG）膜。在第二绝缘膜24（位于与位于n-表面区19侧的面相对一侧的第二绝缘膜24的面）上，两个或两个以上第二场板电极25a、25b、25c、25d和25e（第二导电层）被设置成彼此分离。另外，在第二绝缘膜24上，第二沟道终止电极26被设置成与第二场板电极25a、25b、25c、25d和25e 分离。 
第二场板电极25a、25b、25c、25d和25e电连接到元件周缘部3的隅角部31中的p型保护环区域20a、20b、20c、20d和20e。更具体地，在元件周缘部3的隅角部31中，设置有穿过埋入第一绝缘膜21的开口部27a-1、27b-1、27c-1、27d-1和27e-1内部的第二绝缘膜24且到达p型保护环区域20a、20b、20c、20d和20e的接触部27a-2、27b-2、27c-2、27d-2和27e-2。另外，第二场板电极25a、25b、25c、25d和25e分别通过接触部27a-2、27b-2、27c-2、27d-2和27e-2电连接到p型保护环区域20a、20b、20c、20d和20e。此外，第二场板电极25a、25b、25c、25d和25e分别通过接触部27a-2、27b-2、27c-2、27d-2和27e-2电连接到第一场板电极22a、22b、22c、22d和22e。 
位于最内侧的第二场板电极25a在内周方向上悬伸出电连接的p型保护环区域20a与第一主面上的n-表面区19的接合部。另外，第二场板电极25a、25b、25c、25d和25e设置在电连接的p型保护环区域20a、20b、20c、20d和20e以及n-表面区19上。更具体地，第二场板电极25a、25b、25c、25d和25e在外周方向上悬伸出电连接的p型保护环区域20a、20b、20c、20d和20e以及第一主面上的n-表面区19的接合部。除位于最外侧的第二场板电极25e以外的第二场板电极25a、25b、25c和25d覆盖在外周方向上彼此相邻的第一场板电极22b、22c、22d和22e，从而通过第二绝缘膜24覆盖第一场板电极22b、22c、22d和22e之间的第一主面。另外，位于最外侧的第二场板电极25e覆盖第一沟道终止电极23，从而通过第二绝缘膜24覆盖第一场板电极22e和第一沟道终止电极23之间的第一表面。换句话说，第二场板电极25a、25b、25c、25d和25e通过第二绝缘膜24与在外周方向上彼此相邻的第一场板电极22b、22c、22d和22e以及第一沟道终止电极23部分地重叠。 
如上所述，第一场板电极22a、22b、22c、22d和22e排列在未排列有第二场板电极25a、25b、25c、25d和25e的元件周缘部3的位于第一主面侧的各部分中。因此，元件周缘部3的整个第一主面用第一场板电极22a、22b、22c、22d和22e以及第二场板电极25a、25b、25c、25d和25e完全覆盖。由于电荷（离子）的影响可被第一场板电极22a、22b、22c、22d和22e以及第二场板电极25a、25b、25c、25d和25e阻断，因此击穿电压的耐电荷性显著地提高。 
彼此相邻的第二场板电极25a、25b、25c和25d之间的每一间隔w1大于用第二场板电极25a、25b、25c和25d覆盖的在外周侧彼此相邻的场板电极22b、 22c、22d和22e的各部分的间隔w2。第二场板电极25e和第二沟道终止电极26之间的间隔大于第二场板电极25e和第一沟道终止电极23彼此重叠的部分的宽度。其原因在于，可通过使第二场板电极25a、25b、25c和25d以及在外周方向上彼此相邻的第一场板电极22b、22c、22d和22e彼此重叠并且使第一场板电极25e和第一沟道终止电极23彼此重叠来缓和电场的增加。 
彼此相邻的第一场板电极22a、22b、22c、22d和22e之间的每一间隔w3为置于第一场板电极22a和第二场板电极25之间的第二绝缘膜24的厚度t1或更大。其原因在于，可避免由在彼此相邻的p型保护环区域20a、20b、20c、20d和20e之间施加的电压引起的绝缘击穿的发生。在定位成使第一绝缘膜21的开口部27a-1、27b-1、27c-1、27d-1和27e-1夹在其间的第一场板电极22a、22b、22c、22d和22e之中，位于开口部27a-1、27b-1、27c-1、27d-1和27e-1的元件激活部1侧的第一场板电极22a、22b、22c、22d和22e中的每一个的宽度w4朝着元件周缘部3的终端进一步增大。其原因在于，对于整个元件周缘部3，从元件激活部1的外周附近的位置向元件周缘部3的终端进一步减小的电场分布可变得均匀。 
n型沟道终止区28设置在元件周缘部3的终端区域中。p型最外周区域29设置在n型沟道终止区28的第一主面侧。第二沟道终止电极26电连接到p型最外周区域29。另外，第二沟道终止电极26连接到第一沟道终止电极23。多个p型保护环区域被设置成使彼此相邻的p型保护环区域20a、20b、20c、20d和20e之间的电场集中大致相同，并且彼此相邻的p型保护环区域20a、20b、20c、20d和20e之间的电位差维持为小于或等于绝缘击穿电压。另外，多个p型保护环区域例如由电场最集中的置于第一场板电极22a和第二场板电极25a之间的第二绝缘膜24的厚度t1确定。 
更具体地，例如，优选p型保护环区域的数量在击穿电压处于600V的级别的情况下为5且在击穿电压处于1200V的级别的情况下为12。例如，在击穿电压处于600V的级别的情况下，通过排列五个p型保护环区域，置于第一场板电极22a和第二场板电极25a之间的第二绝缘膜24可被形成为薄以具有约1.1μm的厚度t1，并且彼此相邻的p型保护环区域20a、20b、20c、20d和20e之间的电位差可被设置成例如小于或等于200V，由此不发生绝缘击穿。另外，由于置于第一场板电极22a和第二场板电极25a之间的第二绝缘膜24可被形成为具有小的厚度t1，因此成本可降低。 
虽然未具体地限制，但是例如在根据第一实施方式的半导体器件为垂直型MOSFET且击穿电压处于600V级别的情况下，每一部分的尺寸和杂质密度具有以下值。漂移区的厚度（第一平行p-n层12的厚度）为36.0μm，第一n型区13和第二n型区16中的每一个的宽度为6.0μm，并且第一n型区13和第二n型区16中的每一个的杂质密度为3.0×1015cm-3。第一p型区14和第二p型区17中的每一个的宽度为6.0μm。第一平行p-n层12的重复间距P1为12.0μm，并且第二平行p-n层15的重复间距P2为12.0μm。 
第一p型区14的杂质密度从第二主面侧向第一主面侧以阶变方式为2.46×1015cm-3、2.82×1015cm-3、3.18×1015cm-3、3.54×1015cm-3、以及3.9×1015cm-3。第二p型区17的杂质密度从第二主面侧向第一主面侧以分阶方式为2.46×1015cm-3、2.82×1015cm-3、3.18×1015cm-3、以及3.54×1015cm-3。在此情况下，在元件激活部1中，例如排列有其中从第二主面向第一主面层叠自较低层侧起杂质密度顺序地增大的五个外延层的第一p型区14。在形成第一p型区14的第五外延层（第一主面侧）中形成一元件结构。在元件周缘部3中，排列有其中从第二主面向第一主面层叠杂质密度从较低层侧起顺序地增大的四个外延层的第二p型区17。层叠在第二p型区17的第一主面侧的第五外延层形成n-表面区19。n-表面区19的杂质密度大于或等于2×1014cm-3且小于或等于8×1014cm-3并且优选为5.0×1014cm-3。n-表面区19的深度为5μm。p型保护环区域20a、20b、20c、20d和20e中的每一个的扩散深度为3.0μm，并且p型保护环区域20a、20b、20c、20d和20e中的每一个的表面杂质密度为1.8×1017cm-3。另外，p阱区（p基区5）的扩散深度为3.0μm，并且p基区的表面杂质密度为1.8×1017cm-3。 
n+源区4的扩散深度为0.5μm，并且n+源区4的表面杂质密度为3.0×1020cm-3。位于该表面上的n型漂移区（图3至5中的位于比在p基区5之间表示的虚线更靠近源电极7侧的n型区）14a的扩散深度为2.5μm，并且位于该表面上的n型漂移区14a的表面杂质密度为2.0×1016cm-3。n缓冲层18的厚度为5μm，并且n缓冲层18的杂质密度为1.0×1015cm-3。n+漏区2的厚度为300μm，并且n+漏区2的杂质密度为2.0×1018cm-3。n型沟道终止区28的杂质密度为4.0×1015cm-3。p型最外周区域29的杂质密度为1.8×1017cm-3。 
彼此相邻的第二场板电极25a、25b、25c、25d和25e之间的间隔w1为3μm。第二场板电极25a、25b、25c、25d和25e与在外侧相邻的第一场板电极22b、 22c、22d和22e以及第二场板电极25e与第一沟道终止电极23彼此重叠的宽度w2为2μm。用于形成设置在第一绝缘膜21上的p型保护环区域20a、20b、20c、20d和20e的开口部的宽度w5为4μm。 
当开口部用于形成第一绝缘膜21中的p型保护环区域20a、20b、20c、20d和20e且其间用开口部分隔时，选择性地去除第一场板电极22a、22b、22c、22d和22e。第一绝缘膜21的开口部的端部与第一场板电极22a、22b、22c、22d和22e的开口部侧的端部之间的宽度w6为1μm。 
图7是示出在根据第一实施方式的半导体器件中击穿电压对表面电荷的依赖性的模拟结果的特性图。模拟结果的该示例是根据第一实施方式制造的半导体器件的模拟结果，该半导体器件具有其中五个p型保护环区域20a、20b、20c、20d和20e电连接到第一场板电极22a、22b、22c、22d和22e以及第二场板电极25a、25b、25c、25d和25e的配置。例如，如图23所示，模拟结果的常规示例是其中排列有三个p型保护环区域且场板电极电连接到位于最外侧的p型保护环区域的配置。 
如图7所示，在该示例中，即使在场板电极和沟道终止电极之间存在大于或等于+1.0×1012cm-2的正电荷（正离子）或者存在小于或等于-1.0×1012cm-2的负电荷（负离子）的情况下，击穿电压也几乎不改变。另一方面，在常规示例中，在场板电极和沟道终止电极之间存在大于或等于+1.0×1012cm-2的正电荷以及存在小于或等于-1.0×1012cm-2的负电荷的情况下，击穿电压改变。换句话说，可以理解，根据第一实施方式的半导体器件具有比常规示例高的击穿电压，并且具有击穿电压的经提高的耐电荷性。 
根据第一实施方式，通过第一场板电极22a、22b、22c、22d和22e以及第一场板电极25a、25b、25c、25d和25e收集到达元件周缘部3的电荷或离子。因此，即使在场板电极和沟道终止电极之间存在正电荷的情况下，电场也不会集中于第一场板电极22a、22b、22c、22d和22e的端部，并且即使在存在负电荷的情况下，电场也不会集中于第一和第二沟道终止电极23和26的端部。因此，可控制耗尽层的扩展，从而通过缓和元件周缘部3中的电场来抑制雪崩的发生，并且因此可减少电荷（离子）对击穿电压的影响，由此可显著地提高耐电荷性。因此，可抑制由电荷引起的击穿电压的变化。 
更具体地，由于p型保护环区域20a、20b、20c、20d和20e的杂质密度高于n-表面区19的杂质密度，因此在施加电压时中性区保留在p型保护环区域 20a、20b、20c、20d和20e中，由此固定p型保护环区域20a、20b、20c、20d和20e的电位。因此，在其中在正向上与第二场板电极25a、25b、25c、25d和25e的外周侧的悬伸部相对应的金属板的端部与在反向上与在外侧彼此相邻的第一场板电极22a、22b、22c、22d和22e的内周侧接触的金属板的端部彼此重叠的部分中，共享施加到元件周缘部3的电场。因此，在第一场板电极22a、22b、22c和22e与第二场板电极25a、25b、25d和25d之间或者在第二场板电极25e与第一和第二沟道终止电极23和26之间存在电荷的情况下，可抑制表面电位的变化，由此提高击穿电压的耐电荷性。 
另外，随着置于第一场板电极22a和第二场板电极25a之间的第二绝缘膜24的厚度t1减小，施加到元件周缘部3的电场增加，并且因此在第二绝缘膜24中存在缺陷的情况下，存在可形成有缺陷元件的担忧。因此，根据第一实施方式，通过朝着元件周缘部3的终端进一步增大p型保护环区域20a、20b、20c、20d和20e之间的间隔，相邻的p型保护环区域20a、20b、20c、20d和20e之间的电位被拉平，并且可防止特定p型保护环区域之间的电位差大于其他p型保护环区域之间的电位差的发生。另外，在如上所述彼此相邻的p型保护环区域20a、20b、20c、20d和20e之间的电位差变得均匀的情况下，元件周缘部3的电场分布从元件激活部1的外周附近的位置向元件周缘部3的终端减小，并且因此元件周缘部3变长，由此成本增加。因此，根据第一实施方式，通过朝着元件周缘部3的终端进一步增大第一场板电极22a、22b、22c、22d和22e的宽度w3，元件周缘部3不会变长，并且缓和从元件激活部1的外周附近的位置向元件周缘部3的终端减小的电场分布，由此相邻的p型保护环区域20a、20b、20c、20d和20e之间的电位差可变得均匀。 
第二实施方式 
图8是根据第二实施方式的半导体器件的平面图。图9是沿着图8所示的线A-A’取得的根据第二实施方式的半导体器件的纵向截面图。图10是沿着图8所示的线C-C’取得的根据第二实施方式的半导体器件的纵向截面图。沿着图8所示的线B-B’取得的纵向截面图类似于如图4所示的纵向截面图。如图8至10所示，第二实施方式和第一实施方式之间的差异在于，在第二实施方式中，第二n型区16和第二p型区17的重复间距P2小于第一n型区13和第一p型区14的重复间距P1。 
优选第二n型区16和第二p型区17中的每一个的宽度为第一n型区13和第一p型区14中的每一个的宽度的2/3。其原因在于，可容易地设计第一平行p-n层12和第二平行p-n层15的排列。平行p-n层中的间距的转折点（即，第一平行p-n层12和第二平行p-n层158之间的边界）位于n-表面区19下方。第二n型区16具有从第一主面到第二主面均匀的杂质密度分布。第二p型区17具有从第一主面到第二主面减小的杂质密度分布。因此，第二p型区17的杂质密度高于第一主面侧的第二n型区16的杂质密度，并且低于第二主面侧的第二n型区16的杂质密度。其他配置类似于第一实施方式的配置。 
虽然未具体地限制，但是例如根据第二实施方式的半导体器件的每一部分的尺寸和杂质密度具有以下值。第二n型区16的宽度为4.0μm，并且第二n型区16的杂质密度为1.0×1015cm-3。第二p型区17的宽度为4.0μm。第二平行p-n层15的重复间距P2为8.0μm。第二p型区17的杂质密度从第二主面侧到第一主面侧以阶变方式为0.7×1015cm-3、0.9×1015cm-3、1.1×1015cm-3、以及1.3×1015cm-3。其他配置类似于第一实施方式的配置。 
根据第二实施例，可获得与第一实施方式相同的优点。此外，根据第二实施方式，由于设置有其重复间距小于第一平行p-n层12的第二平行p-n层15，因此耗尽层可容易地在元件周缘部3中生长。因此，可在元件周缘部3中维持高于元件激活部1的击穿电压。因此，可容易地实现高击穿电压。 
第三实施方式 
图11是根据第三实施方式的半导体器件的平面图。图12是沿着图11所示的线A-A’取得的根据第三实施方式的半导体器件的纵向截面图。图13是沿着图11所示的线B-B’取得的根据第三实施方式的半导体器件的纵向截面图。图14是沿着图11所示的线C-C’取得的根据第三实施方式的半导体器件的纵向截面图。如图11至14所示，第三实施方式和第二实施方式之间的差异在于，在第三实施方式中，杂质密度高于n-表面区19的n+高密度区域41排列在n-表面区19上。 
例如，n+高密度区域41设置在p型保护环区域20d与p型保护环区域20e之间以及p型保护环区域20e与第一沟道终止电极23之间。n+高密度区域41从第一主面侧穿过n-表面区19，并且到达第二p型区17。虽然未具体地限制，但是例如n+高密度区域41的扩散深度为5.0μm，并且n+高密度区域41的中心 杂质密度为1.0×1016cm-3。其他配置类似于第二实施方式的配置。 
根据第三实施方式，可获得与第一实施方式相同的优点。另外，根据第三实施方式，由于n+高密度区域41的杂质密度高于n-表面区19的杂质密度，因此可在元件周缘部3的外周附近抑制耗尽层3的扩展。因此，即使在内周的方向上悬伸的第一场板电极22c、22d和22e中的每一个的长度较短的情况下，施加在p型保护环区域20a、20b、20c、20d和20e之间的电压可变得均匀。换句话说，根据第三实施方式，可通过朝着元件周缘部3的终端进一步增大彼此相邻的p型保护环区域20a、20b、20c、20d和20e之间的间隔、以及将n+高密度区域41排列在n-表面区19中来提高击穿电压的耐电荷性。 
第四实施方式 
图15是根据第四实施方式的半导体器件的横向截面图。图16是沿着图15所示的线A-A’取得的根据第四实施方式的半导体器件的纵向截面图。图17是沿着图15所示的线B-B’取得的根据第四实施方式的半导体器件的纵向截面图。沿着图15所示的线C-C’取得的纵向截面图类似于如图10所示的纵向截面图。如图15至17所示，第三实施方式和第二实施方式之间的差异在于，在第三实施方式中，第二平行p-n层15的条纹方向与第一平行p-n层12的条纹方向不同。例如，第二平行p-n层15的条纹方向可与第一平行p-n层12的条纹方向垂直。其他配置类似于第二实施方式的配置。 
根据第四实施方式，可获得与第二实施方式相同的优点。换句话说，即使在第一平行p-n层12和第二平行p-n层15的平行p-n层的方向之间存在差异的情况下，当元件周缘部3的结构相同时，与第二实施方式类似地，获得击穿电压的经提高的耐电荷性。另外，即使在平行p-n层具有其平面形状为正方形、多边形或圆形的p型区排列在第二平行p-n层15中的配置的情况下，当元件周缘部3的结构相同时，与第二实施方式类似地，获得击穿电压的经提高的耐电荷性的优点。第四实施方式的配置可应用于第一或第三实施方式。 
第五实施方式 
图18是根据第五实施方式的半导体器件的平面图。图19是沿着图18所示的线A-A’取得的根据第五实施方式的半导体器件的纵向截面图。图20是沿着图18所示的线B-B’取得的根据第五实施方式的半导体器件的纵向截面图。 图21是沿着图18所示的线C-C’取得的根据第五实施方式的半导体器件的纵向截面图。如图18至21所示，第五实施方式和第二实施方式之间的差异在于以下两点。第一点是具有排列其平面形状为正方形或多边形的p型区53的配置的第二平行p-n层51排列在n型区52中。p型区53排列成矩阵图案，以使n型区52形成栅格图案的平面形状。第二点是n-表面区未设置在第二平行p-n层51和第一主面之间。在元件周缘部3中，与元件激活部1类似，第二平行p-n层51被形成为直至第一主面。在图18中，第二平行p-n层51由虚线表示。 
虽然未具体地限制，但是例如根据第五实施方式的半导体器件的每一部分的尺寸和杂质密度具有以下值。第二p型区17的杂质密度从第二主面侧向第一主面侧以阶变方式为0.7×1015cm-3、0.9×1015cm-3、1.1×1015cm-3、1.3×1015cm-3、以及1.5×1015cm-3。在元件周缘部3中，由于n-表面区未设置在第二p型区17和第一主面侧之间，因此第二p型区17具有从第二主面向第一主面分五级增大的杂质密度分布。p型保护环区域20a、20b、20c、20d和20e中的每一个的表面杂质密度为3.0×1017cm-。p阱区（p基区5）的表面杂质密度为3.0×1017cm-3。n型沟道终止区28的宽度为28.0μm。p型最外周区域29的杂质密度为3.0×1017cm-3。其他配置类似于第二实施方式的配置。 
在第五实施方式中，与图7所示的示例类似，即使在场板电极和沟道终止电极之间存在大于或等于+1.0×1012cm-2的正电荷（正离子）或者小于或等于-1.0×1012cm-2的负电荷（负离子）的情况下，击穿电压也几乎不改变。因此，应当理解，根据第五实施方式的半导体器件具有比常规示例高的击穿电压，并且击穿电压的耐电荷性得以提高。 
根据第五实施方式，可获得与第二实施方式类似的优点。另外，根据第五实施方式，由于第二平行p-n层51具有在元件周缘部3的n型区52中其平面形状为正方形的p型区53排列成矩阵图案的配置，耗尽层容易朝着元件周缘部3的外周均匀地扩散。因此，可在不设置n-表面区的情况下确保击穿电压，并且可显著地提高击穿电压的耐电荷性。 
第六实施方式 
图22是根据第六实施方式的半导体器件的纵向截面图。例如，如图22所示，图22所示的纵向截面图对应于沿着图8所示的线A-A’取得的纵向截面图。第六实施方式和第二实施方式之间的差异在于，第二场板电极61a、61b、61c、 61d和61e在内周方向上悬伸出电连接的p型保护环区域20a、20b、20c、20d和20e与第一主面上的n-表面区19之间的接合部。在内周方向上，第二场板电极61a、61b、61c、61d和61e通过第二绝缘膜24与彼此相邻的第一场板电极22a、22b、22c、22d和22e重叠。另外，第二沟道终止电极62通过第二绝缘膜24与第一沟道终止电极23重叠。第一场板电极22a、22b、22c、22d和22e的宽度相同，并且朝着元件周缘部3的终端不增大。其他配置类似于第二实施方式的配置。另外，第六实施方式可应用于第一以及第三至第五实施方式。根据第六实施方式，通过允许第二场板电极61a、61b、61c、61d和61e悬伸出内周侧，获得与第一至第五实施方式类似的优点。在图22所示的纵向截面图中，虽然连接第二场板电极61a、61b、61c、61d和61e与p型保护环区域20a、20b、20c、20d和20e的接触部63a、63b、63c、63d和63e排列在元件周缘部3的线性部中，但是与第一至第五实施方式类似，这些接触部可设置在元件周缘部3的隅角部上。 
以上所述的本发明不限于上述实施方式，并且可在本文中作出各种改变。例如，这些实施方式中所描述的尺寸、密度等是示例，并且本发明不限于此。另外，在每一实施方式中，虽然配置成第一导电类型为n型且第二导电类型为p型，但是即使在第一导电类型为p型且第二导电类型为n型的情况下，也可类似地构成本发明。此外，本发明不限于MOSFET，而是可应用于IGBT、双极晶体管、续流二极管（FED）、或者肖特基势垒二极管。 
如上所述，根据本发明的半导体器件对高功率半导体器件是有用的，更具体地适用于在漂移部中具有平行p-n结构的可实现高击穿电压和大电流容量两者的半导体器件（诸如MOSFET、IGBT、双极晶体管、FWD、或者肖特基势垒二极管）。 
1    元件激活部 
2    n+漏区（低电阻层） 
3    元件周缘部 
4    n+源区 
5    p基区 
6    p+接触区 
7    源电极 
8      层间绝缘膜 
9      栅绝缘膜 
10     栅电极 
11     漏电极 
12     第一平行p-n层 
13     第一n型区 
14     第一p型区 
15     第二平行p-n层 
16     第二n型区 
17     第二p型区 
18     n缓冲层 
19     n-表面区 
20a、20b、20c、20d、20ep型保护环区域 
21     第一绝缘膜 
22a、22b、22c、22d、22e      第一场板电极 
23     第一沟道终止电极 
24     第二绝缘膜 
25a、25b、25c、25d、25e      第二场板电极 
26     第二沟道终止电极 
27a-2、27b-2、27c-2、27d-2、27e-2          接触部 
28     n型沟道终止区 
29     p型最外周区域 
31     元件周缘部的隅角部。 

Claims (15)

1.一种半导体器件，包括：
设置在第一主面侧的元件激活部；
设置在第二主面侧的低电阻层；
平行p-n层，所述平行p-n层设置在第一主面和所述低电阻层之间，其中第一导电型区域和第二导电型区域交替地排列；
第一导电型的第三区域，所述第三区域设置在包围所述元件激活部的元件周缘部中的所述平行p-n层和所述第一主面之间；
第二导电型的两个或两个以上第三区域，所述第三区域被设置成在所述第一导电型的第三区域中的第一主面侧彼此分离开；
两个或两个以上第一导电层，所述第一导电层电连接到所述第一表面侧的第二导电型的第三区域并且在所述元件周缘部中部分地覆盖第一主面；以及
两个或两个以上第二导电层，所述第二导电层电连接到第二导电型的第三区域并且覆盖彼此相邻的所述第一导电层，从而通过绝缘层覆盖所述第一导电层之间的第一主面。
2.如权利要求1所述的半导体器件，其特征在于，所述平行p-n层包括：
第一平行p-n层，所述第一平行p-n层设置在所述元件激活部中，其中第一导电型的第一区域和第二导电型的第一区域交替地排列；以及
第二平行p-n层，所述第二平行p-n层设置所述元件周缘部中，其中第一导电型的第二区域和第二导电型的第二区域以比所述第一导电型的第一区域和所述第二导电型的第一区域的重复间距小的间距交替地排列。
3.如权利要求1或2所述的半导体器件，其特征在于，彼此相邻的所述第二导电型的第三区域之间的间隔朝着所述元件周缘部的终端进一步增大。
4.如权利要求1至3中任一项所述的半导体器件，其特征在于，位于所述元件激活部侧的所述第一导电层的一部分的宽度进一步朝着所述元件周缘部的终端增大而大于连接到所述第二导电型的第三区域的第二导电层的宽度，所述第一导电层电连接到所述第二导电层。
5.如权利要求1至4中任一项所述的半导体器件，其特征在于，所述第二导电层的宽度朝着所述元件周缘部的终端进一步增大。
6.如权利要求1至5中任一项所述的半导体器件，其特征在于，第一导电型的第四区域排列在所述第一导电型的第三区域中，所述第一导电型的第四区域的杂质密度高于第一导电型的第三区域的杂质密度。
7.如权利要求6所述的半导体器件，其特征在于，所述第一导电型的第四区域设置在彼此相邻的所述第二导电型的第三区域之间。
8.如权利要求1至7中任一项所述的半导体器件，其特征在于，所述第一导电型的第一区域和所述第二导电型的第一区域的平面形状为条形，并且所述第一导电型的第二区域和所述第二导电型的第二区域的平面形状为条形，或者所述第一导电型的第二区域和所述第二导电型的第二区域中的任一个的平面形状为正方形或多边形。
9.如权利要求1至8中任一项所述的半导体器件，其特征在于，所述第一导电型的第三区域的杂质密度大于或等于2×1014cm-3且小于或等于8×1014cm-3。
10.一种半导体器件，包括：
设置在第一主面侧的元件激活部；
设置在第二主面侧的低电阻层；
第一平行p-n层，所述第一平行p-n层设置在所述元件激活部和所述低电阻层之间，其中第一导电型的第一区域和第二导电型的第一区域交替地排列；
第二平行p-n层，所述第二平行p-n层设置在包围所述元件激活部的元件周缘部中，其中第一导电型的第二区域和第二导电型的第二区域以比所述第一导电型的第一区域和所述第二导电型的第一区域的重复间距小的间距交替地排列；
第二导电型的两个或两个以上第三区域，所述第三区域被设置成在所述第二平行p-n层的第一主面侧彼此分离开；
两个或两个以上第一导电层，所述第一导电层电连接到所述第一表面侧的第二导电型的第三区域并且在所述元件周缘部中部分地覆盖第一主面；以及
两个或两个以上第二导电层，所述第二导电层电连接到第二导电型的第三区域并且覆盖彼此相邻的所述第一导电层，从而通过绝缘层覆盖所述第一导电层之间的第一主面，
其中所述第一导电型的第一区域和所述第二导电型的第一区域的平面形状为条形，并且所述第一导电型的第二区域和所述第二导电型的第二区域中的任一个的平面形状为正方形或多边形。
11.如权利要求10所述的半导体器件，其特征在于，所述第一导电型的第二区域和所述第二导电型的第二区域的任一个的平面形状为栅格状。
12.如权利要求10或11所述的半导体器件，其特征在于，彼此相邻的所述第二导电型的第三区域之间的间隔朝着所述元件周缘部的终端进一步增大。
13.如权利要求10至12中任一项所述的半导体器件，其特征在于，位于所述元件激活部侧的所述第一导电层的一部分的宽度进一步朝着所述元件周缘部的终端增大而大于连接到所述第二导电型的第三区域的第二导电层的宽度，所述第一导电层电连接到所述第二导电层。
14.如权利要求10至13中任一项所述的半导体器件，其特征在于，所述第二导电层的宽度朝着所述元件周缘部的终端进一步增大。
15.如权利要求1至14中任一项所述的半导体器件，其特征在于，所述第一主面侧的整个元件周缘部用所述第一导电层和所述第二导电层覆盖。
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