JPH0215677A - 単一導電型ｕｍｏｓ電界効果半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果半導体デバイスに関し、特に絶縁ゲー
ト電極が半導体部材のトレンチ（ｔｒｅｎｃｈ）すなわ
ち溝の中に設けられた構造のデバイスに関する。

〔従来の技術〕

半導体整流器は、交流入力電圧を直流出力電圧に変換す
るのに、これまで長い間数多くの電源装置に使用されて
きた。ここで用いる「整流器」という用語は、−極性の
電流を通すが、逆極性の電流は阻止するという内部構造
を有するデバイスを意味している。整流器にはダイオー
ド及びＳＣＲが含まれる。こういった電源装置では、単
一の整流器を使用して半波整流を行い、また変圧器及び
ブリッジ回路ならびに２つの個別整流器を使用して全波
整流を行うことができる。直流出力電圧が整流器のオン
状態電圧降下に比して大きい直流電源装置では、交流入
力電圧から直流出力電圧に相当効率よく変換が行われる
。しかしながら、電源装置の直流出力電圧の大きさが整
流器の順方向電圧降下に比してそれほど大きくない場合
、交流入力電力のうち整流器で消費される割合が増大す
るので、電源装置の電力変換効率が低下する。

直流電源装置の整流デバイス中での電力損失を最小限に
抑える一手法は、個別整流器よりむしろ同期式整流回路
を使用して、交流入力電圧を直流出力電圧に変換するも
のである。同期式整流回路では、同期タイミング回路の
制御の下に半導体スイッチング・デバイスを動作させる
ことによって整流を行う。同期式整流回路のスイッチン
グ・デバイスは双方向に電流を通すことができ、しかも
制御信号によってターンオンされるまでは通常オフ状態
、又は制御信号によってターンオフされるまでは通常オ
ン状態にあるか、若しくは制御信号でターンオン及びタ
ーンオフの双方を行うことのできるものである。

本明細書で使用する「整流デバイス」という用語は、交
流電流又は電圧を整流するデバイスを表わす。即ち、「
整流デバイス」にはそれ自体が整流器であるものは勿論
、同期式整流回路内のスイッチング・デバイスも含まれ
る。同期式整流回路では、制御信号がスイッチング・デ
バイスに供給されたとき、このデバイスはその両端間に
印加されている電圧が一極性である場合は導通し、印加
電圧がゼロ又は逆極性である場合導通しない。整流デバ
イスが整流器（ダイオード）よりも順方向電圧降下の小
さいデバイス、例えば電界効果トランジスタ（ＦＥＴ）
である場合、供給された電力のうち、同期式整流回路の
整流デバイスで消費される電力部分は、同じ直流出力電
圧を得るための整流器で消費される電力に比して低くな
る。同期式整流回路の整流デバイスとしては、ＦＥＴや
バイポーラトランジスタが使用されてきた。このような
同期式整流回路の効率及び密度を最大にするために、使
用される整流デバイスは固有のオン状態電圧降下ができ
る限り低いものでなければならず、しかも単位面積当り
のオン抵抗ができる限り小さいものでなければならない
。

同期式整流回路の整流デバイスとして使用されてきた従
来のデバイスは、高振幅の電流又は電圧を整流できる最
大周波数に制限を与える内部構造、或いは同期式整流回
路の理想的動作を妨げる寄生デバイスを存している。特
に、ＦＥＴ同期式整流回路の最大動作周波数はＦＥＴに
固有の寄生ダイオード及び寄生バイポーラトランジスタ
によって制限されることがわかった。ＦＥＴを基にした
同期式整流回路では、ＦＥＴ内部の寄生ダイオードの何
れかが同期式整流回路の動作サイクル内の成る段階で導
通して、スイッチング雑音を生じさせ、この雑音は直流
出力電圧に含まれると共に、同期制御装置に干渉を及ぼ
すこともある。ＦＥＴの寄生バイポーラトランジスタは
、回路状態によってはＦＥＴを破壊することがある。し
たがって、このような問題のない、同期式整流回路に用
いるのに適したデバイスがあれば望ましい。

同期式整流回路に用いるのに理想的なスイッチング・デ
バイスは、オン状態時に損失がなく、オン・オフの切換
え時に損失がなく、しかも適正な動作及び制御と干渉す
るおそれのある寄生デバイス、またはこのような干渉を
防止するのに一層複雑な制御を要求するような寄生デバ
イスが含まれないものである。

従って、本発明の目的は、電流に依存しない固有のオン
状態電圧降下がなく、単位面積当りのオン抵抗が低いス
イッチング・デバイスを提供することにある。

本発明の別の目的は、現存の電界効果デバイスよりもオ
ン抵抗の低い電界効果スイッチング・デバイスを提供す
ることにある。

本発明の目的はまた、同期式整流回路にスイッチング・
デバイスとして使用したときデバイス自身による損失を
低減して、エネルギ効率を高めると共にデバイス発生熱
を低減するようにするデバイスを提供することにある。

本発明の目的は更にまた、寄生ダイオードや寄生バイポ
ーラトランジスタの何れも含まない低抵抗スイッチング
・デバイスを提供することにある。

〔発明の開示〕

本発明では、前述及び他の目的は、主デバイス電流が一
導電型にドープされた領域のみを通って流れるようにし
た蓄積モード電界効果スイッチング・デバイスを構成す
ることにより達成される。

シリコン・デバイスの場合は、シリコン中で電子が正孔
よりも高い移動度を有するので、上記領域の導電型はＮ
型にするのが好ましい。

本発明の垂直通電式実施例においては、デバイスは（１
）デバイスの第１の主面まで延在する高不純物濃度のソ
ース領域と、（２）前記ソース領域に隣接して設けられ
た高濃度でない不純物濃度のドリフト領域と、（３）前
記ドリフト領域に隣接して設けられて、デバイスの第２
の主面まで延在し、しかも前記ドリフト領域により前記
ソース領域から離間されている高不純物濃度のドレイン
領域とを備えている。ソース電極は前記ソース領域とオ
ーミック接触をして設けられ、ドレイン電極は前記ドレ
イン領域とオーミック接触をして設けられている。また
、溝がデバイスの前記第１の主面から前記ソース及びド
リフト領域の双方を貫通して延在している。絶縁ゲート
電極は、前記溝により形成された、デバイスの前記ドリ
フト領域のメサ部に隣接して、前記溝内に設けられてい
る。

前記メサは十分に狭く形成されているので、デバイスは
、前記ドリフト領域に対する前記絶縁ゲート電極の電位
によって決定される２つの状態を有している。これらの
状態のうち第１の状態において、隣接したゲート電極部
分間にある前記ドリフト領域は、可動電荷キャリアが空
乏状態にされて非導通となり、これによってデバイス全
体が前記ソース及びドレイン電極間で非導通となる。他
方の第２の状態においては、前記ゲート電極部分に隣接
する前記ドリフト領域に蓄積層が形成される。

前記ドリフト領域中のこの蓄積層は相当数の可動電荷キ
ャリアを含んでおり、これによりデバイスは前記ソース
及びドレイン電極間にて高導電性となる。

このデバイスは通常オンのデバイス又は通常オフのデバ
イスの何れかとして製造することができ、好ましい実施
例では通常オフのデバイスである。

この構造により従来の構造に比して低いオン抵抗が得ら
れる。

本発明によるデバイスのモデリング（ｍｏｄｅｌｉｎｇ
）では、この蓄積モードデバイスは０．０２５ミリオー
ム・ｃｄの固有オン抵抗を有することが示されている。

従って、この構造をとることによって、０．５ミリオー
ム・ｃｄ以上の固有オン抵抗を有する従来のデバイスに
比して、内部オン抵抗を大幅に低減したデバイスが得ら
れる。

〔図面を参照した詳しい説明〕

第１図は従来技術による全波整流型電源装置の隔離変圧
器／整流段１０を示す回路図である。この隔離変圧器／
整流段は隔離変圧器１２、直流出力フィルタ２０及び整
流部３０を備えている。電源装置のこの構成部分は整流
段としても知られている。変圧器１２は入力側に一次巻
線１４を有しており、この−次巻線１４は隔離変圧器／
整流段用に対する交流入力を受ける。変圧器１２はまた
、接地した中央タップを含む二次巻線１６を有している
。第１のダイオード整流器３２は二次巻線の第１の端子
１６ａと出力フィルタ２０との間に接続されている。ま
た第２のダイオード整流器３４は二次巻線の第２の端子
１６ｂと出力フィルタ２０との間に接続されている。こ
れらのダイオード３２及び３４のそれぞれの陰極は出力
フィルタ２０の入力端子に共通に接続されている。出力
フィルタ２０は、整流器の共通接続部とアースとの間に
直列接続されたインダクタ２２及びコンデンサ２４で構
成されている。隔離変圧器／整流段の出力端子２６はイ
ンダクタ２２及びコンデンサ２４の共通接続部に接続さ
れている。

隔離変圧器／整流段１０では電力損失が様々にして生じ
る。第１に、各ダイオードには流れる電流に実質的に依
存しない固有の非ゼロのオン状態電圧降下があるので、
導通状態のときには電力が消費される。各ダイオードで
消費される電力は、オン状態のときのダイオードの電圧
降下とダイオードを流れる平均電流との積に等しい。シ
リコンＰＮｌｉ合ダイオードについては、この固有のオ
ン状態電圧降下は約０．７Ｖであり、シリコンＰＩＮダ
イオードでは約０，９ｖであり、またショットキー・ダ
イオードでは約０．５Ｖである。第２に変圧器、接続配
線、インダクタ及びコンデンサにおいて他のいろいろな
損失が生じる。

広範囲の直流出力電圧を得るために、この種の整流段を
使用した電源装置がこれまで数多く設計されてきた。−
次巻線１４の交流入力電圧の振幅及び周波数が共に固定
されている場合には、この種の電源装置の直流出力電圧
は主として変圧器の巻数比によって決定される。一方、
入力電圧の振幅及び周波数の一方又は両方が制御可能で
ある場合、入力電圧の振幅及び周波数は何れも出力電圧
に影響し得るので、この種の電源装置の直流出力電圧は
変圧器の巻数比と制御機構とに依存している。ダイオー
ド３２及び３４の順方向電圧降下は電源装置から出力さ
れる出力電圧とは実質的に独立であるので、出力電圧Ｅ
ＯＵＴが低い程、ダイオード３２及び３４で消費される
電力の比率が大きくなる。この電力損失によっているい
ろの有害な影響がもたらされる。第１に、電源装置の電
力効率がこの損失によって制限を受ける。第２に、この
損失によって電気エネルギから熱エネルギへの変換が生
じ、この熱エネルギは、整流器が過熱して破壊又は損傷
を生じることのないように除去しなければならない。こ
の種の隔離／整流段を使用した電源装置は、これまで長
＜６０Ｈｚ電力線に接続して半導体回路用の直流電圧を
発生するため使用されてきた。

電源装置の外形寸法を小さくするために、この種の整流
段を使用した７ｕ源装置は、その後、実質的により高い
人力周波数で整流段を動作させるように設計された。こ
の設計によれば、同一の電力レベルで一層小型の変圧器
を使用でき、しかも場合によっては、変圧器損失及びこ
の損失によって生じる熱を低減できる。しかしながら、
ダイオードは順方向電圧降下が実質的に固定されている
ので、周波数の増大によってダイオードの電力損失が低
減されることはない。直流高電圧が必要とされる場合、
整流器として、シリコン・デバイスで約０．９Ｖの順方
向電圧降下を有するＰＩＮダイオードが多くの場合使用
された。また、ダイオードの電力損失を低減しようとす
る場合、約０．　５■の順方向電圧降下を有するショッ
トキー・バリア・ダイオードが比較的低電圧の電源装置
にこれまで使用されてきた。しかしながら、電源装置の
電力損失を更に低減するためには、導通状態時の電圧降
下に固定の下限を有しない整流デバイスが必要であると
認識された。この結果、同期式整流回路が開発された。

第２図は従来技術による同期式整流回路の隔離変圧器／
整流段の概略構成を示している。第２図の同期式整流段
１０′は、変圧器１２、出力フィルタ２０及び整流部４
０を有している点で第１図のダイオードを使用した整流
段１０と同じである。

また動作周波数及び直流出力電圧が同じである場合、こ
の同期式整流段１０′の変圧器１２及び出力フィルタ２
０はダイオードによる整流段１０のものと同じであって
よい。同期式整流段１０′とダイオードによる整流段１
０との間の最も大きな構成上の相違は整流部にある。

整流段１０′の整流部４０では、整流段１０のダイオー
ド３２及び３４の代わりに電界効果トランジスタ（ＦＥ
Ｔ）４２及び４４をそれぞれ使用している。ブリッジ回
路におけるこれらのＦＥＴの接続はダイオードの場合と
同様である。しかしながら、ＦＥＴは正常動作時におい
て、その両端間印加される電圧に応答するよりもむしろ
ゲートに加えられる制御信号に応答して切り換わる能動
スイッチであるので、整流作用を果たすには外部の制御
装置５０が必要である。この制御装置５０は電界効果ト
ランジスタ４２及び４４のゲート端子にそれぞれ接続さ
れた制御線５２及び５４を介して、これらのトランジス
タの導通を制御する。

更に、制御装置５０には、入力信号として、変圧器１２
の一次巻線１４に加えられる交流信号、又はこの交流信
号の周波数及びそのゼロ交差のタイミングに関するタイ
ミング情報をこの制御装置５０に与える信号の何れかが
必要である。第２図の整流段１０′においては、この信
号は、制御装置５０に接続された導線６２を有する小型
変圧器６０を介して与えられる。この変圧器６０の巻数
比は、その−次巻線に加わる人力信号と、制御装置５０
への印加に適切な電圧範囲とに従って決定される。制御
装置５０はまた信号線８６を介して別の入力信号として
整流段１０′の出力電圧ＥＯＵＴを受信することができ
る。

同期式整流段１０′の動作は整流段１０と同様であるが
、所要スイッチング機能が電界効果トランジスタ４２及
び４４ではダイオード整流器のように固有のものではな
いので、制御装置５０によってこれらのスイッチング・
デバイスの導通を制御する必要があるという点が異なる
。従って、制御装置５０は、入力線６２を介して受信し
た信号に応答して制御線５２に電圧を供給し、これによ
り二次巻線の端子１６ａが正電圧のときＦＥＴ４２を導
通させる。このようにして端子１６ａからフィルタ２０
へと電流を流すことができる。この動作を完遂するため
に、二次巻線の端子１６ａの電圧が正極のとき、オン信
号を導線５２に加える。

そして二次側の電圧極性が反転する直前に、導線５２上
の信号をオフ信号に変えて、ＦＥＴ４２をオフに切り換
える。これらの制御信号がとる状態は、使用する特定の
ＦＥＴの型式に依存する。

二次巻線の端子１６ｂの電圧が正極になると、導通信号
即ちオン信号を導線５４に加えてＦＥＴ４４を導通させ
る。端子１６ｂの電圧が低下して再度ゼロになるまで、
このオン信号は導線５４上にて維持される。そして電圧
がゼロになる直前に、導線５４上の信号が非導通信号即
ちオフ信号に切り換えられて、ＦＥＴ４４を遮断する。

また変圧器二次巻線の両端間に短絡回路を形成するシュ
ート・スルー障害として知られている故障が生じるのを
防止するために、ＦＥＴ４２及び４４用の導線５２及び
５４を介した制御信号の各オン期間は通常、入力交流電
圧の周期の半分よりもわずかに短くして、双方のＦＥＴ
が同時にオンとならないようにする。（二次巻線電圧の
ゼロ交差近傍にて）双方のＦＥＴがオフに切り換わる時
間の間、インダクタ２２の作用により直流電流を流し続
けさせる。この電流は二次巻線からそれと直列のＦＥＴ
を通して流さなければならない。各ＦＥＴには固有の寄
生ダイオードが存在し、一方のＦＥＴの寄生ダイオード
がオンに転じて前記電流に対する電流路を作る。しかし
ながら、この動作によって２つの有害な影響がもたらさ
れる。第１にＦＥＴの固有の寄生ダイオードは損失があ
り、かつ低速である。この結果、電力損失が増大し、か
つ該ダイオードのターンオフ回復時間により同期式整流
回路の動作周波数に上限が生じる。第２に、このダイオ
ードをターンオフするには、ＦＥＴが接続されている二
次巻線の電流を反転させて、ダイオードから蓄積電荷を
引き出すようにする必要がある。

この動作が起こると、二次巻線の漏れインダクタンスに
起因するリンギングが生じる。またフィルタは雑音を十
分に抑制することができないので、このリンギングによ
り雑音の多い直流出力電圧ＥＯＵＴが出力される。この
リンギングの大きさは通常、逆方向電流の大きさが増大
するにつれて大きくなる。

第８図はターンオフ時の前後におけるダイオードを流れ
る電流と、このダイオードに加わる電圧とをグラフで示
したものである。また第８図は、ダイオードに加わる電
圧の極性の反転状態と共に、ダイオード記号の近傍に電
圧に関する十及び−の符号を示している。ダイオードが
オンのとき、縦軸の左側に示すように電流は正のレベル
にあり、ダイオードの両端間の電圧は順方向電圧降下に
等しい。時点１−０にてターンオフが開始されると、ダ
イオードを流れる電流は減少し始め、その後短時間で反
転する。しかしダイオードの両端間の電圧はダイオード
の中に蓄積電荷があるため、本質的に変化しないままで
ある。この逆方向電流は、ダイオードに蓄積された全て
の電荷が電流の流れと内部再結合とにより除去されるま
で流れ続ける。

時点ｔ−ＴＯＦＦにて蓄積電荷が除去されてしまったと
き、電流は実質的にゼロになり、電圧は外部回路から加
えられた電圧に応じた大きさの逆方向バイアス電圧まで
上昇する。時点１−０からｔ＝Ｔ（＋ｐＦまでの間に流
れる負の電流は、隔離変圧器の二次巻線及び電源装置出
力にリンギング及び他雑音を生じさせる原因となる。

従来技術によって２５Ｖ阻止性能を有するように設計さ
れ製造された通常構造のＦＥＴは、導通しているとき、
約０．　２ミリオーム・ｃｄの最小固有オン抵抗を有す
る。第２図のＦＥＴ４２及び４４と、第１図の回路のダ
イオード３２及び３４との電流密度が同じである場合、
これらの整流デバイスの両端間の電圧降下にはかなりの
相違がある。

整流段１０′の整流デバイス（ＦＥＴ４２及び４４）の
両端間の電圧降下は整流段１０の整流デバイス（ダイオ
ード３２及び３４）の両端間の電圧降下よりもほぼダイ
オード３２及び３４の順方向バイアス接合電圧分だけ低
い。これにより、ダイオード整流回路に比べて同期式整
流回路では導通時の損失が相応して低減される。また、
この作用によって、整流段１０′ではエネルギ効率を一
層高めることができ、しかも電力損失及びこれに伴う発
熱を減じることができる。従って、−層小形で、及び／
又は冷却条件を低減した電源装置を構成することができ
る。

しかしながら、非常に低い電圧の電源装置では、整流デ
バイス（４２及び４４）の抵抗電圧降下によって、なお
相当の電力損失が生じる。このため、更にオン抵抗の低
いＦＥＴが必要である。ＦＥＴのオン抵抗の低減を促進
する構造は、ウェハのベース領域部分を垂直に通るチャ
ネルを有する溝（トレンチ）型ＵＭＯＳＦＥＴゲート構
造である。

ＵＭＯＳＦＥＴのゲート電極は、デバイスの一生面から
半導体本体の中まで延在する溝の中に配置される類似構
造には、デバイスのチャネルが半導体ウェハを厚さ方向
に垂直に走る垂直電荷制御ＦＥＴ　（ＶＣＣＦＥＴ）が
ある。この場合、このチャネル構造がデバイス名称にお
ける「垂直」型の語源となっている。このＶＣＣＦＥＴ
の伝導率は、一方の表面からウェハの中まで延在する溝
内に設けられたゲート電極によって制御される。即ち、
ゲート電極に加えられる電圧によって半導体メサ部分の
伝導率が制御される。この場合、半導体メサ部分はゲー
ト電極セグメントを分離すると共に、適切なメサ構造に
すると、デバイスは通常のＵＭＯＳＦＥＴに比して大き
な電圧に耐えることができる。この作用は電荷制御とし
て周知であり、またデバイス名称における「電荷制御」
の語源となっている。ＶＣＣＦＥＴに関する詳細はその
製造方法を含めて、１９８６年１２月５日付出願の米国
特許出願第９３８．９６２号及び米国特許出願第９３８
．６６６号に開示されている。開示されたその製造方法
は、本発明によるデバイスを製造するのに容易に適合さ
せることができる。

同期式整流段を高周波で動作させるために、交流入力信
号は多くの場合、電源装置の出力電圧とは異なる直流入
力電圧を受けて動作するインバータから供給される。従
って、変圧器１２に加わる交流信号の周波数は他の要求
条件に応じて設計者が選択することができ、外部の利用
できる交流電圧の周波数には左右されない。変圧器１２
の寸法を最小化し、さらに適切な鉄心月料を用いてその
損失を最小にするためには、高周波動作が望ましい。

しかしながら、動作周波数を高くするにつれて、寄生ダ
イオードをターンオフするのに利用できる時間が短くな
る。このため同期式整流回路にこの種の通常のＦＥＴを
使用すると、同期式整流回路の最大動作周波数はこのダ
イオードのターンオフ時間によって約０．５ＭＨｚない
し約２　Ｍ　Ｈｚに制限される。

この周波数制限は、従来のＦＥＴ構造と、その通常の同
期式整流回路への利用とについての以下の説明から一層
明瞭となろう。第７図は従来技術による高電圧ＦＥＴＩ
　１０を断面図で示したものである。このＦＥＴの半導
体部分は高不純物濃度のＮ型（Ｎ＋）のドレイン領域１
１２と、低不純物ｊｌＪ度のＮ型（Ｎ−）のドリフト領
域１１４と、中位の不純物濃度のＰ型（Ｐ）のボディ領
域１１６と、高不純物濃度のＮ型（Ｎ＋）のソース領域
１１８とを備えている。図示のデバイスは、ドレイン領
域１１２が半導体ウェハの下面を構成すると共に、ドリ
フト領域、ボディ領域及びソース領域が全てウェハの上
面まで延在する構造の垂直型Ｄ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ
である。ＤＭＯＳＦＥＴはチャネル長が２つの相次ぐ拡
散（Ｐ型及びＮ型の拡散）によって決定されるＦＥＴで
ある。この２つの相次ぐ拡散（二重拡散として知られて
おり、このためデバイス名称に文字ｒＤＪが使用されて
いる）は、同一のマスク開口部を通して行われる。そし
てマスク開口部の縁から横方向への拡散距離の差がチャ
ネル長を決定する。垂直型ＤＭＯ８ＦＥＴでは、ソース
及びドレイン電極の双方が半導体本体の対向する表面に
配置されることから、主デバイス電流が半導体ウェハを
垂直に通って流れる。

ドレイン電極１２０はウェハの下面に沿ってドレイン領
域とオーミック接触をして設けられ、それに外部端子り
が接続される。絶縁ゲート電極１２４はゲート絶縁層１
２２によりウェハの上面から隔たって設けられている。

このゲート電極１２４は、−１−面まで延在しているド
リフト領域の部分と、ソース領域の一部と、両者の間の
ボディ領域１１６の部分とを覆うように延在している。

このようにして、ボディ領域１１６に対するゲート電極
１２４の電位に応じて、ソース領域１１８とドリフト領
域１１４との間のチャネルを通る導通が制御される。ゲ
ート電極には外部の端子Ｇが接続される。ソース電極１
２６はゲート電極から絶縁されると共に、デバイスの上
面に沿ってソース領域及びボディ領域とオーミック接触
するようにウェハの上面に設けられる。ソース電極には
外部の端子Ｓが接続される。

第７図に示したＦＥＴの通常動作時には、ドレイン端子
りがソース端子Ｓに比して高い正電圧に保持される。こ
の結果、ボディ領域とドリフト領域との間のＰＮ接合１
１５が逆方向バイアス状態に維持され、かつ印加電圧に
よってソース領域１１８とボディ領域１１６との間のＰ
Ｎ接合１１７には順方向バイアスが加わろうとする。し
かしながら、図かられかるように、ソース電極１２６に
よりこのダイオード（ＰＮ接合）が短絡されることから
、通常動作状態ではこのダイオードが順方向にバイアス
されるのが防止される。従って、このデバイスに関する
通常の第１象限の動作の際、ダイオードの順方向バイア
スは生じない。

第９図は、このデバイスの電圧対電流（１／Ｖ）特性を
４象限全てについて示している。図がらゎかるように、
第１象限ではデバイスをオフ状態に維持するゲート・バ
イアスが加えられるので、デバイスには電流が流れない
。しかし、ドレイン・ソース間電圧がデバイスの降伏電
圧に達すると、デバイスの導電性が急激に高まる。従っ
て、デバイスが最大印加７に圧に相当する定格を有して
いれば、第１象限における導通はゲート印加電圧の制御
のみによって行われる。しかしながら、ドレイン電圧が
ソース電圧に比して負となる第３象限では、ボディ領域
１１６とドリフト領域１１４との間のＰＮ接合１１５が
順方向にバイアスされるようになる。このＰＮ接合はど
の電極によっても短絡されていず、しかも同期式整流段
において両方のＦＥＴがオフである期間の間に電流を流
し続けるためにオンになる寄生ダイオードである。−旦
オンに転じると、このダイオードは正孔をドリフト領域
１１４に注入する。この作用によってこの「ダイオード
」には蓄積電荷が蓄えられるので、このダイオードをタ
ーンオフするにはこの蓄積電荷を除去する必要がある。

ドリフト領域中ではキャリアの寿命が長いので、これら
の蓄積された正孔が再結合するのに長時間を要し、この
ためダイオードのターンオフ時間が長くなる。このター
ンオフ時間は典型的な例で約０．５マイクロ秒である。

この問題は整流段の動作周波数を約０．５ＭＨｚ又は１
ＭＨｚ以上に高くする場合に重大になり、動作周波数は
約２　Ｍ　Ｈｚ以下に制限されてしまう。

周波数が高くなるにつれて、ソース領域１１８及びドリ
フト／ドレイン領域１１４／１１２でエミッタ及びコレ
クタがそれぞれ構成され、かつボディ領域１１６でベー
スが構成された寄生バイポーラトランジスタによる問題
が顕在化する。デバイスのソース及びドレイン端子間の
電圧変化（ｄＶ／ｄｔ）が速すぎると、静電容量効果に
より十分なベース電流が生じて、ＦＥＴがターンオンし
て寄生トランジスタを短絡する前に寄生トランジスタが
ターンオンする。寄生バイポーラトランジスタをターン
オンする作用は寄生ダイオードを順方向にバイアスする
のと同じであり、またＦＥＴの２次降伏を生じさせてデ
バイスの安全動作領域（ＳＯＡ）を制限する。寄生バイ
ポーラトランジスタのターンオンによりＦＥＴが容易に
破壊されることがある。交流電圧はゼロ交差点近傍にお
いてｄ’Ｖ／ｄｔが最大となるので、ＦＥＴに加わる最
大ｄＶ／ｄｔは交流電圧のゼロ交差近傍で生じる。所定
の電圧振幅において、周波数が高くなるにつれて、最大
ｄＶ／ｄｔが増大する。

低周波（約１００ＫＨｚないしＩＭＨｚまでの周波数範
囲の）同期式整流回路の場合、寄生ダイオードによって
ターンオフが遅らされるという問題は、逆方向ターンオ
フ電流のためにデバイス動作にはやはり雑音が含まれる
ものの、前記低周波域で寄生ダイオードのターンオフ時
間が同期式整流回路を適正に動作させるのに十分に短い
ＦＥＴを使用することによって回避できる。しかしなが
ら、整流されるべき交流信号の周波数が高まるにつれて
、ダイオードのターンオフ時間が回路動作に重大な制限
を与えるようになる。ＦＥＴには固有の低速ダイオード
があるので従来のＦＥＴでは正常回路動作が不可能なほ
どの高い周波数で同期式整流型電源装置を動作させる機
能を達成することは望ましいと考えられる。

第１０図は前述の問題を解消する同期式整流型電源装置
の隔離された整流段を概略的に示すものである。この回
路において、出力フィルタ２０のインダクタ２２の入力
端子が隔離変圧器の二次巻線の共通タップに１妄続され
ている。第１のスイッチング・デバイス４２′が二次在
線の第１の出力端子１６ａとアースとの間に接続されて
いる。ショットキー・ダイオード４６が、その陽極及び
陰極をアース及び端子１６ａにそれぞれ接続することに
より、デバイス４２′と並列に接続されている。また、
第２のスイッチング・デバイス４４′と第２のショット
キー・ダイオード４８とから成る同様の並列回路が二次
を線の第２の端子１６ｂとアースとの間に接続されてい
る。

２つのスイッチング・デバイス４２′および４４′には
、内部寄生ダイオードが全くないか、若しくは寄生ダイ
オードが存在していても、ショットキー・ダイオード４
６及び４８がそれぞれ並列接続されていることにより、
オンに転するのが防１１−される。寄生ダイオードを含
んだＦＥＴと並列に接続するショットキー・ダイオード
を選定するときには注意を払う必要がある。この理由は
、（１）ショットキー・ダイオードが寄生ダイオードの
ターンオン電圧より低いターンオン電圧をｑし、かつ（
２）ショットキー・ダイオードのオン状態のときの電圧
降下の結果として寄生ダイオードの両端間に加わる電圧
が常に寄生ダイオードのターンオン電圧より低くなるよ
うにした場合にのみ、ショットキー・ダイオードは寄生
ダイオードのターンオンを有効に防止することになるか
らである。ダイオードをターンオンして回路電流を維持
することが必要なとき、このターンオンするダイオード
は、二次巻線のどの部分が電流を通しているかに応じて
、ショットキー・ダイオード４６又はショットキー・ダ
イオード４８の何れかになる。ショットキー・ダイオー
ドは数マイクロ秒から約５０ナノ秒までの範囲の回復時
間を有しているので、多くの利点がもたらされる。第１
に、回路の動作周波数が数十ＭＨｚ又は又は数百ＭＨｚ
にまで上がらない限り、ショットキー・ダイオードのタ
ーンオフ時間が回路動作周波数に制限を与えることはな
いので、この同期式整流回路は、従来の電界効果トラン
ジスタをスイッチング・デバイスとして使用した同期式
整流回路に比して相当高い周波数で動作することができ
る。第２に、ショットキー・ダイオードはこのように短
い回復時間を有し、かつ回復時間の間に除去すべき電荷
が最小であるか又は存在しないので、ダイオードのター
ンオフ時間の間に二次巻線に流れる逆方向電流は、従来
のＦＥＴの寄生ダイオードをターンオフしなければなら
ないときに流れる電流に比して極めて小さい。これによ
って、二次巻線で生じるリンギングの問題が最小限度に
抑えられるか又は除去され、したがってこの整流段の出
力端子２６の電圧には、第２図の従来の整流段に比して
極めてわずかな雑音しか含まれない。従って、第１０図
の整流段は第２図のものよりも優れた性能を有している
。また、スイッチング・デバイス４２′及び４４′は、
個別のショットキー・ダイオードがそれらに並列に接続
されているものとして図示されている。しかし、これら
のダイオードは関連するそれぞれのデバイス４２′及び
４４′と共に同一チップに集積するか、又は同一チップ
にてＦＥＴに内蔵させて集積化するようにもなすことが
好ましいということが了承されよう。こういった集積化
を図ることにより、同期式整流回路中の従来のＦＥＴを
直接置換することができ、しがち特に高周波用途に、シ
ョットキーΦダイオードの接続部におけるインダクタン
スを最小限にできるという３端子（ソース、ドレイン、
及びゲート）デバイスの持つ利点が得られる。ショット
キー・ダイオードとＦＥＴとの間に存在する如何なる導
線のインダクタンスも高周波で遅延を引き起こし、この
結果ショットキー・ダイオードが理想的に作動できなく
なるようにする。従って、このようなインダクタンスを
最小限に抑えることは回路動作に対し実質的に有益な効
果をもたらす。

本発明によれば、第１０図に示した同期式整流回路の整
流段における整流デバイス（４２′及び４４′）として
全てＮ型の電界効果スイッチング・デバイスを使用する
ことにより、回路動作周波数に制限を与える前述の寄生
デバイスが除去される。第３図はその一実施例のデバイ
ス７０を示したものである。また以下の説明で方向に関
する基準を容易にするために、第３図にはＸＹＺの直交
座標系を示しである。デバイス７０は全てＮ型の半導体
デバイスであり、Ｐ型半導体材料を含んでいない。そし
て、デバイス７０は半導体材料の本体７２を有し、この
本体７２は下面７４と、上面７６と、異なる不純物濃度
を有するＮ型材料の３つの層８２．８４及び８６とを備
えている。最下層８２は高不純物濃度のＮ型（Ｎ＋）で
あり、通常のＦＥＴ技術用語によれば、デバイスのドレ
イン領域と呼ばれている。この層８２は少なくともｌＸ
１０１８原子数／ｃＩ１１３のドナー濃度にドープしな
ければならない。また、この層はその上にエピタキシャ
ル成長技術又は他の技術を用いて他の層を形成するよう
にした半導体ウェハの基板で構成することができる。層
８４は層８２に接して設けられ、この層８２との間に界
面８３を形成している。この層８４は一般のＦＥＴ技術
用語ではデバイスのドリフト領域と呼ばれ、層８２に比
して導電率が低いＮ型である。この実施例において、層
８４はそのＮ型不純物濃度を５Ｘ１０１５ないし１×１
０１７原子数／Ｃｌ１１３の範囲にするのが好ましく、
５０Ｖ定洛のデバイスに対しては不純物濃度を４×１０
１６原子数／　ｃｍ　３にするのが好ましい。３番目の
層８６は図面において層８４の上側に接して設けられ、
かつこの層８４との間に界面８５を形成している。この
層８６はソース領域と呼ばれ、少なくともｌＸ１０１８
原子数／〔３のドナー濃度にドープしなければならない
。

溝７８が図面において上面７６から本体７２の中まで延
在し、この結果、溝の底部から半導体本体の上面７６ま
で延在するメサ構造体７９が形成される。谷溝はＸ方向
の幅ｗＴをそれぞれ有する。

溝７８はデバイスのソース領域８６を貫通してドリフト
領域８４の中へ延在している。このデバイスにおいては
、溝７８はドリフト領域８４全体にわたって延在せず、
このためドレイン領域８２から離間している。メサの側
壁表面及び溝７８の底面には、酸化又はその他の方法で
形成したゲート絶縁層９３が設けられている。溝の中に
はゲート電極材料９４が充填されている。溝の頂部には
絶縁層９５を設けて、その上のソース電極とゲート電極
とを絶縁する。このデバイスは通常オンのデバイスであ
る。Ｘ方向におけるメサ７９の幅ＷＭは十分に小さくし
て、絶縁ゲート電極９４の導電部分に適切なバイアス電
圧が加えられたときにメサのドリフト層部分にピンチオ
フが生じるようにする。このピンチオフにより、デバイ
スはソース電極９６とドレイン電極９２との間で非導通
となる。シリコンの場合、メサの幅ＷＭは１ないし５μ
ｔｓ　　（ミクロン）の範囲にするのが好ましい。特に
約１μｍの値が好ましい。非導通状態はデバイスの第１
の状態であり、これはドリフト領域の電圧に対してゲー
ト？［を極の電圧が十分に負であって、ドリフト領域が
空乏してピンチオフが生じることによって起こる。デバ
イスの第２の状態、即ち導通状態は、ゲート電極の負電
圧の大きさがより小さくなり、このためメサのドリフト
領域部分が多数の可動電荷キャリアを有して高導電性と
なることによって起こる。

絶縁破壊（降伏）を起こさずに導通することなくオフ状
態に維持されているとき、ソース及びドレイン両電極間
で２５ないし５０Ｖの印加電圧に耐えるように設計され
たこの種のデバイスは、メサ幅ＷＭが１μｍで溝幅ｗＴ
が１μ−であって、不純物濃度がＩ×１０１９原子数／
ｃＩ１１３のソース及びドレイン領域、不純物濃度が約
４Ｘ１０１６原子数／ｃｍ３のドリフト領域、０．２５
４ｍｍ（１０ミル）の全デバイス厚さ、及び０．０７６
２ｍｍ（３ミル）のドリフト領域厚さに構成すると、約
０゜１ミリオーム・ｃ４の最小のオン状態固有抵抗を有
する。

第３図（及び後で説明する第４図ないし第６図）におい
て、デバイスの構造をより明瞭に示すため、ソース電極
を図の後方にのみ示しであるが、実際のデバイスでは、
ソース電極は実質的に全ソース領域を覆い且つこれと接
触していることが理解されよう。更に、ゲート電極構造
体の抵抗を所望範囲内に維持するため、図のＹ方向に間
隔を置いて隣接するゲート電極セグメント同士を相互接
続できることが望ましい。

第４図は好ましい全てＮ型のＦＥＴ１７０を断面斜視図
で示したものである。２つのデバイス７０及び１７０中
の対応する構造物について、第４図のデバイス１７０で
は第３図の参照番号に１００を加えた参照番号を付しで
ある。デバイス１７０のドリフト領域１８４の不純物濃
度は第３図のデバイス７０のドリフト領域８４に比して
実質的に低く、かつ同一定格電圧の場合、ドリフト領域
１８４はデバイス７０のドリフト領域８４に比して実質
的に厚さが薄いという点で、デバイス１７０は構造的に
も動作的にもデバイス７０とは非常に異なっている。デ
バイス１７０では、ドナー密度がｌＸ１０１３ないし１
×１０１７原子数／　ｃｍ　３の範囲にドリフト領域１
８４にドープを行うことが好ましく、定ｔ８５０Ｖのデ
バイスについては５×１０１３原子数／　ｃａｎ　３の
不純物濃度が好ましい。最後に、デバイス１７０中の溝
１７８はドリフト領域１８４を完全に貫通してドレイン
領域の中まで延在していて、このためメサ１７９はその
基部がドレイン領域の中にあり、かつ絶縁ゲート７１１
極１９４はドリフト領域１８４の全垂直高さに亘って延
在している。

デバイス１７０はデバイス７０と同様に、第１の状態で
はゲート電極１９４とドリフト領域１８４との間の適切
な相対的電圧により、ドリフト領域１８４のメサ部分内
に空乏が生じて非導通となり、また第２の状態ではゲー
ト電極１９４及びドリフト領域１８４間の適切な相対的
電圧により導通状態となる。しかしながら、デバイス１
７０はドリフト領域１８４の不純物濃度が低く、このた
めゲート電極材料を適切に選択すれば、ドリフト領域１
８４とゲート電極１９４との間の電位差がゼロでもデバ
イスを非導通にできるという点でデバイス７０とは相当
穴なっている。即ち、このデバイスは通常オフのデバイ
スである。また、ソース領域及びドリフト領域は相互に
オーミック接触をしているので、前記電位差をソース電
極とゲート電極との間に加えることができるということ
が認識されよう。このゲート材料には不純物をドープし
たポリシリコン、金属又は他の適切な導電性飼料を用い
ることができる。上記構造の代わりに、このデバイスを
通常オンに設計することができる。

通常オフのデバイスは、ドリフト領域１８４に対してゲ
ート電極１９４に正電圧を加えることによって導通状態
になる。この正電圧印加によって、第４図に破線で示す
ように、電子の蓄積層がゲート電極に近接したドリフト
領域１８４の各垂直な縁部に沿って形成される。ゲート
電極１９４はドリフト領域の厚さ全体に亘って延在して
いるので、この蓄積層はソース領域１８６からドレイン
領域１８２まで延在する。また、この蓄積層は高密度の
可動電子を含み、しかも電子はシリコン中で高移動度を
有するので、蓄積層は高導電性である。

更に、このゲート電圧によって誘起されて集中した電子
が蓄積層を溝底しているので、電子移動度はドリフト領
域１８４とゲート絶縁層１９３との間の界面の表面粗さ
によってわずかに低下するだけである。この代りに電子
の集中が反転層（本体領域がソース及びドレイン領域と
は逆導電型である従来のデバイスにて誘起されるもの）
を構成する場合、電子移動度は表面粗さ効果によって相
当低下するであろう。シリコンでは、蓄積層での移動度
は反転層での移動度に比して３ないし４倍大きい。

通常オンのデバイスはドリフト領域の不純物濃度とゲー
ト電極の構成との組み合わせにより、ゼロ電圧で導通す
るように作られている。通常オンのデバイスは、ドリフ
ト領域に対してゲート電極１９４に負電圧を加えること
によって非導通となる。しかしながら、ドリフト領域は
不純物濃度が低いので、この通常オンのデバイスの抵抗
は、ゼロ電圧のゲート・バイアス電圧で最小値をとらな
い。従って、最小オン抵抗を得るには、正のゲート・バ
イアス電圧を加えることが望ましい。

この蓄積モードのデバイスでは、最小オン抵抗を得るた
めに、ゲート電極を低不純物濃度のドリフト領域の厚さ
全体に亘って延在させて、蓄積層がソース領域からドレ
イン領域まで切れ目なく連続して延在するようにするこ
とが重要である。ソース及びドレイン領域の間にて蓄積
層に切れ目があれば、デバイスの全伝導度が低下する。

３μｍ幅の溝及び３μｍ幅のメサを有すると共に、０．
１２７ｍｍ（５ミル）の全厚さと、厚さが３μので不純
物濃度が約５Ｘ１０１３原子数／　ｃｍ　３のドリフト
領域とを有する本実施例による蓄積モードのデバイスは
厚さが５００人のゲート酸化膜を介してＩＯＶのゲート
・バイアス電圧を加えて蓄積層を形成しした場合、約０
．０２５ミリオーム・Ｃ−の固有オン抵抗を有する。こ
の固有オン抵抗値は従来技術による２５Ｖ購造の場合の
８分の１であり、第３図のデバイスは従来の如何なる電
界効果トランジスタ構造で得られるものよりも実質的に
優れ、しかも同期式整流回路のスイッチング・デバイス
として用いた場合、その両端間の電圧降下を低減する上
で有利である。また、例えばＩ　Ｍ　Ｈｚ以上の非常に
高い周波数での使用に対して重要なことは、この構造体
では全く寄生バイポーラデバイスが存在しないという点
である。このため、ターンオンしてインダクタ２２によ
る電流を通すようにする寄生ダイオードは存在しない。

この結果、このような整流回路の動作周波数は、スイッ
チング拳デバイスの中の寄生デバイスによって制限を受
けることはない。しかしながら、前述の整流回路の両方
のＦＥＴがオフのときにインダクタの電流を通すのに、
（例えば第１０図に示したショットキー・ダイオードの
ような）何らかの他の機構を設ける必要がある。

第４図のデバイスでは、図のＹ方向に平行に直線状に延
在するように溝とゲート電極とが配置されているこの構
造は好ましいものであるが、溝は任意の所望の形状にす
ることができ、例えば六角形、矩形、円形などの他の形
のメサ部分を残すように形成してよい。

第５図はメサ構造の変形例を示したものである。この場
合、デバイス１７０′は複数の離間した矩形のメサ１７
９′を備えており、各メサのソース領域部分及びドリフ
ト領域セグメントは溝１７８′及びその中のゲー［極１
９４′により他の全てのソース及びドリフト領域部分か
ら離間されている。この構造によって相互接続されたゲ
ート電極が得られる。

第４図では、種々のメサ部分が相互に接続されていない
ように見える。しかしながら、これらのメサ部分は同図
では示していないデバイスの一部分で接続することがで
き、これによりデバイスには実質的に連続した単一のメ
サのみが存在する。

第６図はこういった構成を明確に示している。この場合
のデバイス１７０′においては、メサ構造体１７９′は
交差接続部を含み、また複数の別々の溝が設けられてい
る。デバイス１７０′のこの構造において、交差中心（
交差接続部が並列なＹ方向のメサ部分を横切る位置）で
のメサ部分はゲート電極部分１９４′に対して十分に近
接して位置して、空乏電位がゲート電極に加えられたと
きに空乏するように注意を払う必要がある。第５図及び
第６図の構造の各部分は、第４図の対応する部分と同一
の参照番号にダッシュを１つ（第５図）又は２つ（第６
図）付して示しである。

本発明によるデバイスは固有オン抵抗が極めて小さいの
で、ソース電極とソース領域との間、及びドレイン電極
とドレイン領域との間の各接触抵抗が、オン状態におけ
るデバイスの全電圧降下に対して決定的な比率を占める
。従って、このデバイスの半導体構造について十分な利
益を得るには、極めて低い抵抗のソース及びドレイン電
極接触部をデバイスに設ける必要がある。現在のところ
、シリサイド・コンタクトが好ましいと考えられる。

第４図のデバイスは最大５０Ｖまでの印加電圧に耐え得
るように設計することができる。更に高い電圧の場合に
は、オフ状態でゲート絶縁層がデバイスに加わる全ソー
ス・ドレイン間電圧を支持する必要があることから、デ
バイス内部の降伏電圧が相当重要となってくる。降伏電
圧は溝の底部の近傍に比較的厚い酸化物層を設けること
によって高めることができる。シリコン・デバイスの場
合には最大電圧を相当高くするとき、特殊な設計を用い
る必要がある。

２５ないし５０Ｖの最大電圧を有するデバイスは、直流
出力電圧が約５ｖまでの適正な設計の開明式整流段に対
する回路要件を全て満たすことができる。

電流が効率的に流れ、構造が経済的であり、しかも望ま
しくない方向に全く流れることなく本来の傾向に従って
、電流が印加電圧に応答して上下両電力コンタクト間を
流れるということから、本発明によるデバイスを垂直型
デバイスとして形成することが好ましい。しかしながら
、この代わりに、本発明によるデバイスを、希望により
、横型（ラテラル）デバイスとして設計することができ
る。しかし、同一の設計ルールを用いて製造した垂直型
デバイスと同程度の低い固有オン抵抗をもたらすのに、
この種横型デバイスの設計には注意を要する。

本発明によるデバイスを製造する好ましい方法としては
、まず実質的に平坦な表面を有するウェハに、先ず３つ
の層（ドレイン、ドリフト及びソース）を形成する。こ
のプロセスは、ドレイン層を構成する基板上にドリフト
及びソース層をエピタキシャル成長させるか、又はドリ
フト層を構成する基板にソース及びドレイン層を拡散に
より形成することによって行うことができる。ドレイン
領域を基板で構成し、このドレイン領域上にドリフト領
域をエピタキシャル成長させ、このドリフト領域にソー
ス領域を拡散により形成することが好ましい。次に、例
えば反応性イオンエツチング（ＲＩ　Ｅ）のような適切
なエツチング除去プロセスを使用して溝を形成する。し
かる後に、メサの側壁及び溝の底部を酸化して、ゲート
絶縁層を形成する。また、溝底部での絶縁破壊（降伏）
が問題となる場合、溝底部の近傍の酸化物層をより厚く
したり、溝の底部を丸めたりするのが好ましい。

溝底部の比較的厚い酸化物層は、ゲート酸化物の成長の
前に、溝底部のシリコン中に酸素を注入することによっ
て設けることができる。ＲｒＥによって溝を形成した場
所には、ＲＩＥプロセスにより生じた損傷を幾分なりと
も取り除くために、ゲート酸化物を成長させる前に酸化
物層を成長させてこれを除去するのが好ましい。しかし
ながら、このプロセスは、この全てＮ型の構造に対して
はＮＰＮも■造の場合はど必要なものではない。ゲート
酸化物を形成した後、溝の中にゲート導体を堆積し、こ
のゲート導体上に絶縁層を形成する。その後、ソース及
びドレイン電極をソース及びドレイン領域上にそれぞれ
形成する。この代わりに、他の製造方法を使用すること
ができる。この−船釣な構造を有するデバイスの製造に
関する詳細な情報は、前述の米国特許出願、特に前記米
国特許出願第９３８．６６６号に記載されている。

第４図ないし第６図のデバイスは、各領域が唯１つの構
成部分のみを持つソース領域、ドリフト領域及びドレイ
ン領域を有する３層式デバイスとしてそれぞれ示したが
、この代わりにこれらのデバイスは、ドリフト領域が特
定の所望の動作特性に応じて相異なる不純物濃度を有す
る２つ又はそれ以上の異なる領域部分で構成されるよう
にして製造することができる。同期式整流回路の整流デ
バイスとして本発明による全てＮ型のデバイスを使用す
ることによって、その動作周波数をＩＭＨ２より充分高
い周波数まで高めることができ、これにより低電圧側の
整流デバイスの動作特性が同期式整流回路の周波数制限
要素とならないようにする。

本発明の背景を同期式整流用のデバイスについて説明す
ると共に、従来の電界効果トランジスタを同期式整流回
路の整流デバイスとして用いるのは不適切で聞届のある
ことを強調した。また、本発明による整流デバイスが同
期式整流回路における問題を回避するのに有効であるこ
とを、本発明の説明で強調した。この理由は、このよう
な用途が上述の電界効果デバイスの重要な用途であると
期待されていることによる。しかしながら、本発明によ
る電界効果デバイスは、他の多くの回路や他の数多くの
用途にも有効に利用できることは勿論である。

以上、本発明を好ましい実施例について詳細に説明した
が、当業者には数多くの修正や変更を行なうことができ
よう。例えば、デバイスを全てＰ型材料又はシリコン以
外の半導体材料で製造することができる。第３図及び第
４図の実施例のデバイスを、希望により、単一のデバイ
スに組み合わせて、その一部を第３図に従って構成し、
別の部分を第４図に従って構成することができる。溝は
真直ぐな垂直壁以外の形状を有することができ、また酸
化物体の構成形状は特定の要求に合わせて変えることが
できる。従って、こういった数多くの修正や変更は全て
特許請求の範囲によって本発明の真の精神及び範囲に含
まれるものと考えられたい。

【図面の簡単な説明】

第１図は従来技術による電源装置の隔離変圧器／整流段
を概略的に示す回路図、第２図は従来技術による同期式
整流型電源装置の隔離変圧器を含む整流段を概略的に示
す回路図、第３図は全てＮ型半導体材料で形成したＦＥ
Ｔの一実施例を部分的に切り取った状態で示す部分断面
斜視図、第４図は本発明による全てＮ型半導体の電界効
果デバイスの一実施例を同様にして部分的に切り取った
状態で示す部分断面斜視図、第５図は第４図のデバイス
に対する変形例を同様にして示す部分断面斜視図、第６
図は第４図のデバイスの別の変形例を同様にして示す部
分断面斜視図、第７図は従来のＦＥＴを示す部分断面斜
視図、第８図はターンオフの際にダイオードに流れる電
流とダイオードの両端間の電圧とを示すグラフ、第９図
はダイオードの電流（Ｉ）対電圧（Ｖ）特性を示すグラ
フ、また第１０図は本発明による同期式整流回路の隔離
変圧器を含む整流段を概略的に示す回路図である。 〔主な符号の説明〕 ７０．１７０：全でＮ型のＦＥＴ、７２，１７２＝半導
体本体、７４．１７４：下面、７６．１７６二上面、７
８．１７８：溝、７９，１７９：メサ構造体、８２，１
８２ニドレイン領域、８４゜１８４ニドリフト領域、８
６．１８６；ソース領域、９２．１９２：　ドレイン電
極、９４．１９４：絶縁ゲート電極、９６．１９６：ソ
ース電極。

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２の主面を有する半導体材料からなる半
   導体本体であって、前記第１の主面まで延在する一導電
   型のソース領域、前記ソース領域に接して設けられた前
   記一導電型のドリフト領域、前記ドリフト領域に接して
   設けられ、前記ドリフト領域により前記ソース領域から
   離間され、しかも前記第２の主面まで延在する前記一導
   電型のドレイン領域、及び少なくとも前記ドリフト領域
   の中まで達するように前記第１の主面から前記第２の主
   面に向って延在して、前記ソース領域の部分及び前記ド
   リフト領域の部分を含んだメサ部を限定する溝構造を備
   えた半導体本体と、 前記ソース領域とオーミック接触をして設けられたソー
   ス電極と、 前記ドレイン領域とオーミック接触をして設けられたド
   レイン電極と、 導電性部分及び絶縁部分を備え、前記導電性部分が前記
   絶縁部分により前記半導体本体から離間された状態で前
   記溝構造の中に配設された絶縁ゲート電極と、を含み、 前記メサは、前記絶縁ゲート電極の前記導電性部分が前
   記ソース領域に対して第１の電位にあるとき第１の状態
   をとり、前記絶縁ゲート電極の前記導電性部分が前記ソ
   ース領域に対して第２の電位にあるとき第２の状態をと
   るように、十分に狭い幅Ｗ＿Ｍを有し、 前記第１の状態のとき、前記一導電型にドープされた半
   導体領域のみを通る経路に沿って前記ソース及びドレイ
   ン電極間で導通し、かつ前記第２の状態のときは、前記
   ソース及びドレイン電極間で非導通となる電界効果半導
   体デバイス。 ２、前記ソース及びドレイン領域が共に前記ドリフト領
   域に比して高濃度にドープされて前記一導電型となって
   いる請求項１記載の電界効果半導体デバイス。 ３、前記半導体本体が前記一導電型の領域とは逆の導電
   型を有する領域を含んでいない請求項１記載の電界効果
   半導体デバイス。 ４、前記ドリフト領域が前記第１の主面及び前記第２の
   主面の双方から隔たっている請求項１記載の電界効果半
   導体デバイス。 ５、前記ソース電極が前記第１の主面上に設けられてい
   るが、前記溝構造の中へは延在していない請求項１記載
   の電界効果半導体デバイス。 ６、前記絶縁ゲート電極を構成する材料と、該材料の形
   状と、前記ドリフト領域の不純物濃度と、前記メサ幅Ｗ
   ＿Ｍとが関連し合って、前記絶縁ゲート電極の前記導電
   性部分が前記ソース領域と同電位にあるとき、前記メサ
   の前記ドリフト領域部分から可動電荷キャリアが空乏す
   るようにした請求項１記載の電界効果半導体デバイス。 ７、前記ゲート電極と前記ソース領域との間に加えられ
   る非ゼロの電位差により、前記一導電型の可動電荷キャ
   リアの蓄積層が前記溝構造に隣接する前記ドリフト領域
   内に誘起されて存在して、前記ソース領域から前記ドレ
   イン領域まで延在する請求項６記載の電界効果半導体デ
   バイス。 ８、前記絶縁ゲート電極を構成する材料と、該材料の形
   状と、前記ドリフト領域の不純物濃度と、前記メサ幅Ｗ
   ＿Ｍとが関連し合って、前記絶縁ゲート電極の前記導電
   性部分が前記ソース領域と同電位にあるとき、前記メサ
   の前記ドリフト領域部分から可動電荷キャリアが空乏し
   ないようにした請求項１記載の電界効果半導体デバイス
   。 ９、前記メサが複数の相隔たるメサ部分よりなり、各メ
   サ部分のソース領域部分が他のメサ部分のソース領域部
   分から離間している請求項１記載の電界効果半導体デバ
   イス。 １０、前記溝構造が前記ドリフト領域を貫通して前記ド
   レイン領域の中まで延在している請求項１記載の電界効
   果半導体デバイス。 １１、前記ソース及びドレイン領域が前記ドリフト領域
   に比して高濃度にドープされて前記一導電型となってい
   る請求項１０記載の電界効果半導体デバイス。 １２、前記半導体本体が前記一導電型の領域とは逆の導
   電型を有する領域を含んでいない請求項１０記載の電界
   効果半導体デバイス。 １３、前記ドリフト領域が前記第１の主面及び前記第２
   の主面の双方から隔たっている請求項１０記載の電界効
   果半導体デバイス。 １４、前記ソース電極が前記第１の主面上に設けられて
   いるが、全く前記溝構造体の中へは延在していない請求
   項１０記載の電界効果半導体デバイス。 １５、前記メサが複数の相隔たるメサ部分よりなり、各
   メサ部分のソース及びドリフト領域部分の双方がそれぞ
   れ他のメサ部分のソース及びドリフト領域部分から離間
   している請求項１０記載の電界効果半導体デバイス。 １６、前記溝構造の形状と、前記絶縁ゲート電極の前記
   絶縁部分の厚さ及び形状と、前記絶縁ゲート電極の前記
   導電性部分の組成と、前記ドリフト領域の不純物濃度と
   、前記メサ幅Ｗ＿Ｍとが関連し合って、前記絶縁ゲート
   電極の前記導電性部分の電位が前記ソース領域の電位と
   同一であるとき、前記ドリフト領域から可動電荷キャリ
   アが空乏するようにした請求項１０記載の電界効果半導
   体デバイス。 １７、前記トレンチ構造の形状と、前記絶縁ゲート電極
   の前記絶縁部分の厚さ及び形状と、前記絶縁ゲート電極
   の前記導電性部分の組成と、前記ドリフト領域の不純物
   濃度と、前記メサ幅Ｗ＿Ｍとが関連し合って、前記絶縁
   ゲート電極の前記導電性部分の電位が前記ソース領域の
   電位と同一であるとき、前記ドリフト領域から可動電荷
   キャリアが空乏しないようにした請求項１０記載の電界
   効果半導体デバイス。 １８、一導電型のソース領域と、 前記一導電型のドリフト領域と、 前記一導電型のドレイン領域と、 前記ソース領域とオーミック接触をして設けられたソー
   ス電極と、 前記ドレイン領域とオーミック接触をして設けられたド
   レイン電極と、 前記ドリフト領域の伝導率を制御するために前記ドリフ
   ト領域に隣接して設けた絶縁ゲート電極であって、該ゲ
   ート電極の組成と前記ドリフト領域の不純物濃度及び形
   状とが関連し合って、該ゲート電極と前記ソース電極と
   が同電位のとき前記ドリフト領域を非導通にするように
   した絶縁ゲート電極と、を含み、 前記ドリフト領域の導通状態により前記半導体本体を通
   る前記ソース及びドレイン電極間の導通を制御し、前記
   ドリフト領域が導通しているとき前記ソース及びドレイ
   ン電極間に形成される電流経路が前記一導電型にドープ
   された半導体材料のみを通るようにした電界効果半導体
   デバイス。