JP3246093B2 - 電源装置 - Google Patents
電源装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、スイッチング素子で
発生する損失を低減するよう改良した電源装置に関す
る。
発生する損失を低減するよう改良した電源装置に関す
る。
【０００２】
【従来の技術】図１２は、よく知られた１石フライバッ
ク形スイッチング電源装置の場合の、従来例の電源装置
の周辺回路を含む回路図である。図１２において、６
は、整流回路６１と、平滑用のコンデンサ６２で構成さ
れた整流装置であり、７は、ダイオード７１と、平滑用
のコンデンサ７２で構成された整流装置である。また８
は、スイッチング素子としてのＭＯＳ電界効果トランジ
スタ（以降、ＭＯＳＦＥＴと略称することがある。）２
と、一次巻線４１と二次巻線４２を備えた変圧器４と、
一次巻線４１に並列に接続されたスナバダイオード５で
構成された電源装置である。
ク形スイッチング電源装置の場合の、従来例の電源装置
の周辺回路を含む回路図である。図１２において、６
は、整流回路６１と、平滑用のコンデンサ６２で構成さ
れた整流装置であり、７は、ダイオード７１と、平滑用
のコンデンサ７２で構成された整流装置である。また８
は、スイッチング素子としてのＭＯＳ電界効果トランジ
スタ（以降、ＭＯＳＦＥＴと略称することがある。）２
と、一次巻線４１と二次巻線４２を備えた変圧器４と、
一次巻線４１に並列に接続されたスナバダイオード５で
構成された電源装置である。
【０００３】整流装置６は、図示しない交流電源から端
子Ｕ，Ｖに入力された交流電気を、整流回路６１によっ
て整流し、かつ、コンデンサ６２で脈流分を除去して、
直流電気に変換したうえで電源装置８の入力端子８１
ａ，８１ｂに出力する。電源装置８は、整流装置６から
出力された直流電気を入力し、ＭＯＳＦＥＴ２を断続さ
せて一次巻線４１に断続する直流電流Ｉ1 を通流させ、
二次巻線４２からＭＯＳＦＥＴ２による断続周期で断続
される直流電流Ｉ2 を得て、出力端子８２ａ，８２ｂか
ら出力する。整流装置７は電源装置８が出力した直流電
流Ｉ2 を、ダイオード７１，コンデンサ７２によって脈
動の少ない直流電流Ｉ0 としたうえで図示しない負荷装
置に端子Ｐ，Ｎから出力する。
子Ｕ，Ｖに入力された交流電気を、整流回路６１によっ
て整流し、かつ、コンデンサ６２で脈流分を除去して、
直流電気に変換したうえで電源装置８の入力端子８１
ａ，８１ｂに出力する。電源装置８は、整流装置６から
出力された直流電気を入力し、ＭＯＳＦＥＴ２を断続さ
せて一次巻線４１に断続する直流電流Ｉ1 を通流させ、
二次巻線４２からＭＯＳＦＥＴ２による断続周期で断続
される直流電流Ｉ2 を得て、出力端子８２ａ，８２ｂか
ら出力する。整流装置７は電源装置８が出力した直流電
流Ｉ2 を、ダイオード７１，コンデンサ７２によって脈
動の少ない直流電流Ｉ0 としたうえで図示しない負荷装
置に端子Ｐ，Ｎから出力する。
【０００４】ＭＯＳＦＥＴ２は、そのゲートにハイレベ
ル（以降、「Ｈ」と略称することがある。）とローレベ
ル（以降、「Ｌ」と略称することがある。）が繰り返さ
れる矩形波状の信号２ａを図示しない駆動手段から入力
し、信号２ａが「Ｈ」の場合にオンされ、信号２ａが
「Ｌ」の場合にオフされることで、一次巻線４１に断続
する直流電流Ｉ1 を通流させるものである。
ル（以降、「Ｈ」と略称することがある。）とローレベ
ル（以降、「Ｌ」と略称することがある。）が繰り返さ
れる矩形波状の信号２ａを図示しない駆動手段から入力
し、信号２ａが「Ｈ」の場合にオンされ、信号２ａが
「Ｌ」の場合にオフされることで、一次巻線４１に断続
する直流電流Ｉ1 を通流させるものである。
【０００５】整流装置を含む前記の構成を備えた従来例
の電源装置は、テレヴィジョン受像装置，ブラウン管デ
ィスプレイ装置等の電源用に多用されており、また、Ｍ
ＯＳＦＥＴ２は、電圧駆動タイプのスイッチング素子で
あるために、駆動手段の簡略化およびスイッチング周波
数の高周波化に好適なスイッチング素子として、この種
の電源装置に採用されて、駆動手段，変圧器あるいは整
流装置の平滑用フィルタの小型化などに貢献している。
の電源装置は、テレヴィジョン受像装置，ブラウン管デ
ィスプレイ装置等の電源用に多用されており、また、Ｍ
ＯＳＦＥＴ２は、電圧駆動タイプのスイッチング素子で
あるために、駆動手段の簡略化およびスイッチング周波
数の高周波化に好適なスイッチング素子として、この種
の電源装置に採用されて、駆動手段，変圧器あるいは整
流装置の平滑用フィルタの小型化などに貢献している。
【０００６】ところで、この種の電源装置における直流
電流Ｉ1 は、図１４ａに示す信号２ａの波形に対応し
て、図１４ｂに示すように、信号２ａのオン期間ＴONに
通流するランプ状を呈する部分と、信号２ａのオフ期間
ＴOFF 時の零電流の部分とからなり、この波形が信号２
ａの周期Ｔ0 により繰り返される。この直流電流Ｉ1 が
ＭＯＳＦＥＴ２中を通流することになる。
電流Ｉ1 は、図１４ａに示す信号２ａの波形に対応し
て、図１４ｂに示すように、信号２ａのオン期間ＴONに
通流するランプ状を呈する部分と、信号２ａのオフ期間
ＴOFF 時の零電流の部分とからなり、この波形が信号２
ａの周期Ｔ0 により繰り返される。この直流電流Ｉ1 が
ＭＯＳＦＥＴ２中を通流することになる。
【０００７】ＭＯＳＦＥＴ２はユニポーラトランジスタ
としての動作を行う半導体素子であり、バイポーラトラ
ンジスタとは異なり少数キャリアの蓄積効果が存在しな
いために、信号２ａが「Ｈ」から「Ｌ」へ切り換わる時
の、すなわちオン期間ＴON終了タイミングにおいてのス
イッチング損失は極めて小さい。一方、ランプ状電流が
通流しているオン期間ＴONにおいては、多数キャリアに
よりその導通が行われるものであり、ＭＯＳＦＥＴのド
レインとソース間に加わる電界により電流が輸送される
ために、通流する直流電流Ｉ1 の電流値，したがってそ
れによる電流密度が大きいほどドレイン・ソース間に大
きい電圧が発生する。この状況も図１４ｂ中に示してい
る。
としての動作を行う半導体素子であり、バイポーラトラ
ンジスタとは異なり少数キャリアの蓄積効果が存在しな
いために、信号２ａが「Ｈ」から「Ｌ」へ切り換わる時
の、すなわちオン期間ＴON終了タイミングにおいてのス
イッチング損失は極めて小さい。一方、ランプ状電流が
通流しているオン期間ＴONにおいては、多数キャリアに
よりその導通が行われるものであり、ＭＯＳＦＥＴのド
レインとソース間に加わる電界により電流が輸送される
ために、通流する直流電流Ｉ1 の電流値，したがってそ
れによる電流密度が大きいほどドレイン・ソース間に大
きい電圧が発生する。この状況も図１４ｂ中に示してい
る。
【０００８】オン期間ＴONにおけるこのＭＯＳＦＥＴ２
のドレイン・ソース間に生じる電圧の値は、また、ＭＯ
ＳＦＥＴの持つ性質として、ＭＯＳＦＥＴ２の温度が高
くなるに従って増大する顕著な温度依存性を示すもので
ある。このため、要求される直流電流Ｉ1 の値が大きい
電源装置においては、ＭＯＳＦＥＴ２に通流する電流値
が大きくなるためドレイン・ソース間に加わる電圧が大
きくなる。これにより、ＭＯＳＦＥＴ２に発生する損失
が増大するために、ＭＯＳＦＥＴ２が高温となり、ドレ
イン・ソース間に加わる電圧の値がますます増大するこ
ととなり、この結果、ＭＯＳＦＥＴ２の温度が著しく高
くなってしまうこととなる。
のドレイン・ソース間に生じる電圧の値は、また、ＭＯ
ＳＦＥＴの持つ性質として、ＭＯＳＦＥＴ２の温度が高
くなるに従って増大する顕著な温度依存性を示すもので
ある。このため、要求される直流電流Ｉ1 の値が大きい
電源装置においては、ＭＯＳＦＥＴ２に通流する電流値
が大きくなるためドレイン・ソース間に加わる電圧が大
きくなる。これにより、ＭＯＳＦＥＴ２に発生する損失
が増大するために、ＭＯＳＦＥＴ２が高温となり、ドレ
イン・ソース間に加わる電圧の値がますます増大するこ
ととなり、この結果、ＭＯＳＦＥＴ２の温度が著しく高
くなってしまうこととなる。
【０００９】この対策として、直流電流Ｉ1 によりＭＯ
ＳＦＥＴ２に生じる電流密度を抑制するために、ＭＯＳ
ＦＥＴ２としてチップサイズの大きい、したがって、電
流容量の大きいＭＯＳＦＥＴを選定することが当然行わ
れるが、しかし、電流容量の大きいＭＯＳＦＥＴを採用
する場合には、ＭＯＳＦＥＴ２のチップから、通流する
大きな電流値に対応する大きな損失熱が集中して発生す
るものであるから、大きな放熱能を備える放熱器を用意
しなければならない等の不都合な面が有る。こうした問
題を解決して、ＭＯＳＦＥＴ２の損失熱に対する放熱構
造を合理化することが容易な電源装置が、図１３に示し
た従来例の電源装置である。
ＳＦＥＴ２に生じる電流密度を抑制するために、ＭＯＳ
ＦＥＴ２としてチップサイズの大きい、したがって、電
流容量の大きいＭＯＳＦＥＴを選定することが当然行わ
れるが、しかし、電流容量の大きいＭＯＳＦＥＴを採用
する場合には、ＭＯＳＦＥＴ２のチップから、通流する
大きな電流値に対応する大きな損失熱が集中して発生す
るものであるから、大きな放熱能を備える放熱器を用意
しなければならない等の不都合な面が有る。こうした問
題を解決して、ＭＯＳＦＥＴ２の損失熱に対する放熱構
造を合理化することが容易な電源装置が、図１３に示し
た従来例の電源装置である。
【００１０】すなわち、図１３は、１石フライバック形
スイッチング電源装置の場合の、異なる従来例の電源装
置の周辺回路を含む回路図である。図１３において、図
１２に示した電源装置と同一部分には同じ符号を付し、
その説明を省略する。図１３において、８Ａは、図１２
中に示した電源装置８に対して、ＭＯＳＦＥＴ２が２個
用いられ、それらが互いに並列に接続されていることが
異なっている電源装置である。２個のＭＯＳＦＥＴ２
は、信号２ａにより同時にオン・オフされるものであ
る。
スイッチング電源装置の場合の、異なる従来例の電源装
置の周辺回路を含む回路図である。図１３において、図
１２に示した電源装置と同一部分には同じ符号を付し、
その説明を省略する。図１３において、８Ａは、図１２
中に示した電源装置８に対して、ＭＯＳＦＥＴ２が２個
用いられ、それらが互いに並列に接続されていることが
異なっている電源装置である。２個のＭＯＳＦＥＴ２
は、信号２ａにより同時にオン・オフされるものであ
る。
【００１１】電源装置８Ａにおいては、それぞれのＭＯ
ＳＦＥＴ２に通流する直流電流Ｉ1の値は、ＭＯＳＦＥ
Ｔ２が１個の場合に対して当然半減するので、そのドレ
イン・ソース間の電圧も図１４ｃに示すように低減され
る。これにより、１個当たりのＭＯＳＦＥＴ２から発生
される損失熱が低減されるとともに、電源装置８による
１個のＭＯＳＦＥＴ２の場合と比較して、その損失熱が
２個のＭＯＳＦＥＴ２から分散して発生されるために、
その放熱が容易になることで、ＭＯＳＦＥＴ２の温度上
昇を比較的に容易に抑制することが可能となるものであ
る。
ＳＦＥＴ２に通流する直流電流Ｉ1の値は、ＭＯＳＦＥ
Ｔ２が１個の場合に対して当然半減するので、そのドレ
イン・ソース間の電圧も図１４ｃに示すように低減され
る。これにより、１個当たりのＭＯＳＦＥＴ２から発生
される損失熱が低減されるとともに、電源装置８による
１個のＭＯＳＦＥＴ２の場合と比較して、その損失熱が
２個のＭＯＳＦＥＴ２から分散して発生されるために、
その放熱が容易になることで、ＭＯＳＦＥＴ２の温度上
昇を比較的に容易に抑制することが可能となるものであ
る。
【００１２】また、図１２あるいは図１３に示した従来
例の電源装置８，８Ａにおいては、ＭＯＳＦＥＴ２は、
前記したようにユニポーラトランジスタとしての動作を
行う半導体素子であり少数キャリアの蓄積効果が存在し
ないために、信号２ａが「Ｈ」から「Ｌ」へ切り換わる
時の、すなわちオン期間ＴON終了タイミングにおいて
の、ドレイン・ソース間の電圧の変化率が極めて大きい
ものとなっている。これにより、直流電流Ｉ1 は急速に
遮断されので、直流電流Ｉ1 の電流変化率は極めて大き
い値となる。このために、この極めて大きい電流変化に
よりドレイン・ソース間に大きな跳ね上がり電圧が発生
するとともに、振動波が含まれる場合が有る。（図１６
ｂ参照．）。また信号２ａが「Ｌ」から「Ｈ」へ切り換
わる時の、すなわちオン期間ＴON開始タイミングにおい
ては、変圧器４に磁気エネルギーが残存している場合に
は、ＭＯＳＦＥＴ２の電流追従性が優れているために、
直流電流Ｉ1 は急速に立ち上がり，振動波が含まれる場
合が有る。
例の電源装置８，８Ａにおいては、ＭＯＳＦＥＴ２は、
前記したようにユニポーラトランジスタとしての動作を
行う半導体素子であり少数キャリアの蓄積効果が存在し
ないために、信号２ａが「Ｈ」から「Ｌ」へ切り換わる
時の、すなわちオン期間ＴON終了タイミングにおいて
の、ドレイン・ソース間の電圧の変化率が極めて大きい
ものとなっている。これにより、直流電流Ｉ1 は急速に
遮断されので、直流電流Ｉ1 の電流変化率は極めて大き
い値となる。このために、この極めて大きい電流変化に
よりドレイン・ソース間に大きな跳ね上がり電圧が発生
するとともに、振動波が含まれる場合が有る。（図１６
ｂ参照．）。また信号２ａが「Ｌ」から「Ｈ」へ切り換
わる時の、すなわちオン期間ＴON開始タイミングにおい
ては、変圧器４に磁気エネルギーが残存している場合に
は、ＭＯＳＦＥＴ２の電流追従性が優れているために、
直流電流Ｉ1 は急速に立ち上がり，振動波が含まれる場
合が有る。
【００１３】これらの急激な直流電流Ｉ1 値の変化，あ
るいは大きな跳ね上がり電圧等が原因となり、電源装置
８あるいは電源装置８Ａが使用されているテレヴィジョ
ン受像装置，ブラウン管ディスプレイ装置等の画面にノ
イズが発生するという不都合な問題を生じることがあ
る。こうした問題を解決した電源装置が、図１５に示し
た従来例の電源装置である。
るいは大きな跳ね上がり電圧等が原因となり、電源装置
８あるいは電源装置８Ａが使用されているテレヴィジョ
ン受像装置，ブラウン管ディスプレイ装置等の画面にノ
イズが発生するという不都合な問題を生じることがあ
る。こうした問題を解決した電源装置が、図１５に示し
た従来例の電源装置である。
【００１４】すなわち、図１５は、１石フライバック形
スイッチング電源装置の場合の、さらに異なる従来例の
電源装置の周辺回路を含む回路図である。図１５におい
て、図１３に示した電源装置と同一部分には同じ符号を
付し、その説明を省略する。図１５において、８Ｂは、
図１３中に示した電源装置８Ａに対して、それぞれのＭ
ＯＳＦＥＴ２のドレイン，ソースおよびゲートの各端子
部にノイズ吸収体２１を装着していることが異なってい
る電源装置である。ノイズ吸収体２１は、磁性体製のリ
ング状をした部品であり、ドレイン，ソースおよびゲー
トの各端子に接続される配線を貫通させて配置される。
スイッチング電源装置の場合の、さらに異なる従来例の
電源装置の周辺回路を含む回路図である。図１５におい
て、図１３に示した電源装置と同一部分には同じ符号を
付し、その説明を省略する。図１５において、８Ｂは、
図１３中に示した電源装置８Ａに対して、それぞれのＭ
ＯＳＦＥＴ２のドレイン，ソースおよびゲートの各端子
部にノイズ吸収体２１を装着していることが異なってい
る電源装置である。ノイズ吸収体２１は、磁性体製のリ
ング状をした部品であり、ドレイン，ソースおよびゲー
トの各端子に接続される配線を貫通させて配置される。
【００１５】電源装置８Ｂの場合においては、ドレイン
端子およびソース端子に接続される配線中を流れる直流
電流Ｉ1 は、配線がノイズ吸収体２１を貫通しており、
配線の持つインダクタンスが増大されることにより、そ
の電流値の急激な変化が抑制されるのである。また、ゲ
ート端子に接続される配線中には、よく知られていると
おり、信号２ａが「Ｌ」から「Ｈ」あるいは「Ｈ」から
「Ｌ」に切り換えられた直後に大きな波高値を持つ突入
電流が流れようとするので、これをノイズ吸収体２１を
設置することにより抑制するものである。これらによ
り、跳ね上がり電圧，それに含まれる振動波，直流電流
Ｉ1 に含まれる振動波等が低減される。（図１６ｃを参
照。）こうして、テレヴィジョン受像装置，ブラウン管
ディスプレイ装置等で発生するスイッチングノイズを許
容レベル以下に抑制することを可能としているのであ
る。
端子およびソース端子に接続される配線中を流れる直流
電流Ｉ1 は、配線がノイズ吸収体２１を貫通しており、
配線の持つインダクタンスが増大されることにより、そ
の電流値の急激な変化が抑制されるのである。また、ゲ
ート端子に接続される配線中には、よく知られていると
おり、信号２ａが「Ｌ」から「Ｈ」あるいは「Ｈ」から
「Ｌ」に切り換えられた直後に大きな波高値を持つ突入
電流が流れようとするので、これをノイズ吸収体２１を
設置することにより抑制するものである。これらによ
り、跳ね上がり電圧，それに含まれる振動波，直流電流
Ｉ1 に含まれる振動波等が低減される。（図１６ｃを参
照。）こうして、テレヴィジョン受像装置，ブラウン管
ディスプレイ装置等で発生するスイッチングノイズを許
容レベル以下に抑制することを可能としているのであ
る。
【００１６】
【発明が解決しようとする課題】前述した従来技術によ
る電源装置においては、容量の大きな電源装置，あるい
はスイッチングノイズの低い電源装置を容易に提供でき
ているが、テレヴィジョン受像装置，ブラウン管ディス
プレイ装置等の交流電源の適用範囲が、１００〔Ｖ〕以
外に、２００〔Ｖ〕，あるいはワールド・ワイドに対応
するための８０〔Ｖ〕〜２６４〔Ｖ〕へと拡大されてく
るに従い次記する新たな問題が出現している。
る電源装置においては、容量の大きな電源装置，あるい
はスイッチングノイズの低い電源装置を容易に提供でき
ているが、テレヴィジョン受像装置，ブラウン管ディス
プレイ装置等の交流電源の適用範囲が、１００〔Ｖ〕以
外に、２００〔Ｖ〕，あるいはワールド・ワイドに対応
するための８０〔Ｖ〕〜２６４〔Ｖ〕へと拡大されてく
るに従い次記する新たな問題が出現している。
【００１７】すなわち、交流電源の電圧値が、２００
〔Ｖ〕，あるいは２００〔Ｖ〕を越えて２６４〔Ｖ〕へ
と上昇するのに対応して、電源装置８，８Ａおよび８Ｂ
に使用されるＭＯＳＦＥＴ２としては、その素子耐圧値
は、１００〔Ｖ〕時では５００〔Ｖ〕程度であったもの
が、９００〔Ｖ〕あるいはそれ以上のものを使用しなけ
ればならなくなるのである。ところで、ＭＯＳＦＥＴに
はユニポーラトランジスタとして動作することから、前
述したオン期間ＴONにおけるＭＯＳＦＥＴのドレイン・
ソース間に加わるオン電圧の値は、その素子の設計耐圧
値が大きくなるに従いその素子に用いるシリコン基板が
厚くなるので、増大するという性質が有る。特に、素子
耐圧値が５００〔Ｖ〕を越えるとその増加度が顕著にな
るものである。
〔Ｖ〕，あるいは２００〔Ｖ〕を越えて２６４〔Ｖ〕へ
と上昇するのに対応して、電源装置８，８Ａおよび８Ｂ
に使用されるＭＯＳＦＥＴ２としては、その素子耐圧値
は、１００〔Ｖ〕時では５００〔Ｖ〕程度であったもの
が、９００〔Ｖ〕あるいはそれ以上のものを使用しなけ
ればならなくなるのである。ところで、ＭＯＳＦＥＴに
はユニポーラトランジスタとして動作することから、前
述したオン期間ＴONにおけるＭＯＳＦＥＴのドレイン・
ソース間に加わるオン電圧の値は、その素子の設計耐圧
値が大きくなるに従いその素子に用いるシリコン基板が
厚くなるので、増大するという性質が有る。特に、素子
耐圧値が５００〔Ｖ〕を越えるとその増加度が顕著にな
るものである。
【００１８】これにより、２００〔Ｖ〕、あるいはワー
ルド・ワイド用の８０〔Ｖ〕〜２６４〔Ｖ〕に適用され
る容量の大きな電源装置においては、ＭＯＳＦＥＴ２に
発生する損失量の増大による効率の低下、あるいは、そ
の損失熱の放熱等の解決が重要な課題となってきてい
る。また、低スイッチングノイズ化を図った大きな容量
の電源装置においては、ＭＯＳＦＥＴ２の並列接続に加
えてそれぞれのＭＯＳＦＥＴ２の端子部にノイズ吸収体
２１を配置していることから、装置が大型化するという
問題が有る。このために、この電源装置においては前記
の課題に加えて、装置の小型化も重要な課題となってき
ている。
ルド・ワイド用の８０〔Ｖ〕〜２６４〔Ｖ〕に適用され
る容量の大きな電源装置においては、ＭＯＳＦＥＴ２に
発生する損失量の増大による効率の低下、あるいは、そ
の損失熱の放熱等の解決が重要な課題となってきてい
る。また、低スイッチングノイズ化を図った大きな容量
の電源装置においては、ＭＯＳＦＥＴ２の並列接続に加
えてそれぞれのＭＯＳＦＥＴ２の端子部にノイズ吸収体
２１を配置していることから、装置が大型化するという
問題が有る。このために、この電源装置においては前記
の課題に加えて、装置の小型化も重要な課題となってき
ている。
【００１９】この発明は、前述の従来技術の問題点に鑑
みなされたものであり、その第一の目的は、スイッチン
グ素子に発生する損失量を低減することが可能な電源装
置を提供することであり、その第二の目的は、スイッチ
ング素子に発生する損失量を低減するとともに，装置の
小型化を図ることが可能な電源装置を提供することにあ
る。
みなされたものであり、その第一の目的は、スイッチン
グ素子に発生する損失量を低減することが可能な電源装
置を提供することであり、その第二の目的は、スイッチ
ング素子に発生する損失量を低減するとともに，装置の
小型化を図ることが可能な電源装置を提供することにあ
る。
【００２０】
【課題を解決するための手段】この発明では前述の目的
は、一次巻線と二次巻線を有する変圧器と、直流電源か
ら供給されて一次巻線に通流する電流を断続するスイッ
チング素子を備え、二次巻線からスイッチング素子によ
る断続周期で断続される電流を得るようにした電源装置
において、スイッチング素子は、多数の微細な単位セル
からなる半導体素体と、この半導体素体の有するチャネ
ル領域の上にゲート絶縁膜を介して形成されたゲート電
極と、半導体素体の第四領域表面および第五領域表面に
共通に接触するエミッタ電極と、半導体素体の第一領域
である半導体素体表面に接触するコレクタ電極とを備え
た電圧駆動型のバイポーラトランジスタであり、前記の
半導体素体を形成するそれぞれの単位セルは、第一導電
型を有する高不純物濃度の第一領域と、この第一領域上
の，第一導電型とは異なる導電型である第二導電型を有
する高不純物濃度の第二領域と、この第二領域上の第二
導電型を有する低不純物濃度の第三領域と、その第三領
域表面層に選択的に形成された第一導電型を有する第四
領域と、その第四領域表面層に選択的に形成された第二
導電型を有する高不純物濃度の第五領域とを有し、第四
領域表面部の第三領域および第五領域により挟まれた部
分をチャネル領域として用いるものであり、しかも前記
の半導体素体は、第二領域の抵抗率が０．１〔Ω・ｃ
ｍ〕以下，その厚さが１０〔μｍ〕以下であり、第三領
域の抵抗率が６０〔Ω・ｃｍ〕以上，その厚さが８０
〔μｍ〕以下であり、また単位セルのゲート幅寸法とエ
ミッタコンタクト幅寸法との総和の寸法が１００〔μ
ｍ〕以下である構成とすること、により達成される。
は、一次巻線と二次巻線を有する変圧器と、直流電源か
ら供給されて一次巻線に通流する電流を断続するスイッ
チング素子を備え、二次巻線からスイッチング素子によ
る断続周期で断続される電流を得るようにした電源装置
において、スイッチング素子は、多数の微細な単位セル
からなる半導体素体と、この半導体素体の有するチャネ
ル領域の上にゲート絶縁膜を介して形成されたゲート電
極と、半導体素体の第四領域表面および第五領域表面に
共通に接触するエミッタ電極と、半導体素体の第一領域
である半導体素体表面に接触するコレクタ電極とを備え
た電圧駆動型のバイポーラトランジスタであり、前記の
半導体素体を形成するそれぞれの単位セルは、第一導電
型を有する高不純物濃度の第一領域と、この第一領域上
の，第一導電型とは異なる導電型である第二導電型を有
する高不純物濃度の第二領域と、この第二領域上の第二
導電型を有する低不純物濃度の第三領域と、その第三領
域表面層に選択的に形成された第一導電型を有する第四
領域と、その第四領域表面層に選択的に形成された第二
導電型を有する高不純物濃度の第五領域とを有し、第四
領域表面部の第三領域および第五領域により挟まれた部
分をチャネル領域として用いるものであり、しかも前記
の半導体素体は、第二領域の抵抗率が０．１〔Ω・ｃ
ｍ〕以下，その厚さが１０〔μｍ〕以下であり、第三領
域の抵抗率が６０〔Ω・ｃｍ〕以上，その厚さが８０
〔μｍ〕以下であり、また単位セルのゲート幅寸法とエ
ミッタコンタクト幅寸法との総和の寸法が１００〔μ
ｍ〕以下である構成とすること、により達成される。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【作用】一般のＩＧＢＴにおいては、少数キャリアによ
る伝導度変調を利用しいる半導体素子であるので、伝導
度変調が確立するまでにはある時間が必要であること
と、ターンオフ時には、少数キャリアが消滅するまで
に、ある時間が必要であることにより、ＭＯＳＦＥＴと
比較して大きな損失が発生するものである。これに対処
するためにこの発明では、イッチング素子を、多数の微
細構造を持つ単位セルからなる半導体素体と、この半導
体素体のチャネル領域の上にゲート絶縁膜を介して形成
されたゲート電極と、半導体素体の第四領域表面および
第五領域表面に共通に接触するエミッタ電極と、半導体
素体の第一領域である半導体素体表面に接触するコレク
タ電極とを備えた電圧駆動型バイポーラトランジスタ
（ＩＧＢＴ）であり、前記の半導体素体を形成するそれ
ぞれの単位セルは、第一導電型を有する高不純物濃度の
第一領域と、この第一領域上の，第一導電型とは異なる
導電型である第二導電型を有する高不純物濃度の第二領
域と、この第二領域上の第二導電型を有する低不純物濃
度の第三領域と、この第三領域表面層に選択的に形成さ
れた第一導電型を有する第四領域と、この第四領域表面
層に選択的に形成された第二導電型を有する高不純物濃
度の第五領域とを有し、第四領域表面部の第三領域およ
び第五領域により挟まれた部分をチャネル領域として用
いるものであり、また前記の半導体素体は、第二領域
の抵抗率が０．１〔Ω・ｃｍ〕以下，その厚さが１０
〔μｍ〕以下であり、第三領域の抵抗率が６０〔Ω・
ｃｍ〕以上，その厚さが８０〔μｍ〕以下であり、ま
た単位セルのゲート幅寸法とエミッタコンタクト幅寸法
との総和の寸法が１００〔μｍ〕以下である構成とする
ことにより、このＩＧＢＴでは、第二領域は、低抵抗
率化したために従来のＩＧＢＴの場合よりも高い不純物
濃度に設定される。このことにより、オン期間ＴON終了
タイミング（ターンオフ時）における電子と正孔（この
場合における少数キャリアである。）とが再結合して，
正孔が消滅するのに要する再結合時間が短くなる。この
結果、ターンオフ時に電流が短時間でオフされるので、
ターンオフの際にＩＧＢＴに発生するスイッチング損失
が低減される。
る伝導度変調を利用しいる半導体素子であるので、伝導
度変調が確立するまでにはある時間が必要であること
と、ターンオフ時には、少数キャリアが消滅するまで
に、ある時間が必要であることにより、ＭＯＳＦＥＴと
比較して大きな損失が発生するものである。これに対処
するためにこの発明では、イッチング素子を、多数の微
細構造を持つ単位セルからなる半導体素体と、この半導
体素体のチャネル領域の上にゲート絶縁膜を介して形成
されたゲート電極と、半導体素体の第四領域表面および
第五領域表面に共通に接触するエミッタ電極と、半導体
素体の第一領域である半導体素体表面に接触するコレク
タ電極とを備えた電圧駆動型バイポーラトランジスタ
（ＩＧＢＴ）であり、前記の半導体素体を形成するそれ
ぞれの単位セルは、第一導電型を有する高不純物濃度の
第一領域と、この第一領域上の，第一導電型とは異なる
導電型である第二導電型を有する高不純物濃度の第二領
域と、この第二領域上の第二導電型を有する低不純物濃
度の第三領域と、この第三領域表面層に選択的に形成さ
れた第一導電型を有する第四領域と、この第四領域表面
層に選択的に形成された第二導電型を有する高不純物濃
度の第五領域とを有し、第四領域表面部の第三領域およ
び第五領域により挟まれた部分をチャネル領域として用
いるものであり、また前記の半導体素体は、第二領域
の抵抗率が０．１〔Ω・ｃｍ〕以下，その厚さが１０
〔μｍ〕以下であり、第三領域の抵抗率が６０〔Ω・
ｃｍ〕以上，その厚さが８０〔μｍ〕以下であり、ま
た単位セルのゲート幅寸法とエミッタコンタクト幅寸法
との総和の寸法が１００〔μｍ〕以下である構成とする
ことにより、このＩＧＢＴでは、第二領域は、低抵抗
率化したために従来のＩＧＢＴの場合よりも高い不純物
濃度に設定される。このことにより、オン期間ＴON終了
タイミング（ターンオフ時）における電子と正孔（この
場合における少数キャリアである。）とが再結合して，
正孔が消滅するのに要する再結合時間が短くなる。この
結果、ターンオフ時に電流が短時間でオフされるので、
ターンオフの際にＩＧＢＴに発生するスイッチング損失
が低減される。
【００２６】また、第二領域を低抵抗率化するとともに
薄膜化することにより、この領域内におけるキャリアが
高密度化されるので、ターンオフ時にこれらのキャリア
はいわゆるプラズマ状態となり、その結果コレクタとエ
ミッタ間に発生する電圧が低下されることで、ターンオ
フ時にＩＧＢＴに発生するスイッチング損失が低減され
る。
薄膜化することにより、この領域内におけるキャリアが
高密度化されるので、ターンオフ時にこれらのキャリア
はいわゆるプラズマ状態となり、その結果コレクタとエ
ミッタ間に発生する電圧が低下されることで、ターンオ
フ時にＩＧＢＴに発生するスイッチング損失が低減され
る。
【００２７】このＩＧＢＴでは、第三領域を高抵抗率
化することにより、その不純物濃度は従来のＩＧＢＴの
場合よりも低い濃度に設定されることになり、そのター
ンオフ時に、第四領域と第三領域との間にまず形成さ
れ，続いて第二領域に広がって行く空乏層の、その広が
る速さが速くなる。したがって、第三領域を高抵抗率化
すると共に，薄膜化することにより、空乏層が短時間で
第二領域に到達することとなり、ターンオフに要する時
間が短縮される。
化することにより、その不純物濃度は従来のＩＧＢＴの
場合よりも低い濃度に設定されることになり、そのター
ンオフ時に、第四領域と第三領域との間にまず形成さ
れ，続いて第二領域に広がって行く空乏層の、その広が
る速さが速くなる。したがって、第三領域を高抵抗率化
すると共に，薄膜化することにより、空乏層が短時間で
第二領域に到達することとなり、ターンオフに要する時
間が短縮される。
【００２８】また、第三領域が薄膜化されて電子ならび
に正孔の移動距離が短縮されることにより、その飽和電
圧が低減されて、オン期間ＴON時においてこのＩＧＢＴ
に発生する損失が低減される。 単位セルが微細化されることで、このＩＧＢＴを構成
する単位セルの総数が増大されるので、１個の単位セル
が分担する電流の値が低減されることから、その飽和電
圧の値が低減されて、オン期間ＴON時においてこのＩＧ
ＢＴに発生する損失が低減される。また、単位セルの総
数が増大されて、その単位セル総数にほぼ比例する関係
で電子電流（電子が移動することによる電流である。）
の増大が促進される。電子電流の増大は、全電流〔電子
電流と正孔電流（正孔が移動することによる電流であ
る。）の和の電流である。〕の内に占める正孔電流の割
合が小さくなることであり、正孔電流の割合が小さくな
ることは、とりも直さず正孔の濃度が低くなることであ
り、このことで、正孔がターンオフ時に第三領域から短
時間で流れ出すことを可能とするものである。このため
に、ターンオフに要する時間が短縮されて、ターンオフ
の際にＩＧＢＴに発生するスイッチング損失が低減され
るのである。
に正孔の移動距離が短縮されることにより、その飽和電
圧が低減されて、オン期間ＴON時においてこのＩＧＢＴ
に発生する損失が低減される。 単位セルが微細化されることで、このＩＧＢＴを構成
する単位セルの総数が増大されるので、１個の単位セル
が分担する電流の値が低減されることから、その飽和電
圧の値が低減されて、オン期間ＴON時においてこのＩＧ
ＢＴに発生する損失が低減される。また、単位セルの総
数が増大されて、その単位セル総数にほぼ比例する関係
で電子電流（電子が移動することによる電流である。）
の増大が促進される。電子電流の増大は、全電流〔電子
電流と正孔電流（正孔が移動することによる電流であ
る。）の和の電流である。〕の内に占める正孔電流の割
合が小さくなることであり、正孔電流の割合が小さくな
ることは、とりも直さず正孔の濃度が低くなることであ
り、このことで、正孔がターンオフ時に第三領域から短
時間で流れ出すことを可能とするものである。このため
に、ターンオフに要する時間が短縮されて、ターンオフ
の際にＩＧＢＴに発生するスイッチング損失が低減され
るのである。
【００２９】さらに、単位セルが微細化されて、チャネ
ル領域である第三領域と第五領域との間の寸法が短縮さ
れることにより、このチャネル領域における抵抗値が低
減されるために、オン期間ＴON時において、その飽和電
圧が低減されて、オン期間ＴON時においてこのＩＧＢＴ
に発生する損失が低減される。ところで、前記したこの
発明によるＩＧＢＴでは、ターンオフ時には上記した理
由で直流電流Ｉ1 は従来例のＩＧＢＴよりも短時間で遮
断されるが、少数キャリアによる伝導度変調が働く素子
であることから、ＭＯＳＦＥＴほどには急速に遮断され
ることはない。このために、直流電流Ｉ1 の電流変化率
がＭＯＳＦＥＴの場合に対して低減され、このことに伴
い跳ね上がり電圧も低減されるのである。
ル領域である第三領域と第五領域との間の寸法が短縮さ
れることにより、このチャネル領域における抵抗値が低
減されるために、オン期間ＴON時において、その飽和電
圧が低減されて、オン期間ＴON時においてこのＩＧＢＴ
に発生する損失が低減される。ところで、前記したこの
発明によるＩＧＢＴでは、ターンオフ時には上記した理
由で直流電流Ｉ1 は従来例のＩＧＢＴよりも短時間で遮
断されるが、少数キャリアによる伝導度変調が働く素子
であることから、ＭＯＳＦＥＴほどには急速に遮断され
ることはない。このために、直流電流Ｉ1 の電流変化率
がＭＯＳＦＥＴの場合に対して低減され、このことに伴
い跳ね上がり電圧も低減されるのである。
【００３０】
【実施例】以下この発明の実施例を図面を参照して詳細
に説明する。参考 例１；図１は、１石フライバック形スイッチング電
源装置の場合の、この発明の一参考例による電源装置の
周辺回路を含む回路図であり、図２は、図１に示した電
源装置の、（ａ）はユニポーラトランジスタに与える駆
動信号、（ｂ）はバイポーラトランジスタに与える駆動
信号、（ｃ）は総合されたスイッチング素子の電流，電
圧波形である。図１において、図１２，図１３に示した
従来例の周辺回路を含む電源装置と同一部分には同じ符
号を付し、その説明を省略する。
に説明する。参考 例１；図１は、１石フライバック形スイッチング電
源装置の場合の、この発明の一参考例による電源装置の
周辺回路を含む回路図であり、図２は、図１に示した電
源装置の、（ａ）はユニポーラトランジスタに与える駆
動信号、（ｂ）はバイポーラトランジスタに与える駆動
信号、（ｃ）は総合されたスイッチング素子の電流，電
圧波形である。図１において、図１２，図１３に示した
従来例の周辺回路を含む電源装置と同一部分には同じ符
号を付し、その説明を省略する。
【００３１】図１において、１は、図１３に示した従来
例の電源装置８Ａに対して、一方のＭＯＳＦＥＴ２に替
えて、ＩＧＢＴ３を用いるようにした電源装置である。
ＩＧＢＴ３のゲートには、矩形波状の信号２ａと同様に
「Ｈ」と「Ｌ」が繰り返される矩形波状の信号３ａを、
矩形波状の信号２ａ用の駆動手段とは異なる図示しない
駆動手段から入力される。
例の電源装置８Ａに対して、一方のＭＯＳＦＥＴ２に替
えて、ＩＧＢＴ３を用いるようにした電源装置である。
ＩＧＢＴ３のゲートには、矩形波状の信号２ａと同様に
「Ｈ」と「Ｌ」が繰り返される矩形波状の信号３ａを、
矩形波状の信号２ａ用の駆動手段とは異なる図示しない
駆動手段から入力される。
【００３２】ところで、矩形波状の信号２ａと矩形波状
の信号３ａとの関係は、それぞれ図２ａと図２ｂに例示
するとおり、両信号２ａ，３ａは同一の周期ＴO でオン
・オフを繰り返し、しかも、オン期間の終了タイミング
を、ＩＧＢＴ３のゲートに与えられる信号３ａの方が、
ＭＯＳＦＥＴ２のゲートにに与えられる矩形波状の信号
２ａよりも、時間差ΔＴONだけ先になるよう設定されて
いる。したがって、信号３ａのオン期間の時間は、信号
２ａのオン期間ＴONに対してΔＴONだけ短いＴON3 であ
り、また、信号３ａのオフ期間の時間は、信号２ａのオ
フ期間ＴOFF に対してΔＴONだけ長いＴOFF3となってい
る。
の信号３ａとの関係は、それぞれ図２ａと図２ｂに例示
するとおり、両信号２ａ，３ａは同一の周期ＴO でオン
・オフを繰り返し、しかも、オン期間の終了タイミング
を、ＩＧＢＴ３のゲートに与えられる信号３ａの方が、
ＭＯＳＦＥＴ２のゲートにに与えられる矩形波状の信号
２ａよりも、時間差ΔＴONだけ先になるよう設定されて
いる。したがって、信号３ａのオン期間の時間は、信号
２ａのオン期間ＴONに対してΔＴONだけ短いＴON3 であ
り、また、信号３ａのオフ期間の時間は、信号２ａのオ
フ期間ＴOFF に対してΔＴONだけ長いＴOFF3となってい
る。
【００３３】この参考例１では前述の構成としたので、
まず、オン期間ＴON，ＴON3 の開始タイミング直後にお
いては、ＩＧＢＴでは、まだそのコレクタ・エミッタ間
に比較的大きな値の電圧が発生しているために、直流電
流Ｉ1 のランプ状電流は、トランジスタに生じる電圧が
ＩＧＢＴ３よりも小さく、したがって、そのオン抵抗値
の小さいＭＯＳＦＥＴ２中を主として通流する。これに
より、スイッチング素子全体の発生する損失としては、
ＭＯＳＦＥＴ２で発生する小さい損失に抑制される。
まず、オン期間ＴON，ＴON3 の開始タイミング直後にお
いては、ＩＧＢＴでは、まだそのコレクタ・エミッタ間
に比較的大きな値の電圧が発生しているために、直流電
流Ｉ1 のランプ状電流は、トランジスタに生じる電圧が
ＩＧＢＴ３よりも小さく、したがって、そのオン抵抗値
の小さいＭＯＳＦＥＴ２中を主として通流する。これに
より、スイッチング素子全体の発生する損失としては、
ＭＯＳＦＥＴ２で発生する小さい損失に抑制される。
【００３４】オン期間がある程度経過すると、ＩＧＢＴ
３は伝導度変調の確立を終えるので、そのコレクタ・エ
ミッタ間に発生する電圧がＭＯＳＦＥＴ２のドレイン・
ソース間に発生する電圧よりも小さくなり、したがっ
て、そのオン抵抗値が小さくなることで、値の大きくな
ったランプ状電流は、ＩＧＢＴ３中を主として通流す
る。これにより、スイッチング素子全体の発生する損失
としては、ＩＧＢＴ３で発生する小さい損失に抑制され
る。
３は伝導度変調の確立を終えるので、そのコレクタ・エ
ミッタ間に発生する電圧がＭＯＳＦＥＴ２のドレイン・
ソース間に発生する電圧よりも小さくなり、したがっ
て、そのオン抵抗値が小さくなることで、値の大きくな
ったランプ状電流は、ＩＧＢＴ３中を主として通流す
る。これにより、スイッチング素子全体の発生する損失
としては、ＩＧＢＴ３で発生する小さい損失に抑制され
る。
【００３５】オン期間が終了される時点の際には、ＩＧ
ＢＴ３の方をＭＯＳＦＥＴ２よりも先にオン期間を終了
させて、ランプ状電流を一時的にＭＯＳＦＥＴ２に強制
的に移行させることで、ＩＧＢＴ３におけるスイッチン
グ損失を低減させることにより、スイッチング素子全体
としての発生損失を低減する。以上を総合すると、スイ
ッチング素子全体として、オン期間ＴON，ＴON3 の開始
タイミングから終了タイミングにわたる全期間の、ラン
プ状電流の通流によりスイッチング素子に発生する電圧
が、図２ｃに示すように低減され、かつそのことによ
り、スイッチング素子の発生損失を低減することが可能
となるのである。
ＢＴ３の方をＭＯＳＦＥＴ２よりも先にオン期間を終了
させて、ランプ状電流を一時的にＭＯＳＦＥＴ２に強制
的に移行させることで、ＩＧＢＴ３におけるスイッチン
グ損失を低減させることにより、スイッチング素子全体
としての発生損失を低減する。以上を総合すると、スイ
ッチング素子全体として、オン期間ＴON，ＴON3 の開始
タイミングから終了タイミングにわたる全期間の、ラン
プ状電流の通流によりスイッチング素子に発生する電圧
が、図２ｃに示すように低減され、かつそのことによ
り、スイッチング素子の発生損失を低減することが可能
となるのである。
【００３６】なお、信号２ａと信号３ａのオン期間の終
了タイミングの時間差ＴONの長さは、ＩＧＢＴ３中に残
存している少数キャリアの消失を完了するのに要する時
間とほぼ同等に設定することが好ましいものである。な
おまた、この参考例の場合には、バイポーラトランジス
タとして、ＭＯＳＦＥＴ２と同一の電圧駆動型のトラン
ジスタであるＩＧＢＴ３を使用していることにより、矩
形波状の信号２ａ用の駆動手段として、例えば、矩形波
状の信号３ａ用の駆動手段に、その終了タイミングをＴ
ON遅延させる手段を追加して設けたものにすることで、
駆動手段の一部共用化を図ることが可能となる利点も有
するものである。
了タイミングの時間差ＴONの長さは、ＩＧＢＴ３中に残
存している少数キャリアの消失を完了するのに要する時
間とほぼ同等に設定することが好ましいものである。な
おまた、この参考例の場合には、バイポーラトランジス
タとして、ＭＯＳＦＥＴ２と同一の電圧駆動型のトラン
ジスタであるＩＧＢＴ３を使用していることにより、矩
形波状の信号２ａ用の駆動手段として、例えば、矩形波
状の信号３ａ用の駆動手段に、その終了タイミングをＴ
ON遅延させる手段を追加して設けたものにすることで、
駆動手段の一部共用化を図ることが可能となる利点も有
するものである。
【００３７】参考例１における今までの説明では、電源
装置１の備えるバイポーラトランジスタは、ＩＧＢＴで
あるとしてきたが、これに限定されるものではなく、例
えば、電流駆動型のバイポーラトランジスであっても、
スイッチング素子の発生損失の同様な低減を得ることが
可能である。ただし、この場合には、矩形波状の信号３
ａとして、電流信号にする必要が有る。
装置１の備えるバイポーラトランジスタは、ＩＧＢＴで
あるとしてきたが、これに限定されるものではなく、例
えば、電流駆動型のバイポーラトランジスであっても、
スイッチング素子の発生損失の同様な低減を得ることが
可能である。ただし、この場合には、矩形波状の信号３
ａとして、電流信号にする必要が有る。
【００３８】実施例１；図３は、１石フライバック形ス
イッチング電源装置の場合の、請求項１に対応するこの
発明の一実施例による電源装置の周辺回路を含む回路図
であり、図４は、図３に示した電源装置の、（ａ）はＩ
ＧＢＴに与える駆動信号、（ｂ）はＩＧＢＴの電流，電
圧波形である。また、図５は、図３中に示したＩＧＢＴ
の模式的に示した側面断面図である。図３において、図
１２に示した従来例の周辺回路を含む電源装置と同一部
分には同じ符号を付し、その説明を省略する。
イッチング電源装置の場合の、請求項１に対応するこの
発明の一実施例による電源装置の周辺回路を含む回路図
であり、図４は、図３に示した電源装置の、（ａ）はＩ
ＧＢＴに与える駆動信号、（ｂ）はＩＧＢＴの電流，電
圧波形である。また、図５は、図３中に示したＩＧＢＴ
の模式的に示した側面断面図である。図３において、図
１２に示した従来例の周辺回路を含む電源装置と同一部
分には同じ符号を付し、その説明を省略する。
【００３９】図３において、１Ａは、図１２に示した従
来例の電源装置８に対して、ＭＯＳＦＥＴ２に替えて、
ＩＧＢＴ３Ａを用いるようにした電源装置である。ＩＧ
ＢＴ３Ａのゲートには、電源装置８の場合と同様に、図
４ａに示した矩形波状の信号２ａが入力される。ＩＧＢ
Ｔ３Ａは、図５に示すように、縦型ＭＯＳＦＥＴのドレ
イン領域の電極側に逆導電型の層を付け加えた構成を有
している。すなわち、図５において、隣接する単位セル
との間を区分する一方の区分線；Ｘ1 と，他方の区分
線；Ｘ2 との間に構成された１つの単位セルについて示
すように、コレクタ領域である第一導電型であるｐ型を
有する半導体基板であり，高不純物濃度の低抵抗率のｐ
+ 基板３１（第一領域）と、この基板３１上の，第二導
電型であるｎ型を有する高不純物濃度の低抵抗率のｎ+
バッファ層３２（第二領域）と、このｎ+ バッファ層３
２上のｎ型を有する低不純物濃度のｎ- 層３３（第三領
域）と、このｎ- 層３３の表面層に選択的に形成された
ｐ型を有するｐベース層３４（第四領域）と、さらにこ
のｐベース層３４の表面層に選択的に形成されたｎ型を
有する高不純物濃度のｎ+ エミッタ層３５（第五領域）
とで構成された半導体素体を備えている。この半導体素
体は、ｐベース層３４のうちのｎ- 層３３とｎ+ エミッ
タ層３５に挟まれた表面部をチャネル領域とし、このチ
ャネル領域の上に、ゲート絶縁膜３６を介してゲート端
子Ｇに接続されたゲート電極３７ａが設けられている。
また、ｐベース層３４とｎ+ エミッタ層３５の表面には
ゲート電極３７ａと絶縁膜３８によって絶縁され，エミ
ッタ端子Ｅに接続されたエミッタ電極３７ｂが、ｐ + 基
板１の表面にはコレクタ端子Ｃに接続されたコレクタ電
極３７ｃがそれぞれ接触している。
来例の電源装置８に対して、ＭＯＳＦＥＴ２に替えて、
ＩＧＢＴ３Ａを用いるようにした電源装置である。ＩＧ
ＢＴ３Ａのゲートには、電源装置８の場合と同様に、図
４ａに示した矩形波状の信号２ａが入力される。ＩＧＢ
Ｔ３Ａは、図５に示すように、縦型ＭＯＳＦＥＴのドレ
イン領域の電極側に逆導電型の層を付け加えた構成を有
している。すなわち、図５において、隣接する単位セル
との間を区分する一方の区分線；Ｘ1 と，他方の区分
線；Ｘ2 との間に構成された１つの単位セルについて示
すように、コレクタ領域である第一導電型であるｐ型を
有する半導体基板であり，高不純物濃度の低抵抗率のｐ
+ 基板３１（第一領域）と、この基板３１上の，第二導
電型であるｎ型を有する高不純物濃度の低抵抗率のｎ+
バッファ層３２（第二領域）と、このｎ+ バッファ層３
２上のｎ型を有する低不純物濃度のｎ- 層３３（第三領
域）と、このｎ- 層３３の表面層に選択的に形成された
ｐ型を有するｐベース層３４（第四領域）と、さらにこ
のｐベース層３４の表面層に選択的に形成されたｎ型を
有する高不純物濃度のｎ+ エミッタ層３５（第五領域）
とで構成された半導体素体を備えている。この半導体素
体は、ｐベース層３４のうちのｎ- 層３３とｎ+ エミッ
タ層３５に挟まれた表面部をチャネル領域とし、このチ
ャネル領域の上に、ゲート絶縁膜３６を介してゲート端
子Ｇに接続されたゲート電極３７ａが設けられている。
また、ｐベース層３４とｎ+ エミッタ層３５の表面には
ゲート電極３７ａと絶縁膜３８によって絶縁され，エミ
ッタ端子Ｅに接続されたエミッタ電極３７ｂが、ｐ + 基
板１の表面にはコレクタ端子Ｃに接続されたコレクタ電
極３７ｃがそれぞれ接触している。
【００４０】このＩＧＢＴ３Ａは、エミッタ端子Ｅを接
地し、ゲート端子Ｇとコレクタ端子Ｃに正の電圧を与え
ると、ｎ+ バッファ層３２およびｎ- 層３３、ｐベース
層３４、ｎ+ エミッタ層３５ならびにゲート電極３７ａ
およびエミッタ電極３７ｂから構成される内蔵ＭＯＳＦ
ＥＴがオンし、前記チャネル領域を介してｎ- 層３３に
電子電流が流れ込むことでｎ- 層３３に電子が注入され
る。ｎ- 層３３に注入された電子はｎ+ バッファ層３２
に流入して、このｎ+ バッファ層３２に蓄積される。こ
の蓄積された電子は、ｎ+ バッファ層３２とｐ+ 基板３
１によるｎ+ ／ｐ+ 接合のｎ+ 側の電位を低くするの
で、ｐ+ 基板３１への電子の注入が起こる。
地し、ゲート端子Ｇとコレクタ端子Ｃに正の電圧を与え
ると、ｎ+ バッファ層３２およびｎ- 層３３、ｐベース
層３４、ｎ+ エミッタ層３５ならびにゲート電極３７ａ
およびエミッタ電極３７ｂから構成される内蔵ＭＯＳＦ
ＥＴがオンし、前記チャネル領域を介してｎ- 層３３に
電子電流が流れ込むことでｎ- 層３３に電子が注入され
る。ｎ- 層３３に注入された電子はｎ+ バッファ層３２
に流入して、このｎ+ バッファ層３２に蓄積される。こ
の蓄積された電子は、ｎ+ バッファ層３２とｐ+ 基板３
１によるｎ+ ／ｐ+ 接合のｎ+ 側の電位を低くするの
で、ｐ+ 基板３１への電子の注入が起こる。
【００４１】ｎ+ バッファ層３２を介して注入された前
記電子に対応して、ｐ+ 基板３１からｎ- 層３３に向け
て正孔の注入が起こる。この結果、ｎ- 層３３では伝導
度変調が生ずることによりこの領域の電気抵抗値が小さ
くなり、エミッタ電極３７ｂとコレクタ電極３７ｃ間は
低いオン抵抗で導通するのである。ｎ- 層３３に注入さ
れた正孔による正孔電流は、ゲート絶縁膜３６の直下の
ｎ- 層３３からｐベース層３４の流入し、ｐベース層３
４のｎ+ エミッタ層３５の直下の領域を横方向に通流し
てエミッタ電極３７ｂからＩＧＢＴ３Ａの外部に流れ出
る。
記電子に対応して、ｐ+ 基板３１からｎ- 層３３に向け
て正孔の注入が起こる。この結果、ｎ- 層３３では伝導
度変調が生ずることによりこの領域の電気抵抗値が小さ
くなり、エミッタ電極３７ｂとコレクタ電極３７ｃ間は
低いオン抵抗で導通するのである。ｎ- 層３３に注入さ
れた正孔による正孔電流は、ゲート絶縁膜３６の直下の
ｎ- 層３３からｐベース層３４の流入し、ｐベース層３
４のｎ+ エミッタ層３５の直下の領域を横方向に通流し
てエミッタ電極３７ｂからＩＧＢＴ３Ａの外部に流れ出
る。
【００４２】なお、エミッタ電極３７ｂは、ｐベース層
３４とｎ+ エミッタ層３５との間を電気的に短絡してい
るので、ｐ+ 基板３１，ｎ+ バッファ層３２，ｎ- 層３
３，ｐベース層３４およびｎ+ エミッタ層３５からなる
４層構成の部分が、いわゆるサイリスタ動作を行うのを
ある程度阻止することができる。その結果、ＩＧＢＴ３
Ａは、ターンオフ不能になることをあまりおそれること
なく、ゲート端子Ｇとエミッタ端子Ｅ間の電圧を零にす
ることでターンオフできるようになるのである。
３４とｎ+ エミッタ層３５との間を電気的に短絡してい
るので、ｐ+ 基板３１，ｎ+ バッファ層３２，ｎ- 層３
３，ｐベース層３４およびｎ+ エミッタ層３５からなる
４層構成の部分が、いわゆるサイリスタ動作を行うのを
ある程度阻止することができる。その結果、ＩＧＢＴ３
Ａは、ターンオフ不能になることをあまりおそれること
なく、ゲート端子Ｇとエミッタ端子Ｅ間の電圧を零にす
ることでターンオフできるようになるのである。
【００４３】このＩＧＢＴ３Ａは次の方法で製造され
る。まず、ｐ+ 基板３１の上にエピタキシャル法を用い
てｎ+ バッファ層３２およびｎ- 層３３を順次積層す
る。次にｎ- 層３３の表面上にシリコン酸化膜３６を形
成し、その上に多結晶シリコンを堆積し、同一マスクで
パターニングしてゲート電極３７ａおよびゲート絶縁膜
３６を酸化膜として形成する。このゲート電極３７ａを
マスクとして利用してイオン注入を行い、熱拡散により
ｐベース層３４を形成する。さらに、ゲート電極３７ａ
およびフォトレジスト膜をマスクとしてのイオン注入と
熱拡散によりｎ+ エミッタ層３５を形成する。次に、絶
縁膜３８を介してエミッタ電極３７ｂを形成する。続い
て、電子線照射によるライフタイムキラーの処理を行
い、その後に、ｐ+ 基板３１の裏面側の表面ににコレク
タ電極３７ｃを形成して素子が完成する。
る。まず、ｐ+ 基板３１の上にエピタキシャル法を用い
てｎ+ バッファ層３２およびｎ- 層３３を順次積層す
る。次にｎ- 層３３の表面上にシリコン酸化膜３６を形
成し、その上に多結晶シリコンを堆積し、同一マスクで
パターニングしてゲート電極３７ａおよびゲート絶縁膜
３６を酸化膜として形成する。このゲート電極３７ａを
マスクとして利用してイオン注入を行い、熱拡散により
ｐベース層３４を形成する。さらに、ゲート電極３７ａ
およびフォトレジスト膜をマスクとしてのイオン注入と
熱拡散によりｎ+ エミッタ層３５を形成する。次に、絶
縁膜３８を介してエミッタ電極３７ｂを形成する。続い
て、電子線照射によるライフタイムキラーの処理を行
い、その後に、ｐ+ 基板３１の裏面側の表面ににコレク
タ電極３７ｃを形成して素子が完成する。
【００４４】このような構成とし，しかもその素子耐圧
が９００〔Ｖ〕であるＩＧＢＴ３Ａにおいて、ｎ- 層３
３を異なる抵抗率の値で製作する場合の、抵抗率の値に
対応して必要となるｎ- 層３３の厚さ寸法との関係を図
６に示す。ＩＧＢＴ３Ａでは、ｎ- 層３３を高抵抗率化
するためにｎ- 層３３は従来のＩＧＢＴの場合よりも低
い不純物濃度に設定され、このことにより、そのターン
オフ時に、ｐベース層３４とｎ- 層３３との間にまず形
成され，ｎ+ バッファ層３２に広がって行く空乏層の、
その広がる速さが速くなる。したがって、ｎ- 層３３を
高抵抗率化とししかも薄膜化することにより、空乏層が
短時間でｎ+ バッファ層３２に到達するために、ターン
オフに要する時間が短縮される。
が９００〔Ｖ〕であるＩＧＢＴ３Ａにおいて、ｎ- 層３
３を異なる抵抗率の値で製作する場合の、抵抗率の値に
対応して必要となるｎ- 層３３の厚さ寸法との関係を図
６に示す。ＩＧＢＴ３Ａでは、ｎ- 層３３を高抵抗率化
するためにｎ- 層３３は従来のＩＧＢＴの場合よりも低
い不純物濃度に設定され、このことにより、そのターン
オフ時に、ｐベース層３４とｎ- 層３３との間にまず形
成され，ｎ+ バッファ層３２に広がって行く空乏層の、
その広がる速さが速くなる。したがって、ｎ- 層３３を
高抵抗率化とししかも薄膜化することにより、空乏層が
短時間でｎ+ バッファ層３２に到達するために、ターン
オフに要する時間が短縮される。
【００４５】また、ｎ- 層３３が薄膜化されて電子なら
びに正孔の移動距離が短縮されることにより、ＩＧＢＴ
３Ａの飽和電圧が低減されて、オン期間ＴON時において
このＩＧＢＴ３Ａに発生する損失が低減される。図７
に、抵抗率を１５０〔Ω・ｃｍ〕，膜厚を７０〔μｍ〕
としたｎ- 層３３を備えたこの発明によるＩＧＢＴの損
失値の例を、抵抗率が６０〔Ω・ｃｍ〕で膜厚が１００
〔μｍ〕であるｎ- 層３３を備えた従来のＩＧＢＴの損
失値に対する比率値として示した。（従来のＩＧＢＴの
発生する総合損失値を１００〔％〕とした。）ＩＧＢＴ
３Ａの発生する損失が低減されていることが確認できて
いる。また、図８に、抵抗率を０．０１〔Ω・ｃｍ〕，
膜厚を１０〔μｍ〕としたｎ + バッファ層３２を備えた
この発明によるＩＧＢＴ３Ａの損失値の例を、抵抗率が
０．１５〔Ω・ｃｍ〕で膜厚が２０〔μｍ〕であるｎ+
バッファ層３２を備えた従来例のＩＧＢＴの損失値に対
する比率値として示した。（従来のＩＧＢＴの発生する
総合損失値を１００〔％〕とした。）ｎ+ バッファ層３
２を低抵抗率化することは、従来のＩＧＢＴが持つｎ+
バッファ層の場合よりも高い不純物濃度に設定されるこ
とであり、ｎ+ バッファ層３２の不純物濃度が高濃度化
することにより、オン期間ＴON終了タイミング（ターン
オフ時）における電子と少数キャリアである正孔とが再
結合するのに要する再結合時間が短くなり、これによ
り，ターンオフ時に電流は短時間でオフされるので、タ
ーンオフの際にＩＧＢＴ３Ａに発生するスイッチング損
失が低減されるのである。また、ｎ+ バッファ層３２を
低抵抗率化すとともに薄膜化することは、この領域内に
おけるキャリアが高密度化されることであるので、これ
らのキャリアはＩＧＢＴ３Ａのターンオフ後にプラズマ
状態となり、その結果コレクタとエミッタ間に発生する
電圧が低下されることで、ターンオフ時にＩＧＢＴ３Ａ
に発生するスイッチング損失が低減されるのである。
びに正孔の移動距離が短縮されることにより、ＩＧＢＴ
３Ａの飽和電圧が低減されて、オン期間ＴON時において
このＩＧＢＴ３Ａに発生する損失が低減される。図７
に、抵抗率を１５０〔Ω・ｃｍ〕，膜厚を７０〔μｍ〕
としたｎ- 層３３を備えたこの発明によるＩＧＢＴの損
失値の例を、抵抗率が６０〔Ω・ｃｍ〕で膜厚が１００
〔μｍ〕であるｎ- 層３３を備えた従来のＩＧＢＴの損
失値に対する比率値として示した。（従来のＩＧＢＴの
発生する総合損失値を１００〔％〕とした。）ＩＧＢＴ
３Ａの発生する損失が低減されていることが確認できて
いる。また、図８に、抵抗率を０．０１〔Ω・ｃｍ〕，
膜厚を１０〔μｍ〕としたｎ + バッファ層３２を備えた
この発明によるＩＧＢＴ３Ａの損失値の例を、抵抗率が
０．１５〔Ω・ｃｍ〕で膜厚が２０〔μｍ〕であるｎ+
バッファ層３２を備えた従来例のＩＧＢＴの損失値に対
する比率値として示した。（従来のＩＧＢＴの発生する
総合損失値を１００〔％〕とした。）ｎ+ バッファ層３
２を低抵抗率化することは、従来のＩＧＢＴが持つｎ+
バッファ層の場合よりも高い不純物濃度に設定されるこ
とであり、ｎ+ バッファ層３２の不純物濃度が高濃度化
することにより、オン期間ＴON終了タイミング（ターン
オフ時）における電子と少数キャリアである正孔とが再
結合するのに要する再結合時間が短くなり、これによ
り，ターンオフ時に電流は短時間でオフされるので、タ
ーンオフの際にＩＧＢＴ３Ａに発生するスイッチング損
失が低減されるのである。また、ｎ+ バッファ層３２を
低抵抗率化すとともに薄膜化することは、この領域内に
おけるキャリアが高密度化されることであるので、これ
らのキャリアはＩＧＢＴ３Ａのターンオフ後にプラズマ
状態となり、その結果コレクタとエミッタ間に発生する
電圧が低下されることで、ターンオフ時にＩＧＢＴ３Ａ
に発生するスイッチング損失が低減されるのである。
【００４６】また、図９に、単位セルのゲート幅寸法と
エミッタコンタクト幅寸法との総和の寸法〔図５中に示
した寸法；ＬS ＝（ＬC ／２）×２＋ＬG ）を８０〔μ
ｍ〕とした単位セルを備えたこの発明によるＩＧＢＴ３
Ａの損失値の例を、寸法（Ｌ S ）を１６０〔μｍ〕とし
た単位セルを備えた従来例のＩＧＢＴの損失値に対する
比率値として示した。（従来のＩＧＢＴの発生する総合
損失値を１００〔％〕とした。）単位セルが微細化され
るは、ＩＧＢＴを構成する単位セルの総数が増大される
ことであるので、通流する電流Ｉ1 に対する１個の単位
セルが分担する電流の値が低減されることから、その飽
和電圧が低減されて、オン期間ＴON時においてこのＩＧ
ＢＴに発生する損失が低減されるのである。
エミッタコンタクト幅寸法との総和の寸法〔図５中に示
した寸法；ＬS ＝（ＬC ／２）×２＋ＬG ）を８０〔μ
ｍ〕とした単位セルを備えたこの発明によるＩＧＢＴ３
Ａの損失値の例を、寸法（Ｌ S ）を１６０〔μｍ〕とし
た単位セルを備えた従来例のＩＧＢＴの損失値に対する
比率値として示した。（従来のＩＧＢＴの発生する総合
損失値を１００〔％〕とした。）単位セルが微細化され
るは、ＩＧＢＴを構成する単位セルの総数が増大される
ことであるので、通流する電流Ｉ1 に対する１個の単位
セルが分担する電流の値が低減されることから、その飽
和電圧が低減されて、オン期間ＴON時においてこのＩＧ
ＢＴに発生する損失が低減されるのである。
【００４７】また、単位セルの総数が増大されること
は、その単位セル総数にほぼ比例する関係で電子電流の
増大が促進されて、全電流内に占める正孔電流の割合が
小さくなることであり、正孔電流の割合が小さくなるこ
とは、とりも直さず正孔の濃度が低くなることであり、
このことで、正孔がターンオフ時にｎ- 層３３から短時
間で流れ出すことを可能とするものである。このため
に、ターンオフに要する時間が短縮されて、ターンオフ
の際にＩＧＢＴ３Ａに発生するスイッチング損失が低減
されるのである。
は、その単位セル総数にほぼ比例する関係で電子電流の
増大が促進されて、全電流内に占める正孔電流の割合が
小さくなることであり、正孔電流の割合が小さくなるこ
とは、とりも直さず正孔の濃度が低くなることであり、
このことで、正孔がターンオフ時にｎ- 層３３から短時
間で流れ出すことを可能とするものである。このため
に、ターンオフに要する時間が短縮されて、ターンオフ
の際にＩＧＢＴ３Ａに発生するスイッチング損失が低減
されるのである。
【００４８】さらにまた、ＩＧＢＴ３Ａでは前記したと
おり、コレクタ電極３７ｃを形成する前に、電子線照射
によるライフタイムキラーの処理を行っている。図１０
に、このライフタイムキラー処理を施したこの発明によ
るＩＧＢＴ３Ａの損失値の例を、ライフタイムキラー処
理を施していないＩＧＢＴの損失値に対する比率値とし
て示した。（従来例のライフタイムキラー処理が施され
ていないＩＧＢＴの発生する総合損失値を１００〔％〕
とした。） 以上の諸条件を総合して実施し，しかも寸
法等を最適化することにより、ＩＧＢＴ３Ａは、従来例
のＩＧＢＴと比較してその発生損失が大幅に低減される
こととなり、ＭＯＳＦＥＴの場合のほぼ２倍の電流密度
で使用したとしても、したがって１個のＩＧＢＴ３Ａを
電源装置１Ａのスイッチング素子として用いたとして
も、２個のＭＯＳＦＥＴを並列接続してスイッチング素
子として用いた場合とほぼ同等の損失値に抑制すること
が可能となる。
おり、コレクタ電極３７ｃを形成する前に、電子線照射
によるライフタイムキラーの処理を行っている。図１０
に、このライフタイムキラー処理を施したこの発明によ
るＩＧＢＴ３Ａの損失値の例を、ライフタイムキラー処
理を施していないＩＧＢＴの損失値に対する比率値とし
て示した。（従来例のライフタイムキラー処理が施され
ていないＩＧＢＴの発生する総合損失値を１００〔％〕
とした。） 以上の諸条件を総合して実施し，しかも寸
法等を最適化することにより、ＩＧＢＴ３Ａは、従来例
のＩＧＢＴと比較してその発生損失が大幅に低減される
こととなり、ＭＯＳＦＥＴの場合のほぼ２倍の電流密度
で使用したとしても、したがって１個のＩＧＢＴ３Ａを
電源装置１Ａのスイッチング素子として用いたとして
も、２個のＭＯＳＦＥＴを並列接続してスイッチング素
子として用いた場合とほぼ同等の損失値に抑制すること
が可能となる。
【００４９】そうして、上記の構成を備えるＩＧＢＴ３
Ａは、ターンオフ時には上記した理由で直流電流Ｉ1 は
従来例のＩＧＢＴよりも短時間で遮断されが、少数キャ
リアによる伝導度変調が働く素子であることから、ＭＯ
ＳＦＥＴほどには急速に遮断されることはないので、Ｉ
ＧＢＴ３Ａのコレクタからエミッタに通流する電流Ｉ1
，およびコレクタ・エミッタ間の電圧の波形は、図４
ｂに示すように、スイッチングオフ時の電流の変化率が
ＭＯＳＦＥＴの場合よりも低減され、これに伴い電圧の
上昇変化分，跳ね上がり電圧が低減される。この結果、
電源装置１Ａから発生するノイズは、図１１中に示すよ
うに、ノイズ吸収体を設置しなくても、ノイズ吸収体が
設置されている従来例の電源装置の場合よりも低減され
るのである。
Ａは、ターンオフ時には上記した理由で直流電流Ｉ1 は
従来例のＩＧＢＴよりも短時間で遮断されが、少数キャ
リアによる伝導度変調が働く素子であることから、ＭＯ
ＳＦＥＴほどには急速に遮断されることはないので、Ｉ
ＧＢＴ３Ａのコレクタからエミッタに通流する電流Ｉ1
，およびコレクタ・エミッタ間の電圧の波形は、図４
ｂに示すように、スイッチングオフ時の電流の変化率が
ＭＯＳＦＥＴの場合よりも低減され、これに伴い電圧の
上昇変化分，跳ね上がり電圧が低減される。この結果、
電源装置１Ａから発生するノイズは、図１１中に示すよ
うに、ノイズ吸収体を設置しなくても、ノイズ吸収体が
設置されている従来例の電源装置の場合よりも低減され
るのである。
【００５０】今までの実施例１における説明において
は、ＩＧＢＴ３Ａの発生する損失の内、導通時ならびに
ターンオフ時における損失が低減される理由を主体に説
明してきた。ＩＧＢＴ３Ａの発生する損失には、上記以
外にターンオン時に発生する損失が有る。ところで、一
般にＩＧＢＴにおいてターンオン時に発生する損失が大
きい理由は、伝導度変調が確立するためにある時間が必
要なためである。しかし、ＩＧＢＴ３Ａでは、ターンオ
フの際に短時間で電流がオフされることと同一の理由に
より、ターンオンの際の伝導度変調を確立するに要する
時間が短縮されるのである。これにより、ターンオンの
際のスイッチング損失も低減されることとなる。
は、ＩＧＢＴ３Ａの発生する損失の内、導通時ならびに
ターンオフ時における損失が低減される理由を主体に説
明してきた。ＩＧＢＴ３Ａの発生する損失には、上記以
外にターンオン時に発生する損失が有る。ところで、一
般にＩＧＢＴにおいてターンオン時に発生する損失が大
きい理由は、伝導度変調が確立するためにある時間が必
要なためである。しかし、ＩＧＢＴ３Ａでは、ターンオ
フの際に短時間で電流がオフされることと同一の理由に
より、ターンオンの際の伝導度変調を確立するに要する
時間が短縮されるのである。これにより、ターンオンの
際のスイッチング損失も低減されることとなる。
【００５１】
【００５２】この発明においては、スイッチング素子
に、前述した特定の構成を備えるＩＧＢＴを用いること
により、スイッチング素子の発生する損失熱が大幅に低
減されることによりＩＧＢＴを１個だけ用いることで電
源装置を構成することが可能となるとともに、ノイズ吸
収体の配置が不要となる。このことにより、放熱装置が
小型化できることもあって、電源装置を小型化できる。
に、前述した特定の構成を備えるＩＧＢＴを用いること
により、スイッチング素子の発生する損失熱が大幅に低
減されることによりＩＧＢＴを１個だけ用いることで電
源装置を構成することが可能となるとともに、ノイズ吸
収体の配置が不要となる。このことにより、放熱装置が
小型化できることもあって、電源装置を小型化できる。
【図１】この発明の一参考例による電源装置の周辺回路
を含む回路図
を含む回路図
【図２】図１に示した電源装置の、（ａ）はユニポーラ
トランジスタに与える駆動信号の波形図、（ｂ）はバイ
ポーラトランジスタに与える駆動信号の波形図、（ｃ）
は総合されたスイッチング素子の電流，電圧の波形図
トランジスタに与える駆動信号の波形図、（ｂ）はバイ
ポーラトランジスタに与える駆動信号の波形図、（ｃ）
は総合されたスイッチング素子の電流，電圧の波形図
【図３】この発明の一実施例による電源装置の周辺回路
を含む回路図
を含む回路図
【図４】図３に示した電源装置の、（ａ）はＩＧＢＴに
与える駆動信号の波形図、（ｂ）はＩＧＢＴの電流，電
圧の波形図
与える駆動信号の波形図、（ｂ）はＩＧＢＴの電流，電
圧の波形図
【図５】図３中に示したＩＧＢＴの模式的に示した側面
断面図
断面図
【図６】ｎ- 層の抵抗率の値とこれに対応して必要とな
るｎ- 層の厚さ寸法との関係線図
るｎ- 層の厚さ寸法との関係線図
【図７】この発明による抵抗率１５０〔Ωｃｍ〕，膜厚
７０〔μｍ〕のｎ- 層を持つ図５に示したＩＧＢＴの損
失値例と、抵抗率６０〔Ωｃｍ〕，膜厚１００〔μｍ〕
のｎ- 層の場合の従来例のＩＧＢＴの損失値例を比較し
て示した線図
７０〔μｍ〕のｎ- 層を持つ図５に示したＩＧＢＴの損
失値例と、抵抗率６０〔Ωｃｍ〕，膜厚１００〔μｍ〕
のｎ- 層の場合の従来例のＩＧＢＴの損失値例を比較し
て示した線図
【図８】この発明による抵抗率０，０１〔Ωｃｍ〕，膜
厚１０〔μｍ〕のｎ+ バッファ層を持つ図５に示したＩ
ＧＢＴの損失値例と、抵抗率０．１５〔Ωｃｍ〕，膜厚
２０〔μｍ〕のｎ+ バッファ層の場合の従来例のＩＧＢ
Ｔの損失値例を比較して示した棒グラフ
厚１０〔μｍ〕のｎ+ バッファ層を持つ図５に示したＩ
ＧＢＴの損失値例と、抵抗率０．１５〔Ωｃｍ〕，膜厚
２０〔μｍ〕のｎ+ バッファ層の場合の従来例のＩＧＢ
Ｔの損失値例を比較して示した棒グラフ
【図９】この発明によるゲート幅寸法とエミッタコンタ
クト幅寸法との総和の寸法を８０〔μｍ〕とした単位セ
ルを持つ図５に示したＩＧＢＴの損失値例と、ゲート幅
寸法とエミッタコンタクト幅寸法との総和の寸法を１６
０〔μｍ〕とした単位セルの場合の従来例のＩＧＢＴの
損失値例を比較して示した線図
クト幅寸法との総和の寸法を８０〔μｍ〕とした単位セ
ルを持つ図５に示したＩＧＢＴの損失値例と、ゲート幅
寸法とエミッタコンタクト幅寸法との総和の寸法を１６
０〔μｍ〕とした単位セルの場合の従来例のＩＧＢＴの
損失値例を比較して示した線図
【図１０】ライフタイムキラー処理を施した図５に示し
たＩＧＢＴの損失値例と、ライフタイムキラー処理を施
さない場合のＩＧＢＴの損失値例を比較して示した棒グ
ラフ
たＩＧＢＴの損失値例と、ライフタイムキラー処理を施
さない場合のＩＧＢＴの損失値例を比較して示した棒グ
ラフ
【図１１】図３に示した電源装置の発生する周波数に対
するノイズレベルを、従来例の電源装置の発生する周波
数に対するノイズレベルと共に示した線図
するノイズレベルを、従来例の電源装置の発生する周波
数に対するノイズレベルと共に示した線図
【図１２】従来例の電源装置の周辺回路を含む回路図
【図１３】異なる従来例の電源装置の周辺回路を含む回
路図
路図
【図１４】（ａ）は図１２、１３に示した電源装置のＭ
ＯＳＦＥＴに与える駆動信号の波形図、（ｂ）は図１２
に示した電源装置のＭＯＳＦＥＴの電流，電圧の波形
図、（ｃ）は図１３に示した電源装置のＭＯＳＦＥＴの
電流，電圧の波形図
ＯＳＦＥＴに与える駆動信号の波形図、（ｂ）は図１２
に示した電源装置のＭＯＳＦＥＴの電流，電圧の波形
図、（ｃ）は図１３に示した電源装置のＭＯＳＦＥＴの
電流，電圧の波形図
【図１５】さらに異なる従来例の電源装置の周辺回路を
含む回路図
含む回路図
【図１６】（ａ）は図１３、１５に示した電源装置のＭ
ＯＳＦＥＴに与える駆動信号の波形図、（ｂ）は図１３
に示した電源装置のＭＯＳＦＥＴの電流，電圧の波形
図、（ｃ）は図１５に示した電源装置のＭＯＳＦＥＴの
電流，電圧の波形図
ＯＳＦＥＴに与える駆動信号の波形図、（ｂ）は図１３
に示した電源装置のＭＯＳＦＥＴの電流，電圧の波形
図、（ｃ）は図１５に示した電源装置のＭＯＳＦＥＴの
電流，電圧の波形図
【図１７】（ａ）はスイッチング素子に与える駆動信号
の波形図、（ｂ）はユニポーラトランジスタの電流，電
圧の波形図、（ｃ）はバイポーラトランジスタの電流，
電圧の波形図
の波形図、（ｂ）はユニポーラトランジスタの電流，電
圧の波形図、（ｃ）はバイポーラトランジスタの電流，
電圧の波形図
１ 電源装置 １Ａ 電源装置 ２ ユニポーラトランジスタ（ＭＯＳＦＥＴ） ２ａ 信号 ３ バイポーラトランジスタ（ＩＧＢＴ） ３ａ 信号 ３Ａ 電圧駆動型バイポーラトランジスタ（ＩＧＢＴ） ４ 変圧器 ４１ 一次巻線 ４２ 二次巻線 Ｉ1 直流電流
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28 H01L 21/331 H01L 29/73 H03K 17/56
Claims (1)
- 【請求項１】一次巻線と二次巻線を有する変圧器と、直
流電源から供給されて一次巻線に通流する電流を断続す
るスイッチング素子を備え、二次巻線からスイッチング
素子による断続周期で断続される電流を得るようにした
電源装置において、 スイッチング素子は、多数の微細な単位セルからなる半
導体素体と、この半導体素体の有するチャネル領域の上
にゲート絶縁膜を介して形成されたゲート電極と、半導
体素体の第四領域表面および第五領域表面に共通に接触
するエミッタ電極と、半導体素体の第一領域の表面側に
接触するコレクタ電極とを備えた電圧駆動型バイポーラ
トランジスタであり、前記の半導体素体を形成するそれ
ぞれの単位セルは、第一導電型を有する高不純物濃度の
第一領域と、この第一領域上の，第一導電型とは異なる
導電型である第二導電型を有する高不純物濃度の第二領
域と、この第二領域上の第二導電型を有する低不純物濃
度の第三領域と、この第三領域表面層に選択的に形成さ
れた第一導電型を有する第四領域と、この第四領域表面
層に選択的に形成された第二導電型を有する高不純物濃
度の第五領域とを有し、第四領域表面部の第三領域およ
び第五領域により挟まれた部分をチャネル領域として用
いるものであり、しかも前記の半導体素体は、第二領域
の抵抗率が０．１〔Ω・ｃｍ〕以下，その厚さが１０
〔μｍ〕以下であり、第三領域の抵抗率が６０〔Ω・ｃ
ｍ〕以上，その厚さが８０〔μｍ〕以下であり、また単
位セルのゲート幅寸法とエミッタコンタクト幅寸法との
総和の寸法が１００〔μｍ〕以下である、ことを特徴と
する電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16368793A JP3246093B2 (ja) | 1993-02-26 | 1993-07-02 | 電源装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-37135 | 1993-02-26 | ||
| JP3713593 | 1993-02-26 | ||
| JP16368793A JP3246093B2 (ja) | 1993-02-26 | 1993-07-02 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311744A JPH06311744A (ja) | 1994-11-04 |
| JP3246093B2 true JP3246093B2 (ja) | 2002-01-15 |
Family
ID=26376224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16368793A Expired - Fee Related JP3246093B2 (ja) | 1993-02-26 | 1993-07-02 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246093B2 (ja) |
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| CN1174542C (zh) * | 1999-09-16 | 2004-11-03 | Tdk股份有限公司 | 电力变换装置的开关电路 |
| JP2004040854A (ja) * | 2002-06-28 | 2004-02-05 | Shindengen Electric Mfg Co Ltd | スイッチング電源 |
| JP5776843B2 (ja) | 2012-04-06 | 2015-09-09 | 三菱電機株式会社 | 複合半導体スイッチ装置 |
-
1993
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| JPH06311744A (ja) | 1994-11-04 |
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