JPH0213268A - 低雑音高周波同期式整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は整流回路に関し、特に同期式整流回路に関する
。

〔従来の技術〕

半導体整流器は、交流入力電圧を直流出力電圧に変換す
るのに、これまで長い間数多くの電源装置に使用されて
きた。ここで用いる「整流器」という用語は、−極性の
電流を通すが、逆極性の電流は阻止するという内部構造
を有するデバイスを意味している。整流器にはダイオー
ド及びＳＣＲが含まれる。こういった電源装置では、単
一の整流器を使用して半波整流を行い、また変圧器及び
ブリッジ回路ならびに２つの個別整流器を使用して余波
整流を行うことができる。直流出力電圧が整流器のオン
状態電圧降下に比して大きい直流電源装置では、交流入
力電圧から直流出力電圧に相当効率よく変換が行われる
。しかしながら、電源装置の直流出力電圧の大きさが整
流器の順方向電圧降下に比してそれほど大きくない場合
、交流入力電力のうち整流器で消費される割合が増大す
るので、電源装置の電力変換効率が低下する。

直流？！！源装置の整流デバイス中での電力損失を最小
限に抑える一手法は、個別整流器よりむしろ同期式整流
回路を使用して、交流入力電圧を直流出力電圧に変換す
るものである。同期式整流回路では、同期タイミング回
路の制御の下に半導体スイッチング・デバイスを動作さ
せることによって整流を行う。同期式整流回路のスイッ
チング・デバイスは双方向に電流を通すことができ、し
かも制御信号によってターンオンされるまでは通常オフ
状態、又は制御信号によってターンオフされるまでは通
常オン状態にあるか、若しくは制御信号でターンオン及
びターンオフの双方を行うことのできるものである。

本明細書で使用する「整流デバイス」という用語は、交
流電流又は電圧を整流するデバイスを表わす。即ち、「
整流デバイス」にはそれ自体が整流器であるものは勿論
、同期式整流回路内のスイッチング・デバイスも含まれ
る。同期式整流回路では、制御信号がスイッチング・デ
バイスに供給されたとき、このデバイスはその両端間に
印加されている電圧が一極性である場合は導通し、印加
電圧がゼロ又は逆極性である場合導通しない。整流デバ
イスが整流器（ダイオード）よりも順方向電圧降下の小
さいデバイス、例えば電界効果トランジスタ（ＦＥＴ）
である場合、供給された電力のうち、同期式整流回路の
整流デバイスで消費される電力部分は、同じ直流出力電
圧を得るための整流器で消費される電力に比して低くな
る。同期式整流回路の整流デバイスとしては、ＦＥＴや
バイポーラトランジスタが使用されてきた。このような
同期式整流口路の効率及び密度を最大にするために、使
用される整流デバイスは固有のオン状態電圧降下ができ
る限り低いものでなければならず、しかも単位面積当り
のオン抵抗ができる限り小さいものでなければならない
。

同期式整流回路の整流デバイスとして使用されてきた従
来のデバイスは、高振幅の電流又は電圧を整流できる最
大周波数に制限を与える内部構造、或いは同期式整流回
路の理想的動作を妨げる寄生デバイスを何している。特
に、ＦＥＴ同期式整誰回路の最大動作周波数はＦＥＴに
固有の寄生ダイオード及び寄生バイポーラトランジスタ
によって制限されることがわかった。ＦＥＴを基にした
同期式整流回路では、ＦＥＴ内部の寄生ダイオードの何
れかが同期式整流回路の動作サイクル内の成る段階で導
通して、スイッチング雑音を生じさせ、この雑音は直流
出力電圧に含まれると共に、同期制御装置に干渉を及ぼ
すこともある。ＦＥＴの寄生バイポーラトランジスタは
、回路状態によってはＦＥＴを破壊することがある。

従って、本発明の目的は、実質的に寄生バイポーラトラ
ンジスタ及びダイオードが存在しないデバイスを用いた
同期式整流回路を提供することである。

また、雑音の原因となる寄生ダイオードの導通を防止し
た同期式整流回路を提供するのも本発明の別の目的であ
る。

更に、低速のダイオードの代りに高速のダイオードを有
する同期式整流回路を提供することも本発明の別の目的
である。

〔発明の開示〕

本発明によれば、前記の目的及び他の目的は、整流デバ
イスとして、導電率が絶縁ゲートにより制御され且つ寄
生デバイスの存在しない電界効果デバイスを用いた同期
式Ｕａ回路で達成される。

これらの整流デバイスは半導体材料として単一の導電型
のもののみを使用し、このためＰＮ接合や寄生バイポー
ラトランジスタ及びダイオードが存在しない。ショット
キー・ダイオードのような高速低蓄積ダイオードが整流
デバイスに並列に接続されて、回路の性能に対する悪影
響が最小になるように過渡電流を導く。

本発明の別の態様によれば、ＮＰＮ又はＰＮＰの内部構
造を有する従来のＦＥＴを整流デバイスとして用いるこ
とが出来、この場合、ＦＥＴ内部の寄生ダイオードが導
通するのを防止するためにショットキー・ダイオードを
ＦＥＴに並列に接続する。

〔図面を参照した詳しい説明〕

第１図は従来技術による全波整流型電源装置の隔離変圧
器／ｗ！流段１０を示す回路図である。この隔離変圧器
／整流段は隔離変圧″Ｊ５１２、直流出力フィルタ２０
及び整流部３０を備えている。電源装置のこの構成部分
は整流段としても知られている。変圧器１２は入力端に
一次巻線１４を釘しており、この−次巻線１４は隔離変
圧器／整流段用に対する交流入力を受ける。変圧器１２
はまた、接地した中央タップを含む二次巻線１６を有し
ている。第１のダイオード整流器３２は二次巻線の第１
の端子１６ａと出力フィルタ２０との間に接続されてい
る。また第２のダイオード整流器３４は二次巻線の第２
の端子１６ｂと出力フィルタ２０との間に接続されてい
る。これらのダイオード３２及び３４のそれぞれの陰極
は出力フィルタ２０の入力端子に共通に接続されている
。出力フィルタ２０は、整流器の共通接続部とアースと
の間に直列接続されたインダクタ２２及びコンデンサ２
４で構成されている。隔離変圧器／整流段の出力端子２
６はインダクタ２２及びコンデンサ２４の共通接続部に
接続されている。

隔離変圧器／整流段１０では電力損失が様々にして生じ
る。第１に、各ダイオードには流れる電流に実質的に依
存しない固有の非ゼロのオン状態電圧降下があるので、
導通状態のときには電力が消費される。各ダイオードで
消費される電力は、オン状態のときのダイオードの電圧
降下とダイオードを流れる平均電流との積に等しい。シ
リコンＰＮ接合ダイオードについては、この固有のオン
状態電圧降下は約０．７■であり、シリコンＰＩＮダイ
オードでは約０．９Ｖであり、またショットキー・ダイ
オードでは約０．５Ｖである。第２に変圧器、接続配線
、インダクタ及びコンデンサにおいて他のいろいろな損
失が生じる。

広範囲の直流出力電圧を得るために、この種の整流段を
使用した電源装置がこれまで数多く設計されできた。−
次巻線１４の交流入力電圧の振幅及び周波数が共に固定
されている場合には、この種の電源装置の直流出力電圧
は主として変圧器の巻数比によって決定される。一方、
入力電圧の振幅及び周波数の一方又は両方が制御可能で
ある場合、入力端子の振幅及び周波数は何れも出力電圧
に影響し得るので、この種の電源装置の直流出力電圧は
変圧器の巻数比と制御機構とに依存している。ダイオー
ド３２及び３４の順方向電圧降下は電源装置から出力さ
れる出力電圧とは実質的に独立であるので、出力電圧Ｅ
ＯＬＪＴが低い程、ダイオード３２及び３４で消費され
る電力の比率が大きくなる。この電力損失によっている
いろの有害な影響がもたらされる。第１に、電源装置の
電力効率がこの損失によって制限を受ける。第２に、こ
の損失によって電気エネルギから熱エネルギへの変換が
生じ、この熱エネルギは、整流器が過熱して破壊又は損
傷を生じることのないように除去しなければならない。

この種の隔Ｍ／整流段を使用した電源装置は、これまで
長＜６０Ｈｚ電力線に接続して半導体回路用の直流電圧
を発生するため使用されてきた。

電源装置の外形寸法を小さくするために、この種の整流
段を使用した電源装置は、その後、実質的により高い入
力周波数で整流段を動作させるように設計された。この
設計によれば、同一の電力レベルで一層小型の変圧器を
使用でき、しかも場合によっては、変圧器損失及びこの
損失によって生じる熱を低減できる。しかしながら、ダ
イオードは順方向電圧降下が実質的に固定されているの
で、周波数の増大によってダイオードの電力損失が低減
されることはない。直流高電圧が必要とされる場合、整
流器として、シリコン・デバイスで約０．９Ｖの順方向
電圧降下を有するＰＩＮダイオードが多くの場合使用さ
れた。また、ダイオードの電力損失を低減しようとする
場合、約０．　５Ｖの順方向電圧降下を有するショット
キー・バリア・ダイオードが比較的低電圧の電源装置に
これまで使用されてきた。しかしながら、電源装置の電
力損失を更に低減するためには、導通状態時の電圧降下
に固定の下限を有しない整流デバイスが必要であると認
識された。この結果、同期式整流回路が開発された。

第２図は従来技術による同期式整流回路の隔離変圧器／
整流段の概略構成を示している。第２図の同期式整流段
１０’　は、変圧器１２、出力フィルタ２０及び整流部
４０を有している点で第１図のダイオードを使用した整
流段１０と同じである。

また動作周波数及び直流出力電圧が同じである場合、こ
の同期式整流段１０′の変圧器１２及び出力フィルタ２
０はダイオードによる整流段１０のものと同じであって
よい。同期式整流段１０′とダイオードによる整流段１
０との間の最も大きな構成−Ｌの相違は整流部にある。

整流段１０’の整流部４０では、整流段１０のダイオー
ド３２及び３４の代わりに電界効果トランジスタ（ＦＥ
Ｔ）４２及び４４をそれぞれ使用している。ブリッジ回
路におけるこれらのＦＥＴの接続はダイオードの場合と
同様である。しかしながら、ＦＥＴは正常動作時におい
て、その両端間印加される電圧に応答するよりもむしろ
ゲートに加えられる制御信号に応答して切り換わる能動
スイッチであるので、整流作用を果たすには外部の制御
装置５０が必要である。この制御装置５０は電界効果ト
ランジスタ４２及び４４のゲート端子にそれぞれ接続さ
れた制御線５２及び５４を介して、これらのトランジス
タの導通を制御する。

更に、制御装置５０には、入力信号として、変圧器１２
の一次巻線１４に加えられる交流信号、又はこの交流信
号の周波数及びそのゼロ交差のタイミングに関するタイ
ミング情報をこの制御装置５０に与える信号の何れかが
必要である。第２図の整流段１０′においては、この信
号は、制御装置５０に接続された導線６２を何する小型
変圧器６０を介して与えられる。この変圧器６０の巻数
比は、その−次巻線に加わる入力信号と、制御装置５０
への印加に適切な電圧範囲とに従って決定される。制御
装置５０はまた信号線６６を介して別の入力信号として
整流段１０′の出力電圧Ｅ□ｕ７を受信することができ
る。

同期式整流段１０′の動作は整流段１０と同様であるが
、所要スイッチング機能が電界効果トランジスタ４２及
び４４ではダイオード整流器のように固有のものではな
いので、制御装置５０によってこれらのスイッチング・
デバイスの導通を制御する必要があるという点が異なる
。従って、制御装置５０は、入力線６２を介して受信し
た信号に応答して制御線５２に電圧を供給し、これによ
り二次巻線の端子１６ａが正電圧のときＦＥＴ４２を導
通させる。このようにして端子１６ａがらフィルタ２０
へと電流を流すことができる。この動作を完遂するため
に、二次巻線の端子１６ａの電圧が正極のとき、オン信
号を導線５２に加える。

そして二次側の電圧極性が反転する直前に、導線５２上
の信号をオフ信号に変えて、ＦＥＴ４２をオフに切り換
える。これらの制御信号がとる状態は、使用する特定の
ＦＥＴの型式に依存する。

二次巻線の端子１６ｂの電圧が正極になると、導通信号
即ちオン信号を導線５４に加えてＦＥＴ４４を導通させ
る。端子１６ｂの電圧が低下して再度ゼロになるまで、
このオン信号は導線５４上にて維持される。そして電圧
がゼロになる直前に、導線５４上の信号が非導通信号即
ちオフ信号に切り換えられて、ＦＥＴ４４を遮断する。

また変圧器二次巻線の両端間に短絡回路を形成するシュ
ート・スルー障害として知られている故障が生じるのを
防止するために、ＦＥＴ４２及び４４用の導線５２及び
５４を介した制御信号の各オン期間は通常、入力交流電
圧の周期の半分よりもわずかに短くして、双方のＰＥＴ
が同時にオンとならないようにする。（二次巻線電圧の
ゼロ交差近傍にて）双方のＦＥＴがオフに切り換わる時
間の間、インダクタ２２の作用により直′ｆ？を電流を
流し続けさせる。この電流は二次巻線からそれと直列の
ＦＥＴを通して流さなければならない。各ＦＥＴには固
有の寄生ダイオードが存在し、一方のＦＥＴの寄生ダイ
オードがオンに転じて前記電流に対する電流路を作る。

しかしながら、この動作によって２つの有害な影響がも
たらされる。第１にＦＥＴの固有の寄生ダイオードはｔ
ｉ失があり、かつ低速である。この結果、電力損失が増
大し、かつ該ダイオードのターンオフ回復時間により同
期式整流回路の動作周波数に上限が生じる。第２に、こ
のダイオードをターンオフするには、ＦＥＴが接続され
ている二次巻線の電流を反転させて、ダイオードから蓄
積電荷を引き出すようにする必要がある。

この動作が起こると、二次巻線の漏れインダクタンスに
起因するリンギングが生じる。またフィルタは雑音を十
分に抑制することができないので、このリンギングによ
り雑音の多い直流出力電圧ＥＯＵＴが出力される。この
リンギングの大きさは通常、逆方向電流の大きさが増大
するにつれて大きくなる。

第８図はターンオフ時の前後におけるダイオードを流れ
る電流と、このダイオードに加わる電圧とをグラフで示
したものである。また第８図は、ダイオードに加わる電
圧の極性の反転状態と共に、ダイオード記号の近傍に電
圧に関する十及び−の符号を示している。ダイオードが
オンのとき、縦軸の左側に示すように電流は正のレベル
にあり、ダイオードの両端間の電圧は順方向電圧降下に
等しい。時点ｔ−Ｑにてターンオフが開始されると、ダ
イオードを流れる電流は減少し始め、その後短時間で反
転する。しかしダイオードの両端間の電圧はダイオード
の中に蓄積電荷があるため、本質的に変化しないままで
ある。この逆方向電流は、ダイオードに蓄積された全て
の電荷が電流の流れと内部再結合とにより除去されるま
で流れ続ける。

時点ｔ−ＴＯＦＦにて蓄積電荷が除去されてしまったと
き、電流は実質的にゼロになり、電圧は外部回路から加
えられた電圧に応じた大きさの逆方向バイアス電圧まで
上昇する。時点１−０からｔ＝Ｔｏｔ−Ｆまでの間に流
れる負の電流は、隔離変圧器の二次巻線及び電源装置出
力にリンギング及び他雑音を生じさせる原因となる。

従来技術によって２５Ｖ阻止性能を有するように設計さ
れ製造された通常構造のＦＥＴは、導通しているとき、
約０．　２ミリオーム・Ｃ−の最小固有オン抵抗を有す
る。第２図のＦＥＴ４２及び４４と、第１図の回路のダ
イオード３２及び３４との電流密度が同じである場合、
これらの整流デバイスの両端間の電圧降下にはかなりの
相違がある。

整流段１０′の整流デバイス（ＦＥＴ４２及び４４）の
両端間の電圧降下は整流段１０の整流デバイス（ダイオ
ード３２及び３４）の両端間の電圧降下よりもほぼダイ
オード３２及び３４の順方向バイアス接合電圧分だけ低
い。これにより、ダイオード整流回路に比べて同期式整
流回路では導通時の損失が相応じて低減される。また、
この作用によって、整流段１０′ではエネルギ効率を一
層高めることができ、しかも電力損失及びこれに伴う発
熱を減じることができる。従って、−層小形で、及び／
又は冷却条件を低減した電源装置を構成することができ
る。

しかしながら、非常に低い電圧の電源装置では、整流デ
バイス（４２及び４４）の抵抗電圧降下によって、なお
相当の電力損失が生じる。このため、更にオン抵抗の低
いＦＥＴが必要である。ＦＥＴのオン抵抗の低減を促進
する構造は、ウェハのベース領域部分を垂直に通るチャ
ネルを有する溝（トレンチ）型ＵＭＯＳＦＥＴゲート構
造である。

ＵＭＯＳＦＥＴのゲート電極は、デバイスの一主面から
半導体本体の中まで延在する溝の中に配置される類似構
造には、デバイスのチャネルが半導体ウェハを厚さ方向
に垂直に走る垂直電荷制御ＦＥＴ　（ＶＣＣＦＥＴ）が
ある。この場合、このチャネル構造がデバイス名称にお
ける「垂直」型の語源となっている。このＶＣＣＦＥＴ
の伝導率は、一方の表面からウェハの中まで延在する溝
内に設けられたゲート電極によって制御される。即ち、
ゲート電極に加えられる電圧によって半導体メサ部分の
伝導率が制御される。この場合、半導体メサ部分はゲー
ト電極セグメントを分離すると共に、適切なメサ構造に
すると、デバイスは通常のＵＭＯＳＦＥＴに比して大き
な電圧に耐えることができる。この作用は電荷制御とし
て周知であり、またデバイス名称における「電荷制御」
の語源となっている。ＶＣＣＦＥＴに関する詳細はその
製造方法を含めて、１９８６年１２月５日付出願の米国
特許出願節９３８，９６２号及び米国特許出願第９３８
，６６６号に開示されている。開示されたその製造方法
は、本発明によるデバイスを製造するのに容易に適合さ
せることができる。

同期式整流段を高周波で動作させるために、交流入力信
号は多くの場合、電源装置の出力電圧とは異なる直流入
力電圧を受けて動作するインバータから供給される。従
って、変圧器１２に加わる交流信号の周波数は他の要求
条件に応じて設計者が選択することができ、外部の利用
できる交流電圧の周波数には左右されない。変圧器１２
の寸法を最小化し、さらに適切な鉄心材料を用いてその
損失を最小にするためには、高周波動作が望ましい。

しかしながら、動作周波数を高くするにつれて、寄生ダ
イオードをターンオフするのに利用できる時間が短くな
る。このため同期式整流回路にこの種の通常のＦＥＴを
使用すると、同期式整流回路の最大動作周波数はこのダ
イオードのターンオフ時間によって約０．５ＭＨｚない
し約２ＭＨｚに制限される。

この周波数制限は、従来のＦＥＴ構造と、その通常の同
期式整流回路への利用とについての以下の説明から一層
明瞭となろう。第７図は従来技術による高電圧ＦＥＴｌ
ｌ０を断面図で示したものである。このＦＥＴの半導体
部分は高不純物濃度のＮ型（Ｎ十）のドレイン領域１１
２と、低不純物濃度のＮ型（Ｎ−）のドリフト領域１１
４と、中位の不純物濃度のＰ型（Ｐ）のボディ領域１１
６と、高不純物濃度のＮ型（Ｎ＋）のソース領域１１８
とを備えている。図示のデバイスは、ドレイン領域１１
２が半導体ウェハの下面を構成すると共に、ドリフト領
域、ボディ領域及びソース領域が全てウェハの上面まで
延在する構造の垂直型ＤＭＯＳＦＥＴである。ＤＭＯ８
ＦＥＴはチャネル長が２つの相次ぐ拡散（Ｐ型及びＮ型
の拡散）によって決定されるＦＥＴである。この２つの
相次ぐ拡散（二重拡散として知られており、このためデ
バイス名称に文字ｒＤＪが使用されている）は、同一の
マスク開口部を通して行われる。そしてマスク開口部の
縁から横方向への拡散距離の差がチャネル長を決定する
。垂直型ＤＭＯＳＦＥＴでは、ソース及びドレイン電極
の双方が半導体本体の対向する表面に配置されることか
ら、主デバイス電流が半導体ウェハを垂直に通って流れ
る。

ドレイン電極１２０はウェハの下面に沿ってドレイン領
域とオーミック妥触をして設けられ、それに外部端子り
が接続される。絶縁ゲート電極１２４はゲート絶縁層１
２２によりウェハの上面から隔たって設けられている。

このゲート電極１２４は、上面まで延在しているドリフ
ト領域の部分と、ソース領域の一部と、両者の間のボデ
ィ領域１１６の部分とを覆うように延在している。この
ようにして、ボディ領域１１６に対するゲート電極１２
４の電位に応じて、ソース領域１１８とドリフト領域１
１４との間のチャネルを通る導通が制御される。ゲート
電極には外部の端子Ｇが接続される。ソース電極１２６
はゲート電極から絶縁されると共に、デバイスの上面に
沿ってソース領域及びボディ領域とオーミック接触する
ようにウェハの上面に設けられる。ソース電極には外部
の端子Ｓが接続される。

第７図に示したＦＥＴの通常動作時には、ドレイン端子
りがソース端子Ｓに比して高い正電圧に保持される。こ
の結果、ボディ領域とドリフト領域との間のＰＮ接合１
１５が逆方向バイアス状態に維持され、かつ印加電圧に
よってソース領域１１８とボディ領域１１６との間のＰ
Ｎ接合１１７には順方向バイアスが加わろうとする。し
かしながら、図かられかるように、ソース電極１２６に
よりこのダイオード（ＰＮ接合）が短絡されることから
、通常動作状態ではこのダイオードが順方向にバイアス
されるのが防止される。従って、このデバイスに関する
通常の第１宋限の動作の際、ダイオードの順方向バイア
スは生じない。

第９図は、このデバイスの電圧対電流（１／Ｖ）特性を
４象限全てについて示している。図かられかるように、
第１象限ではデバイスをオフ状態に維持するゲート・バ
イアスが加えられるので、デバイスには電流が流れない
。しかし、ドレイン−ソース間電圧がデバイスの降伏電
圧に達すると、デバイスの導電性が急激に高まる。従っ
て、デバイスが最大印加電圧に相当する定格を有してい
れば、第１象限における導通はゲート印加電圧の制御の
みによって行われる。しかしながら、ドレイン電圧がソ
ース電圧に比して負となる第３象限では、ボディ領域１
１６とドリフト領域１１４との間のＰＮ接合１１５が順
方向にバイアスされるようになる。このＰＮｉ合はどの
電極によっても短絡されていず、しかも同期式整流段に
おいて両方のＦＥＴがオフである期間の間に電流を流し
続けるためにオンになる寄生ダイオードである。−旦オ
ンに転じると、このダイオードは正孔をドリフト領域１
１４に注入する。この作用によってこの「ダイオード」
には蓄積電荷が蓄えられるので、このダイオードをター
ンオフするにはこの蓄積電荷を除去する必要がある。ド
リフト領域中ではキャリアの寿命が長いので、これらの
蓄積された正孔が再結合するのに長時間を要し、このた
めダイオードのターンオフ時間が長くなる。このターン
オフ時間は典型的な例で約０．５マイクロ秒である。こ
の問題は整流段の動作周波数を約０．５ＭＨｚ又はＩ　
Ｍ　Ｈｚ以上に高くする場合に重大になり、動作周波数
は約２ＭＨｚ以下に制限されてしまう。

周波数が高くなるにつれて、ソース領域１１８及びドリ
フト／ドレイン領域１１４／１１２でエミッタ及びコレ
クタがそれぞれ構成され、かつボディ領域１１６でベー
スが構成された寄生バイポーラトランジスタによる問題
が顕在化する。デバイスのソース及びドレイン端子間の
電圧変化（ｄＶ／ｄｔ）が速すぎると、静電容量効果に
より十分なベース電流が生じて、ＦＥＴがターンオンし
て寄生トランジスタを短絡する前に寄生トランジスタが
ターンオンする。寄生バイポーラトランジスタをターン
オンする作用は寄生ダイオードを順方向にバイアスする
のと同じであり、またＦＥＴの２次降伏を生じさせてデ
バイスの安全動作領域（ＳＯＡ）を制限する。寄生バイ
ポーラトランジスタのターンオンによりＦＥＴが容易に
破壊されることがある。交流電圧はゼロ交差点近傍にお
いてｄＶ／ｄｔが最大となるので、ＦＥＴに加わる最大
ｄＶ／ｄｔは交流電圧のゼロ交差近傍で生じる。所定の
電圧振幅において、周波数が高くなるにつれて、最大ｄ
Ｖ／ｄｔが増大する。

低周波（約）００ＫＨｚないしＩＭＨｚまでの周波数範
囲の）同期式整流回路の場合、寄生ダイオードによって
ターンオフが遅らされるという問題は、逆方向ターンオ
フ電流のためにデバイス動作にはやはり雑音が含まれる
ものの、前記低周波域で寄生ダイオードのターンオフ時
間が同期式整流回路を適正に動作させるのに十分に短い
ＦＥＴを使用することによって回避できる。しかしなが
ら、整流されるべき交流信号の周波数が高まるにつれて
、ダイオードのターンオフ時間が回路動作に重大な制限
を与えるようになる。ＦＥＴには固有の低速ダイオード
があるので従来のＦＥＴでは正常回路動作が不可能なほ
どの高い周波数で同期式整流型Ｔｉ源装置を動作させる
機能を達成することは望ましいと考えられる。

第１０図は前述の問題を解消する同期式整流型電源装置
の隔離された整流段を概略的に示すものである。この回
路において、出力フィルタ２０のインダクタ２２の入力
端子が隔離変圧器の二次巻線の共通タップに接続されて
いる。第１のスイッチング・デバイス４２′が二次巻線
の第１の出力端子１６ａとアースとの間に接続されてい
る。ショットキー・ダイオード４６が、その陽極及び陰
極をアース及び端子１６ａにそれぞれ接続することによ
り、デバイス４２′と並列に接続されている。また、第
２のスイッチング・デバイス４４′と第２のショットキ
ー・ダイオード４８とから成る同様の並列回路が二次巻
線の第２の端子１６ｂとアースとの間に接続されている
。

２つのスイッチング・デバイス４２′および４４′には
、内部寄生ダイオードが全くないか、若しくは寄生ダイ
オードが存在していても、ショットキー・ダイオード４
６及び４８がそれぞれ並列接続されていることにより、
オンに転するのが防止される。寄生ダイオードを含んだ
ＦＥＴと４に列に接続するショットキー・ダイオードを
選定するときには注意を払う必要がある。この理由は、
（１）ショットキー・ダイオードが寄生ダイオードのタ
ーンオン電圧より低いターンオン電圧を何し、かつ（２
）ショットキー・ダイオードのオン状態のときの電圧降
下の結果として寄生ダイオードの両端間に加わる電圧が
常に寄生ダイオードのターンオン電圧より低くなるよう
にした場合にのみ、ショットキー・ダイオードは寄生ダ
イオードのターンオンを弁動に防止することになるから
である。ダイオードをターンオンして回路電流を維持す
ることが必要なとき、このターンオンするダイオードは
、二次巻線のどの部分が電流を通しているかに応じて、
ショットキー・ダイオード４６又はショットキー・ダイ
オード４８の何れかになる。ショットキー・ダイオード
は数マイクロ秒から約５０ナノ秒までの範囲の回復時間
を付しているので、多くの利点がもたらされる。第１に
、回路の動作周波数が数十ＭＨｚ又は又は数百ＭＨｚに
まで上がらない限り、ショットキー−ダイオードのター
ンオフ時間が回路動作周波数に制限を与えることはない
ので、この同期式整流回路は、従来の電界効果トランジ
スタをスイッチング・デバイスとして使用した同期式整
流回路に比して相当高い周波数で動作することができる
。第２に、ショットキー・ダイオードはこのように短い
回復時間を有し、かつ回復時間の間に除去すべき電荷が
最小であるか又は存在しないので、ダイオードのターン
オフ時間の間に二次巻線に流れる逆方向電流は、従来の
ＦＥＴの寄生ダイオードをターンオフしなければならな
いときに流れる電流に比して極めて小さい。これによっ
て、二次巻線で生じるリンギングの問題が最小限度に抑
えられるか又は除去され、したがってこの整流段の出力
端子２６の電圧には、第２図の従来の整流段に比して極
めてわずかな雑音しか含まれない。従って、第１０図の
整流段は第２図のものよりも優れた性能を有している。

また、スイッチング・デバイス４２′及び４４′は、個
別のショットキー・ダイオードがそれらに並列に接続さ
れているものとして図示されている。しかし、これらの
ダイオードは関連するそれぞれのデバイス４２′及び４
４′と共に同一チップに集積するか、又は同一チップに
てＦＥＴに内蔵させて集積化するようにもなすことが好
ましいということが了承されよう。こういった集積化を
図ることにより、同期式整流回路中の従来のＦＥＴを直
接置換することができ、しかも特に高周波用途に、ショ
ットキー・ダイオードの接続部におけるインダクタンス
を最小限にできるという３端子（ソース、ドレイン、及
びゲート）デバイスの持つ利点が得られる。ショットキ
ー・ダイオードとＦＥＴとの間に存在する如何なる導線
のインダクタンスも高周波で遅延を引き起こし、この結
果ショットキー・ダイオードが理想的に作動できなくな
るようにする。従って、このようなインダクタンスを最
小限に抑えることは回路動作に対し実質的に有益な効果
をもたらす。

本発明によれば、第１０図に示した同期式整流回路の整
流段における整流デバイス（４２′及び４４′）として
全てＮ型の電界効果スイッチング・デバイスを使用する
ことにより、回路動作周波数に制限を与える前述の寄生
デバイスが除去される。第３図はその一実施例のデバイ
ス７０を示したものである。また以下の説明で方向に関
する基準を容易にするために、第３図にはＸＹＺの直交
座標系を示しである。デバイス７Ｇは全てＮ型の半導体
デバイスであり、ＰＲ２半導体材料を含んでいない。そ
して、デバイス７０は半導体材料の本体７２を存し、こ
の本体７２は下面７４と、上面７６と、異なる不純物濃
度を有するＮ型材料の３つの層８２．８４及び８６とを
備えている。最下層８２は高不純物濃度のＮ型（Ｎ＋）
であり、通常のＦＥＴ技術用語によれば、デバイスのド
レイン領域と呼ばれている。この層８２は少なくともｌ
Ｘｌ０Ｉ”原子数／ｃ１１３のドナー濃度にドープしな
ければならない。また、この層はその上にエピタキシャ
ル成長技術又は他の技術を用いて他の層を形成するよう
にした半導体ウヱノ１の基板で構成することができる。

層８４は層８２に接して設けられ、この層８２との間に
界面８３を形成している。この層８４は一般のＦＥＴ技
術用語ではデバイスのドリフト領域と呼ばれ、層８２に
比して導電率が低いＮ！！である。この実施例において
、層８４はそのＮ型不純物濃度を５　Ｘ　１０　’Ｓな
いしｌ×１Ｏ１７原子数／　ｃｍ　３の範囲にするのが
好ましく、５０Ｖ定格のデバイスに対しては不純物濃度
を４×１０１６原子数／　ｃｍ　３にするのが好ましい
。３番目の層８６は図面において層８４の上側に接して
設けられ、かつこの層８４との間に界面８５を形成して
いる。この層８６はソース領域と呼ばれ、少なくともｌ
Ｘ１０１８原子数／ｃｆｆｉ３のドナー濃度にドープし
なければならない。

溝７８が図面において上面７６から本体７２の中まで延
在し、この結果、溝の底部から半導体本体の上面７６ま
で延在するメサ構造体７９が形成される。谷溝はＸ方向
の幅ｗＴをそれぞれ有する。

溝７８はデバイスのソース領域８６を貫通してドリフト
領域８４の巾へ延在している。このデバイスにおいては
、溝７８はドリフト領域８４全体にわたって延在せず、
このためドレイン領域８２から離間している。メサの側
壁表面及び溝７８の底面には、酸化又はその他の方法で
形成したゲート絶縁層９３が設けられている。溝の中に
はゲート電極材料９４が充填されている。溝の頂部には
絶縁層９５を設けて、その上のソース電極とゲート電極
とを絶縁する。このデバイスは通常オンのデバイスであ
る。Ｘ方向におけるメサ７９の幅ＷＭは十分に小さくし
て、絶縁ゲート電極９４の導電部分に適切なバイアス電
圧が加えられたときにメサのドリフト層部分にピンチオ
フが生じるようにする。このピンチオフにより、デバイ
スはソース電極９６とドレイン電極９２との間で非導通
となる。シリコンの場合、メサの幅ＷＭは１ないし５μ
１１（ミクロン）の範囲にするのが好ましい。特に約１
μ−の値が好ましい。非導通状態はデバイスの第１の状
態であり、これはドリフト領域の電圧に対してゲート電
極の電圧が十分に負であって、ドリフト領域が空乏して
ピンチオフが生じることによって起こる。デバイスの第
２の状態、即ち導通状態は、ゲート電極の負電圧の大き
さがより小さくなり、このためメサのドリフト領域部分
が多数の可動電荷キャリアを有して高導電性となること
によって起こる。

絶縁破壊（降伏）を起こさずに導通することなくオフ状
態に維持されているとき、ソース及びドレイン両電極間
で２５ないし５０Ｖの印加電圧に耐えるように設計され
たこの種のデバイスは、メサ幅ＷＭが１μＩで溝幅ｗＴ
が１μ−であって、不純物濃度がＩ×１０１９原子数／
ｃｌ１３のソース及びドレイン領域、不純物濃度が約４
Ｘ１０”原子数／　ｃｍ　ｊのドリフト領域、０．２５
４ｍｍ（１０ミル）の全デバイス厚さ、及び０．０７６
２ｓｍ（３ミル）のドリフト領域厚さに構成すると、約
０゜１ミリオーム・Ｃシの最小のオン状態固有抵抗を有
する。

第３図（及び後で説明する第４図ないし第６図）におい
て、デバイスの構造をより明瞭に示すため、ソース電極
を図の後方にのみ示しであるが、実際のデバイスでは、
ソース電極は実質的に全ソース領域を覆い且つこれと接
触していることが理解されよう。川に、ゲート電極構造
体の抵抗を所望範囲内に維持するため、図のＹ方向に間
隔を置いて隣接するゲート電極セグメント同士を相互接
続できることが望ましい。

第４図は好ましい全てＮ型のＦＥＴ１７０を断面斜視図
で示したものである。２つのデバイス７０及び１７０中
の対応する構造物について、第４図のデバイス１７０で
は第３図の参照番号に１００を加えた参照番号を付しで
ある。デバイス１７０のドリフト領域１８４の不純物濃
度は第３図のデバイス７０のドリフト領域８４に比して
実質的に低（、かつ同一定格電圧の場合、ドリフト領域
１８４はデバイス７０のドリフト領域８４に比して実質
的に厚さが薄いという点で、デバイス１７０は構造的に
も動作的にもデバイス７ｏとは非常に異なっている。デ
バイス１７０では、ドナー密度が１Ｘ１０１３ないしｌ
Ｘ１０１７原子数／　ＣＩ＋　３の範囲にドリフト領域
１８４にドープを行うことが好ましく、定ｍ５０Ｖのデ
バイスについては５×１０１３原子数／　ｃｍ　３の不
純物濃度が好ましい。最後に、デバイス１７０中の溝１
７８はドリフト領域１８４を完全に貫通してドレイン領
域の中まで延在していて、このためメサ１７９はその基
部がドレイン領域の中にあり、かつ絶縁ゲート電極１９
４はドリフト領域１８４の全垂直高さに互って延在して
いる。

デバイス１７０はデバイス７０と同様に、第１の状態で
はゲート電極１９４とドリフト領域１８４との間の適切
な相対的電圧により、ドリフト領域１８４のメサ部分内
に空乏が生じて非導通となり、また第２の状態ではゲー
ト電極１９４及びドリフト領域１８４間の適切な相対的
電圧により導通状態となる。しかしながら、デバイス１
７０はドリフト領域１８４の不純物濃度が低く、このた
めゲート電極材料を適切に選択すれば、ドリフト領域１
８４とゲート電極１９４との間の電位差がゼロでもデバ
イスを非導通にできるという点でデバイス７０とは相当
具なっている。即ち、このデバイスは通常オフのデバイ
スである。また、ソース領域及びドリフト領域は相互に
オーミック接触をしているので、前記電位差をソース電
極とゲート電極との間に加えることができるということ
が認識されよう。このゲート材料には不純物をドープし
たポリシリコン、金属又は他の適切な導電性材料を用い
ることができる。上記構造の代わりに、このデバイスを
通常オンに設計することができる。

通常オフのデバイスは、ドリフト領域１８４に対してゲ
ート電極１９４に正電圧を加えることによって導通状態
になる。この正電圧印加によって、第４図に破線で示す
ように、電子の蓄積層がゲート電極に近接したドリフト
領域１８４の各垂直な縁部に沿って形成される。ゲート
電極１９４はドリフト領域の厚さ全体に亘って延在して
いるので、この蓄積層はソース領域１８６からドレイン
領域１８２まで延在する。また、この蓄積層は高密度の
可動電子を含み、しかも電子はシリコン中で高移動度を
有するので、蓄積層は高導電性である。

更に、このゲート電圧によって誘起されて集中した電子
が蓄積層を構成しているので、電子移動度はドリフト領
域１８４とゲート絶縁層１９３との間の界面の表面粗さ
によってわずかに低下するだけである。この代りに電子
の集中が反転層（本体８Ｉ！ｉ域がソース及びドレイン
領域とは逆導電型である従来のデバイスにて誘起される
もの）を構成する場合、電子移動度は表面粗さ効果によ
って相当低下するであろう。シリコンでは、蓄積層での
移動度は反転層での移動度に比して３ないし４倍大きい
。

通常オンのデバイスはドリフト領域の不純物濃度とゲー
ト電極の構成との組み合わせにより、ゼロ電圧で導通す
るように作られている。通常オンのデバイスは、ドリフ
ト領域に対してゲート電極１９４に負電圧を加えること
によって非導通となる。しかしながら、ドリフト領域は
不純物濃度が低いので、この通常オンのデバイスの抵抗
は、ゼロ電圧のゲート・バイアス電圧で最小値をとらな
い。従って、最小オン抵抗を得るには、正のゲート中バ
イアス電圧を加えることが望ましい。

この蓄積モードのデバイスでは、最小オン抵抗を得るた
めに、ゲート電極を低不純物濃度のドリフト領域の厚さ
全体に亘って延在させて、蓄積層がソース領域からドレ
イン領域まで切れ目なく連続して延在するようにするこ
とが重要である。ソース及びドレイン領域の間にて蓄積
層に切れ目があれば、デバイスの全伝導度が低下する。

３μｍ幅の溝及び３μ層幅のメサを有すると共に、０．
１２７ｍ鳳（５ミル）の全厚さと、厚さが３μ−で不純
物濃度が約５Ｘ１０１３原子数／ｃｌ１３のドリフト領
域とを有する本実施例による蓄積モードのデバイスは厚
さが５００人のゲート酸化膜を介してＩＯＶのゲート・
バイアス電圧を加えて蓄積層を形成しした場合、約０．
０２５ミリオーム・Ｃ−の固有オン抵抗を何する。この
固有オン抵抗値は従来技術による２５Ｖ溝造の場合の８
分の１であり、第３図のデバイスは従来の如何なる電界
効果トランジスタ構造で得られるものよりも実質的に優
れ、しかも同期式整流回路のスイッチング・デバイスと
して用いた場合、その両端間の電圧降下を低減する上で
有利である。また、例えばＩＭＨｚ以上の非常に高い周
波数での使用に対して重要なことは、この構造体では全
く寄生パイポ−ラブバイスが存在しないという点である
。このため、ターンオンしてインダクタ２２による電流
を通すようにする寄生ダイオードは存在しない。

この結果、このような整流回路の動作周波数は、スイッ
チング・デバイスの中の寄生デバイスによって制限を受
けることはない。しかしながら、前述の整流回路の両方
のＦＥＴがオフのときにインダクタの電流を通すのに、
（例えば第１０図に示したショットキー・ダイオードの
ような）何らかの他の機構を設ける必要がある。

第４図のデバイスでは、図のＹ方向に平行に直線状に延
在するように溝とゲート電極とが配置されているこの構
造は好ましいものであるが、溝は任意の所望の形状にす
ることができ、例えば六角形、矩形、円形などの他の形
のメサ部分を残すように形成してよい。

第５図はメサ構造の変形例を示したものである。この場
合、デバイス１７０′は複数の離間した矩形のメサ１７
９′を備えており、各メサのソース領域部分及びドリフ
ト領域セグメントは溝１７８′及びその中のゲート電極
１９４′により他の全てのソース及びドリフト領域部分
から離間されている。この構造によって相互接続された
ゲート電極が得られる。

第４図では、種々のメサ部分が相互に接続されていない
ように見える。しかしながら、これらのメサ部分は同図
では示していないデバイスの一部分で接続することがで
き、これによりデバイスには実質的に連続した単一のメ
サのみが存在する。

第６図はこういった構成を明確に示している。この場合
のデバイス１７０′においては、メサ構造体１７９″は
交差接続部を含み、また複数の別々の溝が設けられてい
る。デバイス１７０′のこの構造において、交差中心（
交差接続部が並列なＹ方向のメサ部分を横切る位置）で
のメサ部分はゲート電極部分１９４′に対して十分に近
接して位置して、空乏電位がゲート電極に加えられたと
きに空乏するように注意を払う必要がある。第５図及び
第６図の構造の各部分は、第４図の対応する部分と同一
の参照番号にダッシュを１つ（第５図）又は２つ（第６
図）付して示しである。

本発明によるデバイスは固有オン抵抗が極めて小さいの
で、ソース電極とソース領域との間、及びドレイン電極
とドレイン領域との間の各接触抵抗が、オン状態におけ
るデバイスの全電圧降下に対して決定的な比率を占める
。従って、このデバイスの半導体構造について十分な利
益を得るには、極めて低い抵抗のソース及びドレイン電
極接触部をデバイスに設ける必要がある。現在のところ
、シリサイド・コンタクトが好ましいと考えられる。

第４図のデバイスは最大５０Ｖまでの印加電圧に耐えｉ
りるように設計することができる。更に高い電圧の場合
には、オフ状態でゲート絶縁層がデバイスに加わる全ソ
ース・ドレイン間電圧を支持する必要があることから、
デバイス内部の降伏電圧が相当重要となってくる。降伏
電圧は溝の底部の近傍に比較的厚い酸化物層を設けるこ
とによって高めることができる。シリコン・デバイスの
場合には最大電圧を相当高くするとき、特殊な設計を用
いる必要がある。

２５ないし５０Ｖの最大電圧を有するデバイスは、直流
出力電圧が約５ｖまでの適正な設計の同期式整流段に対
する回路要件を全て満たすことができる。

電流が効率的に流れ、構造が経済的であり、しかも望ま
しくない方向に全く流れることなく本来の傾向に従って
、電流が印加電圧に応答して上下両電力コンタクト間を
流れるということから、本発明によるデバイスを垂直型
デバイスとして形成することが好ましい。しかしながら
、この代わりに、本発明によるデバイスを、希望により
、横型（ラテラル）デバイスとして設計することができ
る。しかし、同一の設計ルールを用いて製造した垂直型
デバイスと同程度の低い固をオン抵抗をもたらすのに、
この種横型デバイスの設計には注意を要する。

本発明によるデバイスを製造する好ましい方法としては
、まず実質的に平坦な表面をａするウェハに、先ず３つ
の層（ドレイン、ドリフト及びソース）を形成する。こ
のプロセスは、ドレイン層を構成する基板上にドリフト
及びソース層をエピタキシャル成長させるか、又はドリ
フト層を構成する基板にソース及びドレイン層を拡散に
より形成することによって行うことができる。ドレイン
領域を基板で構成し、このドレイン領域上にドリフト領
域をエピタキシャル成長させ、このドリフト領域にソー
ス領域を拡散により形成することが好ましい。次に、例
えば反応性イオンエツチング（ＲＩ　Ｅ）のような適切
なエツチング除去プロセスを使用して溝を形成する。し
かる後に、メサの側壁及び溝の底部を酸化して、ゲート
絶縁層を形成する。また、溝底部での絶縁破壊（降伏）
が問題となる場合、溝底部の近傍の酸化物層をより厚く
したり、溝の底部を丸めたりするのが好ましい。

溝底部の比較的厚い酸化物層は、ゲート酸化物の成長の
前に、溝底部のシリコン中に酸素を注入することによっ
て設けることができる。ＲＩＥによって溝を形成した場
所には、ＲＩＥプロセスにより生じた損傷を幾分なりと
も取り除くために、ゲート酸化物を成長させる前に酸化
物層を成長させてこれを除去するのが好ましい。しかし
ながら、このプロセスは、この全てＮ型の構造に対して
はＮＰＮ構造の場合はど必要なものではない。ゲート酸
化物を形成した後、溝の中にゲート導体を堆積し、この
ゲート導体−Ｌに絶縁層を形成する。その後、ソース及
びドレイン電極をソース及びドレイン領域−Ｌにそれぞ
れ形成する。この代わりに、他の製造方法を使用するこ
とができる。この一般的な構造をａするデバイスの製造
に関する詳細な情報は、前述の米国特許出願、特に前記
米国特許出願第９３８，６６６号に記載されている。

第４図ないし第６図のデバイスは、各領域が唯１つの構
成部分のみを持つソース領域、ドリフト領域及びドレイ
ン領域を有する３層式デバイスとしてそれぞれ示したが
、この代わりにこれらのデバイスは、ドリフト領域が特
定の所望の動作特性に応じて相異なる不純物濃度を有す
る２つ又はそれ以上の異なる領域部分で構成されるよう
にして製造することができる。同期式整流回路の整流デ
バイスとして本発明による全てＮ！２のデバイスを使用
することによって、その動作周波数をＩＭＨ２より充分
高い周波数まで高めることができ、これにより低電圧側
の整流デバイスの動作特性が同期式整流回路の周波数制
限要素とならないようにする。

以上、本発明を好ましい実施例について詳細に説明した
が、当業者には数多くの修正や変更を行なうことができ
よう。例えば、デバイスを全てＰ型材料又はシリコン以
外の半導体材料で製造することができる。第３図及び第
４図の実施例のデバイスを、希望により、ｑｌ−のデバ
イスに組み合わせＣ１その一部を第３図に従って閘成し
、別の部分を第４図に従って構成することができる。溝
は真直ぐな垂直壁以外の形状を有することができ、また
酸化物体の構成形状は特定の要求に合わせて変えること
ができる。従って、こういった数多くの修正や変更は全
て特許請求の範囲によって本発明の真の精神及び範囲に
含まれるものと考えられたい。

【図面の簡単な説明】

第１図は従来技術による電源装置の隔離変圧器／整流段
を概略的に示す回路図、第２図は従来技術による同期式
整流型電源装置の隔離変圧器を含む整流段を概略的に示
す回路図、第３図は全てＮ型土導体材料で形成したＦＥ
Ｔの一実施例を部分的に切り取った状態で示す部分断面
斜視図、第４図は全てＮ’！半導体の電界効果デバイス
の一実施例を同様にして部分的に切り取った状態で示す
部分断面斜視図、第５図は第４図のデバイスに対すイオ
ードに流れる電流とダイオードの両端間の電る変形例を
同様にして示す部分断面斜視図、第６図は第４図のデバ
イスの別の変形例を同様にして示す部分断面斜視図、第
７図は従来のＦＥＴを示す部分断面斜視図、第８図はタ
ーンオフの際にダ圧とを示すグラフ、第９図はダイオー
ドの電流（１）対電圧（Ｖ）特性を示すグラフ、また第
１０図は本発明による同期式整流回路の隔離変圧器を含
む整流段を概略的に示す回路図である。 〔主な符号の説明］ １２：変圧器、 ２０：出力フィルタ・ ４２’、４４’　　：ＦＥＴ。 ４６．４８ニジヨツトキー・ダイオード。

Claims (1)

1. 【特許請求の範囲】 １、導通状態が外部信号により制御されるスイッチング
   ・デバイス、及び整流するために交流電圧を前記スイッ
   チング・デバイスに印加するための変圧器を含む形式の
   同期式整流回路において、前記スイッチング・デバイス
   の各々を、半導体材料が全て単一の導電型である絶縁ゲ
   ート電界効果トランジスタと、該電界効果トランジスタ
   に並列に接続され、かつ該電界効果トランジスタが非導
   通のときに順方向に過渡電流を導く向きに配置されたダ
   イオードと、で構成したことを特徴とする同期式整流回
   路。 ２、前記各スイッチング・デバイスが前記電界効果トラ
   ンジスタ及び前記ダイオードを集積化した単一のチップ
   よりなる、請求項１記載の同期式整流回路。 ３、前記ダイオードがショットキー・ダイオードである
   、請求項１記載の同期式整流回路。 ４、前記の集積化したスイッチング・デバイスが、前記
   電界効果トランジスタのソース及びドレイン電極間に前
   記ダイオードを接続した３端子のデバイスであり、この
   ３つの端子がソース、ドレイン及びゲート端子である、
   請求項２記載の同期式整流回路。 ５、前記ダイオードがショットキー・ダイオードである
   、請求項４記載の同期式整流回路。 ６、前記変圧器の二次巻線が中心タップを共通とし且つ
   第１及び第２の出力端子をそれぞれ有する第１及び第２
   の部分を含み、 前記変圧器の中心タップに接続された入力端子、出力端
   子、及び基準端子を有する出力フィルタが設けられ、 前記スイッチング・デバイスの第１のスイッチング・デ
   バイスが前記変圧器の前記第１の出力端子と前記出力フ
   ィルタの基準端子との間に接続され、 前記スイッチング・デバイスの第２のスイッチング・デ
   バイスが前記変圧器の第２の出力端子と前記出力フィル
   タの基準端子との間に接続されている、請求項１記載の
   同期式整流回路。 ７、前記出力フィルタの出力端子の直流電圧が前記基準
   端子に対して正である場合、前記スイッチング・デバイ
   スは前記ダイオードの陽極が前記基準端子に接続される
   ように配置されている、請求項６記載の同期式整流回路
   。 ８、前記変圧器が２ＭＨｚを越える周波数で動作するも
   のであり、前記ダイオードが１００ナノ秒未満の逆回復
   時間を有している、請求項６記載の同期式整流回路。 ９、前記変圧器が２ＭＨｚを越える周波数で動作するも
   のであり、前記ダイオードが１００ナノ秒未満の逆回復
   時間を有している、請求項１記載の同期式整流回路。 １０、導通状態が外部信号により制御されるスイッチン
   グ・デバイス、及び整流のために交流電圧を前記スイッ
   チング・デバイスに加えるための変圧器を含む形式の同
   期式整流回路において、前記スイッチング・デバイスの
   各々を、絶縁ゲート電界効果トランジスタと、該電界効
   果トランジスタに並列に接続され、かつ該電界効果トラ
   ンジスタが非導通のときに過渡電流を順方向に導く向き
   に配置されたショットキー・ダイオードと、で構成した
   ことを特徴とする同期式整流回路。 １１、前記各スイッチング・デバイスが前記電界効果ト
   ランジスタ及び前記ダイオードを集積化した単一のチッ
   プよりなる、請求項１０記載の同期式整流回路。 １２、前記の集積化したスイッチング・デバイスが、前
   記電界効果トランジスタのソース及びドレイン電極間に
   前記ショットキー・ダイオードを接続した３端子のデバ
   イスであり、この３つの端子がソース、ドレイン及びゲ
   ート端子である、請求項１１記載の同期式整流回路。 １３、前記変圧器の二次巻線が中心タップを共通とし且
   つ第１及び第２の出力端子をそれぞれ有する第１及び第
   ２の部分を含み、 前記変圧器の中心タップに接続された入力端子、出力端
   子、及び基準端子を有する出力フィルタが設けられ、 前記スイッチング・デバイスの第１のスイッチング・デ
   バイスが前記変圧器の第１の出力端子と前記出力フィル
   タの基準端子との間に接続され、前記スイッチング・デ
   バイスの第２のスイッチング・デバイスが前記変圧器の
   第２の出力端子と前記出力フィルタの基準端子との間に
   接続されている、請求項１０記載の同期式整流回路。 １４、前記出力フィルタの出力端子の直流電圧が前記基
   準端子に対して正である場合、前記スイッチング・デバ
   イスは前記ショットキー・ダイオードの陽極が前記基準
   端子に接続されるように配置されている、請求項１３記
   載の同期式整流回路。 １５、前記変圧器が２ＭＨｚを越える周波数で動作する
   ものであり、前記ダイオードが１００ナノ秒未満の逆回
   復時間を有している、請求項１３記載の同期式整流回路
   。 １６、前記変圧器が２ＭＨｚを越える周波数で動作する
   ものであり、前記ダイオードが１００ナノ秒未満の逆回
   復時間を有している、請求項１０記載の同期式整流回路
   。