JP5472354B2

JP5472354B2 - スイッチング電源装置

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Publication number: JP5472354B2
Application number: JP2012073408A
Authority: JP
Inventors: 達也細谷
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2012-03-28
Filing date: 2012-03-28
Publication date: 2014-04-16
Anticipated expiration: 2032-03-28
Also published as: US20130257393A1; JP2013207894A; CN103368384B; US9601996B2; CN103368384A

Description

この発明は、スイッチング電源装置に関し、特に電流の導通を断続的にオン、オフするスイッチング素子を備える、スイッチング電源装置に関する。

この種の装置の一例が、特許文献１に開示されている。この背景技術によれば、インダクタがダイオードに直列接続され、この直列接続構造にＣＲスナバ回路が並列接続される。ダイオードの逆回復時間における短絡電流は、ダイオードに直列接続されたインダクタによって低減され、これによってノイズを抑制することができる。

特開昭６１−２８０７６９号公報

しかし、背景技術では、ＣＲスナバ回路を構成する抵抗での電力損失が大きく、電力変換性能に限界がある。

それゆえに、この発明の主たる目的は、電力変換性能を高めることができる、スイッチング電源装置を提供することである。

この発明に従うスイッチング電源装置(10：実施例で相当する参照符号。以下同じ)は、第１インダクタ(L1)を経て入力された電流を断続的に導通させるべくオン／オフされるスイッチング素子(Q1)、スイッチング素子がオフされる期間に第１インダクタを経て入力された電流を負荷(EC1)に供給する導通路(CL1)、負荷に電流を供給する導通路に設けられた第１整流素子(D1)、第１整流素子と直列接続されて導通路に設けられた第２インダクタ(La)、および第１整流素子が有する逆回復時間よりも短い逆回復時間を有し、負荷に電流を供給する第２インダクタに並列接続された第２整流素子(D2)、を備える。

好ましくは、第１整流素子の耐圧特性は第２整流素子の耐圧特性よりも高い。

好ましくは、第１整流素子と並列接続された容量性インピーダンス(C1, Lb)がさらに備えられる。

好ましくは、第２整流素子は第１整流素子の出力側に設けられる。

好ましくは、容量性インピーダンスは互いに直列接続されたキャパシタ(C1)および第３インダクタンス(Lb)を含む。

好ましくは、第２インダクタまたは第３インダクタは、フェライトまたはアモルファスを材料とする。

さらに好ましくは、第２インダクタまたは第３インダクタは、フェライトビーズまたはアモルファスビーズを用いる。

好ましくは、第１整流素子にＦＥＴを用いる。

この発明によれば、第２整流素子の逆回復時間は、第１整流素子の逆回復時間よりも非常に短く、実質的には考慮する必要がない。第２整流素子が非導通となると、第１整流素子の逆回復時間に逆流する電流のピーク値は、第２インダクタによって抑制される。これによって、逆流による電力損失が防止され、電力変換性能が向上する。

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。

この発明の一実施例の構成を示す回路図である。（Ａ）はスイッチング素子Ｑ１のゲート・ソース間電圧Ｖｇｓの変化の一例を示す図であり、（Ｂ）はスイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓの変化の一例を示す波形図であり、（Ｃ）はスイッチング素子Ｑ１を導通するドレイン電流Ｉｄの変化の一例を示す波形図であり、（Ｄ）は整流ダイオードＤ１を導通する電流の変化の一例を示す波形図であり、（Ｅ）はインダクタＬａを導通する電流の変化の一例を示す波形図であり、（Ｆ）は高速ダイオードＤ２を導通する電流の変化の一例を示す波形図であり、（Ｇ）はキャパシタＣ１の端子電圧の変化の一例を示す波形図である。時刻ｔ１〜ｔ４の時間にスイッチング素子Ｑ１を導通する電流の変化の一部を示す波形図である。（Ａ）は時刻ｔ１〜ｔ２の時間における電流の流れの一例を示す図解図であり、（Ｂ）は時刻ｔ２〜ｔ３の時間における電流の流れの一例を示す図解図であり、（Ｃ）は時刻ｔ３〜ｔ４の時間における電流の流れの一例を示す図解図である。（Ａ）は時刻ｔ４〜ｔ５の時間における電流の流れの一例を示す図解図であり、（Ｂ）は時刻ｔ５〜ｔ６の時間における電流の流れの一例を示す図解図であり、（Ｃ）は時刻ｔ６〜ｔ７の時間における電流の流れの一例を示す図解図である。時刻ｔ７〜ｔ８の時間における電流の流れの一例を示す図解図である。この発明の他の実施例の構成を示す回路図である。

図１を参照して、この実施例のスイッチング電源装置１０は、電源１２が接続されるプラス側の入力端子Ｖｉｎ（＋）とマイナス側の入力端子Ｖｉｎ（−）とを含む。電源１２は交流電圧を全波整流して得られた電圧を出力する電源に相当し、電圧は入力端子Ｖｉｎ（＋）およびＶｉｎ（−）に印加される。

入力端子Ｖｉｎ（＋）は、互いに直列接続されたインダクタＬ１，整流素子である整流ダイオードＤ１およびインダクタＬａを介して、電解コンデンサＥＣ１の一方端およびプラス側の出力端子Ｖｏｕｔ（＋）と接続される。また、入力端子Ｖｉｎ（−）は、電解コンデンサＥＣ１の他方端およびマイナス側の出力端子Ｖｏｕｔ（−）と接続される。ここで、入力端子Ｖｉｎ（＋）と出力端子Ｖｏｕｔ（＋）とを結ぶ経路を特に“導通路ＣＬ１”と定義する。また、整流ダイオードＤ１は、アノードがインダクタＬ１と接続されかつカソードがインダクタＬａと接続される姿勢、つまり電解コンデンサＥＣ１を向く姿勢で、導通路ＣＬ１に設けられる。

整流ダイオードＤ１には、互いに直列接続されたキャパシタＣ１およびインダクタＬｂが並列接続される。より具体的には、キャパシタＣ１が整流ダイオードＤ１のアノード側に配置され、インダクタＬｂが整流ダイオードＤ１のカソード側に配置される。また、インダクタＬａまたはＬｂは、フェライトまたはアモルファスを材料とする。

インダクタＬａには、整流素子である高速ダイオードＤ２が並列接続される。高速ダイオードＤ２は、整流ダイオードＤ１の方向と同じ方向を向く姿勢、つまり電解コンデンサＥＣ１を向く姿勢で配置される。ここで、高速ダイオードＤ２の逆回復時間は、整流ダイオードＤ１の逆回復時間よりも非常に短く、実質的には考慮する必要がない。また、整流ダイオードＤ１の耐圧特性は、高速ダイオードＤ２の耐圧特性よりも高い。すなわち、整流ダイオードＤ１は高速ダイオードＤ２よりも高耐圧である。

スイッチング素子Ｑ１は、整流ダイオードＤ１のアノードと入力端子Ｖｉｎ（−）との間に接続される。具体的には、スイッチング素子Ｑ１はＦＥＴであり、ドレインが整流ダイオードＤ１のアノードと接続される一方、ソースが入力端子Ｖｉｎ（−）と接続される。スイッチング素子Ｑ１は、時間Ｔを１スイッチング周期として図２（Ａ）に示すようにオン／オフされる。また、時間Ｔに属する時刻ｔ１〜ｔ７の各々を基準として、スイッチング電源装置１０は、以下のように動作する。
（１）時刻ｔ１〜ｔ２

スイッチング素子Ｑ１は時刻ｔ１にオンされる。図２（Ｂ）に示すように、スイッチング素子Ｑ１のドレイン・ソース間電圧Ｖｄｓは０Ｖまで急速に低下する。また、図２（Ｃ）に示すように、スイッチング素子Ｑ１を導通するドレイン電流Ｉｄは、インダクタＬａによって抑制されながら増加する。さらに、図２（Ｄ）〜図２（Ｅ）に示すように、ダイオードＤ１およびインダクタＬａをそれぞれ導通する電流Ｉ＿Ｄ１およびＩ＿Ｌａは、大きな傾きで減少し、時刻ｔ２に０Ａまで低下する。つまり、時刻ｔ１〜ｔ２の時間において、ドレイン電流Ｉｄ，電流Ｉ＿Ｄ１およびＩ＿Ｌａは、図４（Ａ）に示すように流れる。
（２）時刻ｔ２〜ｔ３

時刻ｔ２〜ｔ３の時間は、ダイオードＤ１の逆回復時間における蓄積時間に相当する。電流Ｉ＿ＬａおよびＩ＿Ｄ１は、図２（Ｄ）〜図２（Ｅ）に示すように、インダクタＬａおよびダイオードＤ１を逆流する。スイッチング素子Ｑ１を導通するドレイン電流Ｉｄは、インダクタＬａによって抑制されつつ、図２（Ｃ）に示すように増加し続ける。つまり、時刻ｔ２〜ｔ３の時間において、ドレイン電流Ｉｄ，電流Ｉ＿Ｄ１およびＩ＿Ｌａは、図４（Ｂ）に示すように流れる。ダイオードＤ１の逆回復時間における蓄積時間は、時刻ｔ３に終了する。

インダクタＬａがなければ、ダイオードＤ１を逆流する電流Ｉ＿Ｄ１が急激に増大し、スイッチング素子Ｑ１を導通するドレイン電流Ｉｄのピーク値がＩｐ´まで増大する（図３参照）。しかし、この実施例のようにインダクタＬａを設けることで、ドレイン電流Ｉｄのピーク値がＩｐまで抑えられる。
（３）時刻ｔ３〜ｔ４

時刻ｔ３〜ｔ４の時間は、ダイオードＤ１の逆回復時間における遷移時間に相当する。この時間には、電流Ｉ＿Ｌａが図２（Ｅ）に示すようにインダクタＬａを逆流する。キャパシタＣ１はインダクタＬａを逆流する電流Ｉ＿Ｌａによって充電され、キャパシタＣ１の両端に現われた電圧Ｖ＿Ｃ１は図２（Ｇ）に示すように増大する。インダクタＬａの電流エネルギーは、こうしてキャパシタＣ１の静電エネルギーに変換される。インダクタＬａを逆流する電流Ｉ＿Ｌａは、時刻ｔ４に０Ａまで戻る。つまり、時刻ｔ３〜ｔ４の時間において、ドレイン電流Ｉｄおよび電流Ｉ＿Ｌａは、図４（Ｃ）に示すように流れる。
（４）時刻ｔ４〜ｔ５

スイッチング素子Ｑ１はオン状態であり、インダクタＬ１の電流Ｉ＿Ｌ１は増加する。これによって、インダクタＬ１に電流エネルギーが蓄積される。スイッチング素子Ｑ１は、時刻ｔ５にオフされる。ドレイン電流Ｉｄは、図５（Ａ）に示すように流れる。
（５）時刻ｔ５〜ｔ６

スイッチング素子Ｑ１の両端に現われた寄生容量に電荷が蓄積され、ドレイン・ソース間電圧Ｖｄｓが図２（Ｂ）に示すように増加する。スイッチング素子Ｑ１を導通するドレイン電流Ｉｄは、図２（Ｂ）に示すように、０Ａまで急激に低下する。キャパシタＣ１に蓄積された電荷はダイオードＤ２を通して放電され（図２（Ｆ）参照）、キャパシタＣ１の両端に現われた電圧Ｖ＿Ｃ１は図２（Ｇ）に示すように低下する。また、図２（Ｄ）に示すように、ダイオードＤ１は時刻ｔ６に導通状態に遷移する。時刻ｔ５〜ｔ６の時間において、ドレイン電流Ｉｄおよび電流Ｉ＿Ｄ２は図５（Ｂ）に示すように流れる。

なお、図５（Ｂ）に示すドレイン電流Ｉｄはスイッチング素子Ｑ１の寄生容量に電荷を蓄積するためのものであり、ドレイン電流Ｉｄが流れる時間は短時間であるため、この時間におけるドレイン電流Ｉｄの変化は図２（Ｃ）の電流波形に現われていない。
（６）時刻ｔ６〜ｔ７

インダクタＬａを流れる電流Ｉ＿Ｌａは図２（Ｅ）に示すように急速に増加し、ダイオードＤ２を流れる電流Ｉ＿Ｄ２は図２（Ｆ）に示すように急速に減少する。電流Ｉ＿Ｄ２は、時刻ｔ７に０Ａまで低下する。時刻ｔ４〜ｔ５の時間にインダクタＬ１に蓄えられた電流エネルギーに基づく電流Ｉ＿Ｌ１は、時刻ｔ６〜ｔ７の時間において、ダイオードＤ１，インダクタＬａおよびダイオードＤ２を図５（Ｃ）に示すように流れる。
（７）時刻ｔ７〜ｔ８

インダクタＬ１から出力された電流Ｉ＿Ｌ１は、ダイオードＤ１およびインダクタＬａを経て電界コンデンサＥＣ１に供給される。図２（Ｅ）に示すように、インダクタＬ１およびＬａをそれぞれ流れる電流Ｉ＿Ｌ１およびＩ＿Ｌａは供給とともに緩やかに減少する。スイッチング素子Ｑ１は、時刻ｔ８に再びオンされる。時刻ｔ７〜ｔ８において、ドレイン電流Ｉｄ，電流Ｉ＿Ｄ１およびＩ＿Ｌａは、図６に示すように流れる。

以上の説明から分かるように、スイッチング素子Ｑ１は、インダクタＬ１を経て入力された電流を断続的に導通させるべくオン／オフされる。スイッチング素子Ｑ１がオフされる期間において入力された電流は、導通路ＣＬ１を経て電解コンデンサＥＣ１に供給される。整流ダイオードＤ１は、電解コンデンサＥＣ１を向いて導通路ＣＬ１に設けられる。インダクタＬａは、整流ダイオードＤ１と直列接続されて導通路ＣＬ１に設けられる。高速ダイオードＤ２は、整流ダイオードＤ１の逆回復時間よりも短い逆回復時間を有し、電解コンデンサＥＣ１を向いてインダクタＬａに並列接続される。

高速ダイオードＤ２の逆回復時間は、整流ダイオードＤ１の逆回復時間よりも短い。高速ダイオードＤ２の逆回復時間が終了すると、その後の整流ダイオードＤ１の逆回復時間に逆流する電流のピーク値は、インダクタＬａによって抑制される。これによって、逆流による損失が防止され、電力変換効率が向上する。

なお、この実施例では、整流素子として整流ダイオードＤ１を用いて構成しているが、図７のスイッチング電源装置１０Ａに示すように、整流ダイオードＤ１に代えて寄生ダイオード（ボディダイオード）を有するＦＥＴを用いた同期整流方式を採用してもよい。

また、この実施例では、インダクタＬｂをキャパシタＣ１に直列接続するようにしているが、インダクタＬｂは省略するようにしてもよい。また、キャパシタＣ１は整流素子である整流ダイオードＤ１またはＦＥＴに寄生的に存在する寄生容量を用いてもよい。

また、スイッチング電源装置に接続される電源は、直流電圧を出力する電源であってもよい。

１０，１０Ａ …スイッチング電源装置
１２ …交流電圧源
１４ …負荷
Ｄ１ …整流ダイオード
Ｄ２ …高速ダイオード
Ｌ１，Ｌａ，Ｌｂ …インダクタ
ＥＣ１ …電解コンデンサ
Ｃ１ …キャパシタ
Ｑ１ …スイッチング素子

Claims

第１インダクタを経て入力された電流を断続的に導通させるべくオン／オフされるスイッチング素子、
前記スイッチング素子がオフされる期間に前記第１インダクタを経て入力された電流を負荷に供給する導通路、
前記負荷に電流を供給する前記導通路に設けられた第１整流素子、
前記第１整流素子と直列接続されて前記導通路に設けられた第２インダクタ、および
前記第１整流素子が有する逆回復時間よりも短い逆回復時間を有し、前記負荷に電流を供給する前記第２インダクタに並列接続された第２整流素子、
を備える、スイッチング電源装置。
前記第１整流素子の耐圧特性は前記第２整流素子の耐圧特性よりも高い、請求項１記載のスイッチング電源装置。
前記第１整流素子と並列接続された容量性インピーダンスをさらに備える、請求項１または２記載のスイッチング電源装置。
前記第２整流素子は前記第１整流素子の出力側に設けられる、請求項１ないし３のいずれかに記載のスイッチング電源装置。
前記容量性インピーダンスは互いに直列接続されたキャパシタおよび第３インダクタンスを含む、請求項１ないし４のいずれかに記載のスイッチング電源装置。
前記第２インダクタまたは前記第３インダクタは、フェライトまたはアモルファスを材料として用いる、請求項１ないし５のいずれかに記載のスイッチング電源装置。
前記第２インダクタまたは前記第３インダクタは、フェライトビーズまたはアモルファスビーズを用いる、請求項６記載のスイッチング電源装置。
前記第１整流素子にＦＥＴを用いる、請求項１ないし７のいずれかに記載のスイッチング電源素子。