JP5776843B2 - 複合半導体スイッチ装置 - Google Patents
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Description
本発明は、複合半導体スイッチ装置に関するものである。
従来の複合半導体スイッチ装置は、下記特許文献1に示すように、金属酸化膜半導体電界効果トランジスタと絶縁ゲートバイポーラトランジスタとを並列接続して、スイッチング動作をすることで電力変換を行うスイッチ回路において、金属酸化膜半導体電界効果トランジスタは、ゲート閾値電圧を絶縁ゲートバイポーラトランジスタのゲート閾値電圧よりも低くしているものである。
すなわち、IGBTとMOSFETとを並列に接続し、小電流ではIGBTよりも飽和電圧が低いMOSFETに電流を流し、中電流ではIGBTとMOSFETとが電流を分担し、大電流ではMOSFETよりも飽和電圧が低いIGBTに電流を流している。
かかる複合半導体スイッチ装置によれば、オン時の飽和電圧は小電流領域ではMOSFET、大電流領域ではIGBTになるので、すべての電流領域でMOSFET単体又はIGBT単体の飽和電圧よりも低くなり、オン損失が減少して変換効率を向上させている。
すなわち、IGBTとMOSFETとを並列に接続し、小電流ではIGBTよりも飽和電圧が低いMOSFETに電流を流し、中電流ではIGBTとMOSFETとが電流を分担し、大電流ではMOSFETよりも飽和電圧が低いIGBTに電流を流している。
かかる複合半導体スイッチ装置によれば、オン時の飽和電圧は小電流領域ではMOSFET、大電流領域ではIGBTになるので、すべての電流領域でMOSFET単体又はIGBT単体の飽和電圧よりも低くなり、オン損失が減少して変換効率を向上させている。
他の従来の複合半導体スイッチ装置は、下記特許文献2に示すように、負荷に給電するために並列接続されたスイッチングトランジタと、負荷電流に応答して各パルスサイクル毎に1個のパルス信号を有するパルス幅変調されたパルスサイクルを提供するパルス発生器とを備えており、パルスサイクルにおいて所定のトランジスタが他のトランジスタより先行してオンに転じることにより全ターンオン損失を消費するとともに、所定のトランジスタが他のトランジスタより遅れてオフに転ずることにより全ターンオフ損失を消費するようにした交互セレクタを備えたものである。
かかる複合半導体スイッチ装置によれば、MOSFETトランジスタを並列接続した場合において、各トランジスタの均等なスイッチング損失の分担を可能とし得る。
上記特許文献1に記載の複合半導体スイッチ装置では、半導体素子のスイッチング損失をケートの閾値電圧によりMOSFET,IGBTに負担する技術であり、上記特許文献2に記載の複合半導体スイッチ装置では、トランジスタのオン・オフ時に生じるスイッチング損失を均等にする技術である。
しかしながら、半導体素子には、スイッチング損失と定常損失とがあり、これら両者の電力損失が複合半導体スイッチ装置を成す第1の半導体素子と第2の半導体素子との電力損失特性が異なる場合には、該電力損失特性に応じて各半導体素子にスイッチング損失と定常損失とを適切に負担していないという課題を有することを見出した。
しかしながら、半導体素子には、スイッチング損失と定常損失とがあり、これら両者の電力損失が複合半導体スイッチ装置を成す第1の半導体素子と第2の半導体素子との電力損失特性が異なる場合には、該電力損失特性に応じて各半導体素子にスイッチング損失と定常損失とを適切に負担していないという課題を有することを見出した。
本発明は、上記のような課題を解決するためになされたもので、並列接続したスイッチング損失特性の異なる第1及び第2の半導体素子を並列接続して、これら第1及び第2の半導体素子の電力損失特性に応じて第1、第2の半導体に制御指令信号を与える複合半導体スイッチ装置を提供することを目的とする。
第1の発明に係る複合半導体スイッチ装置は、オン・オフのスイッチ動作に伴いスイッチング損失が生じる第1の半導体素子と、該第1の半導体素子に並列接続されると共に、オン・オフのスイッチ動作に伴い前記第1の半導体素子よりも高い前記スイッチング損失が生じる第2の半導体素子と、前記第1の半導体素子に第1のオン指令信号を与えた後、前記第2の半導体素子に第2のオン指令信号を与えてから、前記第1のオン指令信号を消滅して、前記第1の半導体素子に第3のオン指令信号を与えた後に、前記第2のオン指令信号を消滅する制御手段と、を備えたことを特徴とするものである。
かかる複合半導体スイッチ装置によれば、制御手段により第1の半導体素子に第1のオン指令信号を与えて第1の半導体素子をオンした後、第2の半導体素子に第2のオン指令信号を与えてから、第1のオン指令信号を消滅して、第1の半導体素子に第3のオン指令信号を与えた後に、第2のオン指令信号を消滅する
これにより、オン・オフ損失のみが第1の半導体素子に生じ、定常損失が第2の半導体素子に生じるので、スイッチング損失特性に応じて各半導体素子に電力損失を適切に分担できる。
かかる複合半導体スイッチ装置によれば、制御手段により第1の半導体素子に第1のオン指令信号を与えて第1の半導体素子をオンした後、第2の半導体素子に第2のオン指令信号を与えてから、第1のオン指令信号を消滅して、第1の半導体素子に第3のオン指令信号を与えた後に、第2のオン指令信号を消滅する
これにより、オン・オフ損失のみが第1の半導体素子に生じ、定常損失が第2の半導体素子に生じるので、スイッチング損失特性に応じて各半導体素子に電力損失を適切に分担できる。
第2の発明に係る複合半導体スイッチ装置における制御手段は、2のオン指令信号の立ち上りの際における第1のオン指令信号との重なりが第2の半導体素子のターンオン時間以上で、該ターンオン時間の二倍以下であるように第1及び第2のオン指令信号を発生する、ことが好ましい。
これにより、第1の半導体素子がターンオンした状態において、第2の半導体素子を確実にターンオンした後、第1の半導体素子を速やかにオフするので、第1の半導体素子の定常時の電力損失を低減できる。
これにより、第1の半導体素子がターンオンした状態において、第2の半導体素子を確実にターンオンした後、第1の半導体素子を速やかにオフするので、第1の半導体素子の定常時の電力損失を低減できる。
第3の発明に係る複合半導体スイッチ装置における制御手段は、第3のオン指令信号が立ち上がる際における第2のオン指令信号との重なりが第2の半導体素子のターンオフ時間以上で、該ターンオフ時間の二倍以下であるように第2及び第3のオン指令信号を発生する、ことが好ましい。
これにより、第1の半導体素子を導通状態において、第2の半導体素子がターンオフした後、第1の半導体素子を速やかにオフするので、第1の半導体素子の定常時の電力損失を低減できる。
また、上記第2及び第3の発明に係る複合半導体スイッチ装置を組合せることにより、第1の半導体素子が略オン・オフ損失を担い、第2の半導体素子が略定常損失を担うことができる。したがって、第1の半導体素子にオン・オフ損失、第2の半導体素子に定常損失を適切に負担し得る。
これにより、第1の半導体素子を導通状態において、第2の半導体素子がターンオフした後、第1の半導体素子を速やかにオフするので、第1の半導体素子の定常時の電力損失を低減できる。
また、上記第2及び第3の発明に係る複合半導体スイッチ装置を組合せることにより、第1の半導体素子が略オン・オフ損失を担い、第2の半導体素子が略定常損失を担うことができる。したがって、第1の半導体素子にオン・オフ損失、第2の半導体素子に定常損失を適切に負担し得る。
本発明によれば、並列接続したスイッチング損失特性の異なる第1及び第2の半導体素子を並列接続して、これら半導体素子のスイッチング損失特性を考慮して第1、第2の半導体素子にそれぞれ第1,第2の制御指令信号を与えるので、第1、第2の半導体素子にスイッチング損失を適切に負担し得る複合半導体スイッチ装置を得ることができる。
1 複合半導体スイッチ装置、11 第1の半導体素子、12 第2の半導体素子、20 制御器、20a 第1の制御指令信号、20b 第2の制御指令信号。
実施の形態1.
本発明の一実施の形態を図1及び図2によって説明する。図1は本発明の一実施の形態を示す複合半導体スイッチ装置の全体図、図2は図1に示す複合半導体スイッチ装置の動作を示すタイムチャートである。
図1において、複合半導体スイッチ装置1には、スイッチング可能な半導体素子から成る半導体スイッチング部10と、半導体スイッチング部10に制御指令信号を発生する制御器20とから成っている。
半導体スイッチング部10は、SiC MOSFETから成る第1の半導体素子11と、第1の半導体素子11と並列接続されると共に、第1の半導体素子よりもスイッチングロスの大きいSi IGBTから成る第2の半導体素子12と、を有している。さらに、半導体スイッチング部10は、第1の半導体素子11を駆動する第1のゲート端子Gaと、第2の半導体素子12を駆動する第2のゲート端子Gbとを有しており、二つの出力端子Oa,Obを備えている。
ここで、第1の半導体素子11は、第2の半導体素子12に比較して低損失で、高速スイッチング特性を有しているが、コストが高いのが難点である。
本発明の一実施の形態を図1及び図2によって説明する。図1は本発明の一実施の形態を示す複合半導体スイッチ装置の全体図、図2は図1に示す複合半導体スイッチ装置の動作を示すタイムチャートである。
図1において、複合半導体スイッチ装置1には、スイッチング可能な半導体素子から成る半導体スイッチング部10と、半導体スイッチング部10に制御指令信号を発生する制御器20とから成っている。
半導体スイッチング部10は、SiC MOSFETから成る第1の半導体素子11と、第1の半導体素子11と並列接続されると共に、第1の半導体素子よりもスイッチングロスの大きいSi IGBTから成る第2の半導体素子12と、を有している。さらに、半導体スイッチング部10は、第1の半導体素子11を駆動する第1のゲート端子Gaと、第2の半導体素子12を駆動する第2のゲート端子Gbとを有しており、二つの出力端子Oa,Obを備えている。
ここで、第1の半導体素子11は、第2の半導体素子12に比較して低損失で、高速スイッチング特性を有しているが、コストが高いのが難点である。
制御器20は、第1の半導体素子11を駆動する第1の制御指令信号20aを発生すると共に、第2の半導体素子12を駆動する第2の制御指令信号20bを発生するように形成されている。図2に示すように、第1の制御指令信号20aは、基準時間t1で、第1の半導体素子11のターンオン時間よりも僅かに長い時間、すなわち第1の一定時間ton1の間、第1のオン指令信号を与えるように形成されており、第2の制御指令信号20bは、基準時間t1から時間ta遅れた時間t2から第2の一定時間ton2の間、第2のオン指令信号を発生するように形成されている。
ここで、第1のオン指令信号が発生している時に、第2のオン指令信号の立ち上りから僅かの時間の間、第1のオン指令信号と第2のオン指令信号とが重なるようになっている。第1の半導体素子11がオンしている時に、第2の半導体素子12をオンすることにより、第2の半導体素子12のオン時のスイッチング損失を発生させないためである。
ここで、第1のオン指令信号が発生している時に、第2のオン指令信号の立ち上りから僅かの時間の間、第1のオン指令信号と第2のオン指令信号とが重なるようになっている。第1の半導体素子11がオンしている時に、第2の半導体素子12をオンすることにより、第2の半導体素子12のオン時のスイッチング損失を発生させないためである。
そして、制御器20は、時間t2から時間ton2よりも僅かに短い時間tbを経過した時間t3で、第3のオン指令信号を発生してから第3の一定時間ton3の間継続して発生し続け、時間t4で、消滅するように形成されている。ここで、第2のオン指令信号の終了間際に、第3のオン指令信号と第2のオン指令信号とが僅かの時間重なるようになっている。第1の半導体素子11がオンしている時に、第2の半導体素子12をオフすることにより、第2の半導体素子12のオフ時のスイッチング損失を発生させないためである。
次に、制御器20は、時間t4から時間tsの間、第1及び第2の制御指令信号としてのオフ指令を発生して第1及び第2の半導体素子11,12をオフするように形成されている。このように、制御器20は、時間t1から時間t5までにおいて、時間t1で第1のオン指令信号を第1の一定時間ton1発生し、時間t2で第2のオン指令信号を第2の一定時間ton2発生し、時間t3で第3のオン指令信号を第3の一定時間ton3発生して時間t4で第1及び第2の制御指令信号をオフとする一周期を成している。そして、時間t5(t1)から次の一周期が開始される。
上記のように構成された複合半導体スイッチ装置の動作を図1及び図2を参照して説明する。制御器20は、基準時間t1で、第1の半導体素子11に第1の一定時間ton1の間、第1のオン指令信号を半導体スイッチング部10の第1のゲート端子Gaに入力すると、第1の半導体素子11がターンオンして負荷(図示せず)に電流を流す。制御器20は、基準時間t1から時間ta経過した時間t2で、第2のオン指令信号を第2の一定時間ton2の間、第2のゲート端子Gbに入力すると、第1の半導体素子11が確実にオンした状態で第2の半導体素子12がターンオンする。時間t2から僅かな時間経過後に、第1のオン指令信号が消滅して第1の半導体素子11をオフして第2の半導体素子12のみがしばらくオンして負荷(図示せず)に電流を流す。
ここで、制御器20は時間t2で、のオン指令信号の立ち上りの際における第1のオン指令信号との重なりが第2の半導体素子12のターンオン時間以上で、該ターンオン時間の二倍以下であるように第1及び第2のオン指令信号を発生する、ことが好ましい。第2の半導体素子12を確実にターンオンした後、第1の半導体素子11を速やかにオフすることにより、第1の半導体素子11の定常時の電力損失を低減できるからである。
そして、制御器20は、時間t2から第2の一定時間ton2よりも僅かに短い時間tbを経過した時間t3で、第3のオン指令信号を第3の一定時間ton3の間発生して第1の半導体素子11をオンする。時間t3から僅かな時間経過後に、第2のオン指令信号が消滅して第2の半導体素子12をオフして第1の半導体素子11のみがしばらくオンして負荷(図示せず)に電流を流す。
ここで、制御器20は時間t3で第3のオン指令信号が立ち上がる際における第2のオン指令信号との重なりが第2の半導体素子12のターンオフ時間以上で、該ターンオフ時間の二倍以下であるように第2及び第3のオン指令信号を発生する、ことが好ましい。第1の半導体素子11を導通状態において、第2の半導体素子12がターンオフした後、第1の半導体素子11を速やかにオフするので、第1の半導体素子11の定常時の電力損失を低減できるからである。
ここで、制御器20は時間t3で第3のオン指令信号が立ち上がる際における第2のオン指令信号との重なりが第2の半導体素子12のターンオフ時間以上で、該ターンオフ時間の二倍以下であるように第2及び第3のオン指令信号を発生する、ことが好ましい。第1の半導体素子11を導通状態において、第2の半導体素子12がターンオフした後、第1の半導体素子11を速やかにオフするので、第1の半導体素子11の定常時の電力損失を低減できるからである。
次に、制御器20から発生した第3のオン指令信号が時間t4で消滅し、制御器20は時間t4から第4の一定時間tsの間、第1,第2のオフ指令信号をそれぞれ第1のゲート端子Ga,第2のゲート端子Gbに入力して第1及び第2の半導体素子11,12をオフし続ける。このように、制御指令信号としての第1及び第2の制御指令信号20a,20bは、時間t1から時間t5までが一周期を成し、この周期を繰り返して半導体スイッチング部10を駆動することになる。
上記実施形態の複合半導体スイッチ装置は、オン・オフのスイッチ動作が可能な第1の半導体素子11と、第1の半導体素子11に並列接続されると共に、第1の半導体素子11よりも高いスイッチング損失でオン・オフのスイッチ動作が可能な第2の半導体素子12と、第1の半導体素子11に第1のオン指令信号を与えた後、第2の半導体素子12に第2のオン指令信号を与えてから、第1のオン指令信号を消滅して、第1の半導体素子11に第3のオン指令信号を与えた後に、第2のオン指令信号を消滅する制御器20と、を備えたものである。
かかる複合半導体スイッチ装置1によれば、第1の半導体素子11に並列接続されると共に、第1の半導体素子11よりも高いスイッチング損失を有する第2の半導体素子12とを備え、制御器20により第1の半導体素子11をオン・オフすると共に、オンからオフまで第2の半導体素子12を導通する。これにより、オン・オフ損失のみが第1の半導体素子11に生じ、定常損失が第2の半導体素子12に生じるので、スイッチング損失に応じて各半導体素子11,12に分担できる。これにより、第1の半導体素子11の定格電力損失を小さくできる。
本発明は、複合半導体スイッチ装置に適用できる。
Claims (3)
- オン・オフのスイッチ動作に伴いスイッチング損失が生じる第1の半導体素子と、
該第1の半導体素子に並列接続されると共に、オン・オフのスイッチ動作に伴い前記第1の半導体素子よりも高い前記スイッチング損失が生じる第2の半導体素子と、
前記第1の半導体素子に第1のオン指令信号を与えた後、前記第2の半導体素子に第2のオン指令信号を与えてから、前記第1のオン指令信号を消滅して、前記第1の半導体素子に第3のオン指令信号を与えた後に、前記第2のオン指令信号を消滅する制御手段と、
を備えたことを特徴とする複合半導体スイッチ装置。 - 前記制御手段は、前記2のオン指令信号の立ち上りの際における前記第1のオン指令信号との重なりが前記第2の半導体素子のターンオン時間以上で、該ターンオン時間の二倍以下であるように第1及び第2のオン指令信号を発生する、
ことを特徴とする請求項1に記載の複合半導体スイッチ装置。 - 前記制御手段は、前記第3のオン指令信号が立ち上がる際における前記第2のオン指令信号との重なりが前記第2の半導体素子のターンオフ時間以上で、該ターンオフ時間の二倍以下であるように第2及び第3のオン指令信号を発生する、
ことを特徴とする請求項1又は2に記載の複合半導体スイッチ装置。
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