JP2013106446A

JP2013106446A - トランジスタ保護回路

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Publication number: JP2013106446A
Application number: JP2011249238A
Authority: JP
Inventors: Kazuhiro Fujikawa; 一洋藤川; Nobuo Shiga; 信夫志賀; Takashi Ohira; 孝大平; Kazuyuki Wada; 和千和田; Tuya Wuren; トヤウリン
Original assignee: Toyohashi University of Technology NUC; Sumitomo Electric Industries Ltd
Current assignee: Toyohashi University of Technology NUC; Sumitomo Electric Industries Ltd
Priority date: 2011-11-15
Filing date: 2011-11-15
Publication date: 2013-05-30
Anticipated expiration: 2031-11-15
Also published as: CN103907275A; EP2782232A4; EP2782232A1; CN103907275B; US9007738B2; JP5864222B2; EP2782232B1; TW201334379A; US20130120890A1; WO2013073333A1

Abstract

【課題】スイッチング周波数が高くても、適切にトランジスタの保護を行うことが可能なトランジスタ保護回路を提供する。
【解決手段】本発明の一実施形態に係るトランジスタ保護回路１０は、駆動回路３０によって電源４０の高電位側電圧または低電位側電圧がゲート端子に印加されて、スイッチング制御される電圧駆動型のトランジスタ２０の保護を行うためのトランジスタ保護回路である。このトランジスタ保護回路１０は、トランジスタ２０の保護を実行する保護指令を受けたときに、電源４０の高電位側電圧を次第に低下させる電源制御部１２を備える。
【選択図】図１

Description

本発明は、パワーエレクトロニクス回路等におけるトランジスタの保護を行うトランジスタ保護回路に関するものである。

パワーエレクトロニクス回路等におけるトランジスタが異常動作状態（例えば、過電流、過電圧、高温度等）となるときに、このトランジスタの保護を行う保護回路が考案されている。特許文献１には、インバータにおける電圧駆動型のトランジスタを流れる電流を制限する過電流保護回路が開示されている。この過電流保護回路４０では、トランジスタＳＷを流れる電流が過電流であることを検出したときに、ソフト遮断回路４９内のトランジスタをオン状態とすることによってトランジスタＳＷのゲート端子に印加する電圧を次第に低下させ、トランジスタＳＷのソフト遮断を行う。このソフト遮断により、遮断時に過大なサージ電圧が発生することを抑制することができるとしている。

また、過電流保護回路４０は、ソフト遮断を行う際、トランジスタＳＷを駆動するための駆動回路３０に、トランジスタＳＷのゲート端子に印加する電圧の供給も停止させる。具体的には、駆動回路３０において、高電位側電圧を供給するためのトランジスタ３１ｐ、及び、低電位側電圧を供給するためのトランジスタ３１ｎをオフ状態とさせる。

特開２００８−１４１８４１号公報

ところで、近年、極めて低いスイッチング損失を実現することが可能なＳｉＣデバイス等の出現により、パワーエレクトロニクス回路等においてスイッチング周波数の増加が望まれている（例えば、５〜１０倍程度、１００ｋＨｚオーバー）。

しかしながら、スイッチング周波数が高くなると、特許文献１に記載の保護回路では、駆動回路３０の動作遅延時間により、適切にソフト遮断を行うことができなくなる可能性がある。詳説すれば、ソフト遮断を行う際、ソフト遮断回路４９内のトランジスタがオン状態となるときには、駆動回路３０内のトランジスタ３１ｐ，３１ｎが同時にオフ状態になる必要がある。しかしながら、駆動回路３０における制御回路３５などの遅延時間のため、トランジスタ３１ｐ，３１ｎがオフ状態となるのが遅れ、その結果、ソフト遮断の状態になるのが遅れる可能性がある。スイッチング周波数が高くなると、この遅れ時間が問題となる。

そこで、本発明は、スイッチング周波数が高くても、適切にトランジスタの保護を行うことが可能なトランジスタ保護回路を提供することを目的としている。

本発明のトランジスタ保護回路は、駆動回路によって電源の高電位側電圧または低電位側電圧がゲート端子に印加されて、スイッチング制御される電圧駆動型のトランジスタの保護を行うためのトランジスタ保護回路であって、トランジスタの保護を実行する保護指令を受けたときに、電源の高電位側電圧を次第に低下させる電源制御部を備えることを特徴とする。

このトランジスタ保護回路によれば、電源制御部によって、電源の高電位側電圧、すなわち、トランジスタのゲート端子に印加される電圧を次第に低下させるので、駆動回路の動作遅延時間に依存することなく、トランジスタを次第にオフ状態とするソフト遮断を適切に行うことができる。したがって、スイッチング周波数に依存することなく、適切にトランジスタの保護を行うことが可能となる。

上記したトランジスタ保護回路は、トランジスタのゲート端子と、ソース端子またはエミッタ端子とを短絡するためのゲート短絡部と、保護指令に応じて、トランジスタのゲート端子と、ソース端子またはエミッタ端子とを短絡するように前記ゲート短絡部を制御する短絡制御部とを更に備え、短絡制御部は、保護指令を受けてから所定遅延時間経過後にトランジスタのゲート端子と、ソース端子またはエミッタ端子とを短絡するようにゲート短絡部を制御してもよい。

この構成によれば、所定遅延時間経過後に、電源制御部による電源の高電位側電圧の低下を停止することができる。例えば、この電源電圧が、パワーエレクトロニクス回路における他の回路にも使用されることがある。このような場合に、電源電圧を必要以上に低下させることを回避して、他の回路の動作停止を回避することができる。

上記した所定遅延時間は、トランジスタのゲート端子に印加される電圧がトランジスタのしきい値電圧に低下する時間以上であってもよい。

これによれば、短絡制御部は、トランジスタのゲート電圧がしきい値電圧以下に低下した後に、トランジスタのゲート端子を短絡させることとなるので、短絡時に過大なサージ電圧が発生することを回避することができる。

また、上記したトランジスタ保護回路は、保護指令に応じて、電源の高電位側電圧をトランジスタのゲート端子に印加することを停止するように駆動回路を制御する駆動制御部を更に備え、駆動制御部は、保護指令を受けてから所定遅延時間経過後に、電源の高電位側電圧をトランジスタのゲート端子に印加することを停止するように前記駆動回路を制御してもよい。なお、駆動制御部における所定遅延時間は、上記した短絡制御部における所定遅延時間と同一であってもよい。

この構成によれば、所定遅延時間経過後に、電源制御部による電源の高電位側電圧の低下を停止することができる。これにより、例えば、この電源電圧が、パワーエレクトロニクス回路における他の回路にも使用されるような場合に、電源電圧を必要以上に低下させることを回避して、他の回路の動作停止を回避することができる。

上記した駆動制御部は、保護指令を受けてから所定遅延時間経過前には、電源の高電位側電圧をトランジスタのゲート端子に印加することを継続するように前記駆動回路を制御してもよい。

これによれば、所定遅延時間経過前には、電源制御部によってトランジスタのソフト遮断を適切に行うことができる。

本発明によれば、スイッチング周波数が高くても、適切にトランジスタの保護を行うことができる。

本発明の実施形態に係るトランジスタ保護回路を示す回路図である。図１に示すトランジスタ保護回路における各部波形を示す図である。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。

図１は、本発明の実施形態に係るトランジスタ保護回路を示す回路図である。図１には、トランジスタ保護回路１０の保護対象であるトランジスタ２０を含むパワーエレクトロニクス回路の一部が例示されている。

まず、トランジスタ保護回路１０を説明する前に、例示のパワーエレクトロニクス回路について説明する。例えば、パワーエレクトロニクス回路としてはインバータが挙げられ、インバータでは、トランジスタ２０が２つ直列に接続された直列回路を２つ又は３つ並列に備える。トランジスタ２０としては、ＩＧＢＴやＦＥＴ等の電圧駆動型のトランジスタが例示され、この種のトランジスタ２０は、図１に示すように、駆動回路３０によって電圧駆動される。

駆動回路３０は、電源４０からの電源電圧で動作する。駆動回路３０は、駆動制御回路３２と選択回路３４とを有する。選択回路３４は、２つのスイッチ素子３４Ｈ，３４Ｌが電源４０の高圧側電位と低圧側電位との間に直列に接続されており、スイッチ素子３４Ｈ，３４Ｌとの中間ノードがトランジスタ２０のゲート端子に接続されている。トランジスタ２０のエミッタ又はソース端子は電源４０の低圧側電位に接続されている。駆動回路３０は、例えば、インバータの出力を制御するためのスイッチング指令信号に応じて、トランジスタ２０のオン／オフをＰＷＭ制御する。具体的には、駆動制御回路３２によってスイッチ素子３４Ｈをオン状態とすると共に、スイッチ素子３４Ｌをオフ状態とすると、トランジスタ２０のゲート端子には高電位側電圧が供給され、駆動制御回路３２によってスイッチ素子３４Ｈをオフ状態とすると共に、スイッチ素子３４Ｌをオン状態とすると、トランジスタ２０のゲート端子には低電位側電圧が供給される。

この種のトランジスタ２０が異常動作状態（例えば、過電流、過電圧、高温度等）となることが検出回路（図示せず）によって検出されると、トランジスタ保護回路１０に、トランジスタの保護を実行する保護指令信号が入力される。トランジスタ保護回路１０は、この保護指令信号を受けたときに、トランジスタ２０の保護動作を実行することとなる。

トランジスタ保護回路１０は、電源制御部１２と、ゲート短絡部１４と、短絡制御部１６と、駆動制御部１８とを備える。

電源制御部１２は、保護指令信号に応じて電源４０を制御し、電源電圧を低下させる。具体的には、電源制御部１２は、保護指令信号を受けた直後から、電源４０の高電位側電圧を次第に低下させる。ここで、保護指令信号を受けるときは、選択回路３４におけるスイッチ素子３４Ｈがオン状態である。よって、電源制御部１２は、トランジスタ２０のゲート端子に印加する電圧を次第に低下させることとなる（ソフト遮断）。

ゲート短絡部１４は、トランジスタ２０のゲート端子と、ソース端子またはエミッタ端子とを短絡するためのスイッチ素子を含み、トランジスタ２０のゲート端子と、ソース端子またはエミッタ端子（すなわち、電源４０の低電位側）との間に接続されている。ゲート短絡部１４は、短絡制御部１６によって制御される。

短絡制御部１６は、保護指令信号に応じてゲート短絡部１４を制御し、トランジスタ２０のゲート端子を短絡させる。具体的には、短絡制御部１６は、保護指令信号を受けてから所定遅延時間経過後に、トランジスタ２０のゲート端子と、ソース端子またはエミッタ端子とを短絡させる。例えば、所定遅延時間は、トランジスタ２０のゲート電圧がしきい値電圧に低下する時間以上に設定される。このような所定遅延時間は、電源電圧の低下の時定数等から予測可能であり、例えば予め設定可能である。

駆動制御部１８は、保護指令信号に応じて駆動回路３０を制御し、トランジスタ２０のゲート端子への電圧供給を制御する。具体的には、駆動制御部１８は、保護指令信号を受けてから所定遅延時間経過後に、選択回路３４のスイッチ素子３４Ｈをオフ状態として、電源４０の高電位側電圧をトランジスタ２０のゲート端子に印加することを停止させる。このとき、駆動制御部１８は、選択回路３４のスイッチ素子３４Ｌをオン状態として、トランジスタ２０のゲート端子を短絡させてもよい。

また、駆動制御部１８は、保護指令信号を受けてから所定遅延時間経過前には、選択回路３４のスイッチ素子３４Ｈをオン状態のまま保持して、電源４０の高電位側電圧をトランジスタ２０のゲート端子に印加することを継続させる。

次に、このトランジスタ保護回路１０の動作を説明する。図２は、トランジスタ保護回路１０、及び、保護・制御対象における各部波形を示す図である。

まず、トランジスタ２０が正常動作状態である場合、スイッチング指令信号に応じて（ａ）、駆動回路３０における選択回路３４のスイッチ素子３４Ｈ，３４Ｌが交互にオン／オフし（ｂ），（ｃ）、トランジスタ２０のゲート端子に駆動電圧が供給される（ｇ）。

その後、時刻ｔ１において、トランジスタ２０が異常動作状態であることが検出され、ハイレベルの保護指令信号を受けると（ｅ）、トランジスタ保護回路１０では、電源制御部１２が電源４０の出力電圧を次第に低下させる（ｆ）。このとき、駆動制御部１８は、選択回路３４のスイッチ素子３４Ｈをオン状態のまま保持させる（ｂ）。これにより、トランジスタ２０のゲート電圧を次第に低下させて、トランジスタ２０のソフト遮断を行う（ｇ）。

時刻ｔ１から所定遅延時間経過後、時刻ｔ２において、短絡制御部１６及びゲート短絡部１４によって、トランジスタ２０のゲート端子と、ソース端子またはエミッタ端子とを短絡させる（ｄ）。このとき、駆動制御部１８は、選択回路３４のスイッチ素子３４Ｈをオフ状態とする（ｂ）。また、駆動制御部１８は、選択回路３４のスイッチ素子３４Ｌをオン状態とする（ｃ）。このとき、トランジスタ２０に印加する電圧はトランジスタ２０のしきい値電圧以下に低下しており、短絡しても過大なサージ電圧が発生することはない。

なお、電源制御部１２は、電源４０の電圧が低下し切らない適切なタイミングで、電源４０の出力電圧を低下することを停止することとなる（ｆ）。

その後、トランジスタ２０が正常動作状態に復帰し、保護指令信号がローレベルになると、短絡制御部１６及びゲート短絡部１４がトランジスタ２０のゲート端子の短絡を解除すると共に（ｄ）、駆動制御部１８が選択回路３４のスイッチ素子３４Ｌの短絡を解除し、上述したトランジスタ２０の正常動作状態に復帰する。

以上説明したように、本実施形態のトランジスタ保護回路１０によれば、電源制御部１２によって、保護指令信号を受けた直後から、電源４０の高電位側電圧、すなわち、トランジスタ２０のゲート端子に印加される電圧を次第に低下させるので、駆動回路３０の動作遅延時間に依存することなく、駆動回路３０の動作遅延時間よりも短い遅延時間で、トランジスタ２０を次第にオフ状態とするソフト遮断を適切に行うことができる。したがって、スイッチング周波数に依存することなく、スイッチング周波数が高くても、適切にトランジスタ２０の保護を行うことが可能となる。

また、本実施形態のトランジスタ保護回路１０によれば、短絡制御部１６及びゲート短絡部１４によって、保護指令信号を受けてから所定遅延時間経過後にトランジスタのゲート端子を短絡させるので、所定遅延時間経過後に、電源制御部１２による電源の高電位側電圧の低下を停止することができる。例えば、この電源電圧が、パワーエレクトロニクス回路における他の回路にも使用されることがある。このような場合に、電源電圧を必要以上に低下させることを回避して、他の回路の動作停止を回避することができる。

また、本実施形態のトランジスタ保護回路１０によれば、短絡制御部１６は、トランジスタ２０のゲート電圧がしきい値電圧以下に低下した後に、トランジスタ２０のゲート端子を短絡させることとなるので、短絡時に過大なサージ電圧が発生することを回避することができる。

また、本実施形態のトランジスタ保護回路１０によれば、駆動制御部１８によって、保護指令信号を受けてから所定遅延時間経過後に、選択回路３４のスイッチ素子３４Ｈをオフ状態として、電源４０の高電位側電圧をトランジスタ２０のゲート端子に印加することを停止させるので、所定遅延時間経過後に、電源制御部１２による電源の高電位側電圧の低下を停止することができる。これにより、例えば、この電源電圧が、パワーエレクトロニクス回路における他の回路にも使用されるような場合に、電源電圧を必要以上に低下させることを回避して、他の回路の動作停止を回避することができる。また、ゲート短絡部１４の短絡時に過大な電流が流れることを回避することができる。

また、本実施形態のトランジスタ保護回路１０によれば、駆動制御部１８によって、保護指令信号を受けてから所定遅延時間経過後に、選択回路３４のスイッチ素子３４Ｌをオン状態とするので、トランジスタ２０のゲート端子の短絡を補助することができる。

また、本実施形態のトランジスタ保護回路１０によれば、駆動制御部１８によって、保護指令信号を受けてから所定遅延時間経過前では、選択回路３４のスイッチ素子３４Ｈをオン状態のまま保持して、電源４０の高電位側電圧をトランジスタ２０のゲート端子に印加することを継続させるので、所定遅延時間経過前では、電源制御部１２によってトランジスタ２０のソフト遮断を適切に行うことができる。

なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、本実施形態では、電源制御部１２と、短絡制御部１６（及びゲート短絡部１４）と、駆動制御部１８とを全て備えるトランジスタ保護回路１０を例示したが、トランジスタ保護回路は、電源制御部１２と短絡制御部１６（及びゲート短絡部１４）とのみを備える形態であってもよく、電源制御部１２と駆動制御部１８とのみを備える形態であってもよく、更には、電源制御部１２のみを備える形態であってもよい。

また、本実施形態では、駆動制御部１８における所定遅延時間と短絡制御部１６における所定遅延時間とを同一としたが、駆動制御部１８における所定遅延時間は、短絡制御部１６における所定遅延時間より短くてもよい。すなわち、少なくとも短絡制御部１６によってトランジスタ２０のゲート端子が短絡されるときには、駆動制御部１８によって駆動回路３０における選択回路３４のスイッチ素子３４Ｈがオフ状態になっていればよい。

１０…トランジスタ保護回路、１２…電源制御部、１４…ゲート短絡部、１６…短絡制御部、１８…駆動制御部、２０…トランジスタ、３０…駆動回路、３２…駆動制御回路、３４…選択回路、３４Ｈ，３４Ｌ…スイッチ素子、４０…電源。

Claims

駆動回路によって電源の高電位側電圧または低電位側電圧がゲート端子に印加されて、スイッチング制御される電圧駆動型のトランジスタの保護を行うためのトランジスタ保護回路であって、
前記トランジスタの保護を実行する保護指令を受けたときに、前記電源の高電位側電圧を次第に低下させる電源制御部を備えることを特徴とする、
トランジスタ保護回路。
前記トランジスタのゲート端子と、ソース端子またはエミッタ端子とを短絡するためのゲート短絡部と、
前記保護指令に応じて、前記トランジスタのゲート端子と、ソース端子またはエミッタ端子とを短絡するように前記ゲート短絡部を制御する短絡制御部と、
を更に備え、
前記短絡制御部は、前記保護指令を受けてから所定遅延時間経過後に前記トランジスタのゲート端子と、ソース端子またはエミッタ端子とを短絡するように前記ゲート短絡部を制御する、
請求項１に記載のトランジスタ保護回路。
前記所定遅延時間は、前記トランジスタのゲート端子に印加される電圧が前記トランジスタのしきい値電圧に低下する時間以上である、請求項２に記載のトランジスタ保護回路。
前記保護指令に応じて、前記電源の高電位側電圧を前記トランジスタのゲート端子に印加することを停止するように前記駆動回路を制御する駆動制御部を更に備え、
前記駆動制御部は、前記保護指令を受けてから所定遅延時間経過後に、前記電源の高電位側電圧を前記トランジスタのゲート端子に印加することを停止するように前記駆動回路を制御する、
請求項１に記載のトランジスタ保護回路。
前記保護指令に応じて、前記電源の高電位側電圧を前記トランジスタのゲート端子に印加することを停止するように前記駆動回路を制御する駆動制御部を更に備え、
前記駆動制御部は、前記保護指令を受けてから前記所定遅延時間経過後に、前記電源の高電位側電圧を前記トランジスタのゲート端子に印加することを停止するように前記駆動回路を制御する、
請求項２又は３に記載のトランジスタ保護回路。
前記駆動制御部は、前記保護指令を受けてから前記所定遅延時間経過前には、前記電源の高電位側電圧を前記トランジスタのゲート端子に印加することを継続するように前記駆動回路を制御する、請求項４又は５に記載のトランジスタ保護回路。