KR20030027228A - 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터 - Google Patents
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Abstract
쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터를 제공한다. 이 트랜지스터는 반도체기판의 소정 영역 상에 차례로 적층된 게이트 절연막 및 게이트 전극과 이 게이트 전극 측면의 반도체기판에 배치된 소오스/드레인을 포함하되, 게이트 전극 및 소오스/드레인은 금속성 물질인 것을 특징으로 한다. 이때, 반도체기판은 N형, P형 또는 진성 반도체 중의 한가지인 것이 바람직하다.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터에 관한 것이다.
모오스 전계 효과 트랜지스터(MOSFET, metal-oxide-semiconductor field effect transistor)는 그 동작이 간단하고 집적도가 매우 높아 메모리 장치 또는 IC(integrated circuits) 등의 디지털 회로에 거의 필수적으로 사용되고 있다. 초창기의 모오스 트랜지스터는 산화막 내의 고정 전하(fixed charge)에 따른 공정 불안정 등의 원인으로 대개 정공을 다수 전하 전송자로 갖는 PMOS 트랜지스터였다. 그후, 반도체 장치의 속도가 문제시되면서 상기 PMOS 트랜지스터는 정공에 비해 이동도(mobility)가 큰 전자를 다수 전하 전송자로 갖는 NMOS 트랜지스터로 대체되었다. 그후 다시, 소비 전력의 문제점때문에 NMOS 트랜지스터와 PMOS 트랜지스터를 동시에 사용하는 상보형 모오스 트랜지스터(complementary MOS transistor)가 주로 사용되었다.
도 1 및 도 2는 각각 일반적인 NMOS 트랜지스터 및 PMOS 트랜지스터의 전류 특성을 보여주는 그래프이다. 각 그래프는 게이트 전압에 따른 드레인 전류의 크기를 나타낸다.
도 1을 참조하면, 일반적인 NMOS 트랜지스터의 경우로서, 게이트 전압(Vg)이 증가하여 NMOS 문턱 전압(10)에 도달하기까지는 드레인 전류(Id)는 거의 흐르지 않는다. 하지만, 상기 게이트 전압(Vg)이 상기 NMOS 문턱 전압(10)에 도달한 이후부터는 상기 게이트 전압(Vg)에 비례하여 상기 드레인 전류(Id)가 증가한다.
일반적인 NMOS 트랜지스터는 P 형 반도체 기판 위에 차례로 적층된 게이트 산화막 및 게이트 전극과 상기 게이트 전극 측면의 반도체기판에 배치된 N형의 소오스/드레인을 포함한다. 상기 게이트 전극에 양의 전압을 인가하면, 상기 P형의반도체기판 표면은 공핍층을 형성하다가 결국 N형으로 반전된다. 상기 반도체기판의 반전이 발생하기 전까지는, 상기 반도체기판과 상기 소오스/드레인은 역방향 전압이 인가된 PN 접합을 이루어 전류가 흐르지 않는다. 하지만, 상기 반전이 일어나면, 상기 반도체기판의 반전층을 따라 상기 소오스/드레인 사이를 흐르는 전류가 형성된다. 상기 NMOS 문턱전압(10)은 상기 소오스/드레인 사이의 전류가 흐르기 시작하는 시점의 게이트 전압으로, 상기 반도체기판에 반전층을 형성하는 게이트 전압에 해당한다.
도 2는 일반적인 PMOS 트랜지스터의 경우로서, 상기 도 1의 경우와 전압 및 전류의 극성만 다를뿐 양상은 동일하다. 즉, 게이트 전압(Vg)이 감소하여 PMOS 문턱 전압(20)에 도달하기까지는 드레인 전류(Id)는 거의 흐르지 않는다. 하지만, 상기 게이트 전압(Vg)이 상기 PMOS 문턱 전압(20)에 도달한 이후부터는, 상기 드레인 전류(Id)는 상기 게이트 전압(Vg)에 비례한다. 이러한 PMOS 트랜지스터의 동작 특성은 상기 PMOS 트랜지스터가 상기 NMOS 트랜지스터에 비해 상기 반도체기판과 소오스/드레인의 도전형만 다를뿐, NMOS 트랜지스터에 대한 도 1의 설명과 동일한 동작 원리를 갖는다는 사실을 통해 이해될 수 있다.
앞서 설명한 것처럼, 현재 주로 사용되는 CMOS는 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터를 동시에 사용한다. 이때, NMOS 트랜지스터 및 PMOS 트랜지스터를 동시에 형성할 수는 없으므로, 상기 CMOS를 형성하기 위해서는 많은 수의 공정 단계를 거쳐야하는 단점이 있다. 또한, 종래 기술에서 사용되는 게이트 전극은 통상적으로 실리콘에 포스포러스(P, phosphorus) 또는 보론(B, boron)을 고농도로도핑하여 형성한다. 이에 따라, 게이트 디플리션(gate depletion) 현상이 발생하거나, 상기 보론이 반도체기판으로 침투하여 트랜지스터의 성능을 저하시키는 문제가 발생한다. 또한 반도체 장치의 고집적화에 따라 게이트 전극의 폭이 줄어들면서, 게이트 전극으로 사용되는 상기 도핑된 실리콘의 큰 저항값은 반도체 장치의 고속화에 적합하지 못한 단점을 갖는다. 이에 더하여, 상기 소오스/드레인은 불순물 주입 공정을 통해 형성하는데, 이러한 방법으로 형성된 소오스/드레인은 불순물 확산에 의해 얕으면서 급격한 접합(shallow and abrupt junction)을 형성하는 것이 어려운 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 NMOS 또는 PMOS의 특성을 모두 갖는 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 게이트 디플리션, 보론의 침투에 따른 트랜지스터 성능 저하 및 게이트 전극의 고저항의 문제점을 해결할 수 있는 트랜지스터를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 어브럽트한 동시에 얕은 정션 프로파일을 갖는 트랜지스터를 제공하는데 있다.
도 1은 일반적인 엔모오스(NMOS) 트랜지스터의 I-V 특성을 나타내는 그래프이다.
도 2는 일반적인 피모오스(PMOS) 트랜지스터의 I-V 특성을 나타내는 그래프이다.
도 3은 본 발명의 바람직한 실시예에 따른 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터를 설명하기 위한 공정 단면도이다.
도 4는 본 발명의 바람직한 실시예에 따른 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터의 I-V 곡선을 나타내는 그래프이다.
도 5는 본 발명의 바람직한 실시예에 따른 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터로 구현되는 인버터를 나타내는 회로도이다.
상기한 기술적 과제들을 달성하기 위하여, 본 발명은 소오스, 드레인 및 게이트를 금속성 물질로 형성하는 모오스 전계 효과 트랜지스터를 제공한다.
이 트랜지스터는 반도체기판의 소정 영역 상에 차례로 적층된 게이트 절연막및 게이트 전극을 포함한다. 상기 게이트 전극 측면의 반도체기판에는 소오스/드레인이 배치된다. 이때, 상기 게이트 전극 및 상기 소오스/드레인은 금속성 물질인 것을 특징으로 한다.
상기 반도체기판은 N형, P형 또는 진성 반도체 중의 한가지이며, 바람직하게는 실리콘, 실리콘 게르마늄, 실리콘 게르마늄 카바이드 및 게르마늄 중 적어도 한가지이다. 또한, 상기 게이트 전극 및 상기 소오스/드레인은 TiN, W, CoSi, NiSi, TiSi, WSi, TaSi, MoSi 및 Al 중 적어도 한가지이고, 상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 알루미늄 산화막 및 해프늄 산화막 중의 한가지인 것이 바람직하다. 이에 더하여, 상기 게이트 전극 및 상기 게이트 절연막의 측벽은 게이트 스페이서로 덮혀질 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3은 본 발명의 바람직한 실시예에 따른 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터를 설명하기 위한 공정 단면도이다.
도 3을 참조하면, 반도체기판(100)의 소정 영역 상에 게이트 전극(120)이 배치된다. 상기 게이트 전극(120)은 금속성의 물질, 바람직하게는 TiN, W, CoSi, NiSi, TiSi, WSi, TaSi, MoSi 및 Al 중의 적어도 한가지이다. 또한, 상기 반도체기판(100)은 진성 반도체, 5족 원소를 불순물로 갖는 N형 반도체 또는 3족 원소를 불순물로 갖는 P형 반도체 중의 한가지이며, 바람직하게는 실리콘(Si, silicon), 실리콘 게르마늄 (silicon germanium), 실리콘 게르마늄 카바이드(silicon germanium carbide) 및 게르마늄(Ge, germanium) 중 적어도 한가지이다. 이와같이, 상기 게이트 전극(120)을 금속성 물질로 형성함으로써, 종래 기술에서 발생하는 문제점인 게이트 디플리션, 보론의 침투에 따른 트랜지스터 성능 저하 및 게이트 전극의 고저항 문제 등을 해결할 수 있다.
상기 게이트 전극(120) 및 상기 반도체기판(100) 사이에는 게이트 절연막(110)이 개재된다. 상기 게이트 절연막(110)은 실리콘 산화막(silicon oxide)인 것이 바람직한데, 실리콘 산화질화막(silico oxynitride), 알루미늄 산화막(aluminum oxide) 및 해프늄 산화막(hafnium oxide) 중의 한가지일 수도 있다.
또한, 상기 게이트 전극(120) 측면의 반도체기판(100)에는 소오스/드레인 (140)이 배치된다. 상기 소오스/드레인(140)은 상기 게이트 전극(120)과 마찬가지로 금속성 물질, 바람직하게는 TiN, W, CoSi, NiSi, TiSi, WSi, TaSi, MoSi 및 Al 중 적어도 한가지이다. 상기 소오스/드레인(140)이 금속성 물질이라는 점에서, 어브럽트한 동시에 얕은 정션 프로파일을 구현하는 것이 어려운 종래기술의 단점을 해결할 수 있다.
이에 더하여, 트랜지스터의 활성영역을 한정하기 위하여, 상기 반도체기판 (100)의 소정영역에는 소자분리막 패턴(도시하지 않음)이 더 배치되는 것이 바람직하다. 또한, 상기 게이트 전극(120) 및 상기 게이트 절연막(110)의 측벽은 게이트 스페이서(130)로 덮혀지는 것이 바람직하다.
도 4는 상기 반도체기판(100)이 진성 반도체로 이루어진 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터의 I-V 특성을 설명하기 위한 그래프이다.
도 4를 참조하면, 게이트 전압(Vg)은 상기 게이트 전극(120)과 소오스 사이의 전위차를 나타내며, 드레인 전류(Id)는 상기 소오스와 상기 드레인 사이에 흐르는 전류를 나타낸다.
일반적인 NMOS 트랜지스터의 경우, 상기 게이트 전극(120)에 음의 전압을 인가하면, 그 하부의 반도체기판(100)은 축적(accumulation) 상태에 있게 된다. 그 결과, 상기 NMOS 트랜지스터는 오프(off) 상태가 된다. 이에 반해, 본 발명의 쇼트키 접합을 갖는 트랜지스터는 상기 게이트 전압(Vg)에 따라, 도 1 및 도 2에서 도시한 NMOS 트랜지스터와 PMOS 트랜지스터의 특성을 모두 나타낸다.
이는 금속성 물질은 전자 및 정공 모두의 공급원이 될 수 있기때문에 가능한 결과이다. 상기 게이트 전극(120)에 인가되는 전압(Vg)에 따라, 그 하부에 위치한 상기 반도체기판(100)에는 전자 또는 정공이 집결한다. 이에 따라, 상기 게이트 전극(120) 하부의 반도체기판(100), 즉 채널(channel)과 상기 소오스 사이의 에너지 밴드(energy band)는 변형된다. 이때, 상기 금속성 물질로 형성된 소오스/드레인(140)은 전자 또는 전하 모두의 공급원이 되므로, 상기 드레인에 인가되는 전압에 따라 전류가 흐르게 된다. 즉, 상기 소오스와 채널의 경계는 상기 게이트 전압(Vg)이 증가하여 제 1 문턱전압(11)을 넘어서면 전자가 흐르기 쉬운 에너지 밴드 구조를 형성하고, 상기 게이트 전압이 감소하여 제 2 문턱전압(21)을 넘어서면 정공이 흐르기 쉬운 에너지 밴드 구조를 형성한다. 이에 따라, 본 발명에 따른 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터는 NMOS 트랜지스터 및 PMOS 트랜지스터의 특성을 모두 갖게 된다.
상기 본 발명의 트랜지스터가 상기 NMOS 및 PMOS 트랜지스터의 특성을 균형적으로 갖도록 하기 위해서는, 상기 반도체기판(100)은 진성 반도체인 것이 바람직하다.
도 5는 도 4에서 설명한 NMOS 및 PMOS의 특징을 모두 갖는 트랜지스터를 사용하여 형성한 인버터를 나타내는 회로도이다.
도 5를 참조하면, 본 발명에 따른 쇼트키 접합을 갖는 트랜지스터를 사용할 경우 동일한 구조를 갖는 두개의 트랜지스터를 통해서도 일반적인 CMOS 인버터의 특성을 구현할 수 있다. 상기 일반적인 CMOS 인버터는 접지 전압 및 Vcc 전압에 각각의 소오스가 연결되는 NMOS 및 PMOS 트랜지스터로 구성된다.
본 발명에 따른 트랜지스터를 사용한 인버터의 동작을 설명하기 위해, 접지 전압 및 Vcc 전압에 소오스 및 기판(source and substrate)이 연결된 트랜지스터를 각각 제 1 트랜지스터(Tr. 1) 및 제 2 트랜지스터(Tr. 2)라고 정의한다. 이때, 상기 제 1 및 제 2 트랜지스터(Tr. 1, Tr. 2)의 게이트 전극들은 공통된 입력 전압(Vin)에 연결된다. 또한, 상기 상기 제 1 및 제 2 트랜지스터(Tr. 1, Tr. 2)의드레인 전극들은 공통된 출력 전압(Vout)에 연결된다.
이 경우, 상기 입력 전압(Vin)에 Vcc 전압을 인가하면, 상기 제 1 및 제 2 트랜지스터(Tr. 1, Tr. 2)는 각각 On 상태 및 Off 상태가 된다. 이에 따라, 상기 출력 전압(Vout)으로 상기 제 1 트랜지스터(Tr. 1)의 소오스에 인가된 접지 전압(Vss)이 전달된다. 반면, 상기 입력 전압(Vin)에 접지 전압(Vss)을 인가하면, 상기 제 1 및 제 2 트랜지스터(Tr. 1, Tr. 2)는 각각 Off 상태 및 On 상태가 된다. 이에 따라, 상기 출력 전압(Vout)으로 상기 제 2 트랜지스터(Tr. 2)의 소오스에 인가된 Vcc 전압이 전달된다. 이러한 입력 전압에 대한 출력 전압의 특성은 NMOS 및 PMOS 트랜지스터를 함께 사용한 일반적인 인버터의 특성이지만, 본 발명에서 제안된 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터를 통해서도 구현할 수 있다. 특히, 본 발명의 트랜지스터는 앞서 설명한 것처럼, NMOS 및 PMOS 트랜지스터를 구별하여 형성하지 않아도 되므로, 공정 단계를 획기적으로 줄이는 동시에 칩 면적을 줄일 수 있다.
상기 인버터는 본 발명에 따른 쇼트키 접합을 갖는 트랜지스터가 NMOS 및 PMOS 트랜지스터의 특성을 동시에 가질 수 있음을 가장 특징적으로 보여주는 실시예이다. 한편, 부하 트랜지스터로 PMOS 트랜지스터를 사용하는 에스램(static RAM) 셀(Cell)에 있어서, 상기 에스램 셀은 두개의 인버터를 포함하는 구조를 갖는다. 따라서, 상기 도 5에서 설명한 인버터는 상기 에스램 셀을 구현하는데도 사용될 수 있다. 그 결과, 제조 공정이 단순한 동시에 고집적화할 수 있는 에스램 소자를 제조할 수 있다.
본 발명에 따르면, 게이트 전극을 금속성 물질로 형성함으로써, 게이트 디플리션, 보론의 침투에 따른 트랜지스터 성능 저하 및 게이트 전극의 고저항의 문제점을 해결할 수 있다. 또한, 소오스/드레인을 금속성 물질로 형성함으로써, 어브럽트한 동시에 얕은 정션 프로파일을 구현할 수 있다. 이에 더하여, 본 발명에 따르면, 동작 전압에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터의 특성을 모두 가질 수 있는 트랜지스터를 형성할 수 있다.
Claims (8)
- 반도체기판의 소정 영역 상에 배치된 게이트 전극;상기 게이트 전극 및 상기 반도체기판 사이에 개재된 게이트 절연막; 및상기 게이트 전극 측면의 반도체기판에 배치된 소오스/드레인을 포함하되, 상기 게이트 전극 및 상기 소오스/드레인은 금속성 물질인 것을 특징으로 하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 반도체기판은 N형, P형 또는 진성 반도체인 것을 특징으로 하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 반도체기판은 실리콘, 실리콘 게르마늄, 실리콘 게르마늄 카바이드 및 게르마늄 중 적어도 한가지인 것을 특징으로 하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극은 TiN, W, CoSi, NiSi, TiSi, WSi, TaSi, MoSi 및 Al 중 적어도 한가지인 것을 특징으로 하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 소오스/드레인은 TiN, W, CoSi, NiSi, TiSi, WSi, TaSi, MoSi 및 Al 중 적어도 한가지인 것을 특징으로 하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 반도체기판의 소정영역에 배치된 소자분리막 패턴을 더 포함하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연막은 실리콘 산화막, 실리콘 산화질화막, 알루미늄 산화막 및 해프늄 산화막 중의 한가지인 것을 특징으로 하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극 및 상기 게이트 절연막의 측벽을 덮는 게이트 스페이서를 더 포함하는 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010057614A KR20030027228A (ko) | 2001-09-18 | 2001-09-18 | 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010057614A KR20030027228A (ko) | 2001-09-18 | 2001-09-18 | 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030027228A true KR20030027228A (ko) | 2003-04-07 |
Family
ID=29562007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010057614A KR20030027228A (ko) | 2001-09-18 | 2001-09-18 | 쇼트키 접합을 갖는 모오스 전계 효과 트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030027228A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653711B1 (ko) * | 2005-11-14 | 2006-12-05 | 삼성전자주식회사 | 쇼트키 배리어 핀 펫 소자 및 그 제조방법 |
-
2001
- 2001-09-18 KR KR1020010057614A patent/KR20030027228A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100653711B1 (ko) * | 2005-11-14 | 2006-12-05 | 삼성전자주식회사 | 쇼트키 배리어 핀 펫 소자 및 그 제조방법 |
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