KR960014467B1 - 비휘발성 메모리 셀 및 그 제조방법 - Google Patents

비휘발성 메모리 셀 및 그 제조방법 Download PDF

Info

Publication number
KR960014467B1
KR960014467B1 KR1019930014795A KR930014795A KR960014467B1 KR 960014467 B1 KR960014467 B1 KR 960014467B1 KR 1019930014795 A KR1019930014795 A KR 1019930014795A KR 930014795 A KR930014795 A KR 930014795A KR 960014467 B1 KR960014467 B1 KR 960014467B1
Authority
KR
South Korea
Prior art keywords
gate
active regions
oxide film
well
regions
Prior art date
Application number
KR1019930014795A
Other languages
English (en)
Other versions
KR950004560A (ko
Inventor
김성래
최일현
Original Assignee
현대전자산업 주식회사
김주용
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 김주용 filed Critical 현대전자산업 주식회사
Priority to KR1019930014795A priority Critical patent/KR960014467B1/ko
Publication of KR950004560A publication Critical patent/KR950004560A/ko
Application granted granted Critical
Publication of KR960014467B1 publication Critical patent/KR960014467B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

비휘발성 메모리 셀 및 그 제조방법
제1a도는 내지 제1e도는 본 발명에 의한 비휘발성 메모리 셀의 제조단계를 도시한 단면도.
제2도는 본 발명에 의한 비휘발성 메모리 셀의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : N형 반도체 기판 2 : P-웰
3 : 제1감광막 4 : 필드 산화막
5 : 제2감광막 6 : 컨트롤 게이트(CG)
7 : 게이트 산화막 8 : 폴리 실리콘
8a : 플로우팅 게이트(FG) 9 : 절연 스페이서
10 : 드레인 영역(D) 11 : 소오스 영역(S)
본 발명은 비휘발성 메모리 셀(Non-Volatile Memory Cell) 및 그 제조방법에 관한 것으로, 특히 반도체 소자의 제조공정 중 단층 폴리실리콘(Single Polysilicon)을 사용하여 로직공정(Logic Process)으로 단층 폴리구조를 갖는 비휘발성 메로리 셀 및 그 제조방법에 관한 것이다.
일반적으로, 비휘발성 메모리 셀은 ROM(Read Only Memory), EPROM (Electrically Erasable and Programmable ROM), Flash EEPROM 등으로 그 종류를 나눌 수 있는데, 현재 프로그래머블 로직 디바이스(Programmable Logic Device)로 EPROM, EEPROM, 플래쉬 EEPROM셀을 많이 활용하고 있다.
이러한 비휘발성 메모리 셀은 그 구조가 주로 2층 폴리 구조로 즉, 플로우팅 게이트(Floating Gate)를 형성한 후, 그 상부에 컨트롤 게이트(Control Gate)를 형성하는 2층 폴리 구조로 구성되기 때문에 일단 단층 폴리실리콘을 사용하는 로직공정과 호환성이 없으며, 따라서 휘발성 메모리 셀을 제고하기 위해서는 일반 로직공정과 별도로 비휘발성 메모리 셀 공정을 세워야 하고 이와 관련된 로직 셀 프로그램 라이브러리(Logic Cell Program Library)도 새로 구축해야 하는 번거로움이 있다.
따라서, 본 발명은 단층 폴리실리콘을 사용하는 기존의 로직공정으로 표준 CMOS 공정에서 쓰이는 NMOS 트랜지스터와 MOS 캐패시터를 형성하여 단층 폴리 구조를 갖는 비휘발성 메모리 셀 및 그 제조방법을 제공함에 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 비휘발성 메로리 셀은 반도체 기판(1)상에 P-웰(2)이 형성되고, 상기 P-웰(2)상에 필드 산화막(4)을 종방향으로 형성시켜 인접된 2개의 활성영역이 형성되되, 상기 2개의 활성영역중 어느 하나의 활성영역에만 불순물 주입에 의해 컨트롤 게이트(6)가 형성되고, 상기 2개의 활성영역 상부에 게이트 산화막(7)이 형성되고, 상기 게이트 산화막(7) 상부의 소정위치에 횡방향으로 플로우팅 게이트(8a)가 형성되고, 상기 플로우팅 게이트(8a)의 주변부를 따라 노출된 게이트 산화막(7)을 통해 불순물 주입으로 컨트롤 게이트(6)가 없는 쪽의 활성영역에 드레인 및 소오스 영역(10 및 11)을 형성시켜, 하나의 활성영역에는 플로우팅 게이트(8a), 드레인(10) 및 소오스(11)에 의해 트랜지스터가 구성되도록 하고, 인접된 다른 활성영역에는 컨트롤 게이트(6), 게이트 산화막(7) 및 플로우팅 게이트(8a)에 의해 캐패시터가 구성되도록 하는 특징으로 한다.
본 발명의 다른 목적을 달성하기 위한 비휘발성 메모리 셀 제조방법은 N형 반도체 기판(1) 상에 2개의 활성영역이 선택되도록 제1감광막(3)을 도포 및 패턴화한 다음, P형 불순물 주입공정으로 기판(1)내에 P-웰(2)을 형성하는 단계와, 상기 제1감광막(3)을 제거하는 다음, 소자분리공정으로 상기 P-웰(2)상에 필드 산화막(4)을 성장시켜 2개의 활성영역을 형성하는 단계와, 상기 2개의 활성영역중 어느 하나의 활성영역만 노출되도록 제2감광막(5)을 도포 및 패턴화한 다음, 상기 노출된 활성영역의 P-웰(2) 내부에 N형 불순물을 주입하여 컨트롤 게이트(6)를 형성하는 단계와, 상기 패턴화된 제2감광막(5)을 제거한 다음, 산화공정으로 전체구조 상부에 게이트 산화막(7)을 얇게 형성한 후, 상기 게이트 산화막(7) 상부에 폴리실리콘(8)을 증착하는 단계와, 상기 폴리실리콘(8)을 마스킹 공정 및 식각공정으로 상기 2개의 활성영역에 걸쳐있도록 패턴화하여 플로우팅 게이트(8a)를 형성한 다음, N형 불순물 주입공정으로 상기 컨트롤 게이트(6)가 없는 쪽의 활성영역에 드레인 및 소오스 영역(10 및 11)을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a도 내지 제1e도는 본 발명에 의한 비휘발성 메로리 셀의 제조단계를 도시한 단면도로서, 제1a도는 N형 반도체 기판(1)상에 2개의 활성영역이 선택되도록 제1감광막(3)을 도포 및 패턴화한 다음, 노출된 N형 반도체 기판(1)에 P형 불순물 주입공정으로 P-웰(Well)(2)을 형성한 상태를 도시한 것이다.
제1B도는 상기 제1감광막(3)을 제거한 다음, 상기 P-웰(2)상에 소자분리공정으로 2개의 활성영역이 형성되도록 다수의 필드 산화막(4)을 형성한 상태를 도시한 것이다.
제1c도는 상기 제1b도의 상태하에서 전반적으로 제2감광막(5)을 도포한 후, 상기 P-웰(2)상에 형성된 2개의 활성영역중 어느 하나의 활성영역만 노출되도록 제2감광막(5)을 패턴화한 다음, 상기 노출된 활성영역의 P-웰(2) 내부에 N형 불순물을 2단계 확산공정으로 N+, N-형 접합 영역을 형성하여 컨트롤 게이트(6)를 형성한 상태를 도시한 것이다.
상기 N형 불순물을 2단계 확산(Double Diffusion)공정을 통해 컨트롤 게이트(6)가 형성된 활성영역쪽은 MOS 캐패시터로 작용하며, 2단계 확산공정으로 MOS 캐패시터쪽의 접합 파괴 전압(Junction Breakdown Voltage)이 높아진다.
제1d도는 상기 제2감광막(5)을 제거한 다음, 산화공정을 통해 전체구조상부에 게이트 산화막(7)을 얇게 형성하고, 상기 게이트 산화막(7) 상부에 플로우팅 게이트용 폴리실리콘(또는 폴리사이드)(8)을 증착한 상태를 도시한 것이다.
여기서, 상기 게이트 산화막(7)은 소거전압(Erase Voltage)을 낮추고, 산화막의 정전용량(Capacitance)를 높이기 위해 그 두께를 100∼150Å정도로 얇게 형성한다.
제1e도는 상기 폴리실리콘(8)을 마스킹(Masking)공정 및 식각공정으로 상기 P-웰(2)상의 2개의 활성영역에 걸쳐있도록 패턴화하여 플로우팅 게이트(8a)를 형성한 다음, N형 불순물 주입공정으로 컨트롤 게이트(6)가 없는 쪽의 활성영역에 드레인 및 소오스 영역(10 및 11)을 형성한 상태를 도시한 것으로, 이때 상기 드레인 및 소오스 영역(10 및 11)은 불순물 이온주입을 2단계로 실시하여 형성되는데, 1단계는 패턴화된 플로우팅 게이트(8a)가 형성된 상태에서 실행한 다음, 2단계는 플로우팅 게이트(8a) 전후측벽에 절연 스페이서(9)를 형성한 상태에서 실행하여 DDD(Double Diffused Drain)구조를 갖게 한다.
이후의 공정은 일반 반도체 공정으로 가능하다.
상술한 바와같이 본 발명에 의하면, 인접한 2개의 활성영역중 하나의 영역에는 컨트롤 게이트가 있는 MOS캐패시터가 구성되고, 다른 활성영역에는 플로우팅 전극이 있는 NMOS 트랜지스터가 구성되어 본 발명의 비휘발성 메모리 셀을 이룬다.
여기서 주목해야 할 점은 컨트롤 게이트가 반도체 내부에 형성되고, 반도체 기판 상부면에는 2개의 활성영역에 걸쳐서 단층 폴리 구조로 플로우팅 게이트가 형성되어 있다는 점이다.
제2도는 본 발명에 의하여 제조된 비휘발성 메모리 셀의 등가회로도로서, 동작특성은 일반적인 2층 폴리구조의 비휘발성 메모리 셀과 같이 드레인(D), 소오스(S) 및 컨트롤 게이트(CG) 조건에 따라 프로그램(Program), 소거(Erase) 및 독출(Read) 동작을 한다.
상술한 바와같이, 본 발명의 휘발성 메모리 셀은 반도체 소자의 제조공정 중 단층 폴리실리콘을 사용하는 로직공정을 그대로 적용하여 단층폴리 구조를 갖으면서도 그 동작특성은 일반적인 2층 폴리 구조를 갖는 종래의 비휘발성 메모리 셀과 동일하게 할 수 있어, 기존 로직공정에 별도의 추가공정없이 비휘발성 메모리 셀을 제조할 수 있으므로 인해 비휘발성 메모리 셀이 포함된 기존 로직공정의 개발시나 생산시 비용 및 관리면에서 효과적이다.

Claims (4)

  1. 비휘발성 메모리 셀에 있어서, 반도체 기판(1) 상에 P-웰(2)이 형성되고, 상기 P-웰(2)상에 필드 산화막(4)을 종방향으로 형성시켜 인접된 2개의 활성영역이 형성되되, 상기 2개의 활성영역중 어느 하나의 활성영역에만 불순물 주입에 의해 컨트롤 게이트(6)가 형성되고, 상기 2개의 활성영역 상부에 게이트 산화막(7)이 형성되고, 상기 게이트 산화막(7)상부의 소정위치에 횡방향으로 플로우팅 게이트(8a)가 형성되고, 상기 플로우팅 게이트(8a)의 주변부를 따라 노출된 게이트 산화막(7)을 통해 불순물 주입으로 컨트롤 게이트(6)가 없는 쪽의 활성영역에 드레인 및 소오스 영역(10 및 11)을 형성시켜, 하나의 활성영역에는 플로우팅 게이트(8a), 드레인(10) 및 소오스(11)에 의해 트랜지스터가 구성되도록 하고, 인접된 다른 활성영역에는 커트롤 게이트(6), 게이트 산화막(7) 및 플로우팅 게이팅(8a)에 의해 캐패시터가 구성되도록 하는 것을 특징으로 하는 비휘발성 메모리 셀.
  2. 비휘발성 메모리 셀 제조방법에 있어서, N형 반도체 기판(1)상에 2개의 활성영역이 선택되도록 제1감광막(3)을 도포 및 패턴화한 다음, P형 불순물 주입공정으로 기판(1)내에 P-웰(2)을 형성하는 단계와, 상기 제1감광막(3)을 제거한 다음, 소자분리공정으로 상기 P-웰(2)상에 필드 산화막(4)을 성장시켜 2개의 활성영역을 형성하는 단계와, 상기 2개의 활성영역중 어느 하나의 활성영역만 노출되도록 제2감광막(5)을 도포 및 패턴화한 다음, 상기 노출된 활성영역의 P-웰(2) 내부에 N형 불순물을 주입하여 컨트롤 게이트(6)를 형성하는 단계와, 상기 패턴화된 제2감광막(5)을 제거한 다음, 산화공정으로 전체구조 상부에 게이트 산화막(7)을 얇게 형성한 후, 상기 게이트 산화막(7) 상부에 폴리실리콘(8)을 증착하는 단계와, 상기 폴리실리콘(8)을 마스킹 공정 및 식각공정으로 상기 2개의 활성영역에 걸쳐있도록 패턴화하여 플로우팅 게이트(8a)를 형성한 다음, N형 불순물 주입공정으로 상기 컨트롤 게이트(6)가 없는 쪽의 활성영역에 드레인 및 소오스 영역(10 및 11)을 형성하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  3. 제2항에 있어서, 상기 컨트롤 게이트(6)는 접합 파괴 전압을 증가시키기 위하여 2단계 확산공정으로 N형 불순물을 주입하여 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
  4. 제2항에 있어서, 상기 게이트 산화막(7)은 소거전압을 낮추고 정전용량을 높이기 위하여 100∼150Å두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 셀 제조방법.
KR1019930014795A 1993-07-31 1993-07-31 비휘발성 메모리 셀 및 그 제조방법 KR960014467B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930014795A KR960014467B1 (ko) 1993-07-31 1993-07-31 비휘발성 메모리 셀 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930014795A KR960014467B1 (ko) 1993-07-31 1993-07-31 비휘발성 메모리 셀 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR950004560A KR950004560A (ko) 1995-02-18
KR960014467B1 true KR960014467B1 (ko) 1996-10-15

Family

ID=19360528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930014795A KR960014467B1 (ko) 1993-07-31 1993-07-31 비휘발성 메모리 셀 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR960014467B1 (ko)

Also Published As

Publication number Publication date
KR950004560A (ko) 1995-02-18

Similar Documents

Publication Publication Date Title
US5736444A (en) Methods of forming non-volatile memory arrays
KR100474631B1 (ko) 반도체디바이스의제조방법
US5175120A (en) Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors
US5231299A (en) Structure and fabrication method for EEPROM memory cell with selective channel implants
US6627928B2 (en) Method of manufacturing an integrated circuit, for integrating an electrically programmable, non-volatile memory and high-performance logic circuitry in the same semiconductor chip
US5019879A (en) Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area
US7700473B2 (en) Gated semiconductor device and method of fabricating same
US6159795A (en) Low voltage junction and high voltage junction optimization for flash memory
US5625211A (en) Two-transistor electrically-alterable switch employing hot electron injection and fowler nordheim tunneling
KR20010015540A (ko) 반도체 장치의 제조 방법
US5637520A (en) Process for fabricating integrated devices including flash-EEPROM memories and transistors
KR0125113B1 (ko) 불휘발성 반도체 메모리 집적장치 및 그 제조방법
US5385856A (en) Manufacture of the fieldless split-gate EPROM/Flash EPROM
US6124157A (en) Integrated non-volatile and random access memory and method of forming the same
JP4217409B2 (ja) 不揮発性メモリ素子及びその製造方法
US5936276A (en) Single polysilicon level flash EEPROM cell and manufacturing process therefor
KR100284107B1 (ko) 제3 폴리실리콘층을 이용하여 듀얼 폴리 비휘발성 메모리 소자를 제조하는 방법
US6268247B1 (en) Memory cell of the EEPROM type having its threshold set by implantation, and fabrication method
US5466624A (en) Isolation between diffusion lines in a memory array
US6025229A (en) Method of fabricating split-gate source side injection flash memory array
US6156610A (en) Process for manufacturing an EEPROM having a peripheral transistor with thick oxide
KR960014467B1 (ko) 비휘발성 메모리 셀 및 그 제조방법
US20020000605A1 (en) Method of fabricating high-coupling ratio split gate flash memory cell array
US20020020872A1 (en) Memory cell of the EEPROM type having its threshold adjusted by implantation
KR0148330B1 (ko) 플래시 이이피롬 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee