JPH04107861A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH04107861A JPH04107861A JP2225835A JP22583590A JPH04107861A JP H04107861 A JPH04107861 A JP H04107861A JP 2225835 A JP2225835 A JP 2225835A JP 22583590 A JP22583590 A JP 22583590A JP H04107861 A JPH04107861 A JP H04107861A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B20/27—ROM only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体記憶装置の製造方法に係わり、特にマス
クＲＯＭの製造に好適な方法に関する。
クＲＯＭの製造に好適な方法に関する。
（従来の技術）
マスクＲＯＭには、メモリセル用のトランジスタを形成
した後に、不純物イオンをチャネル領域に注入すること
によってデータを書き込むものがある。そして半導体チ
ップの表面に、書き込んだＲＯＭデータを確認できるよ
うに、パターン化した記号を表示しておくことが行われ
ている。
した後に、不純物イオンをチャネル領域に注入すること
によってデータを書き込むものがある。そして半導体チ
ップの表面に、書き込んだＲＯＭデータを確認できるよ
うに、パターン化した記号を表示しておくことが行われ
ている。
第２図に、そのような半導体チップの平面を示す。半導
体チップ１１のメモリセルアレイ領域１２と周辺回路領
域１３及び１４以外の領域１５に、ＲＯＭデータを表す
パターンが形成されており、半導体チップ１１の上から
見るだけでどのようなデータが書き込まれたかを認識で
きるようになっている。
体チップ１１のメモリセルアレイ領域１２と周辺回路領
域１３及び１４以外の領域１５に、ＲＯＭデータを表す
パターンが形成されており、半導体チップ１１の上から
見るだけでどのようなデータが書き込まれたかを認識で
きるようになっている。
このような半導体記憶装置の製造は、従来は次のように
して行われていた。第３図に、工程別の素子断面を示す
。半導体基板２１の表面にゲート酸化膜２２とゲート電
極２３が形成され、さらに熱酸化により約２００人の酸
化膜２４が形成されている（第３図（ａ））。この酸化
膜２４は、以降の工程でＬＤＤ側壁を形成する場合等に
保護膜として必要なものである。
して行われていた。第３図に、工程別の素子断面を示す
。半導体基板２１の表面にゲート酸化膜２２とゲート電
極２３が形成され、さらに熱酸化により約２００人の酸
化膜２４が形成されている（第３図（ａ））。この酸化
膜２４は、以降の工程でＬＤＤ側壁を形成する場合等に
保護膜として必要なものである。
第３図（ｂ）のように、チャネル領域７以外の部分に形
成されたレジスト膜２５をマスクとして、不純物イオン
が矢印Ａの方向に注入される。これにより、チャネル領
域７に不純物イオンが打ち込まれる。ＮチャネルＭＯＳ
型トランジスタをデプレッション型にする場合には、リ
ンイオン（Ｐ＋）等を加速電圧３２０ｋＶで注入し、エ
ンハンスメント型にする場合はボロンイオン（Ｂ＋）等
を加速電圧１６０ｋＶで注入する。
成されたレジスト膜２５をマスクとして、不純物イオン
が矢印Ａの方向に注入される。これにより、チャネル領
域７に不純物イオンが打ち込まれる。ＮチャネルＭＯＳ
型トランジスタをデプレッション型にする場合には、リ
ンイオン（Ｐ＋）等を加速電圧３２０ｋＶで注入し、エ
ンハンスメント型にする場合はボロンイオン（Ｂ＋）等
を加速電圧１６０ｋＶで注入する。
その後、フッ化アンモニウム（ＮＨ４Ｆ）溶液を用いて
エツチングが行われる。このエツチングの目的は、第２
図に示された領域１５ｉ：ｌ：ＲＯＭデータ確認用のパ
ターンを形成することにある。領域１５には第３図（ｃ
−２）のようにフィールド酸化膜２９が形成されており
、レジスト膜２５をマスクとしてエツチングが行われ、
段差が形成されてパターンが描かれる。同時に、このエ
ツチングがメモリセルアレイ領域１２（第２図）におい
ても行われて、酸化膜２４が約５００Ａ除去される（第
３図（ｃ−１））。
エツチングが行われる。このエツチングの目的は、第２
図に示された領域１５ｉ：ｌ：ＲＯＭデータ確認用のパ
ターンを形成することにある。領域１５には第３図（ｃ
−２）のようにフィールド酸化膜２９が形成されており
、レジスト膜２５をマスクとしてエツチングが行われ、
段差が形成されてパターンが描かれる。同時に、このエ
ツチングがメモリセルアレイ領域１２（第２図）におい
ても行われて、酸化膜２４が約５００Ａ除去される（第
３図（ｃ−１））。
次に不純物イオンが注入されて、ソース・ドレインの拡
散領域３１及び３２が形成され、酸化膜３３が表面に形
成される（第３図（ｄ））。第３図（ｃ−１）に示され
たように、ゲート電極２３のエツジ部の酸化膜２２がエ
ツチングによって除去されるため、この酸化膜３３が形
成される。
散領域３１及び３２が形成され、酸化膜３３が表面に形
成される（第３図（ｄ））。第３図（ｃ−１）に示され
たように、ゲート電極２３のエツジ部の酸化膜２２がエ
ツチングによって除去されるため、この酸化膜３３が形
成される。
最近、ゲート電極２３は、モリブデン（Ｍｏ）やタング
ステン（Ｗ）等の高融点金属を用いたシリサイドで形成
されたり、ポリサイド構造として形成されることがある
。これは、ゲート電極２３の抵抗を下げて、動作を高速
化するためである。
ステン（Ｗ）等の高融点金属を用いたシリサイドで形成
されたり、ポリサイド構造として形成されることがある
。これは、ゲート電極２３の抵抗を下げて、動作を高速
化するためである。
（発明が解決しようとする課題）
ところが、高融点金属をゲート電極２３に用いた場合は
、酸化膜２４形成後にフッ化アンモニウム溶液で酸化膜
２４をエツチングし、さらに酸化膜３３を形成するため
に後酸化を行うと、第３図（ｅ）のゲート電極３４のよ
うに異常な形に膨脹する。これは、酸化後のフッ化アン
モニウムによるエツチングでシリサイドのグレイン粒界
がむき出しになり、後酸化によって余剰シリコンのみな
らず高融点金属自体の酸化物ができるのが原因であると
考えられている。このため、高融点金属を用いたときは
ＲＯＭデータ確認用のパターンを形成することはできな
かった。さらに、フッ化アンモニウムでエツチングを行
うと、ＲＯＭデータを書き込む領域１５のフィールド酸
化膜２９のみならず、メモリセルアレイ領域１２のフィ
ールド酸化膜もけずれて段差ができるという問題もあっ
た。
、酸化膜２４形成後にフッ化アンモニウム溶液で酸化膜
２４をエツチングし、さらに酸化膜３３を形成するため
に後酸化を行うと、第３図（ｅ）のゲート電極３４のよ
うに異常な形に膨脹する。これは、酸化後のフッ化アン
モニウムによるエツチングでシリサイドのグレイン粒界
がむき出しになり、後酸化によって余剰シリコンのみな
らず高融点金属自体の酸化物ができるのが原因であると
考えられている。このため、高融点金属を用いたときは
ＲＯＭデータ確認用のパターンを形成することはできな
かった。さらに、フッ化アンモニウムでエツチングを行
うと、ＲＯＭデータを書き込む領域１５のフィールド酸
化膜２９のみならず、メモリセルアレイ領域１２のフィ
ールド酸化膜もけずれて段差ができるという問題もあっ
た。
本発明は上記事情に鑑みてなされたものであり、ゲート
電極に高融点金属を用いた場合にも、ＲＯＭデータ確認
用のパターンを形成することができる半導体記憶装置を
提供することを目的とする。
電極に高融点金属を用いた場合にも、ＲＯＭデータ確認
用のパターンを形成することができる半導体記憶装置を
提供することを目的とする。
（課題を解決するための手段）
本発明の半導体記憶装置の製造方法は、メモリセル用ト
ランジスタを形成し、不純物イオンを注入してデータの
書き込みを−行う装置の製造方法であって、半導体基板
の表面に高融点金属を用いてゲート電極を形成し、この
ゲート電極の表面に酸化膜を形成する工程と、データ確
認用パターンを形成すべき領域上に膜を形成する工程と
、酸化膜に対して高い選択比でこの膜にエツチングを行
い、膜にデータ確認用パターンを形成する工程とを備え
たことを特徴としている。
ランジスタを形成し、不純物イオンを注入してデータの
書き込みを−行う装置の製造方法であって、半導体基板
の表面に高融点金属を用いてゲート電極を形成し、この
ゲート電極の表面に酸化膜を形成する工程と、データ確
認用パターンを形成すべき領域上に膜を形成する工程と
、酸化膜に対して高い選択比でこの膜にエツチングを行
い、膜にデータ確認用パターンを形成する工程とを備え
たことを特徴としている。
（作 用）
ゲート電極に低抵抗化を図るべく高融点金属を用いた場
合、データ確認用パターンを形成するためにフィールド
酸化膜にフッ化アンモニウム溶液を用いてエツチングを
行い、後酸化を行うとゲート電極が異常な形状に膨脹す
るが、データ確認用パターンを形成する領域に予め膜を
形成しておき、ゲート電極を覆っている酸化膜に対して
選択比が高くなるように膜にエツチングを行い、データ
確認用パターンを形成することにより防止される。
合、データ確認用パターンを形成するためにフィールド
酸化膜にフッ化アンモニウム溶液を用いてエツチングを
行い、後酸化を行うとゲート電極が異常な形状に膨脹す
るが、データ確認用パターンを形成する領域に予め膜を
形成しておき、ゲート電極を覆っている酸化膜に対して
選択比が高くなるように膜にエツチングを行い、データ
確認用パターンを形成することにより防止される。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。第１図に、本実施例による半導体記憶装置の製造方
法を工程別に示す。先ず従来の場合と同様に、半導体基
板１の表面に、熱酸化により２００Ａの酸化膜２が形成
された後、ゲート電極３が形成される。ここでゲート電
極３は、例えば多結晶シリコンが約１０００Ａ堆積され
、ヒ素イオンが注入された後、モリブデンシリサイド（
Ｍｏ ５１２）が約３０００人堆積されてポリサイド構
造となったものがエツチングされ、所望の領域に残るよ
うにして形成される。そして９００℃の乾燥酸素雰囲気
中で酸化が行われ、酸化膜４が形成される（第１図（ａ
））。
る。第１図に、本実施例による半導体記憶装置の製造方
法を工程別に示す。先ず従来の場合と同様に、半導体基
板１の表面に、熱酸化により２００Ａの酸化膜２が形成
された後、ゲート電極３が形成される。ここでゲート電
極３は、例えば多結晶シリコンが約１０００Ａ堆積され
、ヒ素イオンが注入された後、モリブデンシリサイド（
Ｍｏ ５１２）が約３０００人堆積されてポリサイド構
造となったものがエツチングされ、所望の領域に残るよ
うにして形成される。そして９００℃の乾燥酸素雰囲気
中で酸化が行われ、酸化膜４が形成される（第１図（ａ
））。
この表面全体に、低圧化学気相成長法
（ＬＰＣＶＤ法）により窒化シリコン
（Ｓ１３Ｎ４）膜５が、３００八から５００Ａの厚さに
形成される。これにより、窒化シリコン膜５がメモリセ
ルアレイ領域１２ではゲート電極３を覆うように形成さ
れ（第１図（ｂ−１）） 、さらにＲＯＭデータのパタ
ーンを描く領域１５ではフィールド酸化膜６の表面に形
成される（第１図（ｂ−２））。
形成される。これにより、窒化シリコン膜５がメモリセ
ルアレイ領域１２ではゲート電極３を覆うように形成さ
れ（第１図（ｂ−１）） 、さらにＲＯＭデータのパタ
ーンを描く領域１５ではフィールド酸化膜６の表面に形
成される（第１図（ｂ−２））。
この窒化シリコン膜５は、ＲＯＭデータのパターンを描
く領域１５（第１図）におけるフィールド酸化膜６上に
のみ残るように、レジスト膜７をマスクにケミカルドラ
イエツチング（以下、ＣＤＥという）が行われて除去さ
れる（第１図（ｃ−１）及び（ｃ−２））。ここで、フ
ォトリソグラフィを行う際にパターン合せの精度は高く
要求されないので、ステッパーを用いず一括露光で十分
である。
く領域１５（第１図）におけるフィールド酸化膜６上に
のみ残るように、レジスト膜７をマスクにケミカルドラ
イエツチング（以下、ＣＤＥという）が行われて除去さ
れる（第１図（ｃ−１）及び（ｃ−２））。ここで、フ
ォトリソグラフィを行う際にパターン合せの精度は高く
要求されないので、ステッパーを用いず一括露光で十分
である。
第１図（ｄ−１）のように、チャネル領域以外にレジス
ト膜１０が形成され、これをマスクにリンイオン（ｐ＋
）が、矢印Ｂのように加速電圧３２０ｋＶで注入され
る。さらにこのイオン注入の前あるいは後で、レジスト
膜１０ｇをマスクとして、ＣＤＥ加工により所望のパタ
ーンに窒化シリコン膜５ｂが剥離されてＲＯＭデータが
書き込まれる（第１図（ｄ−２））。この窒化シリコン
膜５ｂの除去には、ゲート電極３を覆っている酸化膜４
に対してエツチング選択比の高いドライエツチングを行
うことにより、酸化膜４を除去せずに残すことができる
。
ト膜１０が形成され、これをマスクにリンイオン（ｐ＋
）が、矢印Ｂのように加速電圧３２０ｋＶで注入され
る。さらにこのイオン注入の前あるいは後で、レジスト
膜１０ｇをマスクとして、ＣＤＥ加工により所望のパタ
ーンに窒化シリコン膜５ｂが剥離されてＲＯＭデータが
書き込まれる（第１図（ｄ−２））。この窒化シリコン
膜５ｂの除去には、ゲート電極３を覆っている酸化膜４
に対してエツチング選択比の高いドライエツチングを行
うことにより、酸化膜４を除去せずに残すことができる
。
このように本実施例の製造方法によれば、酸化膜に対し
て高いエツチング選択比をとることができる窒化シリコ
ン膜をフィールド酸化膜上に堆積し、この窒化シリコン
膜にＲＯＭデータを書き込むようにしている。従って、
フッ化アンモニウム溶液を用いてフィールド酸化膜にＲ
ＯＭデータを書き込んだり、後酸化を行う必要はなく、
ゲート電極に高融点金属を用いても異常酸化の発生が防
止される。このため、高速化を図るべくゲート電極に高
融点金属を用いた場合にも、ＲＯＭデータ確認用のパタ
ーンの形成が可能である。
て高いエツチング選択比をとることができる窒化シリコ
ン膜をフィールド酸化膜上に堆積し、この窒化シリコン
膜にＲＯＭデータを書き込むようにしている。従って、
フッ化アンモニウム溶液を用いてフィールド酸化膜にＲ
ＯＭデータを書き込んだり、後酸化を行う必要はなく、
ゲート電極に高融点金属を用いても異常酸化の発生が防
止される。このため、高速化を図るべくゲート電極に高
融点金属を用いた場合にも、ＲＯＭデータ確認用のパタ
ーンの形成が可能である。
仮に、ＲＯＭデータを窒化シリコン膜５ｂに書き込んだ
後に、追加して酸化を行った場合にも、ゲート電極３は
酸化膜４で覆われているため、異常酸化は起こらない。
後に、追加して酸化を行った場合にも、ゲート電極３は
酸化膜４で覆われているため、異常酸化は起こらない。
また本実施例の製造方法では、ＲＯＭデータを書き込む
ために不純物イオンを注入するときの加速電圧は従来と
同程度でよく、特別な装置は必要でない。さらに、イオ
ン注入に伴うダメージやばらつきも、従来と同程度であ
る。ターン・アラウンド・タイム（ＴＡＴ）で比較する
と、本実施例によれば窒化シリコン膜を形成する工程（
第１図（ｂ−１）及び（ｂ−２））が加わるが、フッ化
アンモニウム溶液によるエツチングと後酸化を行う工程
が不要となり、従来と同等かあるいは短縮することがで
きる。
ために不純物イオンを注入するときの加速電圧は従来と
同程度でよく、特別な装置は必要でない。さらに、イオ
ン注入に伴うダメージやばらつきも、従来と同程度であ
る。ターン・アラウンド・タイム（ＴＡＴ）で比較する
と、本実施例によれば窒化シリコン膜を形成する工程（
第１図（ｂ−１）及び（ｂ−２））が加わるが、フッ化
アンモニウム溶液によるエツチングと後酸化を行う工程
が不要となり、従来と同等かあるいは短縮することがで
きる。
従来のようにフッ化アンモニウムでエツチングを行うと
、ＲＯＭデータを書き込む領域１５のフィールド酸化膜
だけでなく、メモリセルアレイ領域１２のフィールド酸
化膜もけずれて段差ができるが、本実施例によればこの
ような事態も回避できる。
、ＲＯＭデータを書き込む領域１５のフィールド酸化膜
だけでなく、メモリセルアレイ領域１２のフィールド酸
化膜もけずれて段差ができるが、本実施例によればこの
ような事態も回避できる。
上述した実施例は一例であり、本発明を限定するもので
はない。例えば、実施例では窒化シリコン膜５をフィー
ルド酸化膜上に形成し、ＲＯＭデータのパターンを描い
ていたが、シリコン酸化膜に対して高選択比でドライエ
ツチングが可能なものであれば、例えば、多結晶シリコ
ン膜等、他の材料による膜を形成してもよい。
はない。例えば、実施例では窒化シリコン膜５をフィー
ルド酸化膜上に形成し、ＲＯＭデータのパターンを描い
ていたが、シリコン酸化膜に対して高選択比でドライエ
ツチングが可能なものであれば、例えば、多結晶シリコ
ン膜等、他の材料による膜を形成してもよい。
以上説明したように、本発明の半導体記憶装置の製造方
法は、データ確認用パターンを形成する領域に予め膜を
形成し、ゲート電極を覆っている酸化膜に対して選択比
が高くなるようにこの膜にエツチングを行い、データ確
認用パターンを形成するものであり、フッ化アンモニウ
ム溶液によるエツチングや後酸化が不要で、ゲート電極
に高融点金属を用いても異常な形状に膨張しないため、
高速化を図るべくゲート電極に高融点金属を用いつつデ
ータ確認用パターンを形成することが可能である。
法は、データ確認用パターンを形成する領域に予め膜を
形成し、ゲート電極を覆っている酸化膜に対して選択比
が高くなるようにこの膜にエツチングを行い、データ確
認用パターンを形成するものであり、フッ化アンモニウ
ム溶液によるエツチングや後酸化が不要で、ゲート電極
に高融点金属を用いても異常な形状に膨張しないため、
高速化を図るべくゲート電極に高融点金属を用いつつデ
ータ確認用パターンを形成することが可能である。
置の製造方法を示す工程別素子断面図、第２図は本発明
の半導体記憶装置の製造方法を適用することができる半
導体チップの平面を示した平面図、第３図は従来の半導
体記憶装置の製造方法を示す工程別素子断面図である。
の半導体記憶装置の製造方法を適用することができる半
導体チップの平面を示した平面図、第３図は従来の半導
体記憶装置の製造方法を示す工程別素子断面図である。
１・・・半導体基板、２・・・ゲート酸化膜、３・・・
ゲート電極、４・・・シリコン酸化膜、５．５ａ、５ｂ
・・・窒化シリコン膜、６・・・フィールド酸化膜、７
．１０ａ・・・レジスト膜、９・・・チャネル領域、１
１・・・半導体チップ、１２・・・メモリセルアレイ領
域、１３．１４・・・周辺回路領域、１５・・・ＲＯＭ
データパターン領域。
ゲート電極、４・・・シリコン酸化膜、５．５ａ、５ｂ
・・・窒化シリコン膜、６・・・フィールド酸化膜、７
．１０ａ・・・レジスト膜、９・・・チャネル領域、１
１・・・半導体チップ、１２・・・メモリセルアレイ領
域、１３．１４・・・周辺回路領域、１５・・・ＲＯＭ
データパターン領域。
Claims (1)
- 【特許請求の範囲】 メモリセル用トランジスタを形成し、不純物イオンを注
入してデータの書き込みを行う半導体記憶装置を製造す
る方法において、 半導体基板の表面に、高融点金属を用いてゲート電極を
形成し、このゲート電極の表面に酸化膜を形成する工程
と、 データ確認用パターンを形成すべき領域上に、膜を形成
する工程と、 前記酸化膜に対して高い選択比で前記膜にエッチングを
行い、前記膜に前記データ確認用パターンを形成する工
程とを備えたことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225835A JP2530054B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置の製造方法 |
| KR91014836A KR960001341B1 (en) | 1990-08-28 | 1991-08-27 | Method for making semiconductor memory device |
| US07/750,586 US5169797A (en) | 1990-08-28 | 1991-08-28 | Manufacturing method for semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225835A JP2530054B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107861A true JPH04107861A (ja) | 1992-04-09 |
| JP2530054B2 JP2530054B2 (ja) | 1996-09-04 |
Family
ID=16835564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225835A Expired - Fee Related JP2530054B2 (ja) | 1990-08-28 | 1990-08-28 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5169797A (ja) |
| JP (1) | JP2530054B2 (ja) |
| KR (1) | KR960001341B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI382559B (zh) * | 2003-12-19 | 2013-01-11 | Philips Lumileds Lighting Co | 發光二極體封裝總成 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273224A (ja) * | 1994-03-29 | 1995-10-20 | Sharp Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952867A (ja) * | 1982-09-20 | 1984-03-27 | Ricoh Co Ltd | 絶縁層に識別記号を刻設した半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4282646A (en) * | 1979-08-20 | 1981-08-11 | International Business Machines Corporation | Method of making a transistor array |
| US4295209A (en) * | 1979-11-28 | 1981-10-13 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
| US4364165A (en) * | 1981-05-28 | 1982-12-21 | General Motors Corporation | Late programming using a silicon nitride interlayer |
| JPS58148448A (ja) * | 1982-03-01 | 1983-09-03 | Nippon Denso Co Ltd | 半導体ｒｏｍの製造方法 |
-
1990
- 1990-08-28 JP JP2225835A patent/JP2530054B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-27 KR KR91014836A patent/KR960001341B1/ko not_active IP Right Cessation
- 1991-08-28 US US07/750,586 patent/US5169797A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952867A (ja) * | 1982-09-20 | 1984-03-27 | Ricoh Co Ltd | 絶縁層に識別記号を刻設した半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI382559B (zh) * | 2003-12-19 | 2013-01-11 | Philips Lumileds Lighting Co | 發光二極體封裝總成 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960001341B1 (en) | 1996-01-26 |
| US5169797A (en) | 1992-12-08 |
| JP2530054B2 (ja) | 1996-09-04 |
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