JPH0964194A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0964194A JPH0964194A JP7236118A JP23611895A JPH0964194A JP H0964194 A JPH0964194 A JP H0964194A JP 7236118 A JP7236118 A JP 7236118A JP 23611895 A JP23611895 A JP 23611895A JP H0964194 A JPH0964194 A JP H0964194A
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- polysilicon
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Abstract
(57)【要約】
【課題】 ポリシリコン配線を有する半導体装置におけ
るゲート絶縁膜の界面準位の低減を効果的に行う。 【解決手段】 シリコン基板１にＭＯＳ型トランジスタ
を形成した後、このＭＯＳ型トランジスタを被覆する層
間絶縁膜９を形成する。その後、不純物拡散層２ｂに到
達するビット配線用のコンタクトホール１０を層間絶縁
膜９に形成する。然る後、水素雰囲気で３５０℃〜８０
０℃の範囲の熱処理を施してから、ポリシリコンからな
るビット配線１１を形成する。 【効果】 ゲート酸化膜４にコンタクトホール１０から
水素を供給することができるので、ゲート酸化膜４の界
面準位を大幅に低減でき、ＤＲＡＭのリフレッシュ特性
が向上する。
るゲート絶縁膜の界面準位の低減を効果的に行う。 【解決手段】 シリコン基板１にＭＯＳ型トランジスタ
を形成した後、このＭＯＳ型トランジスタを被覆する層
間絶縁膜９を形成する。その後、不純物拡散層２ｂに到
達するビット配線用のコンタクトホール１０を層間絶縁
膜９に形成する。然る後、水素雰囲気で３５０℃〜８０
０℃の範囲の熱処理を施してから、ポリシリコンからな
るビット配線１１を形成する。 【効果】 ゲート酸化膜４にコンタクトホール１０から
水素を供給することができるので、ゲート酸化膜４の界
面準位を大幅に低減でき、ＤＲＡＭのリフレッシュ特性
が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭな
ど多層ポリシリコン構造を有する半導体集積回路の水素
シンター方法に関する。
方法に関し、特にＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭな
ど多層ポリシリコン構造を有する半導体集積回路の水素
シンター方法に関する。
【０００２】
【従来の技術】従来の水素シンターは、アルミニウムな
どメタル配線をコンタクト孔部分に形成した後に行われ
ていた。これは、水素シンターの目的が、ＭＯＳトラン
ジスタのゲート酸化膜の界面準位低減だけではなく、ア
ルミニウムなどメタル配線とシリコン基板とのコンタク
トにオーミックコンタクトを形成することにもあるから
である。
どメタル配線をコンタクト孔部分に形成した後に行われ
ていた。これは、水素シンターの目的が、ＭＯＳトラン
ジスタのゲート酸化膜の界面準位低減だけではなく、ア
ルミニウムなどメタル配線とシリコン基板とのコンタク
トにオーミックコンタクトを形成することにもあるから
である。
【０００３】
【発明が解決しようとする課題】しかしながら、ポリシ
リコン配線の多層化が進んだ結果、従来通りメタル配線
形成後に水素シンターを行っても、ポリシリコンの粒界
で水素が消費されてしまうため、ポリシリコン配線の下
層に存在するゲート酸化膜の界面準位を低減できなくな
ってきた。従って、このようなゲート酸化膜の界面準位
が低減されていないＭＯＳトランジスタを有するＤＲＡ
Ｍでは、そのリフレッシュ特性が劣化してしまうといっ
た問題が生じていた。
リコン配線の多層化が進んだ結果、従来通りメタル配線
形成後に水素シンターを行っても、ポリシリコンの粒界
で水素が消費されてしまうため、ポリシリコン配線の下
層に存在するゲート酸化膜の界面準位を低減できなくな
ってきた。従って、このようなゲート酸化膜の界面準位
が低減されていないＭＯＳトランジスタを有するＤＲＡ
Ｍでは、そのリフレッシュ特性が劣化してしまうといっ
た問題が生じていた。
【０００４】そこで、この発明は、特に多層ポリシリコ
ン構造を有する半導体集積回路のゲート酸化膜の界面準
位低減を効果的に行うことのできる半導体装置の製造方
法を提供することにある。
ン構造を有する半導体集積回路のゲート酸化膜の界面準
位低減を効果的に行うことのできる半導体装置の製造方
法を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するために、半導体基板に形成されたＭＯＳ型トラン
ジスタを被覆する絶縁膜を形成する第１の工程と、前記
ＭＯＳ型トランジスタのソースおよびドレインの少なく
ともいずれか一方に達するコンタクトホールを前記絶縁
膜に形成する第２の工程と、水素シンター処理を施すこ
とにより、前記コンタクトホール近傍に配置された前記
ＭＯＳ型トランジスタのゲート絶縁膜に水素を供給する
第３の工程と、前記コンタクトホールにおいて前記ソー
スおよびドレインの少なくともいずれか一方と接続され
るシリコンを含有した導電膜を形成する第４の工程とを
有する。
決するために、半導体基板に形成されたＭＯＳ型トラン
ジスタを被覆する絶縁膜を形成する第１の工程と、前記
ＭＯＳ型トランジスタのソースおよびドレインの少なく
ともいずれか一方に達するコンタクトホールを前記絶縁
膜に形成する第２の工程と、水素シンター処理を施すこ
とにより、前記コンタクトホール近傍に配置された前記
ＭＯＳ型トランジスタのゲート絶縁膜に水素を供給する
第３の工程と、前記コンタクトホールにおいて前記ソー
スおよびドレインの少なくともいずれか一方と接続され
るシリコンを含有した導電膜を形成する第４の工程とを
有する。
【０００６】具体的には、本発明の半導体装置の製造方
法は、コンタクト開孔後、バッチ式ポリシリコンＣＶＤ
装置に水素ラインを付加し、ポリシリコン成膜直前に水
素シンター処理を行うものである。
法は、コンタクト開孔後、バッチ式ポリシリコンＣＶＤ
装置に水素ラインを付加し、ポリシリコン成膜直前に水
素シンター処理を行うものである。
【０００７】
【作用】本発明では、水素シンター処理時にコンタクト
が開孔しているので、水素がポリシリコン粒界に消費さ
れることなく、効率的にゲート酸化膜へ水素を供給する
ことができる。また、既設のポリシリコン低圧ＣＶＤ装
置に水素ラインを付加するだけで、工程を増加すること
なく処理できるという利点も有する。
が開孔しているので、水素がポリシリコン粒界に消費さ
れることなく、効率的にゲート酸化膜へ水素を供給する
ことができる。また、既設のポリシリコン低圧ＣＶＤ装
置に水素ラインを付加するだけで、工程を増加すること
なく処理できるという利点も有する。
【０００８】
【実施例】以下、本発明を１６ＭＤＲＡＭに適用した場
合の一実施例を図１、図２を用いて説明する。図１は、
本発明の一実施例の１６ＭＤＲＡＭの製造工程図であ
る。図２は、ポリシリコン成膜工程の温度タイムチャー
トを示す図である。
合の一実施例を図１、図２を用いて説明する。図１は、
本発明の一実施例の１６ＭＤＲＡＭの製造工程図であ
る。図２は、ポリシリコン成膜工程の温度タイムチャー
トを示す図である。
【０００９】まず、図１（ａ）において、フィールド酸
化膜３で囲まれたシリコン基板１上には、ともに不純物
を含有するポリシリコンからなる、ＭＯＳトランジスタ
のゲート電極５、キャパシタの下部電極となるストレー
ジノード６、および、キャパシタの上部電極となるセル
プレート８が形成されている。
化膜３で囲まれたシリコン基板１上には、ともに不純物
を含有するポリシリコンからなる、ＭＯＳトランジスタ
のゲート電極５、キャパシタの下部電極となるストレー
ジノード６、および、キャパシタの上部電極となるセル
プレート８が形成されている。
【００１０】また、ゲート電極５下にはゲート絶縁膜４
が形成されており、ゲート電極５の両側のシリコン基板
１にはソース・ドレインとしての不純物拡散層領域２
ａ、２ｂが形成されている。キャパシタの下部電極とな
るストレージノード６は、層間絶縁膜１３に形成された
コンタクトホールを介して不純物拡散層２ａと接続して
いる。また、層間絶縁膜１３およびセルプレート８は、
層間絶縁膜９で被覆されている。
が形成されており、ゲート電極５の両側のシリコン基板
１にはソース・ドレインとしての不純物拡散層領域２
ａ、２ｂが形成されている。キャパシタの下部電極とな
るストレージノード６は、層間絶縁膜１３に形成された
コンタクトホールを介して不純物拡散層２ａと接続して
いる。また、層間絶縁膜１３およびセルプレート８は、
層間絶縁膜９で被覆されている。
【００１１】また、キャパシタ誘電体膜となるＯＮＯ膜
７（酸化膜／窒化膜／酸化膜）を介してセルプレート８
とストレージノード６が対向して形成されている。
７（酸化膜／窒化膜／酸化膜）を介してセルプレート８
とストレージノード６が対向して形成されている。
【００１２】本実施例では、このように構成されたＭＯ
Ｓ型トランジスタ及びキャパシタからなるＤＲＡＭメモ
リセルを形成した後、シリコン基板１全面を覆う層間絶
縁膜１３、９を形成し、この層間絶縁膜１３、９を貫通
し、不純物拡散層２ｂが底面となるビット配線用のコン
タクトホール１０を形成する。
Ｓ型トランジスタ及びキャパシタからなるＤＲＡＭメモ
リセルを形成した後、シリコン基板１全面を覆う層間絶
縁膜１３、９を形成し、この層間絶縁膜１３、９を貫通
し、不純物拡散層２ｂが底面となるビット配線用のコン
タクトホール１０を形成する。
【００１３】次に、図１（ｂ）に示すように、ウェハを
希フッ酸洗浄した後、水素ラインを有するバッチ式のポ
リシリコンＬＰ−ＣＶＤ装置で水素シンター処理を施
す。そのために、ビット配線用のコンタクトホール１０
が形成されたシリコン基板１をバッチ式のポリシリコン
ＬＰ（ロウ・プレッシャー）ＣＶＤ装置（不図示）内に
配置する。
希フッ酸洗浄した後、水素ラインを有するバッチ式のポ
リシリコンＬＰ−ＣＶＤ装置で水素シンター処理を施
す。そのために、ビット配線用のコンタクトホール１０
が形成されたシリコン基板１をバッチ式のポリシリコン
ＬＰ（ロウ・プレッシャー）ＣＶＤ装置（不図示）内に
配置する。
【００１４】このとき、図２（ａ）に示すように、昇温
ステップｂにおいて、水素ガスを含む雰囲気下でシリコ
ン基板１に熱処理を施すことにより水素シンター処理を
行うようにする。
ステップｂにおいて、水素ガスを含む雰囲気下でシリコ
ン基板１に熱処理を施すことにより水素シンター処理を
行うようにする。
【００１５】次に、図１（ｃ）に示すように、図２
（ａ）の成膜ステップｄにおいて、コンタクトホール１
０の内面を少なくとも覆う不純物を含有するポリシリコ
ンからなるビット配線１１を形成する。このビット配線
１１はポリシリコンで構成されているので、この後さら
にシンター処理を行う必要がない。
（ａ）の成膜ステップｄにおいて、コンタクトホール１
０の内面を少なくとも覆う不純物を含有するポリシリコ
ンからなるビット配線１１を形成する。このビット配線
１１はポリシリコンで構成されているので、この後さら
にシンター処理を行う必要がない。
【００１６】本実施例では、良好な水素シンター処理を
行うため、昇温ステップｂの温度を摂氏４００℃〜摂氏
５８０℃に設定したが、この水素シンター処理の温度は
摂氏３５０℃〜摂氏８００℃の範囲であってもよい。
行うため、昇温ステップｂの温度を摂氏４００℃〜摂氏
５８０℃に設定したが、この水素シンター処理の温度は
摂氏３５０℃〜摂氏８００℃の範囲であってもよい。
【００１７】次に、図２に示すポリシリコン成膜工程
（成膜レシピ）の温度タイムチャートについて説明す
る。
（成膜レシピ）の温度タイムチャートについて説明す
る。
【００１８】ポリシリコンの成膜レシピは、図２（ａ）
に示すように、４００〜６５０℃のロードステップａ、
成膜温度５２０〜６５０℃までの昇温ステップｂ、成膜
温度でのウェハ温度安定ステップｃ、成膜ステップｄ、
並びに、ガス排気及びアンロードステップｅよりなる。
但し、ロードステップａの温度が成膜温度より高いこと
はなく、また、成膜温度とロードステップの温度が同じ
場合には温度安定ステップｃは省略できる。
に示すように、４００〜６５０℃のロードステップａ、
成膜温度５２０〜６５０℃までの昇温ステップｂ、成膜
温度でのウェハ温度安定ステップｃ、成膜ステップｄ、
並びに、ガス排気及びアンロードステップｅよりなる。
但し、ロードステップａの温度が成膜温度より高いこと
はなく、また、成膜温度とロードステップの温度が同じ
場合には温度安定ステップｃは省略できる。
【００１９】本実施例の方法は、これらの既存のポリシ
リコンの成膜ステップにおいて、昇温ステップｂを用い
て水素シンター処理を行うことができるので、流通ガス
を従来の窒素から水素に変更するだけで実施可能であ
る。
リコンの成膜ステップにおいて、昇温ステップｂを用い
て水素シンター処理を行うことができるので、流通ガス
を従来の窒素から水素に変更するだけで実施可能であ
る。
【００２０】本実施例では、バッチ式リンドープドポリ
シリコンＬＰＣＶＤ装置を用いてロード温度を４００
℃、昇温速度５℃／ｍｉｎ、成膜温度５８０℃と設定
し、昇温ステップｂで３６分間、従来の窒素の代わりに
１００％水素を流通した。その結果、リフレッシュ特性
は本処理を行わない場合の１６ｍｓｅｃから６４ｍｓｅ
ｃへ向上した。また水素シンター処理を、昇温ステップ
ｂからウェハ温度安定ステップｃ（１時間１５分）へ変
更しても同様な効果が得られた。
シリコンＬＰＣＶＤ装置を用いてロード温度を４００
℃、昇温速度５℃／ｍｉｎ、成膜温度５８０℃と設定
し、昇温ステップｂで３６分間、従来の窒素の代わりに
１００％水素を流通した。その結果、リフレッシュ特性
は本処理を行わない場合の１６ｍｓｅｃから６４ｍｓｅ
ｃへ向上した。また水素シンター処理を、昇温ステップ
ｂからウェハ温度安定ステップｃ（１時間１５分）へ変
更しても同様な効果が得られた。
【００２１】また、別の実施例として、図２（ｂ）に示
すように、ロードステップａと昇温ステップｂとの間に
３０分間の水素シンターステップｂ′を追加しても同様
の効果が得られた。
すように、ロードステップａと昇温ステップｂとの間に
３０分間の水素シンターステップｂ′を追加しても同様
の効果が得られた。
【００２２】このとき、図１（ｂ）に示すように、ビッ
ト配線用のコンタクトホール１０が形成されたシリコン
基板１をバッチ式のポリシリコンＬＰＣＶＤ装置（不図
示）内に配置した後、図２（ｂ）に示す水素シンタース
テップｂ′において、装置内が摂氏４００℃の状態で、
且つ、水素ガスを含む雰囲気下でシリコン基板１に熱処
理を施す。次に、図２（ｂ）の成膜ステップｄにおい
て、図１（ｃ）に示すように、コンタクトホール１０の
内面を少なくとも覆う不純物を含有するポリシリコンか
らなるビット配線１１を形成する。この場合でも、新た
な３０分間〜２時間のステップを追加するだけで良いの
で、４〜６カセット（１００〜１５０枚）の処理でも２
時間以下の処理時間追加にしかならない。
ト配線用のコンタクトホール１０が形成されたシリコン
基板１をバッチ式のポリシリコンＬＰＣＶＤ装置（不図
示）内に配置した後、図２（ｂ）に示す水素シンタース
テップｂ′において、装置内が摂氏４００℃の状態で、
且つ、水素ガスを含む雰囲気下でシリコン基板１に熱処
理を施す。次に、図２（ｂ）の成膜ステップｄにおい
て、図１（ｃ）に示すように、コンタクトホール１０の
内面を少なくとも覆う不純物を含有するポリシリコンか
らなるビット配線１１を形成する。この場合でも、新た
な３０分間〜２時間のステップを追加するだけで良いの
で、４〜６カセット（１００〜１５０枚）の処理でも２
時間以下の処理時間追加にしかならない。
【００２３】ＬＰＣＶＤ装置におけるポリシリコンの成
膜は、成膜中に不純物としてシリコンを同時にドープす
るいわゆるドーブドポリシリコンでも、不純物を含まな
いノンドープのポリシリコンでもよい。ノンドープのポ
リシリコンの場合、成膜後、イオン注入法により不純物
をポリシリコン膜に導入して、導電性を有する膜にす
る。ドープドポリシリコンの不純物もリンに限らず砒
素、ボロン、アンチモンなどでもよい。
膜は、成膜中に不純物としてシリコンを同時にドープす
るいわゆるドーブドポリシリコンでも、不純物を含まな
いノンドープのポリシリコンでもよい。ノンドープのポ
リシリコンの場合、成膜後、イオン注入法により不純物
をポリシリコン膜に導入して、導電性を有する膜にす
る。ドープドポリシリコンの不純物もリンに限らず砒
素、ボロン、アンチモンなどでもよい。
【００２４】また、本実施例におけるＬＰＣＶＤ装置と
して、枚葉式ではなくバッチ式装置を用いる利点は、３
０分間〜２時間程度の水素シンターステップを付加する
際に枚葉式装置の場合は１カセット（２５枚）あたり１
２〜５０時間の処理時間追加となって工程の適用が困難
であるが、バッチ式の場合は処理時間の追加が殆どない
点が挙げられる。
して、枚葉式ではなくバッチ式装置を用いる利点は、３
０分間〜２時間程度の水素シンターステップを付加する
際に枚葉式装置の場合は１カセット（２５枚）あたり１
２〜５０時間の処理時間追加となって工程の適用が困難
であるが、バッチ式の場合は処理時間の追加が殆どない
点が挙げられる。
【００２５】本実施例においては、水素シンター処理と
して、純水素雰囲気下で高温熱処理を利用した場合につ
いて述べたが、コンタクトホール１０が形成されたシリ
コン基板１に水素イオンを注入し、その後、引続きアニ
ール処理を行ってもよい。この水素イオン注入は、斜め
イオン注入法を採用しても良い。斜めイオン注入法によ
り、コンタクトホール１０の近傍のゲート電極５下のゲ
ート絶縁膜に水素を供給しやすくなる。
して、純水素雰囲気下で高温熱処理を利用した場合につ
いて述べたが、コンタクトホール１０が形成されたシリ
コン基板１に水素イオンを注入し、その後、引続きアニ
ール処理を行ってもよい。この水素イオン注入は、斜め
イオン注入法を採用しても良い。斜めイオン注入法によ
り、コンタクトホール１０の近傍のゲート電極５下のゲ
ート絶縁膜に水素を供給しやすくなる。
【００２６】なお、水素イオンを注入する場合、水素イ
オン注入後、ポリシリコンＬＰＣＶＤ装置内にシリコン
基板１を装着し、図２（ａ）（ｂ）に示すステップで成
膜工程を行う。この場合、昇温ステップｂは、水素ガス
雰囲気下であってもよいし、なくともよい。また、この
成膜工程は、コンタクトホール１０内面を少なくとも覆
う不純物を含有するポリシリコンからなるビット配線１
１を形成する工程である。
オン注入後、ポリシリコンＬＰＣＶＤ装置内にシリコン
基板１を装着し、図２（ａ）（ｂ）に示すステップで成
膜工程を行う。この場合、昇温ステップｂは、水素ガス
雰囲気下であってもよいし、なくともよい。また、この
成膜工程は、コンタクトホール１０内面を少なくとも覆
う不純物を含有するポリシリコンからなるビット配線１
１を形成する工程である。
【００２７】また、本実施例ではポリシリコン膜をビッ
ト配線として用いたが、シリコンを含有する金属シリサ
イド膜であってもよい。
ト配線として用いたが、シリコンを含有する金属シリサ
イド膜であってもよい。
【００２８】本発明の半導体装置の製造方法は、シリコ
ン基板１にＭＯＳ型トランジスタを形成した後、このＭ
ＯＳ型トランジスタを含むシリコン基板１上に層間絶縁
膜９を形成する。その後、このＭＯＳ型トランジスタの
一方の不純物拡散層２ｂに到達するビット配線用のコン
タクトホール１０を層間絶縁膜９に形成する。然る後、
コンタクトホール１０を含むシリコン基板１に水素雰囲
気で摂氏３５０℃〜摂氏８００℃の範囲の熱処理を施
す。この熱処理直後に、コンタクトホール１０内面を少
なくとも覆うような不純物を含有するポリシリコンから
なるビット配線１１を形成するものである。本発明によ
れば、ＭＯＳ型トランジスタのゲート酸化膜４にビット
配線用のコンタクトホール１０から水素を供給すること
ができるので、ゲート酸化膜４の界面準位の大幅な低減
が実現でき、ＤＲＡＭ等のリフレッシュ特性が向上す
る。
ン基板１にＭＯＳ型トランジスタを形成した後、このＭ
ＯＳ型トランジスタを含むシリコン基板１上に層間絶縁
膜９を形成する。その後、このＭＯＳ型トランジスタの
一方の不純物拡散層２ｂに到達するビット配線用のコン
タクトホール１０を層間絶縁膜９に形成する。然る後、
コンタクトホール１０を含むシリコン基板１に水素雰囲
気で摂氏３５０℃〜摂氏８００℃の範囲の熱処理を施
す。この熱処理直後に、コンタクトホール１０内面を少
なくとも覆うような不純物を含有するポリシリコンから
なるビット配線１１を形成するものである。本発明によ
れば、ＭＯＳ型トランジスタのゲート酸化膜４にビット
配線用のコンタクトホール１０から水素を供給すること
ができるので、ゲート酸化膜４の界面準位の大幅な低減
が実現でき、ＤＲＡＭ等のリフレッシュ特性が向上す
る。
【００２９】なお、コンタクトホール１０形成前に水素
雰囲気下で熱処理を施し、ゲート酸化膜４に水素を供給
することが考えられる。例えば、ゲート酸化膜４の形成
直後に水素シンター工程を施すことが考えられるが、こ
の場合、ゲート酸化膜４に水素を供給しても、その後の
工程で、ゲート酸化膜４にダメージが入り、ゲート酸化
膜４の界面準位を低減することが難しくなってしまう。
従って、本発明のように、ビット配線用のコンタクトホ
ール１０を形成した状態でポリシリコンからなるビット
配線１１の形成直前に水素シンター工程を施すことが望
ましい。
雰囲気下で熱処理を施し、ゲート酸化膜４に水素を供給
することが考えられる。例えば、ゲート酸化膜４の形成
直後に水素シンター工程を施すことが考えられるが、こ
の場合、ゲート酸化膜４に水素を供給しても、その後の
工程で、ゲート酸化膜４にダメージが入り、ゲート酸化
膜４の界面準位を低減することが難しくなってしまう。
従って、本発明のように、ビット配線用のコンタクトホ
ール１０を形成した状態でポリシリコンからなるビット
配線１１の形成直前に水素シンター工程を施すことが望
ましい。
【００３０】本実施例では、ＤＲＡＭに適用したが、Ｓ
ＲＡＭや、図３に示すようなＥＥＰＲＯＭなどに適用し
ても同様の効果が得られた。図３において、シリコン基
板２１には、ゲート酸化膜２４を介して、フローティン
グゲート２５、シリコン酸化膜２６および制御ゲート２
７が順次パターン形成されている。例えば、ソース・ド
レインである不純物拡散層２２ａ、２２ｂのいずれか一
方に達するコンタクトホール（図示せず）を形成してか
ら、シリコン酸化膜２６およびゲート酸化膜２４の両方
に上述したような水素シンター処理を施してもよい。
ＲＡＭや、図３に示すようなＥＥＰＲＯＭなどに適用し
ても同様の効果が得られた。図３において、シリコン基
板２１には、ゲート酸化膜２４を介して、フローティン
グゲート２５、シリコン酸化膜２６および制御ゲート２
７が順次パターン形成されている。例えば、ソース・ド
レインである不純物拡散層２２ａ、２２ｂのいずれか一
方に達するコンタクトホール（図示せず）を形成してか
ら、シリコン酸化膜２６およびゲート酸化膜２４の両方
に上述したような水素シンター処理を施してもよい。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
水素をコンタクトホール開孔部からゲート酸化膜へ直接
供給できるので、多層ポリシリコン構造を有していて
も、ゲート酸化膜の界面準位の大幅な低減が実現され、
例えばＤＲＡＭのリフレッシュ特性を向上させることが
できる。
水素をコンタクトホール開孔部からゲート酸化膜へ直接
供給できるので、多層ポリシリコン構造を有していて
も、ゲート酸化膜の界面準位の大幅な低減が実現され、
例えばＤＲＡＭのリフレッシュ特性を向上させることが
できる。
【図１】本発明の一実施例を示すＤＡＲＭメモリセルの
断面図である。
断面図である。
【図２】ドープドポリシリコン成膜工程のタイムチャー
トである。
トである。
【図３】本発明を適用可能なＥＥＰＲＯＭメモリセルの
断面図である。
断面図である。
１ シリコン基板 ２ａ、２ｂ 不純物拡散層 ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ゲート電極 ６ ストレージノード ７ ＯＮＯ膜 ８ セルプレート ９ 層間絶縁膜 １０ ビットコンタクトホール １１ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242
Claims (1)
- 【請求項１】 半導体基板に形成されたＭＯＳ型トラン
ジスタを被覆する絶縁膜を形成する第１の工程と、 前記ＭＯＳ型トランジスタのソースおよびドレインの少
なくともいずれか一方に達するコンタクトホールを前記
絶縁膜に形成する第２の工程と、 水素シンター処理を施すことにより、前記コンタクトホ
ール近傍に配置された前記ＭＯＳ型トランジスタのゲー
ト絶縁膜に水素を供給する第３の工程と、 前記コンタクトホールにおいて前記ソースおよびドレイ
ンの少なくともいずれか一方と接続されるシリコンを含
有した導電膜を形成する第４の工程とを有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236118A JPH0964194A (ja) | 1995-08-22 | 1995-08-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236118A JPH0964194A (ja) | 1995-08-22 | 1995-08-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964194A true JPH0964194A (ja) | 1997-03-07 |
Family
ID=16996017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236118A Withdrawn JPH0964194A (ja) | 1995-08-22 | 1995-08-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964194A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6165873A (en) * | 1998-11-27 | 2000-12-26 | Nec Corporation | Process for manufacturing a semiconductor integrated circuit device |
| US6258640B1 (en) | 1998-07-14 | 2001-07-10 | Nec Corporation | Semiconductor device manufacturing method |
| KR100291415B1 (ko) * | 1998-05-08 | 2001-10-25 | 김영환 | 반도체장치의콘택형성방법 |
| WO2006096009A1 (en) * | 2005-03-08 | 2006-09-14 | Gwangju Institute Of Science And Technology | High-pressure hydrogen annealing for mosfet |
-
1995
- 1995-08-22 JP JP7236118A patent/JPH0964194A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291415B1 (ko) * | 1998-05-08 | 2001-10-25 | 김영환 | 반도체장치의콘택형성방법 |
| US6258640B1 (en) | 1998-07-14 | 2001-07-10 | Nec Corporation | Semiconductor device manufacturing method |
| US6165873A (en) * | 1998-11-27 | 2000-12-26 | Nec Corporation | Process for manufacturing a semiconductor integrated circuit device |
| WO2006096009A1 (en) * | 2005-03-08 | 2006-09-14 | Gwangju Institute Of Science And Technology | High-pressure hydrogen annealing for mosfet |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |