CN115132835A - 一种抑制振荡的igbt器件 - Google Patents
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Abstract
本发明公开一种抑制振荡的IGBT器件，包括半导体衬底，所述半导体衬底分为低电容部分和高电容部分，所述高电容部分相比于低电容部分配置的开启电压低；低电容部分和高电容部分的半导体衬底同一侧，设有内部填充导电多晶硅的沟槽结构，沟槽结构分为导电多晶硅与栅极电性相连的栅极沟槽和导电多晶硅与发射极电性相连的发射极沟槽；高电容部分中，栅极沟槽数量占所在区域沟槽结构总数比重大于发射极沟槽；低电容部分中，栅极沟槽数量占所在区域沟槽结构总数比重小于发射极沟槽。本发明使IGBT器件能同时得到更快的开关速度和更低的EMI（电磁干扰），能很好的抑制了开通时的小电流振荡现象，同时没有在动态损耗上做出过多牺牲。
Description
技术领域
本发明涉及半导体功率器件技术领域，具体涉及一种抑制振荡的IGBT器件。
背景技术
IGBT（绝缘栅双极型晶体管）是由BJT（双极性晶体管）和MOSFET（绝缘栅型场效应管）组合而成的复合全控型电压驱动式功率半导体器件，同时具有MOSFET高输入阻抗和GTR低导通压降。现阶段IGBT已经成为电力电子设备的主流器件，在开关电源、整流器、逆变器和UPS等领域有着广泛的应用。
现有沟槽型IGBT，为了得到更快的开关速度，更低的栅极电荷，多采用将部分条形沟槽结构连接到发射极金属层作为伪沟槽（Dummy Trench）、将部分条形沟槽结构连接到栅极作为栅沟槽的方法，而这种方法的使用使得输入电容和米勒电容相比于全栅沟槽同时降低，在IGBT开通和关断阶段，加在发射极和集电极两端的电压（Vce）也会相应不断地变化，会导致更大的dv/dt（电压变化率），尤其IGBT在小电流开通时，由于器件中FRD（快速反向恢复二极管）中存储的载流子较少，其反向恢复速度极快，这种快速的反向恢复会影响到IGBT的电压和电流波形，并和整个回路中的寄生电感形成LC振荡。小电流下FRD有着更高的电压浪涌，带来的电压、电流高频振荡往往会造成严重的EMI（电磁干扰）问题。如何在得到更快的开关速度的同时抑制电压、电流振荡，降低EMI是该类器件设计的一个挑战，然而现有技术还未能解决这些问题。
发明内容
发明目的：针对以上问题，本发明公开了一种抑制振荡的IGBT器件，使该类器件能很好的抑制器件开通时的小电流振荡现象，同时能得到更快的开关速度和更低的EMI。
技术方案：为实现上述发明目的，本发明采用如下技术方案：
本发明公开一种抑制振荡的IGBT器件，包括：半导体衬底，所述半导体衬底分为低电容部分和高电容部分，所述高电容部分相比于低电容部分配置的开启电压低；低电容部分和高电容部分的半导体衬底同一侧，设有内部填充导电多晶硅的沟槽结构，沟槽结构分为导电多晶硅与栅极电性相连的栅极沟槽和导电多晶硅与发射极电性相连的发射极沟槽；高电容部分中，栅极沟槽数量占所在区域沟槽结构总数比重大于发射极沟槽；低电容部分中，栅极沟槽数量占所在区域沟槽结构总数比重小于发射极沟槽。
优选地，所述低电容部分在平面上将所述高电容部分包围。
优选地，所述低电容部分和高电容部分中，栅极沟槽和发射极沟槽以交错的方式排列。
优选地，所述沟槽结构侧壁与导电多晶硅之间设有栅介质层；半导体衬底设有沟槽结构的一侧设有体区，所述体区远离半导体衬底的表面形成有发射极区，所述发射极区远离半导体衬底的表面以及沟槽结构中导电多晶硅、栅介质层裸露的表面形成有层间膜，所述层间膜不相连接，在沟槽结构之间形成第一接触孔，在发射极沟槽端口处断开形成第二接触孔；所述层间膜远离半导体衬底的一侧设有发射极金属层，发射极金属层通过第一接触孔与发射极区电性相连，通过第二接触孔与发射极沟槽内的导电多晶硅电性相连；
在所述半导体衬底远离发射极金属层的一侧依次设有集电极区和背面金属，所述背面金属与集电极区电性相连。
优选地，所述高电容部分相比于低电容部分的体区具有更低的掺杂浓度。
优选地，所述栅极沟槽内导电多晶硅引出与栅极引线区电性相连，栅极引线区与栅极平台区电性连接，栅极引线区和栅极平台区与发射极金属层电性隔绝。
优选地，所述沟槽结构的深度介于3~6um之间，端口宽度介于0.5um~2um之间，槽壁间宽度介于0.5um~2um之间。
优选地，所述半导体衬底材料为硅或者碳化硅。
有益效果：与现有技术相比较，本发明具有如下有益效果：
本发明所提出的一种抑制振荡的IGBT器件，该器件设置了栅极沟槽与发射极沟槽，相比全栅沟槽器件能得到更快的开关速度，并且在降低器件的动态损耗方面会更有优势。该器件包括两种不同的功能区：低电容部分和高电容部分，并且两个区域配置了不同的开启电压：高电容部分相比于低电容部分具有更低的开启电压，在该IGBT器件开通时高电容部分首先开通；高电容部分和低电容部分中栅极沟槽和发射极沟槽数量的占比大小不同，使得高电容部分输入电容和米勒电容值均较大，该区开通较缓慢，有更低的dv/dt（电压变化率），很好的抑制了开通时的小电流振荡现象，具有更低的EMI（电磁干扰）；低电容部分输入电容和米勒电容值均较小，可以降低开通、关断时的动态损耗和延迟。
附图说明
图1为本发明一个实施例的剖面示意图；
图2为本发明一个实施例的俯视示意图。
其中，11-低电容部分、12-高电容部分、10-半导体衬底、20-沟槽结构、21-栅极沟槽、22-发射极沟槽、30-栅介质层、40-导电多晶硅、50-栅极引线区、51-栅极平台区、60-体区、61-发射极区、70-层间膜、71-发射极金属层、72-第一接触孔、73-第二接触孔、80-集电极区、90-背面金属。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细的说明。
以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
实施例一：
本发明公开一种抑制振荡的IGBT器件，包括：
半导体衬底10，所述半导体衬底10分为低电容部分11和高电容部分12，所述高电容部分12相比于低电容部分11配置的开启电压低；低电容部分11和高电容部分12的半导体衬底10同一侧，设有内部填充导电多晶硅40的沟槽结构20，沟槽结构20分为导电多晶硅40与栅极电性相连的栅极沟槽21和导电多晶硅40与发射极电性相连的发射极沟槽22；高电容部分12中，栅极沟槽21数量占所在区域沟槽结构20总数比重大于发射极沟槽22；低电容部分11中，栅极沟槽21数量占所在区域沟槽结构20总数比重小于发射极沟槽22。
所述低电容部分11在平面上将所述高电容部分12包围。
所述低电容部分11和高电容部分12中，栅极沟槽21和发射极沟槽22以交错的方式排列。
所述沟槽结构20侧壁与导电多晶硅40之间设有栅介质层30；半导体衬底10设有沟槽结构20的一侧设有体区60，所述体区60远离半导体衬底10的表面形成有发射极区61，所述发射极区61远离半导体衬底10的表面以及沟槽结构20中导电多晶硅40、栅介质层30裸露的表面形成有层间膜70，所述层间膜70不相连接，在沟槽结构20之间形成第一接触孔72，在发射极沟槽22端口处断开形成第二接触孔73；所述层间膜70远离半导体衬底10的一侧设有发射极金属层71，发射极金属层71通过第一接触孔72与发射极区61电性相连，通过第二接触孔73与发射极沟槽22内的导电多晶硅40电性相连；
在所述半导体衬底10远离发射极金属层71的一侧依次设有集电极区80和背面金属90，所述背面金属90与集电极区80电性相连。
所述高电容部分12相比于低电容部分11的体区60具有更低的掺杂浓度。
所述栅极沟槽21内导电多晶硅40引出与栅极引线区50电性相连，栅极引线区50与栅极平台区51电性连接，栅极引线区50和栅极平台区51与发射极金属层71电性隔绝。
所述沟槽结构20的深度介于3~6um之间，端口宽度介于0.5um~2um之间，槽壁间宽度介于0.5um~2um之间。
所述半导体衬底10材料为硅或者碳化硅。
实施例二：
本发明公开一种抑制振荡的IGBT器件优选实施例，参照图1和图2，所述抑制振荡的IGBT器件（以下简称为器件）包括第一掺杂类型的半导体衬底10，即在半导体衬底10中引入第一掺杂类型的杂质，引入的杂质可以为N型杂质也可以为P型杂质，第一掺杂类型指的是N型或者P型，使用“第一掺杂类型”表述主要为了不明确指定杂质的类型，而又可以和后面的其他杂质做区分；半导体衬底10材料为硅或者碳化硅。半导体衬底10分为低电容部分11和高电容部分12，所述低电容部分11在平面上将所述高电容部分12包围，如图2所示。这种排布方式让器件中部和边缘的开启、关断速度有个梯度，尤其是在关断时边缘电流先消失，低电容部分11先关断，可增强器件鲁棒性及器件在高应力下的耐受性。
低电容部分11和高电容部分12的半导体衬底10的一侧形成有第二导电类型的体区60，高电容部分12相比于低电容部分11的所述体区60掺杂浓度更低，从而高电容部分12具有更低的开启电压，因此，高电容部分12首先开通。在体区60远离半导体衬底10的一侧形成有第一导电类型的发射极区61。第一导电类型和第二导电类型分别指N型或者P型，其中第一导电类型与第一掺杂类型相同，第二导电类型与第一掺杂类型不同。
低电容部分11和高电容部分12的半导体衬底10靠近发射极区61的一侧设有若干条形沟槽结构20，沟槽结构20向远离半导体衬底10的方向延伸至发射极区61远离半导体衬底10的表面，沟槽结构20的深度介于3um~6um之间（深度指沟槽结构20在半导体衬底10的最里处位置到发射极区61远离半导体衬底10的表面的距离），与发射极区61远离半导体衬底10的表面齐平的沟槽结构20端口的宽度介于0.5um~2um之间，沟槽结构20槽壁间宽度介于0.5um~2um之间。本实施例中：所述沟槽结构20的深度为5um，端口宽度为1.2um，槽壁间宽度为1.2um。
沟槽结构20内填充有导电多晶硅40，沟槽结构20内壁和导电多晶硅40之间设有栅介质层30。所述沟槽结构20分为栅极沟槽21和发射极沟槽22。
发射极区61远离半导体衬底10的表面，以及沟槽结构20中导电多晶硅40、栅介质层30裸露的表面形成有层间膜70，所述层间膜70不相连接，在沟槽结构20之间形成第一接触孔72，第一接触孔72的宽度小于两个相邻沟槽结构20侧壁之间的距离；层间膜70在发射极沟槽22端口处断开形成第二接触孔73，第二接触孔73宽度小于发射极沟槽22的端口宽度。所述层间膜70远离半导体衬底10的一侧形成有发射极金属层71，发射极金属层71通过第一接触孔72与发射极区61电性相连。
所述栅极沟槽21内的导电多晶硅40在沟槽端口引出和栅极金属层电性相连；所述发射极沟槽22内的导电多晶硅40通过第二接触孔73与发射极金属层71电性相连，因此发射极沟槽22内的导电多晶硅40的电位不受栅极控制，无法形成沟道导通电流。栅极金属层包括栅极引线区50和栅极平台区51，与发射极金属层71同时形成但电性隔开。
在半导体衬底10远离发射极金属层71的一侧依次形成有集电极区80和背面金属90，集电极区80为第二导电类型，所述背面金属90与集电极区80电性相连。
低电容部分11和高电容部分12通过栅极沟槽21和发射极沟槽22不同的排列组合方式，得到不同的输入电容和米勒电容，排列的总体思路是栅极沟槽21的数量占所在区域沟槽结构20总数的比重大或小。由于输入电容（米勒电容Cgc+栅极电容Cge）、米勒电容（Cgc）与栅极沟槽21的表面积强相关，栅极沟槽21的表面积表现为栅极沟槽21的数量。高电容部分12，栅极沟槽21数量多于发射极沟槽22数量，并且栅极沟槽21数量占比越大则得到的输入电容和米勒电容越高，高输入电容让开通时栅极电压Vge（栅极与发射极之间的驱动电压）变化放慢，高米勒电容让开通时Vce（IGBT集电极与发射极之间电压）下降变慢，能有效抑制振荡，降低EMI；低电容部分11，栅极沟槽21数量少于发射极沟槽22数量，并且栅极沟槽21数量占比越小（栅极沟槽21数量不为零）则得到的输入电容和米勒电容越低，低输入电容和米勒电容，对抑制振荡不起作用，但可以降低开通、关断时的动态损耗和延迟。应当说明的是，局部的高电容部分12开关速度放慢，尤其是开通时小电流状态下高电容部分12得到高输入电容和米勒电容并不会影响到整个器件的电容，即不会影响器件整体的开关速度。并且相比于将整个器件电容做大的传统方法，本发明在降低器件的动态损耗方面有优势。本实施例中：所述栅极沟槽21简称G，发射极沟槽22简称E，低电容部分11中，栅极沟槽21和发射极沟槽22通过交错的排列方式：GEEGEE……，以此形式重复，栅极沟槽21数量占比小，得到较低的输入电容和米勒电容；高电容部分12中，所述栅极沟槽21和所述发射极沟槽22通过另一种交错的排列方式: GGEGGE ……，以此形式重复，栅极沟槽21数量占比大，得到较高的输入电容和米勒电容。应当说明的是：低电容部分11和高电容部分12中，栅极沟槽21和发射极沟槽22可以任意方式排列，但交错的排列方式可降低栅极沟槽21和发射极沟槽22之间电容的相互影响，使电流更均匀。
栅极引线区50是一块金属层，与发射极金属层71断绝开，用于传递栅极信号，控制栅极沟槽21中导电多晶硅40的电位。低电容部分11和高电容部分12中栅极沟槽21通过将其内部导电多晶硅40在端口处引出，并与栅极引线区50电性相连。栅极引线区50位置不固定且可以设置成任意形状，只要能将栅极信号引出至高、低电容部分的全部栅极沟槽21中的导电多晶硅40即可。针对本发明中高、低电容部分的分布情况，由于器件中心区域的高电容部分12的栅极沟槽21和低电容部分11的栅极沟槽21是不连接的，需要单独引出，因此栅极引线区50设置为“日”字更为合理。本实施例中：栅极引线区50呈日字型，中间多一条栅极引线单独连接高电容部分12的栅极沟槽21，容易引出高电容部分12的栅极信号。
栅极平台区51是和栅极引线区50连接的金属层，通过对栅极平台区51加栅极信号来实现栅控效果。栅极平台区51有一定的面积，打上接收栅极信号的键合线。栅极信号由栅极驱动开始，通过键合线传递至栅极平台区51，再通过栅极引线区50传递至每个栅极沟槽21中的导电多晶硅40。
本发明公开了一种抑制振荡的IGBT器件，该器件设置了栅极沟槽21与发射极沟槽22，相比全栅沟槽器件能得到更快的开关速度。器件中包含低电容部分11和高电容部分12，高电容部12与低电容部分11中栅极沟槽21与发射极沟槽22数量的占比大小不同，使得高电容部分12输入电容和米勒电容值均较大，开通较缓慢，有更低的dv/dt（电压变化率），很好的抑制了器件开通时的小电流振荡现象，并降低EMI（电磁干扰）；低电容部分11输入电容和米勒电容值均较小，可以降低开通、关断时的动态损耗和延迟。
本发明的内容不限于实施例所列举，本领域普通技术人员通过阅读本发明说明书而对本发明技术方案采取的任何等效的变换，均为本发明的权利要求所涵盖。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.一种抑制振荡的IGBT器件，其特征在于，包括：半导体衬底（10），所述半导体衬底（10）分为低电容部分（11）和高电容部分（12），所述高电容部分（12）相比于低电容部分（11）配置的开启电压低；低电容部分（11）和高电容部分（12）的半导体衬底（10）同一侧，设有内部填充导电多晶硅（40）的沟槽结构（20），沟槽结构（20）分为导电多晶硅（40）与栅极电性相连的栅极沟槽（21）和导电多晶硅（40）与发射极电性相连的发射极沟槽（22）；高电容部分（12）中，栅极沟槽（21）数量占所在区域沟槽结构（20）总数比重大于发射极沟槽（22）；低电容部分（11）中，栅极沟槽（21）数量占所在区域沟槽结构（20）总数比重小于发射极沟槽（22）。
2.根据权利要求1所述的抑制振荡的IGBT器件，其特征在于，所述低电容部分（11）在平面上将所述高电容部分（12）包围。
3.根据权利要求1所述的抑制振荡的IGBT器件，其特征在于，所述低电容部分（11）和高电容部分（12）中，栅极沟槽（21）和发射极沟槽（22）以交错的方式排列。
4.根据权利要求1所述的抑制振荡的IGBT器件，其特征在于，所述沟槽结构（20）侧壁与导电多晶硅（40）之间设有栅介质层（30）；半导体衬底（10）设有沟槽结构（20）的一侧设有体区（60），所述体区（60）远离半导体衬底（10）的表面形成有发射极区（61），所述发射极区（61）远离半导体衬底（10）的表面以及沟槽结构（20）中导电多晶硅（40）、栅介质层（30）裸露的表面形成有层间膜（70），所述层间膜（70）不相连接，在沟槽结构（20）之间形成第一接触孔（72），在发射极沟槽（22）端口处断开形成第二接触孔（73）；所述层间膜（70）远离半导体衬底（10）的一侧设有发射极金属层（71），发射极金属层（71）通过第一接触孔（72）与发射极区（61）电性相连，通过第二接触孔（73）与发射极沟槽（22）内的导电多晶硅（40）电性相连；在所述半导体衬底（10）远离发射极金属层（71）的一侧依次设有集电极区（80）和背面金属（90），所述背面金属（90）与集电极区（80）电性相连。
5.根据权利要求4述的抑制振荡的IGBT器件，其特征在于，所述高电容部分（12）相比于低电容部分（11）的体区（60）具有更低的掺杂浓度。
6.根据权利要求4述的抑制振荡的IGBT器件，其特征在于，所述栅极沟槽（21）内导电多晶硅（40）引出与栅极引线区（50）电性相连，栅极引线区（50）与栅极平台区（51）电性连接，栅极引线区（50）和栅极平台区（51）与发射极金属层（71）电性隔绝。
7.根据权利要求1所述的抑制振荡的IGBT器件，其特征在于，所述沟槽结构（20）的深度介于3~6um之间，端口宽度介于0.5um~2um之间，槽壁间宽度介于0.5um~2um之间。
8.根据权利要求1所述的抑制振荡的IGBT器件，其特征在于，所述半导体衬底（10）材料为硅或者碳化硅。
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