CN103219395A - 用于半导体元件的多沟渠终端结构及其制作方法 - Google Patents
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Abstract
本发明公开一种用于半导体元件的多沟渠终端结构及其制作方法，该半导体元件包含一半导体基板及一主动结构区，该多沟渠终端结构包含一多沟渠结构，该些沟渠形成于该半导体基板的一露出表面上；一第一掩膜层，形成于该半导体基板的部分表面上，其中该部分表面对应于该半导体元件的一终端结构区；一栅极绝缘层，形成于该多沟渠结构的表面上；一导电层，形成于该栅极绝缘层上，该导电层并凸出于该半导体基板的该露出表面；以及一金属层，形成于该第一掩膜层及该终端结构区的导电层上。
Description
技术领域
本发明涉及一种用于半导体元件的多沟渠终端结构及其制作方法，尤其涉及以一制作方法以提供出一种多沟渠终端结构，以提供半导体元件(例如萧基二极管装置)有较高的反向耐电压值。
背景技术
萧基二极管(Schottky Diode)为以电子作为载子的单极性元件，其特性为速度快，且于施加较低的正向偏压电压(Forward Bias Voltage；Vf)时，便可有较大的顺向电流与较短的反向回复时间(Reverse Recovery Time；tRR)。但若于萧基二极管持续施加增加的反向偏压时，则会有较大的漏电流。而后，有沟渠式的萧基能障二极管的提出，通过于沟渠中填入多晶硅或金属来夹止反向漏电流，使元件的漏电能大幅降低。
关于沟渠式的萧基能障二极管，其代表性前案可参阅美国专利第5365102号(专利名称：SCHOTTKY BARRIER RECTIFIER WITH MOS TRENCH)中所揭露的元件结构与技术；并请参阅如图1A-图1F所示的主要工艺步骤。首先在图1A中，提供有一磊晶层(epitaxial layer)厚度的半导体基板12，且此基板12具有两表面12a、12b，其中高掺杂浓度(N+型)的阴极区域12c邻近其表面12a，而低掺杂浓度(N型)的漂移区域12d则从高掺杂浓度(N+型)的阴极区域12c伸展至表面12b；并进而于其上成长一二氧化硅层(SiO2)13，以降低接着要成长的一氮化硅层(Si3N4)15的沉积应力，并再于氮化硅层15上形成一光阻层17。
接着在图1B中，利用该光阻层17进行一微影工艺(lithography)及蚀刻工艺(etching)，以移除部分的氮化硅层15、二氧化硅层13以及基板12，从而将其基板12的漂移区域12d蚀刻出多个分离平台14，且形成为具有一特定深度与宽度的一沟渠结构22。接着在图1C中，分别于其沟渠结构22的侧壁22a及底部22b上成长出绝缘性质的一热氧化层16。并在图1D中，移除剩下的氮化硅层15和二氧化硅层13，以及于图1E中，在其整体结构的上方镀上一金属层。并接着在图1F中，于背面的表面12a处同样进行金属镀制，使其多个分离的平台14能将所接触的金属层平行连接出单一个阳极金属层，而于其背面的表面12a处则能形成出一阴极金属层20；使其阳极金属层与平台14的接触便因所谓的萧基能障(Schottky Barrier)而成为萧基接面，从而完成晶圆(圆片)的工艺。
由上述的方法制作的沟渠式萧基二极管(Trench MOS Barrier SchottkyRectifier，简称为TMBR)，具有极低的正向偏置电压(Vf)，反向漏电流则受到沟渠结构的夹止，会比无沟渠结构者有更低的漏电流。然而，由于在硅晶圆上挖沟渠等工艺所制造出的应力未能有效的得到适当的处理，使得产品在可靠度测试时较容易故障；于实际产品应用时也偶有故障产生。其原因即为应力导致的微细裂痕，最后造成元件故障。
再者，由于前述方法制作的沟渠式萧基二极管并未提供终端结构，因而此沟渠式萧基二极管的电压耐压不足，影响其应用范围。除了上述范例的萧基二极管之外，诸多的半导体元件，例如闸流体元件(thyrisor)也需要可提供反向耐压的机制；因此如何能提供一种终端结构以提供半导体元件(例如萧基二极管装置)有较高的反向耐电压值，乃业界的研发重点。
发明内容
本发明的目的在于提供一种用于半导体元件的多沟渠终端结构及其制作方法，以改善半导体元件的耐压。
为了实现上述目的，本发明提供一种用于半导体元件的多沟渠终端结构，包含：一多沟渠结构，包含多数的沟渠，该些沟渠是形成于该半导体基板的一露出表面上；一第一掩膜层，形成于该半导体基板的部分表面上，其中该部分表面对应于该半导体元件的一终端结构区；一栅极绝缘层，形成于该多沟渠结构的表面上；一导电层，形成于该栅极绝缘层上，该导电层并凸出于该半导体基板的该露出表面；以及一金属层，形成于该第一掩膜层上，及该终端结构区的导电层上。
再者，为了实现上述目的，本发明还提供一种用于半导体元件的多沟渠终端结构制作方法，包含下列步骤：a).提供一半导体基板，该半导体基板包含一主动结构区及一终端结构区；b).于该半导体基板上形成一第一掩膜层，该第一掩膜层至少对应于该终端结构区；c).根据该第一掩膜层对该半导体基板进行蚀刻，以于该半导体基板中形成一多沟渠结构，该多沟渠结构包含多数的沟渠；d).于该多沟渠结构的表面上形成一栅极绝缘层；e).于该栅极绝缘层上形成一导电层；f).形成一金属层，该金属层至少覆盖于该第一掩膜层上，及覆盖该终端结构区的导电层上。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1A-图1F，为现有的沟渠式的萧基能障二极管的主要工艺步骤示意图；
图2A-图2R为本发明所提出的用于半导体元件的多沟渠终端结构制作方法，其较佳实施例的制作流程示意图。
其中，附图标记
现有技术
12...半导体基板
12a、12b...表面
12c...阴极区域
12d...漂移区域
13...二氧化硅层
14...平台
15...氮化硅层
16...热氧化层
17...光阻层
20...阴极金属层
22...沟渠结构
22a...侧壁
22b...底部
本发明
30...半导体基板
31...高掺杂浓度的硅基板
32...低掺杂浓度的磊晶层
32a...表面
33...多沟渠结构
41...第一氧化层
42...第二氧化层
43...栅极绝缘层
44...导电层
45...钝态保护层
B1...第一光阻层
B2...第二光阻层
B3...第三光阻层
B4...第四光阻层
A1...第一掩膜层
50...金属层
51...第一金属层
52...第二金属层
具体实施方式
下面结合附图对本发明的结构原理和工作原理作具体的描述：
请参阅图2A至图2R，为本发明所提出用于半导体元件的多沟渠终端结构制作方法实施例的制作流程示意图，其中该半导体元件例如可为(但是不限定)于沟渠式萧基二极管。
如图2A所示，首先是先提供一半导体基板30；在此实施例中，该半导体基板30包含了有一高掺杂浓度(N+型)的硅基板31与一低掺杂浓度(N型)的磊晶层32此两部分；而其中低掺杂浓度的磊晶层32是形成于高掺杂浓度的硅基板31之上，且其低掺杂浓度的磊晶层32是具有一定的厚度，以提供本发明实施例后续所需的多沟渠结构(Multi-Trench)的蚀刻形成。
接着便于该半导体基板30的表面32a上，也就是对其中的低掺杂浓度的磊晶层32所在的表面32a，先进行一热氧化(Thermal Oxidation)工艺，以于该半导体基板30的表面32a上形成一第一氧化层41；在此实施例中，该第一氧化层41所具有的厚度可设计约为6000埃，但是须知此厚度仅为一实施例，不是本发明权利要求的限制；再者，第一氧化层41的实际所需厚度仍须考量后续沟渠深度及最后半导体元件终端结构所需耐压能力。其次，如图2B所示，再于该第一氧化层41上形成定义有一第一光阻图案的一第一光阻层B1，因而根据该第一光阻图案对该第一氧化层41进行蚀刻，使得该第一光阻图案能转移至该第一氧化层41上。而在此实施例中，所述的该第一光阻图案是对应于后续待形成的多沟渠结构，因而蚀刻后的该第一氧化层41便能成为后续提供蚀刻出沟渠的成长蚀刻硬掩膜(Hard Mask)。如图2C-图2D所示，在将该第一光阻图案转移至该第一氧化层41上后，即可通过干式蚀刻方式，将该第一氧化层41蚀刻形成一第一掩膜层A1。
承上所述，当该第一掩膜层A1于该半导体基板30上形成后，便可除去完成蚀刻后的该第一光阻层B1，而呈现出如图2D所示的结果。接着，如图2E所示，便根据所形成的该第一掩膜层A1对该半导体基板30进行沟渠的蚀刻，以于该半导体基板30中形成一包含多数沟渠的多沟渠结构33。
当该多沟渠结构33形成后，可接着对其包含有底部与侧壁的表面进行一随选的粗糙度修饰(Trench Rounding)步骤，以使其表面因前述的蚀刻过程所产生的粗糙边角能加以去除，而让后续的相关氧化层的形成有较佳的环境。该粗糙度修饰步骤可由下列方式进行：(1)为先对该多沟渠结构33进行沿其表面向下厚度约达数百个埃大小的干式蚀刻，使得此一较薄的蚀刻处理能修饰其表面；(2)接着前述处理后，于该多沟渠结构33的表面包含了其底部与侧壁上形成一厚度不大的第二氧化层42，其目的是为一种牺牲氧化层(SacrificialOxide)，也就是通过其形成之后便接着加以除去的过程，来达到修饰该多沟渠结构33的表面的目的。图2F中所示为骤修饰处理的后再形成该第二氧化层42的示意图；因此，接着的步骤便是将该第二氧化层42加以除去，以达成粗糙度修饰。
随后再于该多沟渠结构33的表面上，也就是包含了于其底部与侧壁的表面部分上，形成如图2G中所示的一栅极绝缘层(Gate insulation layer)43，此栅极绝缘层例如可以为栅极氧化层(gate oxide)或是栅极氮化物层(gate nitride)，在后文中，为了说明方便，以栅极氧化层43作为说明范例，但是须知此并非为对本发明的限制。而在此实施例中，该栅极氧化层43的形成例如是能凸出于前述的该半导体基板30的表面32a的高度；也就是说，该多沟渠结构33上的该栅极氧化层43能和所述的该第一掩膜层A1的部分下侧侧面相接触。
承上所述，当该栅极氧化层43于该多沟渠结构33的表面上形成之后，便接着于该栅极氧化层43上与该第一掩膜层A1上形成如图2H中所示的一导电层44，此导电层44可以为一多晶硅结构或是一导电金属层。在后文中，为了说明方便，以多晶硅结构44作为说明范例，但是须知此并非为对本发明的限制。在此实施例中，该多晶硅结构44是以一化学气相沉积(Chemical VaporDeposition，CVD)工艺的方式于该栅极氧化层43上与该第一掩膜层A1上完成，使得该多晶硅结构44除了能填满该多沟渠结构33内的该栅极氧化层43所界定的空间外，还能从该第一掩膜层A1的顶面与其部分侧面(也即未被栅极氧化层43覆盖的侧面)上加以整个覆盖。
接着，便是将所形成的该多晶硅结构44加以除去所不需要的部分。在此实施例中，所使用的除去方式是为一反蚀刻(Etch Back)工艺，也就是仍以干式蚀刻的方式但不使用任何的光阻图案，而是依所设定的时间来均匀地对该多晶硅结构44进行向下的蚀刻。其蚀刻的结果是如图2I中所示，经过蚀刻之后，该第一掩膜层A1的顶面与其一部分的侧面便能够加以露出；而该第一掩膜层A1的另一部分的侧面，则仍旧和该栅极氧化层43以及所剩下的该多晶硅结构44相接触。
在此实施例中，于上述步骤完成之后，还在保持如图2I所示的样式下进行一离子布植(Ion Implantation)工艺；而在此例中，是利用硼离子或磷离子来作为进行此一离子布植工艺的说明。详细来说，是将硼离子或磷离子于该多晶硅结构44内作均匀地、预定深度的布植，使其能成为在二极管中的一均匀的P型或N型传导材质。再者，上述图示图2H-图2J的多晶硅结构44成长及离子布植步骤，也可由现场成长(in situ growth)的多晶硅结构44步骤取代，也即在现场成长多晶硅结构44时即加入所需的杂质，以形成所需的杂质浓度分布，提供后续所需的萧基二极管的萧基能障层。
之后，如图2J所示，便再于所得结构上形成定义有一第二光阻图案的一第二光阻层B2，用以根据该第二光阻图案来对所得结构进行蚀刻，也即该第一掩膜层A1进行蚀刻；进而再除去完成蚀刻后的该第二光阻层B2，而成为如图2K中所示的结构。如此图所示，在第二光阻层B2图案左侧的未被覆盖部分为主动结构区(active structure region)部分，也即为沟渠式萧基二极管进行整流工作的部分；而被第二光阻层B2图案覆盖的右侧部分为多沟渠终端结构区(termination structure region)部分，也即作为沟渠式萧基二极管防护环(guardring)的部分。上述蚀刻工艺能移除在主动结构区部分的第一掩膜层A1，而留下在终端结构部分的第一掩膜层A1。换言之，上述蚀刻步骤可使图2K中所示的晶圆左侧区域的该半导体基板30、该多晶硅结构44及部分栅极氧化层43能加以露出。如图2L所示，随后将第二光阻层B2移除。
随后在所得结构上进行一金属溅镀(Metal Sputtering)工艺，或是金属蒸镀(metal evaporation)以形成如图2M中所示的一金属层50。在后文中，为了说明方便，是以金属溅镀所产生的金属溅镀层50作为金属层50的一范例，但是须知此非为对本发明的限制。在此实施例中，该金属溅镀层50是由一第一金属层51和一第二金属层52这两部分所构成。其分别的形成步骤是为，先于该第一掩膜层A1、该半导体基板30露出表面、及该多晶硅结构44表面上进行金属溅镀，以形成该第一金属层51，也就是此时该第一金属层51是覆盖了整个晶圆的顶面。而在此例中，该第一金属层51是可采用一钛金属(Ti)的材质来完成。
接着，再于该第一金属层51上进行金属溅镀，以形成另层的该第二金属层52，而该第二金属层52是为对该第一金属层51作整体的覆盖。而在此例中，该第二金属层52的采用是为铝、硅、铜(Al/Si/Cu)的合金。故，该金属溅镀层50(即其中的第一金属层51)与该半导体基板30(即其中的低掺杂浓度(N型)的磊晶层32)的表面32a相接触时，便能形成所谓的一萧基接面或萧基能障(Schottky Barrier)，其位在如图2M中所示结构的虚线左侧的编号51部分。此外，在此实施例中，于此一步骤后还可包含进行一快速热工艺(Rapid ThermalProcessing，简称为RTP)，如此便可有效地修正该金属溅镀工艺的结果。
随后，如图2N所示，便是再于该金属溅镀层50上形成定义有一第三光阻图案的一第三光阻层B3，用以根据该第三光阻图案来对部分的该金属溅镀层50，也就是针对如图2N中所示的晶圆右侧区域进行蚀刻，以露出部分的沟渠结构33，及移除未被第三光阻层B3覆盖的金属溅镀层50部分；进而再除去完成蚀刻后的该第三光阻层B3，而成为如图2O中所示的晶圆样式。
在此步骤中，利用该第三光阻层B3所采用的蚀刻方式是为一金属蚀刻(Metal Etching)工艺，从而能在该第三光阻图案下，对包含了该第一金属层51与该第二金属层52的该金属溅镀层50进行蚀刻，以将对应所述终端结构区的多沟渠结构33露出(也即位于其晶圆右侧区域的部分表面加以露出)，更具体而言，可依据该沟渠式萧基二极管所需的反向耐压，而决定被金属溅镀层覆盖的多沟渠结构33数目。此外，在此实施例中，于此一步骤后还可包含进行一热融合(Sintering)工艺，以加强该金属溅镀层50、该半导体基板30及该多晶硅结构44表面上的密合。
随后，如图2P所示，于所得结构表面上，形成一层钝态保护层(passivationlayer)45，此钝态保护层45例如可以为硼磷氧化层45。依据本发明的一实施例，该硼磷氧化层45是以加入硼、磷杂质的氧化物为材质，以使其熔点能降低，因而在经过加热后(较佳方式是加热到约摄氏800度)，即可使得此种含硼、磷杂质的氧化物具有较软的易流动性质，因此可形成如图2P所示的较为平整的上表面。此外该钝态保护层也可以为四乙基硅氧烷层(Tetraethoxysilane；TEOS)，或是氮化硅层(silicon nitride)。
随后，如图2Q所示，于钝态保护层45的表面上形成定义有一第四光阻图案的一第四光阻层B4，此第四光阻层B4大体上覆盖沟渠式萧基二极管的多沟渠终端结构部分。接着，如图2R所示，利用此第四光阻层B4将未覆盖的钝态保护层45部分移除，以露出主动结构区的金属溅镀层50部分。最后再将第四光阻层B4移除，以形成所得的具有多沟渠终端结构的萧基二极管。
最后，进行一晶圆允收测试(Wafer Acceptance Test，简称为WAT)，来对完成所有工艺后的晶圆进行结构的电性测试。
故，图2R中所示的最后晶圆样式，便为利用本发明所提出的具有多沟渠终端结构的半导体元件(例如为萧基二极管、闸流体、pn接面二极管或是金氧半场效晶体管(MOSFET))。由该图所示可知，该半导体元件包含在左侧的主动结构区及在右侧的多沟渠终端结构区。该多沟渠终端结构包含一半导体基板30、一第一掩膜层A1、一栅极氧化层43、一多晶硅结构44、以及一金属溅镀层50。其中该半导体基板30内部是具有一多沟渠结构33；而所示的该第一掩膜层A1则形成于和该半导体基板30的部分多沟渠结构33相邻的露出表面32a上；而该栅极氧化层43形成于该多沟渠结构33的表面上；该多晶硅结构44以凸出于该半导体基板30的表面32a的方式，形成于该栅极氧化层43上；而包含该第一金属层51和该第二金属层52的该金属溅镀层50，则形成于该第一掩膜层A1及该多晶硅结构44表面上。
综上所述，相较于现有的半导体元件，利用本发明所述的制作方法所完成的半导体元件，具有较高的反向耐压能力。在半导体元件为萧基二极管的范例中，萧基接面外侧区域具有多沟渠终端结构，以提高对于反向电压的耐压能力。更详细而言，在终端结构区的金属溅镀层50是直接与导电性的多晶硅结构44接触，以更有效的分散电场，且随着被金属溅镀层50覆盖的沟渠33数目越多，耐压值也可增加。此外，由于在终端结构区的金属溅镀层50不会接触到该半导体基板30露出表面(被第一掩膜层A1及栅极氧化层43所阻隔)，因此不会形成萧基接面或萧基能障(Schottky Barrier)，也不至于影响沟渠式萧基二极管的元件特性。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (20)
1.一种用于半导体元件的多沟渠终端结构，该半导体元件包含一半导体基板及一主动结构区，其特征在于，该多沟渠终端结构包含：
一多沟渠结构，包含多个沟渠，该多个沟渠形成于该半导体基板的一露出表面上；
一第一掩膜层，形成于该半导体基板的部分表面上，其中该部分表面对应于该半导体元件的一终端结构区；
一栅极绝缘层，形成于该多沟渠结构的表面上；
一导电层，形成于该栅极绝缘层上，该导电层并凸出于该半导体基板的该露出表面；以及
一金属层，形成于该第一掩膜层及该终端结构区的导电层上。
2.根据权利要求1所述的用于半导体元件的多沟渠终端结构，其特征在于，该半导体基板包含一高掺杂浓度的硅基板与一低掺杂浓度的磊晶层。
3.根据权利要求1所述的用于半导体元件的多沟渠终端结构，其特征在于，该栅极绝缘层为栅极氧化层或是栅极氮化物层。
4.根据权利要求1所述的用于半导体元件的多沟渠终端结构，其特征在于，该导电层为多晶硅层或是导电金属层。
5.根据权利要求1所述的用于半导体元件的多沟渠终端结构，其特征在于，该金属层为溅镀或是蒸镀金属层。
6.根据权利要求1所述的用于半导体元件的多沟渠终端结构，其特征在于，该金属层包含有：一第一金属层，及一第二金属层，形成于该第一金属层上；其中该第一金属层以一钛金属而完成，而该第二金属层为铝、硅、铜的合金。
7.根据权利要求1所述的用于半导体元件的多沟渠终端结构，其特征在于，该半导体元件为萧基二极管、闸流体、pn接面二极管或是金氧半场效晶体管。
8.根据权利要求1所述的用于半导体元件的多沟渠终端结构，其特征在于，还包含一钝态保护层，覆盖于该终端结构区的金属层上。
9.根据权利要求8所述的用于半导体元件的多沟渠终端结构，其特征在于，该钝态保护层为硼磷氧化层、四乙基硅氧烷层、或是氮化硅层。
10.一种用于半导体元件的多沟渠终端结构制作方法，其特征在于，包含下列步骤：
a).提供一半导体基板，该半导体基板包含一主动结构区及一终端结构区；
b).于该半导体基板上形成一第一掩膜层，该第一掩膜层至少对应于该终端结构区；
c).根据该第一掩膜层对该半导体基板进行蚀刻，以于该半导体基板中形成一多沟渠结构，该多沟渠结构包含多个的沟渠；
d).于该多沟渠结构的表面上形成一栅极绝缘层；
e).于该栅极绝缘层上形成一导电层；
f).形成一金属层，该金属层至少覆盖于该第一掩膜层上，及至少覆盖该终端结构区的导电层上。
11.根据权利要求10所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该半导体基板包含一高掺杂浓度的硅基板与一低掺杂浓度的磊晶层。
12.根据权利要求10所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，步骤b还包含下列步骤：
于该半导体基板的表面上形成一第一氧化层；
于该第一氧化层上形成一第一光阻层，且定义该第一光阻层具有一第一光阻图案；及
根据该第一光阻图案对该第一氧化层进行蚀刻，以将该第光阻图案转移至该第一氧化层上而形成该第一掩膜层。
13.根据权利要求12所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该第一光阻图案和该多沟渠结构的样式相对应。
14.根据权利要求10所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该导电层为一多晶硅层或是金属层。
15.根据权利要求14所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该方法包含步骤e1：
于该多晶硅层内进行一离子布植工艺。
16.根据权利要求10所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，形成该金属层包含下列步骤：于步骤f后所得结构上进行一金属溅镀或蒸镀工艺，以形成一第一金属层；以及于该第一金属层上进行该金属溅镀或蒸镀工艺，以形成一第二金属层，而该第一金属层与该第二金属层构成为该金属层。
17.根据权利要求16所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该第一金属层以一钛金属而完成，而该第二金属层为铝、硅、铜的合金。
18.根据权利要求10所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该方法还包含下列步骤：于该终端结构区的金属层上覆盖一层钝态保护层。
19.根据权利要求10所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该栅极绝缘层为栅极氧化层或是栅极氮化物层。
20.根据权利要求10所述的用于半导体元件的多沟渠终端结构制作方法，其特征在于，该半导体元件为萧基二极管、闸流体、pn接面二极管或是金氧半场效晶体管。
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