JP2008502123A - 垂直型トレンチ・トランジスタの形成方法（垂直パス型トランジスタｄｒａｍセルの設計におけるデバイス縮小化のための自己整合型ドレイン／チャネル接合） - Google Patents

垂直型トレンチ・トランジスタの形成方法（垂直パス型トランジスタｄｒａｍセルの設計におけるデバイス縮小化のための自己整合型ドレイン／チャネル接合） Download PDF

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Abstract

【課題】 改善されたしきい値のばらつきをもたらし、従来技術に存在するデバイスより優れたチャネル長の拡張容易性を提供する、垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を製造すること。
【解決手段】 垂直型ディープトレンチ・トランジスタを形成する方法が提供される。ドープされた半導体基板内に側壁を有するディープトレンチが形成される。半導体基板は、カウンタードープされたドレイン領域をその表面内に含み、側壁に並んだチャネルを含む。ドレイン領域は上部レベル及び下部レベルを有する。カウンタードープされたソース領域がチャネルの下方の側壁と並置された基板内に形成される。ゲート酸化物層が、ゲート導体と並置されたトレンチの側壁上に形成される。ドレイン領域の下部レベルの下方にゲート導体を陥凹させるステップに続いて、垂直線に対して角度θ＋δで、ソース領域より下方のチャネル内にカウンタードーパントの傾斜イオン注入を行うステップと、垂直線に対して角度θで、ソース領域の下方のチャネル内にドーパントの傾斜イオン注入を行うステップとを行う。
【選択図】 図８

Description

本発明は、改善されたしきい値のばらつきをもたらし、従来技術に存在するデバイスより優れたチャネル長の拡張容易性（スケーラビリティ）を提供する、垂直型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造に関する。
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）デバイスにおいては、トランスファ（転送用）ＭＯＳＦＥＴデバイスが、電荷蓄積キャパシタに接続されたスイッチとして用いられる。ＤＲＡＭ回路は、通常、ワード線として知られる行と、ビット線として知られる列によって相互接続されたメモリ・セルのアレイを含む。ＤＲＡＭ内の特定のメモリ・セルとの間のデータの読み取り又は書き込みは、選択されたワード線及び選択されたビット線の組み合わせを同時に作動させることによって達成される。ＤＲＡＭ回路においては、異なるタイプのＭＯＳＦＥＴが用いられる。
図１は、Ｐドープされたシリコン基板１５内に形成された、従来技術の垂直型ディープトレンチＭＯＳＦＥＴ ＤＲＡＭセル１０の概略的な部分垂直断面図である。セル１０は、チャネル電流の面が、Ｐドープされたシリコン基板１５の主表面と平行である垂直型ＭＯＳＦＥＴトランジスタ１７を含む。セル１０の右側には、基板１５内にディープトレンチＤＴが形成されており、説明の便宜上、ディープトレンチＤＴ及び基板１５の右端は、図から除外されている。
ディープトレンチＤＴの左側壁に沿って形成されたＭＯＳＦＥＴトランジスタ１７は、該ディープトレンチＤＴの側壁上に形成され、該ディープトレンチＤＴの上部に形成されたゲート導体（ＧＣ）１６に並置されたゲート酸化物層２４を含む。キャパシタＣは、ディープトレンチＤＴの下部に形成される。
ＦＥＴトランジスタ１７は、ドレイン領域Ｄ、ソース領域Ｓ、及びチャネルＣＨを含む。ドレイン領域Ｄは、基板１５の上部のＮ＋ドープされたビット線拡散（ＸＡ）領域２６内に配置される。ソース領域Ｓは、Ｎ＋ドープされた外方拡散領域ＯＤ内に形成され、Ｎ＋ドープされたキャパシタ・ノード１１の上部のディープトレンチＤＴ内に形成されたＮドープされたストラップ１３に並置されている。トランジスタ１７のチャネル領域ＣＨがドレイン領域Ｄとソース領域Ｓとの間に全部にわたって配置されるように、ＦＥＴトランジスタ１７のチャネルＣＨは、Ｐドープされた基板１５においてディープトレンチＤＴの上部側壁に沿って形成されたゲート酸化物層２４の左側に配置される。したがって、上述のように、チャネルＣＨ及びゲート導体１６は、垂直型トランジスタ１７内にチャネルＣＨの上部のドレイン領域Ｄ及びチャネルＣＨの下部のソース領域Ｓを有するディープトレンチＤＴの側壁上に形成された薄いゲート酸化物層２４によって分離される。ＧＣ１６の上部におけるトランジスタ１７への電気接続配線（図示せず）によってゲート導体（ＧＣ）１６がＶｐｐまで上昇したときに、トランジスタ１７のスイッチがオンになる。
この垂直型ＭＯＳＦＥＴトランジスタ１７において、電流は、ソース領域Ｓとドレイン領域Ｄとの間のチャネルＣＨを通る、シリコン基板１５の主表面（すなわち、図１に示されるような水平面）に対して垂直である。
ディープトレンチＤＴの下部に形成された（三次元構造からなる）ディープトレンチ・キャパシタＣが、ＭＯＳＦＥＴセル１０の電荷蓄積キャパシタＣとして用いられる。当業者にはよく理解されるように、こうしたディープトレンチ・キャパシタＣは、通常、ドープされたシリコン基板１５のような半導体基板内に様々な寸法の垂直型ディープトレンチＤＴをエッチングするプロセスによって形成される。通常どおり、ディープトレンチＤＴの下部は、誘電体層１２／４４によって基板１５から分離されたキャパシタＣの内側プレートを構成するキャパシタＣのストレージ・ノード１１として働く、Ｎ＋ドープされたポリシリコンを含む。ディープトレンチＤＴの下部が、図１の下部付近に中間部分を切り欠いた状態で示されている。
キャパシタＣのストレージ・ノード１１を形成する前に、ディープトレンチＤＴが空であるとき、すなわち、ディープトレンチＤＴをドープされたポリシリコンで充填することによってストレージ・ノード１１を形成する前に、該キャパシタの外側プレート４２を構成するＮ＋ドープされた領域が、Ｐドープされた基板１５内に形成される。この時点で、ドーパント源からのＮ＋ドーパントが、（当業者には理解されるように適切なマスキングを有した状態で）空のディープトレンチＤＴの内部に導入される。次に、ドーパント源からのＮ型ドーパントがディープトレンチＤＴの下部に達すると、Ｎ型ドーパントは、該ディープトレンチＤＴの下部からＰドープされたシリコン基板１５内に外方拡散される。このように、図１に示されるように、キャパシタＣのＮ＋ドープされた外側プレート４２が、ディープトレンチＤＴの下端部の外側に形成される。
外側プレート４２の形成後、ストレージ・ノード誘電体４４の薄い共形（ｃｏｎｆｏｒｍａｌ）層が、ディープトレンチＤＴの下部の露出された内壁において、該ディープトレンチＤＴの内部に形成される。次いで、キャパシタ・ストレージ・ノード１１の下部が、ストレージ・ノード誘電体４４の内部に形成される。手短に言えば、外側プレート４２は、ディープトレンチＤＴの下部、ストレージ・ノード誘電体４４、及びキャパシタ・ストレージ・ノード１１の下部を順に取り囲んでいる。
ストレージ・ノード誘電体４４のレベルの上方には、ＬＯＣＯＳ誘電体カラー１２が、ディープトレンチＤＴの外壁上の（ストレージ・ノード誘電体４４より幾分厚い）薄い共形層として該ディープトレンチ内に形成される。このカラー１２は、キャパシタＣよりはるかに短いものであり、このことは、説明の便宜上、垂直方向の縮尺が減少された状態で示されている。
キャパシタ・ストレージ・ノード１１のＮ＋ドープされたポリシリコンが、ストレージ・ノード誘電体４４及びキャパシタの誘電体カラー１２内のディープトレンチＤＴを充填し、これによりキャパシタＣの形成が完了する。トランジスタ１７のチャネルＣＨのチャネル長は、リソグラフィによって画定されるものではなく、リソグラフィによって制限されるわけではないので、トランジスタ１７のような垂直型トレンチ・トランジスタは、プレーナ型トランジスタにおける拡張容易性（スケーラビリティ）の制限を克服することができる。より長いチャネルＣＨを用いて、プレーナ型トランジスタにおける問題である短チャネル効果の不利な点を抑制することができる。
セル１０の上面においては、Ｎ＋ドープされたビット線拡散（ＸＡ）領域２６（ドレイン領域Ｄである）が、Ｐドープされたシリコン基板１５の上面に形成される。ビット線コンタクト２８が、ＸＡ領域２６の上面と接触する。
上述のように、トランジスタ１７のソース領域Ｓは、Ｎ＋ドープされた埋め込みストラップ外方拡散領域ＯＤを備える。当業者にはよく理解されるような従来のプロセスにおいて、埋め込みストラップ外方拡散領域ＯＤが、キャパシタ・ストレージ・ノード１１の上部においてＮ＋ドープされた埋め込みストラップ１３からＮ型ドーパントを外方拡散させることによって形成される。
シリコン酸化物のような誘電体からなるカラー１２は、キャパシタ・ストレージ・ノード１１から、ディープトレンチＤＴ、ストレージ・ノード誘電体４４、及びカラー１２の外部の埋め込みプレート４２への寄生（ｐａｒａｓｉｔｉｃ）漏れ経路を遮断するのを助ける。トレンチ上部酸化物（ＴＴＯ）層１４が、キャパシタ・ストレージ・ノード１１を、ゲート導体（ＧＣ）１６のＮ＋ドープされたポリシリコンから分離する。
図１の垂直パス型（ｖｅｒｔｉｃａｌ ｐａｓｓ）トランジスタ・セル１０は、従来のプレーナパス型ＤＲＡＭトランジスタの設計及びスケーリングの魅力的な代替案を提供する。上述のように、リソグラフィによって画定されるものではない、より長いデバイス有効チャネル長を用いることができるので、短チャネル効果が抑制される。ストレージ・キャパシタＣを駆動するために、２つのパス型トランジスタ１７（説明の便宜上、２つのうちの１つだけが示されている）が並行して用いられるので、駆動電流に影響を及ぼさない。垂直型トランジスタの設計に内在する第三の次元を組み込むことにより、ＤＲＡＭ動作のために最適化されるＤＲＡＭパス型トランジスタ１７の設計の際に大きな柔軟性が可能になる。しかしながら、対処すべき問題も存在する。
垂直パス型トランジスタ１７の従来の設計に伴う問題の一つは、ライトバック（書き込み）電流を劣化させる大きな基板バイアス効果（ｂｉａｓ ｅｆｆｅｃｔ）が存在することであった。小さな基板バイアス効果を達成するために、チャネルＣＨに垂直な方向に勾配付けされた（ｇｒａｄｅｄ）ドーピング形状が必要とされる。プレーナパス型トランジスタ設計においては、このことは、ブランケットＶｔ調整注入によって自然に達成される。
図１の垂直パス型トランジスタ・セル１０においては、図２においてドーパント３２の注入で示される、類似したブランケット注入が、横方向に均一なドーピング、よって、Ｐドープされたシリコン基板１５の高い基板感度（ｓｅｎｓｉｔｉｖｉｔｙ）をもたらす。図２においては、ゲート電極１６がアレイ上部酸化物２９によってマスクされ、Ｐ型ドーパント３２が、チャネル領域ＣＨ内に垂直方向にイオン注入されて、Ｖｔ調整注入を提供する。ドーパントは、垂直方向に、したがって横方向に均一に、チャネル領域内に直接注入される。
図３は、イオン注入によって（セル１０の上面に対して垂直な）垂直線に対して角度θで対角線状に注入されたホウ素イオン３２の傾斜イオン注入（ａｎｇｌｅｄ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）によって、改善された基板感度及びライトバック電流についてのデバイス構造及びＶｔ調整注入が強化される、図１及び図２で示される問題を解決する、従来技術の傾斜イオン注入手法を示す。イオン３２の傾斜イオン注入の際、ビット線拡散（ＸＡ）領域２６は、マスキング層５９によって、イオン３２の注入から保護されるものとして示される。
図３は、図１のセル１０において、Ｎ＋ドープされたポリシリコンから成る陥凹された（ｒｅｃｅｓｓｅｄ）ゲート導体１６への及び該陥凹されたゲート導体１６を通る、Ｐ型ドーパント・イオンの傾斜されたＶｔ調整イオン注入を行うことになる、図２のプロセスの問題に対する解決法を示す。図３においては、所望のドーピング形状を達成するために、従来技術の手法が用いられる。ゲート導体ＧＣ１６の陥凹されたポリシリコンを部分的に通してチャネルＣＨのコーナー部内に、角度θでＰ型ドーパント・イオン３２を傾斜イオン注入することによって、Ｐ型ドーパント・イオンが陥凹部Ｒを通してチャネルＣＨに注入される。チャネルＣＨにおいて成功したドーパント形状を達成するために、Ｎ＋ドープされたポリシリコン充填物の一部をエッチングにより除去して陥凹部Ｒを形成することにより、ゲート導体１６を適切な深さまで陥凹させる必要がある。この手法に関連した問題は、注入されたＰ型ドーパント３２のピークの位置が、ＧＣ１６のポリシリコンを陥凹させることによって形成される陥凹部Ｒの深さによって定められること、及び著しいプロセスのばらつきがあることである。したがって、ビット線拡散（ＸＡ）領域２６との接合は、ゲート導体１６と自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）されない。
理想的には、図４及び図５のドーピング形状１８に示されるように、チャネルＣＨへのＰ型ドーピングは、ビット線拡散（ＸＡ）領域２６とＰドープされたシリコン基板１５との間の接合部２５のすぐ下を頂点とし、横方向及び垂直方向の両方に先細になるべきである。
図４を参照すると、図３において実行されたＰ型ドーパント・イオンの傾斜イオン注入のプロセスが、水平方向の矢印でマークを付けられた実線の形状線１８Ｐ’で示されるような、注入されたＰ型ドーパント原子の横方向の散乱をもたらした後の、図１のセル１０が示されている。チャネルＣＨの領域における、その左側へのドーパント原子の拡散と組み合わされたドーパント原子の散乱は、図４に示されるようなＰ型ドーパントの（右から左への）横方向に勾配付けされた形状１８’をもたらし、ゲート酸化物層２４のすぐ近くでピークを有し、左に向けて濃度が低くなる。
図５を参照すると、図３で示されたプロセスによって生成される、Ｐ型ドーパントの垂直方向に勾配付けされた実線形状１８Ｐ’も存在する。図３において実行されたドーパント原子の傾斜イオン注入プロセスが、チャネルＣＨの領域及びその下方への拡散と組み合わされて、注入されたドーパント原子の垂直方向の散乱を生じさせ、図５に示されるようなＰ型ドーパント原子の（上から下への）垂直方向に勾配付けされた形状１８’を、ピークが、ゲート酸化物層２４の右側付近において、ＸＡ領域２６の下部の線２５より下方に好ましい距離「ｍ」だけ離れた位置にある状態で生成し、該ピークの上方及び下方では、濃度が実質的に低くなるようにされた後のセル１０が示されている。
しかしながら、図５はまた、ゲート導体１６の陥凹部（ｒｅｃｅｓｓｉｎｇ）浅すぎることに起因する、Ｐ型ドーパントの勾配付けされた垂直方向の形状１８”の形状の仮想点線も示す。陥凹されたゲート導体１６の実際の深さが、仮想点線レベル３０において、レベル４０の上方の距離ｎである場合には、図５の点線の曲線１８Ｐ”で示されるように、結果は、Ｐ型ドーパントの垂直方向の形状の最大値が線２５の下方の距離ｍ−ｎでしかなく、これは、ＸＡ領域２６の下部境界１２５に接近しすぎている。Ｖｔ注入が高すぎる、すなわちＸＡ領域２６内のドレイン領域Ｄに近接しすぎており、Ｐ型ドーパントが、該領域２６内のＮ＋ドーパント原子によって補償されるので、これは望ましくない。このように、垂直型ディープトレンチＤＲＡＭプロセスは、ゲート陥凹部レベル４０の実際の深さを制御する際の問題のために、付加的なＶｔのばらつきに直面する可能性がある。
したがって、プロセスのばらつきに起因して、製造の際にプロセス変動及びチャネル長のスケーリングの問題によって過剰に高すぎる仮想的ゲートの陥凹部レベル３０を形成することがあると考えられる。要約すると、点線のゲートの陥凹部レベル４０は許容可能であるが、ゲート陥凹部レベル３０は許容可能でない程高いレベルである。この結果を回避するために何をすべきであるかが問題である。
図６は、図３及び図４に示されるレベル４０まで陥凹されたゲート導体１６を有する、図３で示されるステップにおいて注入されたＰ型ドーパント原子の濃度レベルの、望ましい複合「三次元」の形状１８Ｐ’（垂直方向及び水平方向の分布）を示す。これは、ドーパントの望ましい分布を示している。しかしながら、それは、図５及び図７の形状１８”で示される許容できない結果とは違って、ゲート導体１６が、所望のように十分に陥凹されたからに過ぎない。
図５におけるように、図７は、図３で示されるステップにおいて注入されたＰ型ドーパント原子の濃度レベルの、複合「三次元」（垂直方向及び水平方向の分布）の形態の望ましくない形状１８”を示すが、ゲート導体１６は、ゲート陥凹部レベル３０が許容できない程高いレベルである仮想点線レベル３０まで陥凹される。
図５及び図７にドーピング形状１８”で示されるように、ＧＣ１６のＧＣ陥凹部３０が浅すぎる場合には、Ｐ型ドーピング形状１９のかなりの部分が、Ｐ型ドーパント３２の拡散によって補償され、直接的にデバイスのしきい値電圧の低下をもたらす。こうした設計方法においては、低い値のサブスレショルド（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ）漏れ電流を維持するために、設計者は、名目上のＶｔを高くし、これにより名目上の駆動電流を低下させることを余儀なくされる。名目上のＶｔが同じに保持される場合、ＸＡ拡散による補償を最小にするために、Ｐ型ドーピングをより深く配置することが必要である。しかしながら、Ｐ型ドーパント・イオンの尾部（ｔａｉｌ）は、ストラップ外方拡散ＯＤに接触させてはならず、接触は、接合部の大きな漏れを引き起こす。その結果、別の陥凹部によって定められるノード拡散を深くする必要もある。換言すれば、デバイス・チャネル長をスケーリングして駆動電流を増すことはできない。本発明は、Ｖｔのばらつきを低減させ、垂直型トレンチＭＯＳＦＥＴにおける更なるデバイス・チャネル長のスケーリングを可能にするための手段を提供する。
Ｒａｍａｃｈａｎｄｒａ Ｄｉｃａｋａｒｕｎｉ他の「Ｖｅｒｔｉｃａｌ ＭＯＳＦＥＴ」という名称の特許文献１及び特許文献２は、以下のステップよって、垂直型ＭＯＳＦＥＴ構造を製造することについて記載する。トレンチ上部酸化物（ＴＴＯ）の上面に平坦化された堆積されたゲート導体（ＧＣ）層を有する垂直型ＭＯＳＦＥＴ ＤＲＡＭセル構造を、上を覆うシリコン基板上に設ける。シリコン基板の上面の下方ＧＣ層内に陥凹部を形成する。ある角度で陥凹部を通してＮ型ドーパント種を注入し、アレイＰウェル（井戸）内に複数のドーピング・ポケットを形成する。酸化物層を陥凹部内に堆積させ、該酸化物層をエッチングして、該陥凹部の側壁上にスペーサを形成する。次いで、ＧＣ材料を該陥凹部内に堆積させ、ＧＣをＴＴＯの上面に平坦化させる。
Ｄｕｒｅｓｅｔｉ Ｃｈａｄａｍｂａｒｒａｏ他による特許文献３は、影響を受けない他のデバイス・パラメータと共に著しく減少される、垂直型ＭＯＳＦＥＴトランジスタにおけるボディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）について記載しており、ここで、垂直型トランジスタは、ゲートにおいてピークを有するしきい値注入と、低いＰウェル濃度値を有する横ばい状態（プラトー）まで該ゲートから遠ざかるように急速に低下する注入濃度分布とを有する。一実施形態においては、共にカウンタードーピングを伴う２つのボディ注入が、Ｖｔを設定するゲートでピークを有する傾斜イオン注入、及び、ウェル・ドーパント濃度を設定する横方向に均一な少量の注入と共に用いられる。
非特許文献１を参照されたい。
米国特許第６，４１４，３４７号 米国特許第６，４４０，７９３号 米国特許出願第１０／０９６，２１９号 Ｋ． ＭｃＳｔａｙ他著、「Ｖｅｒｔｉｃａｌ Ｐａｓｓ Ｔｒａｎｓｉｓｔｏｒ Ｄｅｓｉｇｎ Ｆｏｒ Ｓｕｂ−１００ｎｍ ＤＲＡＭ Ｔｅｃｈｎｏｌｏｇｉｅｓ」、ＶＬＳＩ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ；Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ，Ｓｅｃｔｉｏｎ８−３、２００２年６月１１日、１８０−１８１ページ
本発明の目的は、ゲート陥凹部制御のためにＶｔのばらつきが大きく低減されることである。さらに、本方法は、垂直パス型トランジスタのチャネル長をスケーリングするためのより多くの空間を提供し、所望の駆動電流を保証する。
本発明によると、ソース接合のＶｔ調整注入を形成するために、陥凹されたゲート導体（ＧＣ）端部に自己整合された２つの異なるイオン注入が用いられる。２つの異なるイオン注入は、角度θで注入されたＰ型ドーパント・イオンのイオン注入と、角度θ＋δで注入されたＮ型ドーパントの注入とを含む。陥凹部の制御に起因するＶｔのばらつきが抑制され、より低いＶｔ調整注入エネルギーを用いることができ、よって、垂直パス型トランジスタの更なるスケーリングが可能になる。角度θは約７°であり、角度θ＋δは約３０°であることが好ましい。
さらに本発明によると、表面と、半導体基板内に形成される側壁を備えるトレンチとを有する半導体基板内に、垂直型トレンチ・トランジスタを形成する方法が提供される。この半導体基板は、ドーパントがドープされており、上部レベル及び下部レベルを有するカウンタードープされたドレイン領域が該基板内の表面内にあり、チャネルが側壁に並んでおり、カウンタードープされたソース領域が、該チャネルの下方で該側壁に並置されて該基板内に形成され、ゲート酸化物層が該トレンチの側壁上に形成され、ゲート導体が該トレンチ内に形成されている。本方法は、次のステップを含む。すなわち、半導体基板の表面より下方にゲート導体を陥凹させるステップ、垂直線に対して角度θ＋δで、ドレイン領域の位置より下方のチャネル内にカウンタードーパントの傾斜イオン注入を行うステップ、及び垂直線に対して角度θで、ドレイン領域の位置より下方のチャネル内にドーパントの傾斜イオン注入を行うステップである。
ゲート導体を陥凹させるステップが、ドレイン領域の下部レベルより下方に達し、角度θが約７°であり、角度θ＋δが約３０°であり、カウンタードーパントが、ヒ素及びリンからなる群から選択され、カウンタードーパントは、約１０ｋｅＶのエネルギーで注入されたヒ素イオンを含み、及び／又は、ディープトレンチは、ディープトレンチ・キャパシタを含むことが好ましい。
さらに本発明によると、表面と、半導体基板内に形成された側壁を備えるディープトレンチとを有する半導体基板内に、ノードと、ストラップと、カラーと、ディープトレンチの内側を覆うノード誘電体とで充填されたディープトレンチ・キャパシタと、ドーパントがドープされ、ディープトレンチを取り囲む半導体基板内に形成された埋め込みプレートとを含むディープトレンチと、該基板の該表面内にあり、上部レベル及び下部レベルを有するカウンタードープされたビット線拡散領域と、該側壁に並んだチャネルと、該チャネルの下方で該側壁に並置されて該基板内に形成されたカウンタードープされたソース領域と、該トレンチの該側壁上に形成されたゲート酸化物層と、該トレンチ内に形成されたゲート導体と、を有する垂直型ディープトレンチ・トランジスタを形成する方法が提供される。本方法は、次のステップを含む。すなわち、半導体基板の表面より下方にゲート導体を陥凹させるステップ、垂直線に対して角度θ＋δで、ドレイン領域の位置より下方のチャネル内にカウンタードーパントの傾斜イオン注入を行うステップ、及び垂直線に対して角度θで、ビット線拡散領域の位置より下方のチャネル内にドーパントの傾斜イオン注入を行うステップである。ゲート導体を陥凹させるステップが、ビット線拡散領域の下部レベルより下方に達することが好ましい。
さらに本発明によると、表面と、半導体基板内に形成される側壁を備えるディープトレンチと、該半導体基板の表面上に並置されたビット線拡散領域とを有する半導体基板内に、垂直型ディープトレンチ・トランジスタを形成する方法が提供される。このステップは、次の、ドープされた半導体基板内に上部及び下部を有するディープトレンチを形成するステップと、基板内にディープトレンチの下部を取り囲むカウンタードープされた埋め込みプレートを形成するステップと、ディープトレンチの内壁上にストレージ・ノード誘電体層を共形（コンフォーマル）薄膜として形成するステップと、ディープトレンチをカウンタードープされた初期のストレージ・ノード導体で充填するステップと、該初期のストレージ・ノード導体を陥凹させるステップと、ディープトレンチの上部の下方に陥凹された誘電体カラーを形成するステップであって、ディープトレンチの露出された内壁上に誘電体カラーを共形膜として形成する、ステップと、該初期のストレージ導体と接触して上方にカウンタードープされた相補的ストレージ・ノード導体でディープトレンチを充填するステップと、ディープトレンチ内の埋め込みストラップのレベルまで該相補的ストレージ・ノード導体を陥凹させるステップと、該相補的ストレージ・ノード導体から該基板へのドーパントの拡散により、カウンタードープされた埋め込みストラップのカウンタードープされた外方拡散を形成するステップと、相補的ストレージ・ノード導体を覆ってトレンチ上部酸化物層を形成するステップと、ディープトレンチの露出された内壁と共形なゲート酸化物層を形成するステップと、トレンチ上部酸化物層の上にディープトレンチ内のゲート導体を形成するステップと、ゲート導体をビット線拡散領域の下面より下方に陥凹させるステップと、垂直線に対して角度θ＋δで、ビット線拡散領域の位置より下方のチャネル内にカウンタードーパントの傾斜イオン注入を行うステップと、垂直線に対して角度θで、ドレイン領域の位置より下方のチャネル内にドーパントの傾斜イオン注入を行うステップとを含む。角度θは約７°であり、角度θ＋δは約３０°であること、カウンタードーパントはヒ素及びリンからなる群から選択されること、及び／又は、カウンタードーパントは、約１０ｋｅＶのエネルギーで注入されたヒ素イオンを含むことが好ましい。
本発明の上記の及び他の側面並びに利点は、添付の図面を参照して以下に説明され、記載される。
図８は、Ｎ＋ドープされたビット線拡散ＸＡ領域２６が半導体基板１５の上部に示され、傾斜注入３２及び３４が実行されている、本発明によるデバイス構造及びＶｔ調整注入プロセスを示す。製造プロセスにおいて、ＸＡ領域２６を後で形成することも可能であるが、結果として得られるチャネル・ドーピング・レベルは同じである。
本発明によると、図５及び図７の問題への解決法が図８で示され、ここで、Ｐ型ドーパント３２の傾斜イオン注入によるＶｔ調整が、角度θで注入されるＮ＋ドープされたポリシリコン上に構成される陥凹されたゲート電極１６内に提供され、拡散と組み合わされたエネルギー・イオンの横方向の散乱が、ドレイン領域Ｄのすぐ下のチャネルＣＨ内に注入されるＰ型イオンを補償する、角度θ−δでのＮ型ドーパント・イオン３４の注入と組み合わされて、図５のドーパント形状１８Ｐ’又は１８Ｐ”で示されるような横方向に勾配付けされた形状を生成する。上述のように、サブスレショルド（ｓｕｂ−Ｖｔ）漏れを抑制するために、ドレイン領域Ｄの下方のチャネルへの比較的高濃度のＰ型ドーピングが必要とされるが、実質的にドレイン領域Ｄに近づけるべきではない。他方、高いドーピング・レベルは過剰な接合漏れをもたらすので、埋め込みストラップの外方拡散領域ＯＤ付近のＰ型ドーピング・レベルは、低いままにする必要がある。その結果、チャネル領域を、垂直方向に非均一にドープすることも有利である。
本発明のプロセスを用いる場合、パス型トランジスタＸＡ２６の接合は、注入エネルギーのみによって画定され、ゲートの陥凹部のばらつきに関係なく、陥凹されたゲート・エッジに自己整合される。チャネル長をさらに約５０ｎｍだけスケールダウンさせながら、Ｖｔのばらつきを大きく低減させ得ることが見出された。
図９は、本発明のプロセスの結果が、以下のステップ（１２）までの従来技術のプロセスと同じであることを示す。
（１）シリコン基板１５で開始し、薄い熱酸化物（２−２０ｎｍ）から成るパッド構造体３８が、該シリコン基板１５上に成長される。窒化シリコン（５０−２００ｎｍ）から成る堆積されたパッド・マスキング層５９、緻密化（ｄｅｎｓｉｆｉｅｄ）されたＴＥＯＳ酸化物（又はＨＤＰ酸化物）層（５０−５００ｎｍ）が堆積される。次いで、ＢＳＧ酸化物の上部層（５０−５００ｎｍ）が堆積される。
（２）次に、マスキング層５９及びパッド構造体３８にディープトレンチＤＴのパターンを開口し、Ｐドープされたシリコン基板１５を約７マイクロメートルの深さまで異方性エッチングすることによって、通常実施される方法で、ディープトレンチ型ストレージ・キャパシタＣを形成する。
（３）多数の公知の方法のいずれか１つ（例えば、ＡＳＧガラスからの外方拡散、気相ドーピングなど）を用いて、ストレージ・ディープトレンチＤＴの下部を通して基板１５の周囲領域にＮ型ドーパントを拡散させることによって、Ｎ＋カウンタードープされた埋め込みプレート４２を形成する。
（４）シリコン酸化物から成る共形ストレージ・ノード誘電体層４４が、ディープトレンチＤＴの内壁上に薄膜として形成される。
（５）ディープトレンチＤＴが、ストレージ・ノード１１の下部を形成するＮ＋ドープされたポリシリコンで充填され、次に、該ディープトレンチＤＴが陥凹されて、該ディープトレンチＤＴの内壁上に共形ポリシリコン緩衝（ｂｕｆｆｅｒｅｄ）ＬＯＣＯＳカラー１２を（又は、上部（大体上部１マイクロメートル）において、ストレージ・ノード誘電体層４４及びストレージ・ノード１１の下部の上方に他のタイプの誘電体カラー１２を）形成する。ディープトレンチＤＴの側壁の上部は、Ｐドープされたシリコン基板１５に対して露出されたままであり、誘電体カラー１２の上部がディープトレンチＤＴの上部より下方に十分陥凹されたままにする。
（６）次いで、ディープトレンチＤＴが、Ｎ＋ドープされたポリシリコンで再充填され、パッド・マスキング層５９のレベルまで平坦化され、ストレージ・ノード１１の形成を完了する。次いで、ストレージ・ノード１１のポリシリコンが、シリコン基板の表面より低い深さまで陥凹され、そこで、誘電体カラー１２の上方のストレージ・ノード１１の上面内に埋め込みストラップ１３を形成することが望ましい。本発明によって、従来技術よりこの陥凹部を約５ｎｍ浅くすることができる。このことはまた、約５ｎｍのチャネル長の低減、及び２０％の駆動電流の改善につながる。
（７）標準的な埋め込みストラップ・プロセスを用いて、ストレージ・ディープトレンチの側壁を通る、ストラップ１３のＮ＋ポリシリコンからのＮ型ドーパントの埋め込みストラップの外方拡散により、Ｐドープされたシリコン基板１５内に埋め込みストラップ外方拡散領域ＯＤを形成する。標準的なストラップ・プロセスは、ストラップ１３が形成されることになる地点より上方のディープトレンチＤＴの側部から、カラー酸化物１２を除去し、ドープされたストラップ・ポリシリコン１３を堆積させ、エッチングすることを含む。ストラップ・ポリシリコン１３は、ディープトレンチＤＴ内のストレージ・ノード１１のＮ＋ドープされたポリシリコン（キャパシタのストレージ・ノード電極）を、ストレージ・ディープトレンチに隣接するＰドープされた単結晶シリコン基板１５に電気的に架橋する。その後、高温で処理する間に、Ｎ＋ドープされたポリシリコン・ストラップ１３からのＮ型ドーパントの埋め込みストラップ外方拡散により、埋め込みストラップのＮ＋ドープされた外方拡散領域ＯＤが形成される。
（８）トレンチ上部酸化物（ＴＴＯ）層１４が、シリコン酸化物のＨＤＰ堆積によって、陥凹されたＮ＋ドープされたポリシリコン・ストラップ領域１４の上面に形成される。
（９）シリコン酸化物の共形薄膜が、ディープトレンチＤＴの露出された側壁上に成長され、垂直型アレイＦＥＴトランジスタ１７のトレンチ・ゲート酸化物層２４を形成する。
（１０）Ｎ＋ポリシリコン・ゲート導体（ＧＣ）１６が堆積され、ＴＴＯ層１４より上方のトレンチの開口を充填する。
（１１）次に、Ｎ＋ドープされたポリシリコンＧＣ１６が、Ｐドープされたシリコン基板１５の上面に形成されていたＴＴＯ層１４の表面まで平坦化される。
（１２）この時点までに、プロセスは、図１及び図２並びに図３−図７のものと類似しているが、ここで、ゲート導体ＧＣ１６が、ビット線拡散（ＸＡ）領域２６の下部レベルより下方に凹状にされる。このために、標準的なエッチング技術を用いて、アレイ・ポリシリコンＧＣ１６が陥凹され、シリコン基板１５のＸＡ領域２６の下面より下方の線４０で示される深さまで達する陥凹部Ｒを形成し、ゲート導体ＧＣ１６の上部とチャネルＣＨとの間のＦＥＴトランジスタ１７のゲート酸化物層２４を露出させる。その他の点では、チャネルＣＨの長さをスケーリングするためにより浅いデバイス陥凹部深さを用い得ることを除いて、処理は標準的なものである。
（１３）図８におけるように、陥凹部Ｒの露出されたゲート酸化物層２４を通して、ディープトレンチの側壁内に、垂直線に対して角度θ＋δでＮ型ドーパント種の傾斜イオン注入が行われ、Ｎ型ドーピング・ポケットを形成する。Ｎ型ドーパントは、リン（Ｐ）又はヒ素（Ａｓ）のいずれにすることもできるが、質量が重いため、ヒ素が好ましいドーパントである。ドーパント３２をドープするＰ型Ｖｔ調整の過補償を回避するために、チャネル領域ＣＨへのヒ素のイオン注入についての好ましいエネルギーは、約１０ｋｅＶである。
その後、ゲート導体１６の陥凹されたポリシリコン、ディープトレンチＤＴの側壁、及びゲート酸化膜層２４を通して、垂直線に対して角度θでＰ型ドーパント３２の別の傾斜イオン注入が行われる。両方の注入ともゲート導体１６の端部と自己整合されるので、ｐ−ｎ接合が形成され、ゲート端部にも自己整合される。注入種、エネルギー、及びドーズ量は、接合が陥凹されたＧＣ端部のレベル４０のすぐ下に配置され、しきい値（スレショルド）電圧Ｖｔがサブスレショルド漏れ電流を抑制するのに十分なものであるように選択される。角度θは約７°であり、角度θ＋δは約３０°であることが好ましい。
（１４）ステップ（１３）に続いて、標準的な処理技術を適用して、アクティブ領域（ＡＡ）を形成し、浅いトレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を充填し、ハードマスクの除去後にＮ型ドーパントをドープすることによってＸＡ領域２６を形成し、ワード線、ビット線スタッド（ｓｔｕｄ）、層間誘電体、及び付加的な配線レベル等を形成する。代替的に、Ｐ型イオン３２及びＮ型イオン３４をチャネル領域内に傾斜イオン注入する前に、ＸＡ領域２６を形成することができる。
完成したＤＲＡＭセル１０が、図１０に示される。
本発明は、上記の特定の実施形態に関して説明されたが、当業者であれば、添付の特許請求の範囲の精神及び範囲内の修正により本発明を実施できること、すなわち本発明の精神及び範囲から逸脱することなく、形態及び詳細の変更をなし得ることを理解するであろう。したがって、こうした変更の全てが本発明の範囲内にあり、本発明は、上記の特許請求の範囲の主題を含む。
Ｐドープされたシリコン基板内に形成された、従来技術の垂直型ディープトレンチＭＯＳＦＥＴ ＤＲＡＭセル１０の概略的な部分垂直断面図である。 図１の垂直パス型トランジスタ・セルのチャネル領域を含むＰドープされたシリコン基板内にドーパントを注入することによる、Ｖｔ調整注入の提供を示す。 Ｎ＋ドープされたポリシリコンから成る陥凹されたゲート導体内への、これを通るＰ型ドーパント・イオンの傾斜イオン注入によるＶｔ調整イオン注入を図１のセル上で行うことになる、図２の問題に対する解決法を示す。 図３において行われたＰ型ドーパント・イオンによる傾斜イオン注入プロセスが、水平方向の矢印でマークを付けられ実線の形状線で示されるような、注入されたＰ型ドーパント原子の横方向の散乱をもたらした後の、図１のセルが示される。 同様に、図３で示されたプロセスによって生成された、Ｐ型ドーパントの垂直方向に勾配付けされた実線形状に加えて、ゲート導体の陥凹部が浅すぎることに起因する、Ｐ型ドーパントの勾配付けされた垂直方向の形状の仮想点線が存在することを示す。 図３及び図４に示されたレベルまで陥凹されたゲート導体１６を有する、図３で示されるステップにおいて注入されたＰ型ドーパント原子の濃度レベルの、望ましい複合「三次元」の形状（垂直方向及び水平方向の分布）を示す。 図３で示されるステップにおいて注入されたＰ型ドーパント原子の濃度レベルの、複合「三次元」（垂直型及び水平方向の分布）の形態の望ましくない形状を示すが、ゲート導体は、ゲート陥凹部レベルが高すぎる、すなわち許容できない程高いレベルである、仮想点線レベルまで陥凹される。 本発明によるデバイス構造及びＶｔ調整注入プロセスを示す。 本発明のプロセスの結果が、上記のステップ（１２）まで従来技術のプロセスと同じであることを示す。 本発明の方法に従って製造された、完成したＤＲＡＭセルを示す。

Claims (20)

  1. 表面と、ドーパントがドープされた半導体基板内に形成された側壁を備えるトレンチとを有する前記半導体基板内に、前記基板の前記表面内にあり、上部レベル及び下部レベルを有するカウンタードープされたドレイン領域と、前記側壁に並んだチャネルと、前記チャネルの下方で前記側壁に並置されて該基板内に形成されたカウンタードープされたソース領域と、前記トレンチの該側壁上に形成されたゲート酸化物層と、該トレンチ内に形成されたゲート導体とを有する垂直型トレンチ・トランジスタを形成する方法であって、
    前記ゲート導体を前記半導体基板の前記表面より下方に陥凹させる（くぼませる）ステップと、
    垂直線に対して角度θ＋δで、前記ドレイン領域の位置より下方の前記チャネル内にカウンタードーパントの傾斜イオン注入を行うステップと、
    垂直線に対して角度θで、前記ドレイン領域の前記位置より下方の前記チャネル内にドーパントの傾斜イオン注入を行うステップと
    を含む方法。
  2. 前記ゲート導体を陥凹させる前記ステップが、前記ドレイン領域の前記下部レベルより下方に達する、請求項１に記載の方法。
  3. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項１に記載の方法。
  4. 前記カウンタードーパントが、ヒ素及びリンから成る群から選択される、請求項１に記載の方法。
  5. 前記カウンタードーパントが、約１０ｋｅＶのエネルギーで注入されるヒ素イオンを含む、請求項３に記載の方法。
  6. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項５に記載の方法。
  7. 前記トレンチがディープトレンチ・キャパシタを含み、
    前記ゲート導体を陥凹させる前記ステップが前記ドレイン領域の前記下部レベルより下方に達する、請求項１に記載の方法。
  8. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項７に記載の方法。
  9. 表面と、半導体基板内に形成された側壁を備えるディープトレンチとを有する前記半導体基板内に、
    ノードと、ストラップと、カラーと、前記ディープトレンチの内側を覆うノード誘電体とで充填されたディープトレンチ・キャパシタと、ドーパントがドープされ、前記ディープトレンチを取り囲む、前記半導体基板内に形成された埋め込みプレートとを含むディープトレンチと、
    前記基板の前記表面内にあり、上部レベル及び下部レベルを有するカウンタードープされたビット線拡散領域と、
    前記側壁に並んだチャネルと、
    前記チャネルの下方で前記側壁に並置されて該基板内に形成されたカウンタードープされたソース領域と、
    前記トレンチの前記側壁上に形成されたゲート酸化物層と、
    前記トレンチ内に形成されたゲート導体と、
    を有する垂直型ディープトレンチ・トランジスタを形成する方法であって、
    前記ゲート導体を前記半導体基板の前記表面より下方に陥凹させるステップと、
    垂直線に対して角度θ＋δで、ドレイン領域の位置より下方の前記チャネル内にカウンタードーパントの傾斜イオン注入を行うステップと、
    垂直線に対して角度θで、前記ビット線拡散領域の前記位置より下方の前記チャネル内にドーパントの傾斜イオン注入を行うステップと
    を含む方法。
  10. 前記ゲート導体を陥凹させる前記ステップが、前記ビット線拡散領域の前記下部レベルより下方に達する、請求項９に記載の方法。
  11. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項９に記載の方法。
  12. 前記カウンタードーパントが、ヒ素及びリンから成る群から選択される、請求項９に記載の方法。
  13. 前記カウンタードーパントが、約１０ｋｅＶのエネルギーで注入されるヒ素イオンを含む、請求項１１に記載の方法。
  14. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項１２に記載の方法。
  15. 表面と、半導体基板内に形成される側壁を備えるディープトレンチと、前記半導体基板の表面上に並置されたビット線拡散領域とを有する半導体基板内に、垂直型ディープトレンチ・トランジスタを形成する方法であって、
    ドープされた半導体基板内に上部及び下部を有するディープトレンチを形成するステップと、
    前記基板内に前記ディープトレンチの前記下部を取り囲むカウンタードープされた埋め込みプレートを形成するステップと、
    前記ディープトレンチの内壁上にストレージ・ノード誘電体層を共形薄膜として形成するステップと、
    前記ディープトレンチをカウンタードープされた初期のストレージ・ノード導体で充填するステップと、
    前記初期のストレージ・ノード導体を陥凹させるステップと、
    前記ディープトレンチの前記上部の下方に陥凹された誘電体カラーを形成するステップであって、該ディープトレンチの露出された内壁上に前記誘電体カラーを共形膜として形成する、ステップと、
    初期のストレージ・ノード導体と接触して上方にカウンタードープされた相補的ストレージ・ノード導体で前記ディープトレンチを充填するステップと、
    前記ディープトレンチ内の埋め込みストラップのレベルまで前記相補的ストレージ・ノード導体を陥凹させるステップと、
    前記相補的ストレージ・ノード導体から前記基板へのドーパントの拡散により、カウンタードープされた埋め込みストラップのカウンタードープされた外方拡散を形成するステップと、
    前記相補的ストレージ・ノード導体を覆ってトレンチ上部酸化物層を形成するステップと、
    前記ディープトレンチの露出された内壁と共形なゲート酸化物層を形成するステップと、
    前記トレンチ上部酸化物層の上に前記ディープトレンチ内のゲート導体を形成するステップと、
    前記ゲート導体を前記ビット線拡散領域の下面より下方に陥凹させるステップと、
    垂直線に対して角度θ＋δで、前記ビット線拡散領域の位置より下方のチャネル内にカウンタードーパントの傾斜イオン注入を行うステップと、
    垂直線に対して角度θで、ドレイン領域の前記位置より下方の前記チャネル内にドーパントの傾斜イオン注入を行うステップと
    を含む方法。
  16. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項１５に記載の方法。
  17. 前記カウンタードーパントが、ヒ素及びリンから成る群から選択される、請求項１５に記載の方法。
  18. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項１７に記載の方法。
  19. 前記カウンタードーパントが、約１０ｋｅＶのエネルギーで注入されたヒ素イオンを備える、請求項１７に記載の方法。
  20. 前記角度θが約７°であり、前記角度θ＋δが約３０°である、請求項１９に記載の方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200512886A (en) * 2003-09-18 2005-04-01 Nanya Technology Corp Method for forming isolation zone of vertical dynamic random access memory cell
US6979613B1 (en) * 2003-11-16 2005-12-27 Nanya Technology Corp. Method for fabricating a trench capacitor of DRAM
US20070275532A1 (en) * 2006-05-24 2007-11-29 International Business Machines Corporation Optimized deep source/drain junctions with thin poly gate in a field effect transistor
TWI334222B (en) * 2007-05-24 2010-12-01 Nanya Technology Corp Dynamic random access memory and manufacturing method thereof
US7838925B2 (en) * 2008-07-15 2010-11-23 Qimonda Ag Integrated circuit including a vertical transistor and method
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
CN102024700B (zh) * 2009-09-17 2012-09-26 北大方正集团有限公司 沟槽型双扩散金属氧化物半导体晶体管的制作方法
KR101164955B1 (ko) 2009-09-30 2012-07-12 에스케이하이닉스 주식회사 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법
US8298908B2 (en) * 2010-02-11 2012-10-30 International Business Machines Corporation Structure and method for forming isolation and buried plate for trench capacitor
US9761728B1 (en) 2016-05-25 2017-09-12 International Business Machines Corporation Self-aligned source/drain junction for vertical field-effect transistor (FET) and method of forming the same
CN117858496B (zh) * 2024-03-07 2024-06-07 合肥晶合集成电路股份有限公司 静态随机存取存储器单元的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH034560A (ja) * 1989-05-22 1991-01-10 Internatl Business Mach Corp <Ibm> 電界効果トレンチ・トランジスタ・アレイの製造方法
JP2001189456A (ja) * 1999-10-18 2001-07-10 Seiko Instruments Inc 縦形ｍｏｓトランジスタ及びその製造方法
JP2001244433A (ja) * 2000-02-24 2001-09-07 Promos Technol Inc Ｄｒａｍおよびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021355A (en) * 1989-05-22 1991-06-04 International Business Machines Corporation Method of fabricating cross-point lightly-doped drain-source trench transistor
JP2837821B2 (ja) * 1994-04-15 1998-12-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイス
DE19742397C2 (de) * 1997-09-25 2000-07-06 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gräben
DE19742403A1 (de) * 1997-09-25 1999-04-08 Siemens Ag Verfahren zur Herstellung einer Halbleiterstruktur
DE19908809B4 (de) * 1999-03-01 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung
US6688320B2 (en) * 2000-11-10 2004-02-10 Flowtronex Psi, Inc. Utility conservation control methodology within a fluid pumping system
US6414347B1 (en) * 2001-01-10 2002-07-02 International Business Machines Corporation Vertical MOSFET
US6440793B1 (en) * 2001-01-10 2002-08-27 International Business Machines Corporation Vertical MOSFET
US6740920B2 (en) * 2002-03-11 2004-05-25 International Business Machines Corporation Vertical MOSFET with horizontally graded channel doping

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH034560A (ja) * 1989-05-22 1991-01-10 Internatl Business Mach Corp <Ibm> 電界効果トレンチ・トランジスタ・アレイの製造方法
JP2001189456A (ja) * 1999-10-18 2001-07-10 Seiko Instruments Inc 縦形ｍｏｓトランジスタ及びその製造方法
JP2001244433A (ja) * 2000-02-24 2001-09-07 Promos Technol Inc Ｄｒａｍおよびその製造方法

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