TWI543324B - 具單側接點之半導體裝置以及其製造方法 - Google Patents

具單側接點之半導體裝置以及其製造方法 Download PDF

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Description

具單側接點之半導體裝置以及其製造方法
本申請案係主張2009年9月30日所申請之第10-2009-0093500號韓國專利申請案之優先權，在此藉由參照而將其全文併入。
本發明之例示實施例係關於一種製造一半導體裝置之方法，以及更特別地，係關於一種包含單側接點(one-side-contact)之半導體裝置以及製造該半導體裝置之方法。
當持續微型化半導體裝置且發展30nm或20nm製程時，則傳統技術達到其極限。為了克服此困難，藉由使用一垂直閘極(VG)以及埋入式位元線(BBL)來尋求在4F2下增加製程之進一步晶粒利用率。
第1圖為傳統半導體裝置之剖面視圖。參照第1圖，複數柱結構之每一者包含一主動柱12、垂直於一基板11而延展之硬遮罩層13、一閘極絕緣層14以及一包圍該主動柱12之外壁的垂直閘極15。該基板11包含形成於其中之埋入式位元線16，此係以一雜質藉由執行一離子佈植製程而形成。相鄰之埋入式位元線16係藉由溝槽17而互相分開，並且該等溝槽17係填入中間層介電層18。
依照第1圖中所示之先前技術，該等埋入式位元線16(每一條埋入式位元線埋在該垂直閘極15之下面部位)係透過一離子佈植製程藉由佈植一摻雜劑而形成。
然而，使用此傳統技術所形成之該等埋入式位元線16具有高電阻，因此會減低操作速度。此外，該傳統技術需要形成該等溝槽17以將相鄰的埋入式位元線16互相分開，以致使胞元變大以便容納該溝槽之形成。然而，此胞元尺寸的增加在高度積體化上是不期望的。
本發明之實施例係提出一種半導體裝置，其具有較低電阻之埋入式位元線，以及一種製造該半導體裝置之方法。
本發明之另一實施例係提出一種半導體裝置，其具有一胞元接面，用以接觸一被形成於期望位置處之埋入式位元線，以及控制摻雜深度與劑量，以及提出一種製造該半導體裝置之方法。
依據本發明之一實施例，一半導體裝置包含：複數主動區，每一主動區構成以具有一摻雜有雜質以形成一胞元接面之導電層圖案，該等複數主動區係藉由溝槽而互相分開；一側邊接點，構成以連接該主動區之導電層圖案的側壁；以及金屬位元線，每一條金屬位元線構成以連接該側邊接點以及填入每一溝槽之部分。
依據本發明之另一實施例，一半導體裝置包含：複數主動區，每一主動區構成以具有一第一側壁以及一第二側壁，該等複數主動區係藉由溝槽而互相分開；一側邊接點，構成以連接該第一側壁；一胞元接面，形成於將被連接至該側邊接點之該第一側壁之側邊上的每一主動區之部分上；一擴散障壁區，形成於該第二側壁之側邊上的每一主動區的部分上；以及金屬位元線，每一條金屬位元線構成以連接該側邊接點以及填入每一溝槽之部分。
依據本發明之再另一實施例，一製造一半導體裝置之方法包含：形成一摻雜有一雜質之第一導電層，用以於一半導體基板上方形成一胞元接面；於該第一導電層上方形成一第二導電層；藉由蝕刻該第二導電層與該第一導電層形成複數主動區，該等複數主動區係藉由溝槽而互相分開；形成一側邊接點，其連接該主動區之該第一導電層之側壁；以及形成複數條金屬位元線，每一條金屬位元線連接該等側邊接點以及填入每一溝槽之部分。
依據本發明之另一實施例，一製造一半導體裝置之方法包含：形成一第一導電層，其以一第一雜質來摻雜，用以在一半導體基板上方形成一胞元接面；於該第一導電層上方形成一第二導電層；形成複數主動區，每一主動區藉由蝕刻該第二導電層以及該第一導電層而具有一第一側壁以及一第二側壁，其中該等複數主動區藉由複數溝槽而互相分開；在該第一側壁之側邊上將一第二雜質離子佈植入該主動區之該第一導電層之部分中；於該第二側壁之側邊上形成一連接該主動區之該第一導電層的側邊接點；以及形成複數條金屬位元線，每一條金屬位元線連接該側邊接點以及填入每一溝槽之部分。
下列將參照隨附圖式詳細說明本發明之例示實施例。然而，本發明可用不同形式來具體實施而不應被侷限於在此所說明之實施例。相反地，提供這些實施例以致使本揭示對於所屬技術領域中熟悉該項技術者將為明確且完整，以及將完全表達本發明之範圍。在整個揭示全文中，本發明之各種圖式及實施例所載相同元件符號表示相同構件。
圖式未必按照比例繪製以及在某些範例中，為了明確說明實施例之特徵，可強調某些比例。當一第一層稱為在一第二層“上(on)”或者在一基板“上”時，其不僅表示該第一層係直接形成於該第二層或該基板上之情況，而且也表示在該第一層與該第二層或該基板之間存有一第三層之情況。
依據本發明之例示實施例，在一柱狀結構之主動區下方之一半導體基板中所埋設之埋入式位元線係以一金屬層來形成。此外，一個側邊接點係使用一金屬矽化物來形成，用以作為該等埋入式位元線與該等主動區之間的歐姆接觸。針對該等一個側邊接點，一形成溝槽以將該等埋入式位元線互相分開之製程並非必要的。由於溝槽形成製程並非必需，故可實現高積體化。
第2圖為依據本發明之第一實施例說明一半導體裝置之立體視圖。參照第2圖，依據第一實施例之半導體裝置包含複數主動區101，每一主動區包含一第一導電層圖案22A以及在該第一導電層圖案22A上方所形成之第二導電層圖案23A之堆疊結構，其中該第一導電層圖案22A係摻雜一雜質以於一半導體基板21上方形成一胞元接面；側邊接點30，每一側邊接點連接該等主動區101之該第一導電層圖案22A之側壁；以及金屬位元線31，每一條金屬位元線連接至一側邊接點30以及填入該等複數主動區101之間的每一溝槽25之部分。
該等主動區101形成線形柱並且每一者在該第一導電層圖案22A下方包含一基板突出部21A。在該等主動區101上方，形成一硬遮罩層圖案24A。該半導體基板21包含一摻雜有P型雜質(諸如，硼)之矽基板。該第一導電層圖案22A以及該第二導電層圖案23A之每一者可包含一磊晶層。例如，該第一導電層圖案22A可為摻雜一雜質之磊晶層，以及該第二導電層圖案23A可為沒有摻雜任何雜質之磊晶層。更具體地說，該第一導電層圖案22A與該第二導電層圖案23A可為矽磊晶層。例如，該第一導電層圖案22A可為摻雜一N型雜質(諸如，磷(P))之矽磊晶層，同時該第二導電層圖案23A可為沒有摻雜任何雜質之矽磊晶層。該第一導電層圖案22A具有約100到約1500之厚度，以及該第二導電層圖案23A具有約1000到約3000之厚度。摻雜該第一導電層圖案22A之雜質的濃度可為約每立方公分1E19個原子到約每立方公分1E22個原子那麼高。
該等側邊接點30係僅在每一主動區之該第一導電層圖案22A的一個側壁(且在另一個側壁沒有)上以線形形狀來形成。因此，該等側邊接點30稱為“一個側邊接點(one-side-contacts)”。依照一範例，該等側邊接點30可以一金屬矽化物來形成。
一側壁氧化層27係形成於該等主動區101之側壁上以及該半導體基板21上方，且一襯墊氮化層28係形成於該半導體基板21與該側壁氧化層27上方。為了形成一側邊接點30，該襯墊氮化層28以及該側壁氧化層27係自一主動區101之側壁被部分移除。
該等金屬位元線31包含一金屬層，諸如氮化鈦(TiN)及鎢(W)層。例如，該等金屬位元線31可藉由堆疊一氮化鈦及一鎢層(TiN/W)來形成。每一條金屬位元線31係連接該側邊接點30以及藉由該側壁氧化層27與該襯墊氮化層28而與相鄰主動區絕緣。
參照第2圖，由於該等主動區101包含該第一導電層圖案22A，故該等主動區101提供一電性連接至該等金屬位元線31之胞元接面。由於該等金屬位元線31係由金屬層所形成，故電阻較低。此外，由於該等金屬位元線31之每一者構成一埋入式結構，故其成為埋入式位元線(BBL)。透過含有一金屬矽化物之側邊接點30可實現金屬位元線31以及每一主動區101之該第一導電層圖案22A之間之類歐姆接觸。
第3A到3F圖為說明製造第2圖中所示之半導體裝置之方法的立體視圖。參照第3A圖，一摻有雜質之第一導電層22以及一沒有摻雜雜質之第二導電層23係堆疊於該半導體基板21上方。該半導體基板包含一摻雜P型雜質(諸如，硼)之矽基板。
該第一導電層22以及該第二導電層23之每一者包含一磊晶層。因此，該第一導電層22為摻雜一雜質之磊晶層，以及該第二導電層23為沒有摻雜任何雜質之磊晶層。該第一導電層22與該第二導電層23可為矽磊晶層。該第一導電層22可為摻雜一N型雜質(諸如，磷(P))之矽磊晶層，同時該第二導電層23可為沒有摻雜任何雜質之矽磊晶層。該第一導電層22具有約100到約1500之厚度，以及該第二導電層23具有約1000到約3000之厚度。
透過隨後之蝕刻製程，該第一導電層22與該第二導電層23之堆疊結構成為一主動區。特別地，該第一導電層22為用以形成一胞元接面之層。為了作用為一胞元接面，摻雜該第一導電層22之雜質的濃度可為約每立方公分1E19個原子到約每立方公分1E22個原子那麼高。
參照第3B圖，於該第二導電層23上方形成一硬遮罩層24。在此，該硬遮罩層24可具有多層結構。例如，該硬遮罩層24可藉由依序堆疊一硬遮罩(HM)氮化層、一硬遮罩氮氧化矽層(SiON)以及一硬遮罩碳層而形成。在形成該硬遮罩層24前，可在該第二導電層23上方形成一墊氧化層(pad oxide layer)。
隨後，在該硬遮罩層24上方形成一第一光阻圖案25。該第一光阻圖案25係以線-間隔(line-space)樣式來圖案化且朝一第一方向來延展。
參照第3C圖，藉由使用該第一光阻圖案25作為一蝕刻障壁來蝕刻該硬遮罩層24，藉以形成一硬遮罩層圖案24A。在此，由於該硬遮罩層圖案24A具有自該第一光阻圖案25所轉換之形狀，故該硬遮罩層圖案24A也具有該線-間隔形狀。
之後，藉由執行一光阻去除製程來移除該第一光阻圖案25。
在移除該第一光阻圖案25後，使用該硬遮罩層圖案24A作為一蝕刻障壁來蝕刻該第二導電層23與該第一導電層22，以及進一步執行該半導體基板21之部分的蝕刻以在該第一方向圖案化形成一線。
因此，從以該第一方向所執行之線圖案化製程來獲得形成線形柱之複數主動區101。該等主動區101包含一其中堆疊有一第一導電層圖案22A以及一第二導電層圖案23A之堆疊結構，以及在該第一導電層圖案22A下方更包含一薄基板突出部21A。
在以該第一方向執行該線圖案化製程後，至少部分殘留該硬遮罩層圖案24A。由於該等主動區101也藉由該硬遮罩層圖案24A(其形狀係自該第一光阻圖案25之形狀轉換)來形成，故該等主動區101被圖案化成該線-間隔形狀。因此，在該等主動區101之間形成多個溝槽26。由於該等溝槽26係形成於隨後製程中將被形成之該等埋入式位元線的地方，故該等溝槽26也稱為“BBL溝槽”。同樣地，在該第一方向所執行之該線圖案化製程也稱為“BBL溝槽蝕刻”製程。
該“BBL溝槽蝕刻”製程的結果為在該半導體基板21上方形成複數主動區101，以及該硬遮罩層圖案24A殘留在該等主動區101之上面部位上，其中該等主動區係以第一方向之線形形狀來延展。
在完成該BBL溝槽蝕刻製程後，可降低該硬遮罩層圖案24A之厚度。例如，當該硬遮罩層圖案24A於其中堆疊有一硬遮罩氮化層、一硬遮罩氮氧化矽以及一硬遮罩碳層之堆疊結構時，只會殘留該硬遮罩氮化層。
透過該BBL溝槽蝕刻製程，形成由該等溝槽26所互相分開之複數主動區101。該等主動區101於其中堆疊有該基板突出部21A、該第一導電層圖案22A以及該第二導電層圖案23A之堆疊結構。由於該第一導電層圖案22A摻雜有一雜質，故其構成一胞元接面，其中胞元接面為一記憶體胞元之胞元電晶體的源極區與汲極區間之任何合理且適當的接面。
參照第3D圖，依照本發明之例示實施例，透過一側壁氧化製程於該半導體基板21以及該等主動區101之表面上形成一側壁氧化層27。用以形成該側壁氧化層27之側壁氧化製程係在氧氣(O2)或氧氣及氫氣(O2/H2)之環境中以約700℃到約900℃之溫度來執行。
隨後，在所產生基板結構(該側壁氧化層27形成於其上)上方沈積一襯墊氮化層28。該襯墊氮化層28係在二氯矽烷(DCS)及氨(NH3)之環境中在約0.1Torr到約6Torr之壓力下以約600℃到約800℃之溫度來形成。
隨後，打開接觸區29以僅使每一第一導電層圖案22A之一個側壁的部分露出。依照一範例，該等接觸區29具有一直線形狀。
參照第3E圖，該等接觸區29被側邊接點30填入。該等側邊接點30可包含一金屬矽化物。該等金屬矽化物之範例包含矽化鈦(TiSi2)、矽化鈷(CoSi2)、矽化鎳(NiSi)以及任何其它合理適當的金屬矽化物。為了防止接下來在高溫下所執行熱處理期間在特性上的劣化，依照範例可選擇具有高熱穩定性之矽化鈷(CoSi2)。
在將鈷層沈積在所產生基板結構上方後，該矽化鈷(CoSi2)可藉由執行一熱處理而形成。依照一範例，該熱處理可至少被執行二次以形成該矽化鈷(CoSi2)。首先，以約500℃之溫度執行一第一快速熱退火(RTA)製程，藉以在該等接觸區29所露出之部分中形成CoSi狀態之矽化鈷。隨後，以約700℃之溫度執行一第二RTA製程，藉以將該CoSi狀態轉變成CoSi2狀態。接下來，移除未反應之鈷層。或者，該未反應鈷層可在該第二RTA製程前被移除。
依照上述實施例，該等側邊接點30具有一個側邊接點結構，其中該側邊接點僅在每一主動區101之一個側壁上形成，以及該側邊接點30與構成胞元接面之該主動區101的該第一導電層圖案22A相接觸。
參照第3F圖，形成金屬位元線31(每一條金屬位元線連接該側邊接點30)以填入相鄰主動區101之間每一溝槽26之部分。
依照一範例，該等金屬位元線31可以下列方式來形成。將一導電層沈積在所產生之基板結構(該側邊接點30形成於其中)上方。沈積該導電層以對該等主動區101之間的溝槽填溝。該導電層包含一金屬層，諸如氮化鈦(TiN)層以及鎢(W)層。例如，該導電層可藉由堆疊氮化鈦層以及鎢層(TiN/W)來形成。隨後，移除該導電層至仍足以與該等側邊接點30相接觸之高度。因此，形成與該等側邊接點30相接觸之金屬位元線31。在此，該等金屬位元線31以平行於該等主動區101來配置。該等主動區101與該等金屬位元線31係透過該等側邊接點30而相電性連接。依照一範例，該等主動區101與該等金屬位元線31以一第一方向來延展。
如上所述，由於該等金屬位元線31以一金屬層來形成，故電阻較低。此外，由於每一條金屬位元線31填入該等主動區101之間的每一溝槽26之部分，故其構成埋入式位元線。依照本發明之例示實施例，形成溝槽以將該等埋入式位元線相分開之製程並非必要。例如，雖然該等金屬位元線31之每一者透過該等側邊接點30而電性連接至二個相鄰主動區101之一者，但其藉由諸如該襯墊氮化層28之絕緣層而與另一主動區101絕緣。因此，將該等金屬位元線31互相分開之溝槽的形成並非必要。因此，本發明實施例之技術適用於4F2以下之設計規則的高度積體化。
第4圖為依據本發明之第二實施例說明半導體裝置之立體視圖。參照第4圖，依據第二實施例所製造之半導體裝置包含複數主動區201，每一主動區形成於一半導體基板41上方並包含一第一側壁以及一第二側壁；側邊接點50，連接該等主動區201之第一側壁；以及金屬位元線51，連接至每一側邊接點50並填入該等複數主動區201之間的每一溝槽的部分。每一主動區201包含一胞元接面42B，其形成於該第一側壁之主動區201中並連接至該側邊接點50；以及一擴散障壁區42C，其形成於該主動區201之第二側壁之部分上，以防止該胞元接面42B擴散。
該等主動區201形成線狀的柱並具有一第一導電層圖案與一第二導電層圖案43A之堆疊結構，其中該第一導電層圖案具有形成於其中之該胞元接面42B以及擴散障壁區42C，該第二導電層圖案形成於該第一導電層圖案上方。該等主動區201可進一步於該第一導電層圖案下方包含一基板突出部41A。一硬遮罩層圖案44A係形成於該等主動區201之下面部位中。該半導體基板41包含一摻雜有P型雜質之矽基板，諸如，硼。該第一導電層圖案以及該第二導電層圖案43A之每一者包含一磊晶層。例如，該第一導電層圖案為摻雜一雜質之磊晶層，以及該第二導電層圖案43A可為沒有摻雜任何雜質之磊晶層。更具體言之，該第一導電層圖案以及該第二導電層圖案43A可為矽磊晶層。例如，該第二導電層圖案43A為沒有摻雜雜質之矽磊晶層。該第一導電層圖案具有約100到約1500之厚度，以及該第二導電層圖案43A具有約1000到約3000之厚度。形成於該第一導電層圖案中之該擴散障壁區42C具有一導電雜質反摻雜於其中，其中該導電雜質係不同於摻雜該胞元接面42B之雜質。該胞元接面42B係以N型雜質(諸如，磷(P))來摻雜，同時該擴散障壁區42C係以諸如硼之P型雜質來摻雜。該N型雜質與該P型雜質之濃度可為相同。依照一範例，該N型雜質與該P型雜質之濃度可為約每立方公分1E19個原子到約每立方公分1E22個原子。
該等側邊接點50係以線型形成於每一主動區201之胞元接面42B之側壁上。依照一範例，該等側邊接點50包含一金屬矽化物。
一側壁氧化層47係形成於該等主動區101之側壁上以及該半導體基板41上方，以及一襯墊氮化層48係形成於該側壁氧化層47上方。為了形成側邊接點50，該襯墊氮化層48以及該側壁氧化層47係自該主動區201之側壁部分移除。
該等金屬位元線51包含一金屬層，諸如氮化鈦(TiN)以及鎢層(W)。例如，該等金屬位元線51可藉由堆疊氮化鈦與鎢層(TiN/W)來形成。
第5A至5G圖為說明製造第4圖中所示之半導體裝置之方法的立體視圖。
參照第5A圖，摻雜有雜質之第一導電層42以及沒有摻雜雜質之第二導電層43係堆疊於該半導體基板41上方。該半導體基板41包含一摻雜有P型雜質(諸如，硼)之矽基板。
該第一導電層42以及該第二導電層圖案43包含一磊晶層。因此，該第一導電層42為摻雜一雜質之磊晶層，以及該第二導電層43為沒有摻雜雜質之磊晶層。該第一導電層42以及該第二導電層43可為矽磊晶層。該第一導電層42可為摻雜有N型雜質(諸如，磷(P))之矽磊晶層，同時該第二導電層43可為沒有摻雜雜質之矽磊晶層。該第一導電層42具有約100到約1500範圍之厚度，以及該第二導電層43具有約1000到約5000範圍之厚度。
該第一導電層42以及該第二導電層43之堆疊結構透過接下來之蝕刻製程成為一主動區。特別地，該第一導電層42為用以形成胞元接面之層。為了作為一胞元接面，摻雜該第一導電層42之雜質的濃度為約每立方公分1E19個原子到約每立方公分1E22個原子。
參照第5B圖，一硬遮罩層44係形成於該第二導電層43上方。在此，該硬遮罩層44可具有一多層結構。例如，該硬遮罩層44可藉由連續地堆疊一硬遮罩(HM)氮化層、一硬遮罩氮氧化矽(SiON)層、以及一硬遮罩碳層來形成。在形成該硬遮罩層44以前，一墊氧化層可形成在該第二導電層43上方。
隨後，在該硬遮罩層44上方形成一第一光阻圖案45。該第一光阻圖案45係以線-間隔樣式來圖案化，以及以一第一方向來延展。
參照第5C圖，該硬遮罩層44係藉由使用該第一光阻圖案45作為一蝕刻障壁來蝕刻，藉以形成一硬遮罩層圖案44A。在此，由於該硬遮罩層圖案44A具有一從該第一光阻圖案45之形狀所轉換來的形狀，該硬遮罩層圖案44A也具有該線-間隔形狀。
隨後，藉由執行一光阻去除製程移除該第一光阻圖案45。
在移除該第一光阻圖案45之後，使用該硬遮罩層圖案44A作為蝕刻障壁來蝕刻該第二導電層43以及該第一導電層42，以及接著蝕刻該半導體基板41之部分以在該第一方向來圖案化形成一線(line)。
因此，以該第一方向所執行之該線圖案化製程得到形成線-間隔柱之複數主動區201。該等主動區201包含第一導電層圖案42A以及第二導電層圖案43A堆疊於其中之堆疊結構，以及在該第一導電層圖案42A下方更包含一薄基板突出部41A。
在以該第一方向所執行之該線圖案化製程之後，至少殘留該硬遮罩層圖案44A之部分。由於該等主動區201也藉由該硬遮罩層圖案44A而形成，其中該硬遮罩層圖案之形狀係轉換自該第一光阻圖案45之形狀，故該等主動區201係以線-間隔形狀來圖案化。因此，溝槽46形成於該等主動區201之間。由於該等溝槽46係形成於隨後製程中埋入式位元線形成之處，故該等溝槽46也稱為“BBL溝槽”。同樣地，以該第一方向所執行之該線圖案化製程也稱為“BBL溝槽蝕刻製程”。
由於該“BBL溝槽蝕刻”製程，故在該半導體基板41上方形成以第一方向以線形狀來延展之該等複數主動區201，以及該硬遮罩層圖案44A殘留在該等主動區201之上面部位上。
在完成該BBL溝槽蝕刻製程後，可減少該硬遮罩層圖案44A之厚度。例如，當該硬遮罩層圖案44A具有硬遮罩氮化層、硬遮罩氮氧化矽以及硬遮罩碳層堆疊於其中之堆疊結構時，只會殘留該硬遮罩氮化層。
透過該BBL溝槽蝕刻製程，形成被該等溝槽46所互相分開之複數主動區201。該等主動區201具有該基板突出部41A、該第一導電層圖案42A以及該第二導電層圖案43A堆疊於其中之堆疊結構。該等主動區201包含一第一側壁以及一第二側壁，並且該第一側壁為一側邊接點(將在隨後形成接點)之側壁，同時該第二側壁為一於其上執行隨後反摻雜的側壁。
參照第5D圖，執行一反摻雜202。該反摻雜202係使用一P型雜質(諸如，硼(B)或二氟化硼(BF2))來執行。摻雜能量範圍係在約0.1keV到約5keV，並且劑量係與摻雜該第一導電層圖案42A之雜質的濃度相同。例如，由於摻雜該第一導電層圖案42A之雜質的濃度在每立方公分約1E19個原子到約每立方公分約1E22個原子，故該反摻雜202係使用每立方公分約1E19個原子到每立方公分約1E22個原子的P型雜質來執行。該反摻雜202利用傾斜離子佈植製程以一特定角度α對該第一導電層圖案42A之第二側壁來執行。在該傾斜離子佈植期間，由於該硬遮罩層圖案44A所產生之陰影效應(shadow effect)，因此相對於該第二側壁(於其上執行反摻雜)之該第一側壁沒有被摻雜。
該反摻雜防止一浮體效應(floating body effect)。例如，當該第一導電層圖案42A作用為一胞元接面時，事先在該第一導電層圖案42A之側壁上執行一反摻雜202，其中該側壁係相對於與隨後所形成之側邊接點相接觸之該第一導電層圖案42A之側壁，以便防止因摻雜該第一導電層圖案42A之雜質的過度擴散所造成之該浮體效應。
該反摻雜202在該第一導電層圖案42A之部分中形成該擴散障壁區42C，以及該第一導電層圖案42A之另一部分(其沒有被反摻雜)成為該胞元接面42B。
參照第5E圖，依照本發明之例示實施例，透過一側壁氧化製程，在該半導體基板41以及該等主動區201之表面上形成一側壁氧化層47。形成該側壁氧化層47之該側壁氧化製程係在氧氣(O2)或者氧及氫氣(O2/H2)之環境中以約700℃到900℃約之溫度來執行。
隨後，在所產生基板結構(於其上形成該側壁氧化層47)上方沈積一襯墊氮化層48。該襯墊氮化層48係在二氯矽烷(DCS)及氨(NH3)之環境中在約0.1Torr到約6Torr之壓力下以約600℃到約800℃之溫度來形成。
隨後，打開接觸區49以使該胞元接面42B露出。開啟該等接觸區49之製程如下所述。
參照第5F圖，該等接觸區49係被側邊接點50所填入。該等側邊接點50可包含一金屬矽化物。該金屬矽化物之範例包含矽化鈦(TiSi2)、矽化鈷(CoSi2)、矽化鎳(NiSi)以及任何其它合理適當之金屬矽化物。為了防止接下來在高溫下所執行熱處理期間在特性上的劣化，依照範例可選擇具有高熱穩定性之矽化鈷(CoSi2)。
在將鈷層沈積在所產生基板結構上方後，該矽化鈷(CoSi2)可藉由執行一熱處理而形成。依照一範例，該熱處理可至少被執行二次以形成該矽化鈷(CoSi2)。首先，以約500℃之溫度執行一第一快速熱退火(RTA)製程，藉以在該等接觸區49所露出之部分中形成CoSi狀態之矽化鈷。隨後，以約700℃之溫度執行一第二RTA製程，藉以將該CoSi狀態轉變成CoSi2狀態。接下來，移除未反應之鈷層。或者，該未反應鈷層可在該第二RTA製程前被移除。
依照上述實施例，該等側邊接點50具有一個側邊接點結構，其中該側邊接點僅在每一主動區101之一個側壁上形成，以及該等側邊接點30與該胞元接面42B相接觸。
參照第5G圖，形成金屬位元線51(每一條金屬位元線連接該側邊接點50)以填入相鄰主動區201之間每一溝槽46之部分。
依照一範例，該等金屬位元線51可以下列方式來形成。將一導電層沈積在所產生基板結構(該側邊接點50形成於其中)上方。沈積該導電層以對該等主動區201之間的溝槽填溝。該導電層包含一金屬層，諸如氮化鈦(TiN)層以及鎢(W)層。例如，該導電層可藉由堆疊氮化鈦層以及鎢層(TiN/W)來形成。隨後，移除該導電層至仍足以與該等側邊接點50相接觸之高度。因此，形成與該等側邊接點50相接觸之金屬位元線51。在此，該等金屬位元線51以平行於該等主動區201來配置。該等主動區201與該等金屬位元線51係透過該等側邊接點50而相電性連接。依照一範例，該等主動區201與該等金屬位元線51以一第一方向來延展。
如上所述，由於該等金屬位元線51以一金屬層來形成，故電阻較低。此外，由於每一條金屬位元線51填入該等主動區201之間的每一溝槽46之部分，故其構成埋入式位元線。依照本發明之例示實施例，形成溝槽以將該等埋入式位元線相分開之製程並非必要。例如，雖然該等金屬位元線51之每一者透過該等側邊接點50而電性連接至二個相鄰主動區201之一個主動區201，但其藉由諸如該襯墊氮化層48之絕緣層而與另一主動區201絕緣。因此，不必形成將該等金屬位元線51互相分開之溝槽46。因此，本發明實施例之技術適用於4F2以下之設計規則的高度積體化。
依照本發明之第一及第二實施例，摻雜一雜質之該第一導電層可作用為該等主動區201之胞元接面42B。
當摻雜一雜質之該第一導電層代替使用傳統離子佈植方法時，可在期望位置形成該胞元接面42B，並且可輕易地控制該胞元接面42B之濃度以及接面深度。
第6A至6I圖為依據本發明之第二實施例說明用以形成接觸區之立體視圖。下面將對該胞元接面以及該擴散障壁區形成後之製程作說明。
參照第6A圖，在形成該胞元接面42B以及該擴散障壁區42C之後，透過一側壁氧化製程，在該等主動區以及該半導體基板41之表面上形成一側壁氧化層47。形成該側壁氧化層47之該側壁氧化製程係在氧氣(O2)或氧氣及氫氣(O2/H2)之環境中以約700℃到約900℃之溫度來執行。
隨後，在所產生基板結構(該側壁氧化層47形成於其上)上方沈積一襯墊氮化層48A。該襯墊氮化層48A係在二氯矽烷(DCS)及氨(NH3)之環境中在約0.1Torr到約6Torr之壓力下以約600℃到約800℃之溫度來形成。
隨後，在該襯墊氮化層48A上方形成一第一犠牲層52，用以對該等主動區201之間所設之溝槽填溝。在此，該第一犠牲層52為一種在接下來之製程後將被移除之材質。該第一犠牲層52可包含一無結晶矽層。該無結晶矽層係在矽烷(SiH4)之環境下在約0.3Torr到約2Torr之壓力下以約400℃到約600℃之溫度來沈積。
隨後，該第一犠牲層52係透過一化學機械研磨(CMP)方法來平坦化，直到使該硬遮罩層圖案44A之表面露出。在該平坦化之後，更以一種使該第一犠牲層52殘餘一特定高度之方式執行一回蝕刻製程。該第一犠牲層52可高於該硬遮罩層圖案44A與該第二導電層圖案43A之間的接觸表面。
如上所述，當該第一犠牲層52藉由執行該回蝕刻製程而形成時，該硬遮罩層圖案44A形成一突出部。
參照第6B圖，形成一蝕刻障壁層53。該蝕刻障壁層53可為沒有摻雜雜質之多晶矽層。
參照第6C圖，以一特定角度執行傾斜離子佈植製程54，用以用傾斜方式佈植一摻雜劑之離子。因此，該摻雜劑被佈植入該蝕刻障壁層53之部分中。
該傾斜離子佈植製程54係以相對於該半導體基板之表面之一特定角度來執行。該特定角度的範圍係從約5度到約30度。某些離子束被該硬遮罩層圖案44A之突出部所遮住。因此，該蝕刻障壁層之部分53A被摻雜，同時蝕刻障壁層之另一部分53B則未被摻雜。用以離子佈植之摻雜劑可為P型摻雜劑，例如，硼，並且用以離子佈植硼之摻雜劑來源可為BF2。因此，該蝕刻障壁層之部分53B保持未摻雜，並與該硬遮罩層圖案44A之右邊部位相接觸。
如上所述，在該硬遮罩層圖案44A之上表面上所形成之該蝕刻障壁層53之部分以及與該硬遮罩層圖案44A之左邊部位相接觸之部分，透過該摻雜劑之傾斜離子佈植製程54而成為一摻雜有摻雜劑之蝕刻障壁層53A。沒有佈植該摻雜劑之另一部分成為一未經摻雜之蝕刻障壁層53B。
參照第6D圖，該未經摻雜之蝕刻障壁層53B透過一濕式蝕刻而被移除。在此，用來作為該第一犠牲層52之該多晶矽層可具有不同之蝕刻率，此係取決於是否摻雜有該摻雜劑。特別地，未經摻雜之多晶矽實施一快速濕式蝕刻製程。因此，使用一具有高選擇性之化學品來選擇性地移除該未經摻雜之多晶矽，以便僅濕蝕刻該未經摻雜之多晶矽層。
當移除該未經摻雜之蝕刻障壁層，僅留下該摻雜有摻雜劑之蝕刻障壁層53A。
參照第6E圖，該第一犠牲層52之部分係利用該摻雜有摻雜劑之蝕刻障壁層53A作為蝕刻障壁而蝕刻。因此，相鄰於該主動區201之一側壁的該第一犠牲層52之部分被深度蝕刻。該經過蝕刻之第一犠牲層以元件符號52A來表示，以及之後稱為“第一犠牲層圖案52A”。蝕刻該第一犠牲層52至足以產生一間隙之位置為止，其中該間隙隨後形成有側邊接點。
參照第6F圖，移除該摻雜有摻雜劑之蝕刻障壁層53A。在移除該摻雜有摻雜劑之蝕刻障壁層53A後，透過一蝕刻製程移除該第一襯墊氮化層48A。因此，移除該硬罩層圖案44A之突出部上的該硬遮罩層圖案44A之兩側壁及上表面。該第一犠牲層圖案僅殘留在被該第一犠牲層圖案52A所遮住且相接觸之區域中。該殘餘之第一犠牲層圖案以元件符號48B來表示，且之後稱為“第一襯墊氮化層圖案48B”。在移除該第一襯墊氮化層48A時，可執行一濕式清洗製程，或者可執行對於一氧化層具有一選擇性之乾式蝕刻製程，以保護該等主動區201之側壁上的側壁氧化層47。
參照第6G圖，在移除所有殘餘之第一犠牲層圖案52A後，以一第二犠牲層55對所產生之基板結構填溝。該第二犠牲層55可包含一無結晶矽層。
隨後，藉由執行一化學機械研磨製程使該第二犠牲層55平坦化，直到露出該硬遮罩層圖案44A之表面，以及接著執行一回蝕刻製程以使該第二犠牲層55殘留有一特定高度。因此，該第二犠牲層55殘留有特定高度，並且所殘留之第二犠牲層55的高度限制隨後製程中將形成側邊接點之間隙。
參照第6H圖，在所產生基板結構上方形成一第二襯墊氮化層48C，以及執行一選擇性蝕刻製程以使該第二犠牲層55之表面露出。因此，在該等主動區201之側壁上形成該側壁氧化層47與該第二襯墊氮化層48C之雙重絕緣層結構。在將形成該等側邊接點之區域中，只有該側壁氧化層47存在於該主動區201上。在該硬遮罩層圖案44A之側壁上，形成該第二襯墊氮化層48C之單絕緣層結構。該第二襯墊氮化層48C係在二氯矽烷(DCS)之環境中在約0.1Torr到約6Torr之壓力下以約600℃到約800℃之溫度來形成。
當藉由蝕刻來移除該第二犠牲層55時，在每一主動區201之一個側邊上形成一線型開孔56。
在此，該線型開孔56為移除該第一襯墊氮化層圖案48B與該第二襯墊氮化層48C之間的該第二襯墊氮化層48C之間隙，以及該線型開孔56之線寬可與該胞元接面42B之高度相同。
參照第6I圖，選擇性移除透過該線型開孔56而露出之該側壁氧化層47。因此，形成露出該主動區201之側壁(亦即，該胞元接面42B之側壁)的線形接觸區57。該側壁氧化層47可透過一蝕刻製程而被移除，以形成該接觸區57。例如，當使用HF或緩衝氧化蝕刻劑(BOE)來執行一濕式蝕刻製程時，該側壁氧化層47可被選擇性地移除而不會損害相鄰的襯墊氮化層。該接觸區57對應於第5E圖中所示之接觸區49。
比較範例
第7圖為說明透過一離子佈植製程形成一胞元接面之方法的立體視圖。參照第7圖，藉由使用一硬遮罩層62蝕刻一半導體基板61至一特定深度來形成複數主動區63。隨後，透過一側壁氧化製程形成一側壁氧化層64，以及接著形成覆蓋該等主動區63之襯墊氮化層65。開啟一接觸區以使每一主動區63之側壁露出，以及執行一離子佈植製程66以形成一胞元接面67A。在此，該離子佈植製程66可為一僅在該主動區63之一個側壁上形成該胞元接面67A之傾斜離子佈植製程。
參照第7圖，執行該傾斜離子佈植製程以僅在該主動區63之一個側壁上形成該胞元接面67A。由於該胞元接面67A透過該傾斜離子佈植製程而僅形成於每一主動區63之一個側壁上，故在該傾斜離子佈植製程期間產生一陰影效應(shadow effect)，以及因此該胞元接面67A不會形成於期望位置處。
因此，由於該相鄰主動區63與該硬遮罩層62在該傾斜離子佈植期間所造成之陰影效應，故該胞元接面67A會在比期望位置還低的位置處形成。
此外，由於該等主動區63比較高以及該等主動區63之間的間隙比較窄，故透過傾斜離子佈植製程難以在正確位置處形成該胞元接面67A。
綜合上述，該胞元接面67A可依照上述比較範例透過該傾斜離子佈植製程來形成，但是該胞元接面67A可能不會形成於期望位置處。因此，依照本發明之例示實施例，該胞元接面67A非藉由使用該傾斜離子佈植製程來形成，而是藉由使用摻雜有雜質之導電層來形成該胞元接面67A。
依照本發明之例示實施例，藉由形成金屬層之埋入式位元線以具有降低電阻之半導體裝置，使半導體裝置不具有劣化之操作特性。因此，可實現該半導體裝置之微型化。
當本發明已說明特定實施例時，將為所屬技術領域中熟悉該項技術者所顯而易知的是，可作成各種改變及修正而仍不脫離下列申請專利範圍中所界定之本發明的精神及範圍。
11．．．基板
12．．．主動柱
13．．．硬遮罩層
14．．．閘極絕緣層
15．．．垂直閘
16．．．埋入式位元線
17．．．溝槽
18．．．中間層介電層
21．．．半導體基板
21A．．．基板突出部
22．．．第一導電層
22A．．．第一導電層圖案
23．．．第二導電層
23A．．．第二導電層圖案
24．．．硬遮罩層
24A．．．硬遮罩層圖案
25．．．第一光阻圖案
26．．．溝槽
27．．．側壁氧化層
28．．．襯墊氮化層
29．．．接觸區
30．．．側邊接點
31．．．金屬位元線
101．．．主動區
201．．．主動區
202．．．反摻雜
41．．．半導體基板
41A．．．基板突出部
42．．．第一導電層
42A．．．第一導電層圖案
42B．．．胞元接面
42C．．．擴散障散區
43．．．第二導電層
43A．．．第二導電層圖案
44．．．硬遮罩層
44A．．．硬遮罩層圖案
45．．．第一光阻圖案
46．．．溝槽
47．．．側壁氧化層
48．．．襯墊氮化層
48A．．．襯墊氮化層
48B．．．第一襯墊氮化層圖案
48C．．．第二襯墊氮化層
49．．．接觸區
50．．．側邊接點
51．．．金屬位元線
52．．．第一犠牲層
52A．．．經蝕刻之第一犠牲層
53．．．蝕刻障壁層
53A．．．蝕刻障壁層之部分
53B．．．蝕刻障壁層之另一部分
54．．．傾斜離子佈植製程
55．．．第二犠牲層
56．．．線型開孔
57．．．接觸區
61．．．半導體基板
62．．．硬遮罩層
63．．．主動區
64．．．側壁氧化層
65．．．襯墊氮化層
66．．．離子佈植製程
67A．．．胞元接面
第1圖為傳統半導體裝置之剖面視圖。
第2圖為依據本發明之第一實施例說明一半導體裝置之立體視圖。
第3A到3F圖為說明製造第2圖中所示之半導體裝置之方法的立體視圖。
第4圖為依據本發明之第二實施例說明一半導體裝置之立體視圖。
第5A到5G圖為說明製造第4圖中所示之半導體裝置之方法的立體視圖。
第6A到6I圖為依據本發明之第二實施例說明形成接觸區之方法之立體視圖。
第7圖為說明透過離子佈植製程形成一胞元接面之方法之立體視圖。
201．．．主動區
41．．．半導體基板
41A．．．基板突出部
42B．．．胞元接面
42C．．．擴散障散區
43A．．．第二導電層圖案
44A．．．硬遮罩層圖案
46．．．溝槽
47．．．側壁氧化層
48．．．襯墊氮化層
50．．．側邊接點
51．．．金屬位元線

Claims (22)

  1. 一種半導體裝置，包含：複數個主動區，每一主動區構成以具有一摻雜有雜質以形成一胞元接面之摻雜導電層圖案，該等複數個主動區係藉由溝槽而互相分開；一側邊接點，構成以連接該主動區之該摻雜導電層圖案的側壁；以及金屬位元線，每一條金屬位元線構成以連接該側邊接點以及填入每一溝槽之部分；其中該等主動區更包含一未摻雜導電層圖案，其形成於該摻雜導電層圖案上方；其中該摻雜導電層圖案包含一矽磊晶層。
  2. 如申請專利範圍第1項之半導體裝置，其中該雜質為N型雜質。
  3. 如申請專利範圍第1項之半導體裝置，其中該雜質係以每立公分1E19個原子到每立公分1E22個原子之摻雜濃度範圍來摻雜。
  4. 如申請專利範圍第1項之半導體裝置，其中該等主動區形成數條線形柱，以及該側邊接點係以線狀形成於該摻雜導電層圖案之側邊上。
  5. 如申請專利範圍第1項之半導體裝置，其中該側邊接點包含一金屬矽化物。
  6. 一種半導體裝置，包含： 複數個主動區，每一主動區構成以具有一第一側壁以及一第二側壁，該等複數個主動區係藉由溝槽而互相分開；一側邊接點，構成以連接該第一側壁；一胞元接面，形成於將被連接至該側邊接點之該第一側壁之側邊上的每一主動區之部分上；一擴散障壁區，形成於該第二側壁之側邊上的每一主動區的部分上；以及金屬位元線，每一條金屬位元線構成以連接該側邊接點，以及填入每一溝槽之部分；其中該等主動區具有一第一導電層圖案以及一第二導電層圖案之堆疊結構，其中該第一導電層圖案具有形成於其中之該胞元接面以及該擴散障壁區，並且該第二導電層圖案形成於該第一導電層圖案上方；其中該第一導電層圖案與該第二導電層圖案之每一者包含一矽磊晶層。
  7. 如申請專利範圍第6項之半導體裝置，其中該擴散障壁區係反摻雜一雜質，其中該雜質係不同於摻雜該胞元接面之雜質。
  8. 如申請專利範圍第6項之半導體裝置，其中該胞元接面係摻雜N型雜質，以及該等擴散障壁區係摻雜P型雜質。
  9. 如申請專利範圍第8項之半導體裝置，其中該等N型及P型雜質係以每立公分1E19個原子到每立公分1E22個原 子之摻雜濃度範圍來摻雜。
  10. 如申請專利範圍第6項之半導體裝置，其中該等主動區形成線形柱，以及該側邊接點係以線狀形成為將被連接至該胞元接面。
  11. 如申請專利範圍第6項之半導體裝置，其中該側邊接點包含一金屬矽化物。
  12. 一種製造一半導體裝置之方法，包含：形成一摻雜有一雜質之第一導電層，用以於一半導體基板上方形成一胞元接面；形成一第二導電層於該第一導電層上方；藉由蝕刻該第二導電層與該第一導電層形成複數個主動區，該等複數主動區係藉由溝槽而互相分開；形成一側邊接點，其連接該主動區之該第一導電層之側邊；以及形成複數條金屬位元線，每一條金屬位元線連接於該側邊接點以及填入每一溝槽之部分；其中該第二導電層包含一未經摻雜之導電層；其中該第一導電層以及該第二導電層之每一者包含一矽磊晶層。
  13. 如申請專利範圍第12項之方法，其中以一N型導電雜質摻雜該第一導電層。
  14. 如申請專利範圍第12項之方法，其中摻雜該第一導電層之該雜質之摻雜濃度範圍從介於每立方公分1E19個原 子到每立方公分1E22個原子之間。
  15. 如申請專利範圍第12項之方法，其中連接該第一導電層之側壁的該側邊接點的形成包含：形成一絕緣層，其覆蓋該等主動區；形成一接觸區，其使該第一導電層之側壁露出；以及以該側邊接點填入該接觸區。
  16. 一種製造一半導體裝置之方法，包含：形成一第一導電層，其以一第一雜質來摻雜，用以在一半導體基板上方形成一胞元接面；形成一第二導電層於該第一導電層上方；形成複數個主動區，每一主動區藉由蝕刻該第二導電層以及該第一導電層而具有一第一側壁以及一第二側壁，其中該等複數個主動區藉由溝槽而互相分開；將一第二雜質離子佈植入在該第一側壁之側邊上之該主動區之該第一導電層之部分中；於該第二側壁之側邊上形成一連接該主動區之該第一導電層的側邊接點；以及形成複數條金屬位元線，每一條金屬位元線連接該側邊接點以及填入每一溝槽之部分；其中該第二導電層包含一未經摻雜之導電層；其中該第一導電層以及該第二導電層之每一者包含一矽磊晶層。
  17. 如申請專利範圍第16項之方法，其中使用一反向摻雜製程執行將該第二雜質離子佈植入該第一側壁之側邊上的該主動區之該第一導電層的部分中。
  18. 如申請專利範圍第16項之方法，其中該第一雜質包含N型雜質，以及該第二雜質包含P型雜質。
  19. 如申請專利範圍第16項之方法，其中將該第二雜質離子佈植入該第一側壁之側邊上的該主動區之該第一導電層之部分係以相同於該第一雜質之摻雜濃度的劑量執行。
  20. 如申請專利範圍第16項之方法，其中該第一雜質係以每立方公分1E19個原子到每立方公分1E22個原子之摻雜濃度範圍來摻雜。
  21. 如申請專利範圍第16項之方法，其中透過一傾斜離子佈植製程執行將該第二雜質離子佈植入該第一側壁之側邊上的該主動區之該第一導電的部分中。
  22. 如申請專利範圍第21項之方法，其中在該傾斜離子佈植製程期間，一摻雜能在0.1keV到5keV之範圍。
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