KR20000025731A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 폴리사이드구조의 게이트전극과 마스크 절연막의 적층구조가 형성되어 있는 반도체기판 상부에 평탄화막을 형성한 다음, 상기 반도체기판의 활성영역을 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 반도체기판의 활성영역 상의 평탄화막을 제거한 다음, 콘택플러그용 도전층을 형성하고, 게이트 전극 상부의 마스크 절연막을 식각정지막으로 사용한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 콘택플러그를 형성함으로써 콘택플러그와 게이트 전극과의 단락 및 식각중지현상을 방지하고, 디램(dynamic random access memory, 이하 DRAM 이라 함)에서의 디자인룰(design rule)이 줄어도 중첩정확도(overlay accuracy)를 극복하게 하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 콘택플러그 형성시 마스크 절연막이 적층되어 있는 게이트 전극이 형성되어 있는 반도체기판 상부에 활성영역을 노출시키는 절연막 패턴을 형성하고, 전체표면 상부에 콘택플러그용 도전층을 형성한 다음, 상기 마스크 절연막을 CMP공정의 식각방지막으로 상기 콘택플러그용 도전층을 CMP 공정으로 제거하여 콘택플러그를 형성함으로써 반도체 소자의 특성 및 수율을 향상시키는 기술에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R) 은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R = 해상도, λ = 광원의 파장, NA = 개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet : DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가하기 때문에 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되는 문제점이 있다.
상기와 같이 소자의 고집적화에 따른 문제점을 해결하기 위하여 도전배선을 서로 연결시키고, 공정여유도를 증가시키기 위하여 콘택플러그를 형성한다.
종래기술에 따른 반도체소자의 콘택플러그는 비트라인 콘택플러그 및 저장전극 콘택플러그와 비트라인 및 저장전극용 마스크간에 오버랩 마진을 레이아웃상 0.15㎛ 이하로 설정하여 사용하고 있지만, 공정 진행시 비트라인 또는 저장전극 콘택홀이 설계보다 크게 형성되거나, 상기 저장전극 콘택 플러그와 접속되는 저장전극을 패터닝할 때 미스얼라인이 발생하면 저장전극 패터닝공정시 상기 저장전극 콘택플러그도 식각되어 비정상적인 소자가 형성되고 그로 인하여 랜덤 비트 패일(random bit fail)이 다량 발생하게 되며, 미스얼라인이 심할 경우에는 비트라인과 저장전극의 쇼트도 발생될 뿐만 아니라, 상기 저장전극을 반도체기판에 접속되도록 형성하는 경우에는 반도체기판이 손실되어 랜덤 패일 및 리프레쉬성 소프트 랜덤 패일(refresh soft random fail)을 유발시켜 패키지(package) 후 최종 수율(yield)이 감소하는 문제점이 있다. 또한, 질화막을 식각방지막으로 사용하는 자기정렬콘택(self align contact)공정을 적용하는 경우에는 활성영역 상의 콘택홀의 감소에 따른 콘택저항의 증가 또는 워드라인(wordline)과의 단락 및 질화막의 펀치쓰루(punchthrough)를 유발하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 마스크 절연막이 적층되어 있고, 측벽에는 산화막과 질화막의 이중구조의 절연막 스페이서가 형성되어 있는 게이트 전극이 구비되는 반도체기판 상부에 활성영역을 노출시키는 평탄화막 패턴을 형성하고, 전체표면 상부에 콘택플러그용 도전층을 형성한 다음, 상기 마스크 절연막을 식각정지막으로 CMP 공정을 실시하여 콘택플러그를 형성함으로써 게이트 전극과의 단락 및 식각중지현상등의 문제를 발생시키지 않고, 콘택플러그를 형성하기 위한 별도의 마스크공정이 없기 때문에 공정이 용이하고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1i 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 12 : 반도체기판 13, 14 : 소자분리절연막
15, 16 : 게이트 절연막 17, 18 : 게이트 전극
19, 20 : 텅스텐 실리사이드층 21, 22 : 마스크 절연막
23 : 산화막 24 : 산화막 스페이서
25 : 질화막 26 : 질화막 스페이서
27, 28 : 평탄화막 29, 30 : 감광막 패턴
31a, 32a : 콘택플러그용 도전층 31b, 32b : 콘택플러그
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상에 게이트전극 및 마스크 절연막 패턴의 적층구조를 형성하는 공정과,
전체표면 상부에 절연막을 형성한 다음, 상기 절연막 상부에 평탄화막을 형성하는 공정과,
상기 평탄화막을 상기 절연막을 식각정지막으로 사용하여 제1화학적 기계적 연마하는 공정과,
전체표면 상부에 상기 반도체기판의 활성영역을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막을 제거하는 동시에 상기 절연막을 건식식각하여 상기 적층구조 측벽에 스페이서를 형성하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
전체표면 상부에 콘택플러그용 도전층을 형성하는 공정과,
상기 마스크 절연막 패턴을 식각정지막으로 하여 상기 콘택플러그용 도전층을 제2화학적 기계적 연마하여 콘택플러그를 형성하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상에 게이트전극 및 마스크 절연막 패턴의 적층구조를 형성하는 공정과,
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 평탄화막을 형성하는 공정과,
상기 평탄화막을 상기 마스크 절연막 패턴을 식각정지막으로 사용하여 제1화학적 기계적 연마하는 공정과,
전체표면 상부에 상기 반도체기판의 활성영역을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막을 습식식각공정으로 제거하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
전체표면 상부에 콘택플러그용 도전층을 형성하는 공정과,
상기 마스크 절연막 패턴을 식각정지막으로 하여 상기 콘택플러그용 도전층을 제2화학적 기계적 연마하여 콘택플러그를 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1i 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(13)을 형성한다. (도 1a참조)
다음, 전체표면 상부에 게이트 절연막(15)을 형성하고, 그 상부에 다결정실리콘층(17)과 텅스텐 실리사이드막(19)이 적층된 폴리실리사이드구조의 게이트전극과 그 상부에 적층되어 있는 마스크 절연막(21) 패턴을 형성한다. 이때, 상기 마스크 절연막(21)은 질화막을 사용하여 1000 ∼ 1500Å 두께로 형성하고, 후속 CMP공정에서 식각정지막으로 사용되어 CMP공정시 게이트 전극과의 단락 및 식각중지현상을 방지한다. (도 1b참조)
그 다음, 전체표면 상부에 산화막(23)과 질화막(25)을 형성한다. 이때, 상기 질화막(25)은 후속 CMP공정에서 식각정지막으로 사용된다.
그 후, 상기 질화막(25) 상부에 산화막계열의 평탄화막(27)을 형성한다. (도 1c, 도 1d참조)
그 후, 상기 평탄화막(27)은 상기 질화막(25)을 식각정지막으로 사용하여 CMP공정을 실시함으로써 제거한다. (도 1e참조)
다음, 상기 구조 상부에 반도체기판(11)의 활성영역을 노출시키는 감광막 패턴(29)을 형성한다. 이때, 상기 감광막 패턴(29)은 상기 소자분리 절연막(13) 형성공정시 사용된 감광막과는 극성이 반대인 감광막을 사용한다. (도 1f참조)
그 다음, 상기 감광막 패턴(29)을 식각마스크로 사용하여 상기 평탄화막(27)을 제거하는 동시에 질화막(25) 및 산화막(23)을 건식식각하여 상기 다결정실리콘층(17) 패턴과, 실리사이드막(19) 패턴 및 마스크 절연막(21) 패턴의 측벽에 2중구조의 스페이서를 형성한다. 이때, 상기 건식식각공정은 산화막 대 질화막의 식각선택비가 5 : 1 ∼10 : 1의 식각조건을 갖는 Cl2분위기의 식각가스를 이용하여 실시하고, 상기 식각공정으로 형성된 2중구조의 스페이서는 비트라인 콘택플러그 및 저장전극 콘택플러그간의 단락을 방지하기 위해 형성한다.
그 후, 상기 스페이서의 양쪽 반도체기판(11)에 소오드/드레인(도시않됨)을 형성한 후, 상기 감광막 패턴(29)을 제거한다. 여기서 상기 소오스/드레인을 엘.디.디(lightly doped drain, 이하 LDD 라 함)구조로 형성할수도 있으며, 이를 위하여는 게이트전극 패턴닝후 저농도 불순물을 주입하면된다. (도 1g참조)
다음, 전체표면 상부에 콘택플러그용 도전층(31a)을 형성한다. 이때, 상기 콘택플러그용 도전층(31a)은 다결정실리콘층, 텅스텐 또는 알루미늄 등의 물질을 사용하여 2500 ∼ 3000Å 두께로 형성한다. (도 1h참조)
그 다음, 상기 콘택플러그용 도전층(31a)은 상기 마스크 절연막(21)을 식각정지막으로 사용하여 CMP공정으로 제거함으로써 콘택플러그(31b)를 형성한다. (도 1i참조)
본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.
도 2a 내지 도 2i 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 도 1a 내지 도 1c 까지의 공정을 순차적으로 진행한 후, 전면식각공정을 실시하여 상기 폴리사이드구조의 게이트 전극과 마스크 절연막(22)의 측벽에 산화막 스페이서(24)와 질화막 스페이서(26)의 적층구조로된 2중구조의 스페이서를 형성한다. (도 2a, 도 2b, 도 2c참조)
다음, 전체표면 상부에 평탄화막(28)을 형성하고, 상기 평탄화막(28)은 상기 게이트 전극 상부에 적층되어 마스크절연막(22)을 식각정지막으로 사용하여 CMP방법으로 제거한다. (도 2d, 도 2e참조)
그 다음, 상기 구조 상부에 반도체기판(12)의 활성영역을 노출시키는 감광막 패턴(30)을 형성한다. (도 2f참조)
다음, 상기 감광막 패턴(30)을 식각마스크로 사용하여 상기 평탄화막(28)을 습식식각공정으로 제거함으로써 상기 반도체기판(12)에서 콘택영역으로 예정되는 부분을 노출시킨다. 이때, 상기 습식식각공정은 불산(HF) 또는 비.오.이.(buffered oxide etchant, 이하 BOE 라 함) 용액을 사용하여 실시한다. (도 2g참조)
그 후, 제1실시예의 도 1h 및 도 1i 와 같은 공정을 실시하여 콘택플러그를 완성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 폴리사이드구조의 게이트전극과 마스크 절연막의 적층구조가 형성되어 있는 반도체기판 상부에 평탄화막을 형성한 다음, 상기 반도체기판의 활성영역을 노출시키는 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각마스크로 사용하여 상기 반도체기판의 활성영역 상의 평탄화막을 제거한 다음, 콘택플러그용 도전층을 형성하고, 게이트 전극 상부의 마스크 절연막을 식각정지막으로 사용한 CMP공정으로 콘택플러그를 형성함으로써 콘택플러그와 게이트 전극과의 단락 및 식각중지현상을 방지하고, DRAM에서의 디자인룰이 줄어도 중첩정확도를 극복하게 하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (14)

  1. 반도체기판 상에 게이트전극 및 마스크 절연막 패턴의 적층구조를 형성하는 공정과,
    전체표면 상부에 절연막을 형성한 다음, 상기 절연막 상부에 평탄화막을 형성하는 공정과,
    상기 평탄화막을 상기 절연막을 식각정지막으로 사용하여 제1화학적 기계적 연마하는 공정과,
    전체표면 상부에 상기 반도체기판의 활성영역을 노출시키는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막을 제거하는 동시에 상기 절연막을 건식식각하여 상기 적층구조 측벽에 스페이서를 형성하는 공정과,
    상기 감광막 패턴을 제거하는 공정과,
    전체표면 상부에 콘택플러그용 도전층을 형성하는 공정과,
    상기 마스크 절연막 패턴을 식각정지막으로 하여 상기 콘택플러그용 도전층을 제2화학적 기계적 연마하여 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크 절연막 패턴은 질화막을 사용하여 1000 ∼ 1500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 다결정실리콘과 텅스텐실리사이드의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막은 산화막과 질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 질화막은 1000 ∼ 1500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 콘택플러그용 도전층은 다결정실리콘층 또는 텅스텐 또는 알루미늄을 사용하여 2500 ∼ 3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 건식식각공정은 상기 평탄화막 대 절연막의 식각선택비가 5 : 1 ∼10 : 1의 식각조건을 갖는 Cl2분위기의 식각가스를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 반도체기판 상에 게이트전극 및 마스크 절연막 패턴의 적층구조를 형성하는 공정과,
    상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면 상부에 평탄화막을 형성하는 공정과,
    상기 평탄화막을 상기 마스크 절연막 패턴을 식각정지막으로 사용하여 제1화학적 기계적 연마하는 공정과,
    전체표면 상부에 상기 반도체기판의 활성영역을 노출시키는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 사용하여 상기 평탄화막을 습식식각공정으로 제거하는 공정과,
    상기 감광막 패턴을 제거하는 공정과,
    전체표면 상부에 콘택플러그용 도전층을 형성하는 공정과,
    상기 마스크 절연막 패턴을 식각정지막으로 하여 상기 콘택플러그용 도전층을 제2화학적 기계적 연마하여 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 마스크 절연막 패턴은 질화막을 사용하여 1000 ∼ 1500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 게이트 전극은 다결정실리콘과 텅스텐실리사이드의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 절연막 스페이서는 산화막과 질화막의 2중구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 질화막은 1000 ∼ 1500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 콘택플러그용 도전층은 다결정실리콘층 또는 텅스텐 또는 알루미늄을 사용하여 2500 ∼ 3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 8 항에 있어서,
    상기 습식식각공정은 불산용액이나 BOE용액을 사용하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
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KR100475118B1 (ko) * 2002-11-22 2005-03-10 삼성전자주식회사 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법
KR100780659B1 (ko) * 2001-12-31 2007-11-29 주식회사 하이닉스반도체 스토리지노드 콘택 플러그 형성방법
KR100856058B1 (ko) * 2002-06-29 2008-09-02 주식회사 하이닉스반도체 반도체소자의 자기정렬콘택 형성방법
KR101034598B1 (ko) * 2003-12-30 2011-05-12 주식회사 하이닉스반도체 반도체소자의 랜딩플러그콘택 형성 방법

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