KR20020004858A - 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법 - Google Patents

비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법 Download PDF

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Abstract

본 발명에 의한 비휘발성 반도체 기억장치는, 반도체 기판의 표면에 형성된 한 쌍의 불순물 확산층; 전하 축적층을 통해 반도체 기판 상에 형성되며, 각각 불순물 확산층들 사이에서 상기 불순물 확산층에 인접하도록 제공되는 2개의 제어 게이트; 및 상기 제어 게이트들 사이의 워드 게이트 절연막을 통해 반도체 기판 상에 형성된 워드선을 가진 워드 게이트 트랜지스터를 포함하며, 상기 2개의 제어 게이트와 워드 게이트 트랜지스터가 직렬로 접속되어 단위 셀을 구성한다.

Description

비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, PROCESS OF MANUFACTURING THE SAME AND METHOD OF OPERATING THE SAME}
본 발명은 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법에 관한 것으로, 더 구체적으로는, 전하 축적 영역을 가진 전기적으로 기입 및 소거 가능한 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법에 관한 것이다.
비휘발성 반도체 기억장치의 하나로서, 산화막/질화막/산화막의 적층 구조를 포함하는 ONO막에 전하가 축적되는 NROM이라 하는 MONOS(금속 산화물 질화 산화물 반도체) 타입의 2비트 플래시 셀이 알려져 있다(보아즈 에이탄 등의, 고체 상태 장치 및 재료에 관한 1999 국제 회의 요약서, 522-523 페이지에 기재됨).
이 NROM 셀의 구조를 도 17a 및 17b에 나타내며 n-채널 MOSFET의 게이트 절연막(30)을 전하 축적 재료로서 실리콘 질화막(31)이 2개의 실리콘 산화막(32,33) 사이에 삽입된 ONO막으로 대체한 구조이다. 상기 실리콘 질화막(31)을 사이에 두고 있는 실리콘 산화막(32,33)은 각각 직접적인 터널 현상을 피하도록 50Å 이상의 막두께를 가진다. 상기 NROM 셀은 가상 접지형 구조를 나타내며 따라서 하나의 비트선(34)이 하나의 트랜지스터의 소스 및 다른 트랜지스터의 드레인으로서 작용한다.
상기 NROM 셀에서는, 이하에서 설명하는 특별한 방법에 의해, 축적된 전하를 2개의 물리적으로 분리된 비트로서 검출한다.
도 17a 및 17b에 도시된 비트 1(b1)에 데이터 기입을 행하는 경우, 비트선 2(BL2)에 0V, 비트선 1(BL1)에 4.5V 및 워드선(WL)에 9V를 인가하여MOSFET를 ON시킨다. 이로써, 전자는 비트선 1 근방의 실리콘 질화막(31), 즉 비트 1에 주입되어축적된다.
또한, 기입된 데이터를 비트 1에서 독출하도록, 비트선 2에 1.5V, 비트선 1에 0V, 및 워드선에 3V를 인가한다. 이 단계에서, 비트 1 바로 아래에서는 비트 1에 주입된 전자에 의해 임계 전압이 증가하여, 독출 전류가 감소한다. 따라서, 이 독출 전류의 감소를 검출함에 의해 데이터 독출을 실행할 수 있다.
비트 2(b2)에 대한 데이터 기입 및 독출은 비트선 1과 비트선 2에 인가된 전압을 절환함에 의해 실행될 수 있다.
최소 게이트 길이가 약 0.35μm인 장치에서는, 전하가 축적된 영역의 폭이 100Å 이하이므로, 하나의 비트의 전하가 다른 쪽의 비트의 전하에 영향을 주지 않는다.
한편, 데이터 소거는 하층의 실리콘 산화막(32)을 통해 홀을 실리콘 질화막(31)에 주입함에 의해 행해진다. 예컨대, 도 17a 및 17b에 도시된 비트 1에서 데이터를 소거하는 경우, 비트선 1에 8V, 비트선 2에 3V, 및 워드선에 0V를 인가한다. 이로써 밴드들 사이의 터널 현상에 의해 홀이 발생되어, 횡방향 전계에 의해 가속되며 홀이 하층의 실리콘 산화막(32)을 통해 실리콘 질화막(31)에 주입된다. 따라서, 비트 1의 데이터가 소거된다.
상기한 NROM 셀에서는, 2개의 비트(b1,b2)를 하나의 게이트 전압(워드선)에 의해 제어하고 있기 때문에, 즉 선택 셀 및 그 선택 셀에 인접한 셀이 하나의 소스 및 드레인 사이(비트선 사이)에 위치하고, 이러한 셀에 대해 하나의 워드선에 의해 동일의 전압이 인가되기 때문에, 독출 정확도가 나빠진다. 독출 정확도가 나빠지면, 데이터 독출에 대한 마진도 감소됨으로써 전자 및 홀의 작은 이동에 의해서도 독출 에러를 일으키게 된다. 따라서, 디바이스의 신뢰성이 나빠진다.
또한, 반도체장치의 미세화의 진전에 따라 실효 채널 길이가 짧아지면, 인접한 비트 사이의 거리가 작아지고 전자나 홀의 횡방향 이동이 장치에 영향을 주게 된다. 즉, 하나의 비트의 변화가 다른 비트에 영향을 주게 된다. 따라서, 독출 에러가 야기되며, 기입 및 소거의 제어가 어렵게 되고, 확인 횟수가 증가하며 정확한 전압 제어가 요구된다. 이 결과, 기입 및 소거 속도가 저하된다.
또한, 데이터 기입 방법으로 핫 전자 주입법을 사용하고 있기 때문에 기입 속도가 느리고 소비 전력이 커지게 된다.
본 발명은 상기 문제를 감안하여 이루어진 것으로서, 한 쌍의 불순물 확산층 사이에 형성된 복수의 비트를, 각각 비트에 대응하는 게이트 전극을 이용하여 동일하거나 또는 다른 게이트 전압에 의해 제어하여 독출 정확도를 향상시킬 수 있는 비휘발성 반도체 기억장치, 그의 제조 방법 및 동작 방법을 제공하는 것을 목적으로 하고 있다.
본 발명에 따르면, 반도체 기판의 표면에 형성된 한 쌍의 불순물 확산층;
전하 축적층을 통해 반도체 기판 상에 형성되며, 상기 한 쌍의 각각 불순물 확산층들 사이에서 상기 불순물 확산층 각각에 인접하게 제공되는 2개의 제어 게이트; 및
상기 제어 게이트들 사이의 워드 게이트 절연막을 통해 반도체 기판 상에 형성된 워드선을 가진 워드 게이트 트랜지스터를 포함하며,
상기 2개의 제어 게이트와 워드 게이트 트랜지스터가 직렬로 접속되어 단위 셀을 구성하는 비휘발성 반도체 기억장치가 제공된다.
또한, 본 발명에 따르면, (a) 반도체 기판 상에 X축 방향으로 서로 평행하게 적어도 2개의 소자 분리막을 형성하는 공정;
(b) 상기 소자 분리막을 포함하는 반도체 기판 상에 ONO막, 제어 게이트용 폴리실리콘막 및 실리콘 질화막을 순차 퇴적하고, 소망하는 형상으로 패터닝하여 Y축 방향으로 서로 평행한 적어도 2개의 제어 게이트를 형성하는 공정;
(c) 상기 제어 게이트에 인접하고 Y축 방향으로 서로 평행한 적어도 한 쌍의 불순물 확산층을 형성하는 공정;
(d) 상기 제어 게이트들 사이의 산화막을 매립하도록 상기 불순물 확산층 상에 그리고 제어 게이트들 사이에 산화막을 형성하는 공정;
(e) 상기 제어 게이트들 사이에 매립된 산화막을 제거하는 공정; 및
(f) 상기 제어 게이트들 사이에 워드 게이트 트랜지스터를 형성하는 공정을 포함하는 비휘발성 반도체 기억장치의 제조 방법이 제공된다.
본 발명은 불순물 확산층 중 하나에 소정 정전압을 인가하는 공정;
상기 불순물 확산층에 인접한 제어 게이트 중 하나에 상기 불순물 확산층에 인가한 전압보다 높은 전압, 또는 불순물 확산층에 인접한 콘트롤 게이트 중 하나에 상기 불순물 확산층에 인가된 전압과 거의 동일한 전압을 인가하는 공정;
다른 쪽의 제어 게이트에 상기 다른 쪽의 제어 게이트의 임계 전압보다 높은전압을 인가하는 공정; 및
상기 하나의 제어 게이트에 대응하는 비트에 데이터 기입을 행하도록 워드 게이트에 워드 게이트 트랜지스터의 임계 전압과 거의 동일한 전압을 인가하는 공정을 포함하는 비휘발성 반도체 기억장치로의 데이터 기입 방법을 제공한다.
또한, 본 발명은 제어 게이트 중 하나에 소정의 부전압을 인가하는 공정; 및
기판을 접지하거나 또는 기판에 소정의 정전압을 인가하거나, 또는 상기 하나의 콘트롤 게이트에 인접한 불순물 확산층에 소정의 정전압을 인가하여 상기 하나의 제어 게이트에 대응하는 비트에서 데이터 소거를 행하는 공정을 포함하는 비휘발성 반도체 기억장치에서의 데이터 소거 방법을 제공한다.
또한, 본 발명은 불순물 확산층 중 하나에 소정의 정전압을 인가하는 공정;
제어 게이트 중 하나에 소정의 정전압을 인가하는 공정;
다른 쪽의 제어 게이트에 상기 다른 쪽의 제어 게이트의 임계 전압 보다 높은 전압을 인가하는 공정; 및
워드 게이트에 워드 게이트 트랜지스터의 임계 전압 보다 높은 전압을 인가하여 상기 하나의 제어 게이트에 대응하는 비트에서 데이터 독출을 행하는 비휘발성 반도체 기억장치에서의 데이터 독출 방법을 제공한다.
본 발명의 상기 및 다른 목적들은 이하의 상세한 설명으로부터 더욱 잘 이해될 것이다. 그러나, 본 발명의 바람직한 실시예들을 나타내는 이하의 상세한 설명 및 특정 예들은, 본 발명의 범위 및 정신 내에서 여러 가지로 변경 및 개조될 수 있으므로, 단지 설명을 위해 주어진 것임을 이해하기 바란다.
도 1a는 본 발명에 따른 비휘발성 반도체 기억장치의 실시예를 나타내는 개략적인 평면도이고, 도 1b 및 도 1c는 그 단면도,
도 2a 내지 2d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 3a 내지 3d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 4a 내지 4d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 5a 내지 5d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 6a 내지 6d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 7a 내지 7d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 8a 내지 8d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 9a 내지 9d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 10a 내지 10d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 11a 내지 11d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 12a 내지 12d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 13a 내지 13d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 14a 내지 14d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 15a 내지 15d는 도 1의 비휘발성 반도체 기억장치의 제조 공정을 설명하기 위한 주요부의 개략적인 단면도,
도 16은 도 1의 비휘발성 반도체 기억장치의 등가 회로도, 및
도 17a 종래의 비휘발성 반도체 기억장치를 나타낸 주요부의 개략 평면도이고, 도 17b는 그 단면도이다.
본 발명에 의한 비휘발성 반도체 기억장치는, 주로, 반도체 기판 표면에 형성된 한 쌍의 불순물 확산층, 반도체 기판상에 형성된 전하 축적층, 2개의 제어 게이트, 및 반도체 기판상에 형성된 워드 게이트 절연막 및 워드선을 포함하는 워드 게이트 트랜지스터를 포함한다
본 발명에 의한 비휘발성 반도체 기억장치에 있어서 사용가능한 반도체 기판은, 통상, 반도체 장치로 사용되는 것이면 특히 한정되지 않는다. 예컨대, 실리콘, 게르마늄 등의 원소 반도체, GaAs, InGaAs, ZnSe 등의 화합물 반도체를 들 수 있다. 그 중에서도 실리콘 기판이 바람직하다. 상기 반도체 기판상에는, 소자 분리 영역이 형성되는 것이 바람직하다. 트랜지스터, 커패시터, 저항 등의 다른 소자들, 층간절연막, 이들을 포함한 회로들, 반도체 장치 등이 단층 또는 다층 구조를 형성하도록 반도체 기판상에 조합될 수 있다. 상기 소자 분리 영역은, LOCOS막, 트렌치 산화막, STI막 등의 각종 소자 분리막에 의해 형성될 수 있다. 그 중에서도, STI막이 소자 분리 영역을 형성하는 데 사용되는 것이 바람직하다.
반도체 기판 표면에 형성된 불순물 확산층은, 비트선으로서 기능하며, 한 쌍 또는 그 이상 형성되어 있는 것이 바람직하다. 보다 바람직하게는, 복수의 불순물 확산층은 Y축 방향으로 서로 평행하게 형성된다. 불순물 확산층의 폭 및 길이는, 얻어지는 비휘발성 반도체 장치의 성능 등에 의해 적절히 조절될 수 있다. 불순물 농도는, 특히 한정되는 것은 아니지만, 예컨대, 1∼2 ×1021/ cm-3정도일 수 있다. 상기 불순물 확산층은, 그 전부에 있어서, 동일한 폭, 길이 및 불순물 농도를 가질수 있지만, 교대로, 규칙적으로 또는 불규칙적으로 변하는 폭, 길이 또는 불순물 농도를 가질 수 있다.
반도체 기판상에 형성된 전하 축적층은, 통상 반도체 장치에 있어서 전하를 축적할 수 있는 재료로 구성되는 한 특히 한정되지 않는다. 예컨대, 1종의 재료로 이루어지는 단층막, 2종 이상의 재료로 이루어지는 2이상의 적층막 등이 사용될 수 있다. 대표적으로, 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막이 사용될 수 있다. 실리콘 산화막으로서는, 예컨대, HTO(고온 산화)막, 열산화막, LTO(저온 산화)막, HDP(고밀도 플라즈마)-CVD 산화막 등의 각종 막을 들 수 있다. 실리콘 질화막은, CVD법, 플라즈마 CVD법 등의 공지된 방법에 의해 형성될 수 있다. ONO막의 막두께는 특히 한정되지 않지만, 예컨대, 4∼5nm/7∼8nm/6∼7nm 정도를 들 수 있다.
제어 게이트는, 반도체 기판상에 전하 축적층을 통해 적어도 한 쌍의 불순물 확산층의 사이에 Y축 방향으로 서로 평행하게 형성되는 것이 바람직하다. 제어 게이트는 각각 불순물 확산층에 인접하도록 위치된다. 제어 게이트의 폭 및 길이는, 얻어지는 비휘발성 반도체 장치의 성능 등에 의해 적절히 조정될 수 있다. 그 막두께는, 예컨대, 약 50∼150nm일 수 있다. 제어 게이트는, 통상 전극으로서 사용될 수 있는 재료이면 어떤 재료로도 형성될 수 있다. 예컨대, 폴리실리콘; 금속(알루미늄, 금, 동, 은, 텅스텐, 탄탈, 티탄, 코발트 등); 실리사이드(텅스텐 실리사이드 등); 또는 그들의 적층막(예컨대, 폴리실리콘과 텅스텐 실리사이드의 적층막 등) 등을 들 수 있다. 또한, 2개의 제어 게이트는, 동일한 폭, 길이 및 막두께를갖도록 동일한 재료로 형성되는 것이 바람직하다. 그러나 재료, 폭, 길이 및 막두께는 2개의 제어 게이트 사이에서 변경될 수 있다.
반도체 기판상에 형성된 워드 게이트 트랜지스터는, 워드 게이트 절연막과 그 위에 형성된 워드선을 포함한다. 상기 한 쌍의 불순물 확산층은 워드 게이트 트랜지스터의 소스 및 드레인으로서 기능한다.
워드 게이트 절연막은, 통상 게이트 절연막으로서 사용되는 막, 예컨대, 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막 등일 수 있다. 그 중에서도, 실리콘 산화막이 바람직하다. 워드 게이트 절연막이 실리콘 산화막으로 형성되는 것에 의해, 2개의 제어 게이트 아래에 배치되는 전하 축적층을 분리할 수 있다. 워드 게이트 절연막의 막두께는, 특히 한정되는 것은 아니지만, 예컨대, 10∼20nm 정도일 수 있다.
워드선은, 적어도, 한 쌍의 불순물 확산층 사이에, 2개의 제어 게이트 사이의 워드 게이트 절연막상에 형성되어 있다. 워드선은, 제어 게이트상에 있어서는 절연막을 통하고, 2개의 제어 게이트간의 반도체 기판상에 있어서는 워드 게이트 절연막을 통해 X축 방향으로 연장되어 있는 것이 바람직하다. 워드선은, 상기 제어 게이트의 재료로부터 선택된 재료로 형성될 수 있다. 이 경우의 막두께는, 예컨대, 50∼150nm 정도일 수 있다. 워드선의 폭 및 길이는, 얻어지는 비휘발성 반도체 장치의 성능 등에 의해 적절히 조정될 수 있다. 또한, 제어 게이트상에 형성되는 절연막은, 제어 게이트와 워드선을 전기적으로 분리할 수 있고, 예컨대, 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막 등일 수 있다. 그 막두께는, 예컨대,100∼250nm 정도일 수 있다.
워드 게이트 트랜지스터는, 상기 워드 게이트 트랜지스터에 인접하는 2개의 제어 게이트와 직렬로 접속되어 단위 셀을 구성한다. 즉, 단위 셀에서는, 워드 게이트 절연막을 통해 형성된 워드선의 양측에 제어 게이트가 배치되어, 각 제어 게이트하의 ONO막에, 각각의 제어 게이트 전압이 인가되어 비트 데이터를 기입, 독출 및 소거할 수 있다.
종래 기술에 있어서는, 한 쌍의 불순물 확산층 사이에 제공된 2비트를 동일한 워드 게이트 전압으로 제어하고 있기 때문에, 워드 게이트 전압이 드레인 전압을 초과하면, 단위셀이 3극관 영역을 구성하고, 드레인 근처에 공핍층이 형성되지 않게 되어, 소스 근처의 비트가 드레인 근처의 비트의 영향을 받는다. 다치 메모리의 경우에는, 임계전압이 증가하여 워드 게이트 전압을 증가시킬 필요가 있기 때문에, 독출 정밀도가 열화하고, 큰 독출 마진이 필요하게 된다. 따라서, 다치 메모리를 얻기가 어렵다. 그러나, 본 발명에 의하면, 2개의 제어 게이트에 대응하는 2비트의 데이터를, 각각의 제어 게이트 전압으로 제어함으로써, 독출 정밀도를 향상시킬 수 있고, 다치의 데이터를 용이하게 처리할 수 있다.
본 발명의 비휘발성 반도체 장치의 제조 방법에 의하면, 공정 (a)에 있어서, 반도체 기판상에 X축 방향으로 서로 평행인 복수의 소자 분리 영역을 종래 기술로 형성한다. 예컨대, STI 막이 사용되는 것이 바람직하다. 여기에서 STI막이란, STI법에 비해 비교적 얕은 트렌치내에 형성된 절연막으로 이루어지는 소자 분리막을 의미한다. 소자분리영역(즉, STI막)의 막두께 및 폭은, 얻어지는 비휘발성 반도체기억장치의 성능 등에 의해 적절히 조정될 수 있다. 보다 구체적으로, 반도체 기판의 전면에 실리콘 질화막 등의 절연막을 형성하고, 포토리소그라피 및 에칭에 의해 트렌치를 형성하기 위한 영역 위에 개구를 갖도록 패터닝한다. 그 후, 상기 절연막을 마스크로서 사용하여 에칭을 행함으로써 반도체 기판상에 소정의 깊이의 트렌치를 X축 방향으로 서로 평행하게 형성할 수 있다.
공정 (b)에 있어서, 소자 분리 영역을 포함하는 반도체 기판상에 ONO막, 제어 게이트용 폴리실리콘막 및 실리콘 질화막을 순차적으로 퇴적한다. ONO막, 폴리실리콘막 및 실리콘 질화막은, 공지된 방법, 예컨대, 열산화법, CVD법, 플라즈마 CVD법, 증착법, 스퍼터링법 등의 각종 방법으로부터 적절히 선택하여 형성될 수 있다. 상기 공정으로 형성된 실리콘 질화막은, 후공정에 있어서, 에칭 보호막 또는 에칭 스토퍼(스토퍼) 등으로서 기능하게 되어, 적어도 ONO막을 구성하는 실리콘 질화막보다 두껍게 형성되는 것이 필요하다. 보다 구체적으로, 그 두께를 약 100∼250nm로 할 수 있다.
이와 같이 증착된 막을 소망 형상으로 패터닝하여 Y축 방향으로 서로 평행인 복수의 제어 게이트를 형성한다. 패터닝은, 예컨대, 포토리소그라피 및 에칭에 의해 형성된 마스크를 사용하여 행해질 수 있다. 폴리실리콘막을 제어 게이트로 패터닝할 때, 폴리실리콘막상의 실리콘 질화막도 패터닝한다. ONO막을 구성하는 상층의 실리콘 산화막만을 패터닝하여, ONO막에서의 실리콘 질화막을 후공정에 있어서, 에칭 보호막 또는 에칭 스토퍼로서 이용하도록, 패터닝을 행하는 것이 바람직하다.
공정 (c)에서, 불순물 확산층을 형성한다. 복수의 불순물 확산층을 Y축 방향으로 서로 평행하게 형성하여 각각 제어 게이트에 인접하게 하는 것이 바람직하다. 여기서의 불순물 확산층은, 예컨대, 포토리소그라피 및 에칭에 의해 형성된 원하는 구성의 마스크 패턴 및 제어 게이트로서의 마스크로 사용하는 이온 주입에 의해 형성될 수 있다. 이온 주입은, 예컨대, n형 불순물 확산층을 형성하는 경우에는 인, 또는 비소, p형 불순물 확산층을 형성하는 경우에는 보론 등을 사용하고, 1∼5 ×1015cm-2의 도즈, 10∼40keV의 가속 에너지로 행해진다.
불순물 확산층을 Y축 방향으로 연속적으로 형성하기 위해, 이온 주입 전에, 제어 게이트에 인접하는 영역에서의 소자 분리 영역(즉, STI막)을 제거하는 것이 바람직하다. 이 때의 STI막의 제거는, 불순물 확산층을 형성하기 위해 마스크를 사용하여, 산 또는 알칼리 용액을 사용한 웨트 에칭법, 또는 RIE 등의 드라이 에칭법에 의해 행해질 수 있다. 또 소자 분리 영역(즉, STI막)을 제거하지 않는 경우에는, 예컨대, 다른 가속 에너지를 사용하여 복수번 이온주입을 수행할 수 있다.
다음 또는 후공정에 있어서, 열처리는 불순물 확산층을 완성하기 위해 행해진다. 상기 열처리는, 이온 소스, 사용되는 도즈 및 얻어지는 비휘발성 반도체 기억장치의 사이즈에 의한 적절한 제어하에서 행해질 수 있다.
공정 (d)에 있어서, 불순물 확산층 위와 제어 게이트들 사이에 산화막이 형성된다. 우선, 제어 게이트 등이 형성된 반도체 기판상 전면에 산화막을 형성하고, 제어 게이트상에 배치된 실리콘 질화막의 표면이 노출될 때까지 에칭백을 행한다. 이에 의해, 산화막이 매립된다. 산화막은, 예컨대, CVD법, 플라즈마 CVD법 등의 공지된 방법에 의해 HTO막, 열산화막, LTO막, HDP-CVD 산화막일 수 있다. 산화막의막두께는, STI막, ONO막, 제어 게이트 및 실리콘 질화막의 막두께의 합계보다 더 큰 것이 바람직하고, 예컨대, 500∼700nm 정도일 수 있다. 에칭백은, 예컨대, 웨트 에칭법, 드라이 에칭법, CMP법 등에 의해 행해질 수 있고, 그 중에서도 CMP법이 바람직하다. 제어 게이트상에 배치되는 실리콘 질화막은, 에칭 보호막 또는 에칭 스토퍼로서 기능한다.
공정 (e)에 있어서, 한 쌍의 불순물 확산층 사이의 제어 게이트간에 매립된 산화막을 제거한다. 산화막은, 산화막을 제거하려고 하는 영역에 개구를 갖는 레지스트 패턴을 사용하여 에칭함으로써 제거될 수 있다. 이 경우, 상기 ONO막에서의 실리콘 질화막이 잔존하고 있다면, 상기 실리콘 질화막을 에칭 스토퍼로서 사용할 수 있다.
공정 (f)에서, 제어 게이트 사이에 워드 게이트 트랜지스터를 형성한다.
우선, 공정(e)에 있어서 산화막을 제거한 영역에 실리콘 질화막, 실리콘 산화막 등이 형성되어 있는 경우에는, 상기 막들을 제거하여 반도체 기판 표면을 노출시킨다.
그 후, 노출된 반도체 기판상에 워드 게이트 절연막을 형성한다. 상기 워드 게이트 절연막은, 열산화, CVD법 등의 공지된 방법에 의해 형성될 수 있다. 상기 워드 게이트 절연막은 노출된 반도체 기판상 뿐만 아니라, 제어 게이트의 측벽도 피복하도록 형성되는 것이 바람직하다.
그 후, 얻어진 기판상 전면에 워드선용 도전 재료를 형성하고, 소정의 형상으로 패터닝한다. 패터닝은, 예컨대, 도전 재료상에, 소망 형상을 갖는 실리콘 질화막을 마스크로서 제공하고, 상기 마스크를 사용하여 도전 재료를 에칭함으로써 행해진다. 소망 형상을 갖는 실리콘 질화막은, 그 측벽에, 예컨대, 실리콘 질화막에 의한 측벽 스페이서를 가질 수 있어, 도전 재료를 워드선으로 패터닝할 때의 부접합 마진을 크게 할 수 있다.
이에 의해, 제어 게이트상에 있어서는 절연막을 매개하고, 제어 게이트간의 반도체 기판상에 있어서는 워드 게이트 절연막을 매개하여, X축 방향으로 워드선을 형성할 수 있어, 워드 게이트 트랜지스터를 형성할 수 있다.
또한, 본 발명의 비휘발성 반도체 기억장치의 제조 방법에 있어서는, 상기 처리공정 전, 공정시 또는 공정후에, 불순물의 도핑, 임계전압 조정용의 이온 주입, 열처리, 절연막의 형성, 콘택트 홀의 형성 및/또는 상기 배선층의 형성을 행함으로써, 비휘발성 반도체 기억장치를 완성할 수 있다.
본 발명의 비휘발성 반도체 기억장치의 동작 방법에 의하면, 상기 비휘발성 반도체 장치에 있어서, 한 쌍의 불순물 확산층(D)중 일방에 소정의 정전압(Vd)을 인가하고, 상기 불순물 확산층(D)에 인접하는 일방의 제어 게이트(CG1)에는 불순물 확산층에 인가된 전압(Vcg1)보다 높은 전압을 인가하고, 타방의 제어 게이트(CG2)에는 타방의 제어 게이트(CG2)의 임계전압보다 높은 전압(Vcg2)을 인가하며, 워드 게이트에는 워드 게이트 트랜지스터의 임계전압과 거의 동일한 전압(Vw)을 인가한다.
일방의 제어 게이트에 인가되는 전압은, 일방의 불순물 확산층에 인가된 전압보다 높을수록 전자의 주입 효율이 오르기 때문에, 일방의 불순물 확산층의 전압보다 높은 것이 바람직하다(Vcg1>>Vd).
타방의 제어 게이트에 인가된 전압은, 타방의 제어 게이트의 임계전압, 즉 타방의 제어 게이트를 포함한 트랜지스터를 ON시키는 전압, 또는 타방의 제어 게이트 아래의 반전층을 얻은 전압보다 높은 전압보다 높은 것이 바람직하다(Vcg2>Vth).
워드 게이트 전압은, 워드 게이트 트랜지스터의 임계전압에 가까운 전압일 수 있다. 즉, 워드 게이트 트랜지스터를 ON시키는 전압으로 설정된다(Vw ≒Vth).
일방의 불순물 확산층, 일방 및 타방의 제어 게이트 전압, 워드 게이트에는, 각각 4∼6V 정도, 8∼10V 정도, 3∼5V 정도, 1∼2V 정도의 전압이 인가될 수 있다.
이에 의해, 일방의 제어 게이트에 대응하는 비트로 데이터를 기입할 수 있다. 상기 기입 방법은, 일반적으로 소스 사이드 주입(source side injection)법이라고 불리우며, 아래에 나타낸 채널 핫 전자 주입법보다 3자리수 정도 주입 효율이 높기 때문에, 기입 속도의 고속화가 가능하게 된다.
비휘발성 반도체 장치의 또 다른 동작 방법에 의하면, 상기 비휘발성 반도체 장치에 있어서, 일방의 불순물 확산층(D)에 소정의 정전압(Vd)에 인가하고, 상기 불순물 확산층(D)에 인접하는 제어 게이트의 전압(CG1)에 불순물 확산층(D)에 인가된 전압과 거의 동일한 전압(Vcg1)이 인가되고, 타방의 제어 게이트에(CG2)는 그 제어 게이트(CG2)의 임계전압보다 높은 전압(Vcg2)이 인가되며, 워드 게이트에는 워드 게이트 트랜지스터의 임계전압보다 높은 전압(Vw)이 인가된다.
일방의 제어 게이트에 인가된 전압은, 전자의 주입 효율이 가장 높기 때문에, 일방의 불순물 확산층에 인가된 전압과 거의 동일한 것이 바람직하다(Vcg1??Vd).
타방의 제어 게이트에 인가된 전압은, 타방의 제어 게이트의 임계전압은, 즉 타방의 제어 게이트를 포함한 트랜지스터를 ON시킬 수 있고, 타방의 제어 게이트 아래의 반전층을 얻는 전압보다 높은 것이 바람직하다(Vcg2>Vth).
워드 게이트 전압은 워드 게이트 트랜지스터의 임계전압에 가까운 전압일 수 있다. 즉, 워드 게이트 전압은 워드 게이트 트랜지스터를 ON시킬 수 있는 전압보다 높은 전압으로 설정된다(Vw>Vth).
일방의 불순물 확산층, 일방 및 타방의 제어 게이트 전압, 워드 게이트 전압은, 각각 4∼6V 정도, 4∼6V 정도, 3∼5V 정도, 3∼4V 정도일 수 있다.
이에 의해, 일방의 제어 게이트에 대응하는 비트로 데이터를 기입할 수 있다. 상기 기입 방법을, 일반적으로 채널 핫 전자 주입법이라고 한다.
또한, 본 발명의 비휘발성 반도체 기억장치의 동작 방법에 의하면, 상기 비휘발성 반도체 장치에 있어서, 일방의 제어 게이트(CG1)에는 소정의 부전압(Vcg1)을 인가하고, 기판은 접지되거나 소정의 정전압으로 설정된다.
일방의 제어 게이트 및 기판에 인가된 전압은, 각각 -5 ∼ -12V 정도 및 0∼5V 정도일 수 있다.
이에 의해, 일방의 제어 게이트에 대응하는 비트로 데이터를 소거할 수 있다. 상기 소거 방법을 일반적으로 FN 터널링 소거법이라고 한다.
또한, 다른 동작 방법에 의하면, 상기 비휘발성 반도체 장치에 있어서, 일방의 제어 게이트(CG1) 전압을 소정의 부전압(Vcg1)으로 설정하고, 그 제어 게이트(CG1)에 인접하는 불순물 확산층(D)의 전압을 소정의 정전압(Vd)으로 설정한다.
일방의 제어 게이트 전압, 그 제어 게이트에 인접하는 불순물 확산층의 전압은, 각각 ―4∼―7V 정도, 5∼6V 정도일 수 있다.
이에 의해 일방의 제어 게이트에 대응하는 비트로부터 데이터를 소거할 수 있다. 상기 소거 방법을 일반적으로 밴드투밴드 터널링 소거법(band-to-band tunneling erasure)이라고 한다.
본 발명의 비휘발성 반도체 기억장치의 동작 방법에 의하면, 상기 비휘발성 반도체 장치에 있어서, 한 쌍의 불순물 확산층(d)중 일방의 전압을 소정의 정전압(Vd)으로 설정하고, 일방의 제어 게이트(CG1) 전압을 소정의 전압(Vcg1)으로 설정하고, 타방의 제어 게이트(CG2) 전압을 그 제어 게이트(CG2) 트랜지스터의 임계전압보다 높은 전압(Vcg2)으로 설정함과 동시에, 워드 게이트 전압을 워드 게이트 트랜지스터의 임계전압보다 높은 전압(Vw)으로 설정한다.
일방의 불순물 확산층, 일방 및 타방의 제어 게이트 전압, 워드 게이트 전압은, 각각 1∼2V 정도, 0∼5V 정도, 3∼5V 정도, 3∼4V 정도일 수 있다.
이에 의해, 일방의 제어 게이트에 대응하는 비트로부터 데이터를 독출할 수 있다.
이하에, 본 발명의 비휘발성 반도체 기억장치, 그 제조 방법 및 동작 방법의 예를 도면에 기초하여 설명한다.
본 발명의 비휘발성 반도체 기억장치는, 도1a∼도1c에 나타낸 바와 같이, 실리콘 기판(1)표면에 Y축 방향으로 서로 평행하게 형성된 비트선(14)으로서 기능하는 한 쌍의 불순물 확산층, 상기 제어게이트가 이들 불순물 확산층에 각각 인접하도록, 실리콘 기판(1)상의 이들 불순물 확산층 사이에 ONO막(9)을 통해 Y축 방향으로 서로 평행하게 형성된 2개의 제어 게이트(10), 및 제어 게이트(10)상에 있어서는 절연막(11)을 통하고, 제어 게이트(10) 사이의 실리콘 기판(1)상에 있어서는 워드 게이트 절연막(17)을 통해 X축 방향으로 연장되는 워드선(23)을 포함하는 워드 게이트 트랜지스터로 이루어진다.
상기 비휘발성 반도체 기억장치에 있어서는, 2개의 제어 게이트(10)(예컨대, CG1, CG2) 및 1개의 워드 게이트 트랜지스터가 직렬로 접속되어 단위 셀을 구성한다. 복수의 상기 단위 셀은 매트릭스 형태로 배치되어 있다.
이하에, 도1에 나타낸 본 발명에 의한 비휘발성 반도체 기억장치의 제조 방법을 도2∼도15를 참조하여 설명한다. 도2∼도15에 있어서, 도2a ~도15a는 도1a의 X1-X1'선 단면도이고, 도2b ~도15b는 X2-X2'선 단면도이고, 도2c ~도15c는 Y1-Y1'선 단면도이며, 도2d ~도15d는 Y2-Y2'선 단면도를 나타낸다.
우선, 도2a∼도2d에 나타낸 바와 같이, p형 실리콘 기판(1)상에 실리콘 질화막(2)을 형성한다. 실리콘 질화막(2)의 위에 레지스트를 도포하여, 포토리소그라피 및 에칭에 의해 얕은 트렌치 소자 분리(STI)막을 제공하기 위한 영역에 개구를 갖는 레지스트 패턴(3)을 형성한다. 상기 레지스트 패턴(3)을 마스크로서 사용하여,실리콘 질화막(2) 및 실리콘 기판(1)을 에칭하고, STI막용의 트렌치(4)를 형성한다.
레지스트 패턴(3)을 제거한 후, 도3a∼도3d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상 전면에 실리콘 산화막을 형성한다. 실리콘 질화막(4)이 노출될 때까지 에칭백을 행함으로써 트렌치(4)에 실리콘 산화막을 형성함으로써, STI막(5)을 제공한다. 상기 공정에서, 실리콘 질화막(2)은, 에칭 스토퍼 및 액티브 영역의 보호를 위해 사용된다.
실리콘 질화막(2)을 제거한 후, 도4a∼도4d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상 전면에, 실리콘 산화막(8)/ 실리콘 질화막(7)/ 실리콘 산화막(6)(5nm/7nm/5nm)으로 이루어지는 ONO막(9), 제어 게이트용의 폴리실리콘막(10a) 및 실리콘 질화막(11)(50nm)을 순차적으로 형성한다.
그 후, 도5a∼도5d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상에 제어 게이트 형성용의 레지스트 패턴(12)을 형성하고, 이 레지스트 패턴(12)을 마스크로서 사용하여 실리콘 질화막(11), 폴리실리콘막(1Oa) 및 실리콘 산화막(8)을 에칭하여, 제어 게이트(10)를 형성한다.
레지스트 패턴(12)을 제거한 후, 도6a∼도6d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상에, 비트선 형성용의 레지스트 패턴(13)을 형성한다. 이 레지스트 패턴(13), 제어 게이트(10) 및 실리콘 질화막(11)을 마스크로서 사용하여, 비트선 형성 영역에 배치되는 실리콘 질화막(7), 실리콘 산화막(6) 및 STI막(5)을 에칭 제거한다. 또한, 이 때의 에칭에 의해 실리콘 질화막(11)의 표면도 에칭 되지만, 실리콘 질화막(7)에 비해 두껍기 때문에, 전부 제거되지 않고, 제어 게이트(10)상에 부분적으로 남는다. 계속해서, 레지스트 패턴(13), 제어 게이트(10) 및 실리콘 질화막(11)을 마스크로서 사용하여, 실리콘 기판(1)의 표면에 비소 이온을 15keV의 가속 에너지, 5×1014의 도즈로 이온 주입한다.
레지스트 패턴(13)을 제거한 후, 주입 영역에서의 실리콘의 결정성의 회복 및 주입된 비소 이온의 활성화를 위해, 약 800℃의 온도로, 30분간 어닐링을 행하다. 이에 의해, 도7a∼도7d에 나타낸 바와 같이, 비트선(14)이 형성된다.
그 후, 도8a∼도8d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상 전면에, HDP(High Density Plasma) 산화막(15)을 퇴적한다.
그 후, 실리콘 질화막(11)이 노출될 때까지 HDP 산화막(15)을 에칭백 한다. 실리콘 질화막(11)은 에칭백 공정에 있어서 에칭 스토퍼로 작용한다.
그 후, 도9a∼도9d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상에 워드 게이트 절연막용의 레지스트 패턴(16)을 형성한다. 이 레지스트 패턴(16)을 마스크로서 사용하여, 제어 게이트(10) 사이의 HDP 산화막(15)을 에칭 제거한다. 상기 공정에서, 실리콘 질화막(7)이 트렌치내에 매립된 STI막(5)의 에칭을 방지하고 있다.
또한, 실리콘 질화막(7) 및 실리콘 산화막(6)을 제거한다. 그 후, 도10a∼도10d에 나타낸 바와 같이, 제어 게이트(10) 사이의 실리콘 기판(1)상 및 제어 게이트(10)의 측벽에 워드 게이트 절연막(17)을 형성한다.
그 후, 도11a∼도11d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상에 폴리실리콘막(18), 텅스텐 실리사이드막(19) 및 실리콘 질화막(20)을 순차적으로 퇴적한다. 폴리실리콘막(18)은, 도11a 및 도11b에 나타낸 바와 같이, 2개의 제어 게이트(10) 사이에 매립된다.
그 후, 도12a∼도12d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상에 워드선 형성용의 레지스트 패턴(21)을 형성하고, 이 레지스트 패턴(21)을 마스크로서 사용하여, 실리콘 질화막(20)을 패텅닝한다.
레지스트 패턴(21)을 제거한 후, 도13a∼도13d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상에 실리콘 질화막을 더 퇴적하고, 이 실리콘 질화막을 RIE에 의해 에칭백하여, 실리콘 질화막(20)의 측벽에 측벽 스페이서(22)를 형성한다. 상기 측벽 스페이서는 워드선과 액티브 영역의 부접합에 대한 마진을 증가시킨다.
그 후, 도14a∼도14d에 나타낸 바와 같이, 실리콘 질화막(20) 및 측벽 스페이서(22)를 마스크로서 사용하여, 텅스텐 실리사이드(19) 및 폴리실리콘막(18)을 에칭함으로써 워드선(23)을 형성한다.
그 후, 도15a∼도15d에 나타낸 바와 같이, 얻어진 실리콘 기판(1)상에, BPSG막(24)을 보호막으로서 형성한다.
상기 공정에 의해, 비휘발성 반도체 기억장치를 완성시킬 수 있다.
그 후, 본 발명에 의한 비휘발성 반도체 기억장치의 데이터 기입, 소거 및 독출 프로세스에 대해, 도16, 표 1 및 표 2를 사용하여 설명한다.
채널 핫 전자에 의한 데이터 기입
모든 셀이 소거 상태(임계전압이 부의 상태)에 있는 블럭내의 셀에 데이터 기입을 행하는 경우, 데이터가 기입될 셀의 제어 게이트와 채널 영역 사이의 질화막의 트랩 사이트에만 선택적으로 전자를 주입하여, 임계전압을 정으로 변화시킨다.
예컨대, 도16의 셀(C11)에 데이터 기입을 행하기 위해, 표 1에 나타낸 바와 같이, 비트선(BL1)으로 5V, 비트선(BL2)으로 0V를 인가한다. 제어 게이트(CG2)로 5V, 워드선(WL1)(선택 게이트)으로 3V를 인가한다. 이에 의해 비트선(BL2)의 0V의 전위는, 셀(C12)과 선택 게이트(WL1) 사이의 채널 영역에 전송된다. 이 때, 제어 게이트(CG2)의 전압은, 기입 상태에서의 셀(C12)의 임계전압보다 더 높아야 한다. 이와 같은 전압을 제어 게이트(CG2)에 인가함으로써, 상기 제어 게이트(CG2) 하부의 채널 영역을 반전시킨다. 그 결과, 셀(C11)의 소스로 비트선(BL2)의 0V의 전위를 전송할 수 있다. 또한, 제어 게이트(CG1)에 5V를 인가함으로써, 셀(C11)의 채널 영역에 반전층이 형성되어, 소스 근처의 선택 게이트의 채널 영역의 0V부터, 드레인 근처의 비트선(BL1)의 5V로 전자가 흐른다. 이 때, 제어 게이트 전압??드레인 전압(BL1)으로 함으로써, 드레인 근방에서 공핍층이 발생하여(핀치 오프), 횡방향 전계가 커진다. 상기 횡방향 전계에 의해 가속되고 산화막의 에너지 장벽을 넘을 수 있는 에너지를 얻은 전자는, 제어 게이트(CG1)와 채널 영역의 사이의 질화막에 주입되고, 임계전압을 정의 전압으로 변화시킨다. 이에 의해 데이터 기입이 행해진다.
상기 데이터 기입 방법은, 일반적으로, 채널 핫 전자 주입이라고 칭해진다.
표 1
소스 사이드 주입에 의한 데이터 기입
모든 셀이 소거 상태(임계전압이 부의 상태)에 있는 블록 내의 셀로 데이터 기입을 행하는 경우, 데이터를 기입하여 임계전압을 정의 상태로 변화시키기 위해, 셀의 제어 게이트와 채널 영역 사이의 질화막의 트랩 사이트로만, 선택적으로 전자를 주입한다.
예컨대, 도16에 도시한 셀(C11)에 데이터를 기입하는 경우, 표2에 나타낸 바와 같이, 비트선(BL1, BL2)에 각각 5V, 0V의 전압을 인가한다. 제어 게이트(CG2)에 5V의 전압을 인가한다. 이에 의해, 반전층이 형성되고, 비트선(BL2)의 0V의 전위가 셀(C12)의 채널 영역에 전해진다. 여기서, 제어 게이트(CG2)의 전압은 기입 상태의 셀(C12)의 임계전압 이상일 필요가 있다. 또한, 제어 게이트(CG1)에 1OV를 인가함으로써, 반전층이 형성되고, 비트선(BL1)의 5V의 전위가 셀(C11)의 채널 영역에 전해진다.
그 후, 워드선(WL1)에 1V를 인가함으로써, 셀(11)의 채널 영역 사이에 공핍층이 형성되어, 횡방향 전계가 증가한다. 그 후, 주입 효율을 상승시키기 위해, 워드선에는 선택 게이트의 임계전압을 인가할 필요가 있다(임계치 이하의 전압에서는 전류가 발생하지 않고, 임계전압 부근에서는 핫 전자를 최대한으로 발생시킨다). 또한, 제어 게이트(CGl)의 전압이 드레인(BL1)에 인가되는 5V의 전압보다 높은 10V이기 때문에, 셀(C11)의 ONO막 내의 전계는 전자를 모으는 방향으로 동작한다. 따라서, 횡방향 전계에 의해 가속되고 산화막의 에너지 장벽을 넘는 에너지를 얻은 전자가, 제어 게이트(CG1)와 채널 영역의 사이의 질화막에 효율적으로 주입된다. 따라서, 임계전압이 정의 전압으로 변화된다.
상기 기입 방법은 일반적으로 소스 사이드 주입이라 칭해진다. 상기 주입 효율은 상기한 채널 핫 전자보다 3자리수 정도 높다.
표 2
핫 홀에 의한 데이터 소거
상기 셀(C11, C12, C21, C22)로부터 데이터를 동시에 소거하기 위해, 제어 게이트(CG1, CG2) 각각에 5V를 인가하고, 비트선(BL1, BL2) 각각에 +5V를 인가한다. 기타의 단자는 GND에 고정시킨다. 밴드 사이의 전류는 드레인 근방에서 발생하고, 횡방향 전계를 통해 가속되어 핫 홀로 된 홀이 질화막의 트랩 사이트에 주입된다. 그 결과, 상기 홀을 제어 게이트와 채널 영역 사이의 질화막에 축적함으로써, 셀의 임계전압을 0V 이하로 감소시켜, 소거 상태를 제공한다.
또한, 상기 데이터 소거 방법은 비트선(BL1)에 접속된 셀(C11, C21)의 데이터만을 소거할 수 있다. 이 경우, 제어 게이트(CG2)에 0V를 인가하고, 비트선(BL2)에 0V를 인가하거나 또는 비트선(BL2)을 플로트(float)시킨다. 다른 단자는 상기한 바와 같다. 최소의 데이터 소거는 비트선 단위로 행해진다.
FN 소거
셀(C11, C12, C21, C22)로부터의 데이터를 동시에 소거하기 위해, 제어 게이트(CG1,CG2) 각각에 -10V를 인가한다. 상기 비트선(BL1, BL2)은 모두 플로트시키고, 워드선과 기판 각각에 0V를 인가한다. 이 때, 제어 게이트와 실리콘 기판 사이의 ONO막에 고전압을 인가하고, 질화막에 트랩되어 있던 전자를 FN 터널 효과에 의해 실리콘 기판으로 추출하며, 이로써 셀의 임계전압을 0V 이하로 감소시켜, 소거 상태를 제공한다.
또한, 상기 소거 방법은 제어 게이트(CG1)에 접속된 셀(C11, C21)로부터의 데이터만을 소거할 수도 있다. 최소의 데이터 소거는 제어 게이트 단위로 행해진다.
데이터 독출
비트선(BL1,BL2) 각각에 1V와 0V의 전압을 인가한다. 제어 게이트(CG2)에 +5V를 인가하고, 워드선(WL)에 +3V를 인가하여, 셀(12)과 선택 게이트를 ON시킨다. 여기서, 제어 게이트(CG2)에 인가된 전압은 기입 상태의 셀(12)의 임계전압 이상일 필요가 있고, WL에 인가된 전압은 선택 게이트의 임계전압 이상일 필요가 있다. 그 후, 제어 게이트(CG1)에 0V를 인가하여, 전류가 흐르는지 또는 흐르지 않는지를 관찰하여, 선택 셀이 기입 상태인지 또는 소거 상태인지를 판정한다.
본 발명에 따르면, 비휘발성 반도체 기억장치는: 반도체 기판의 표면에 형성된 한 쌍의 불순물 확산층; 전하 축적층을 통해 반도체 기판 상에 형성되며, 각각불순물 확산층들 사이에서 상기 불순물 확산층에 인접하도록 제공되는 2개의 제어 게이트; 및 상기 제어 게이트들 사이의 워드 게이트 절연막을 통해 반도체 기판 상에 형성된 워드선을 가진 워드 게이트 트랜지스터를 포함하며, 상기 2개의 제어 게이트와 워드 게이트 트랜지스터가 직렬로 접속되어 단위 셀을 구성한다. 또한, 본 발명은, 반도체 기판 표면에 Y축 방향으로 서로 평행하게 형성되어 비트선으로서 기능하는 한 쌍의 불순물 확산층; 전하 축적층을 통해 반도체 기판에 Y축 방향으로 서로 평행하게 형성되고, 불순물 확산층 각각에 인접하는 한 쌍의 불순물 확산층 사이에 제공된 2개의 제어 게이트; 및 X축 방향으로 연장되고 절연막을 통해 제어 게이트에 형성되고 워드 게이트 절연막을 통해 제어 게이트 사이의 반도체 기판에 형성된 워드선을 포함하는 워드 게이트 트랜지스터를 포함하며, 2개의 제어 게이트와 워드 게이트 트랜지스터는 직렬로 접속되어 복수의 유닛 셀을 형성하는 반도체 기억장치를 제공한다. 따라서, 2개의 제어 게이트에 대응하는 2비트 데이터가 상이한 제어 게이트 전압에 의해 제어되어, 독출 정밀도를 향상시킨다. 또한, 전자 및 홀의 횡방향 운동이 금지되어, 데이터 저장의 신뢰성을 향상시킨다.
특히, 2개의 제어 게이트 하부에 배치된 상기 ONO막의 질화막이 워드 게이트 절연막에 의해 분리되어, 선택 셀은 인접한 비선택 셀에 의해 영향을 받지 않는다. 플로팅 게이트를 사용하는 비휘발성 반도체 장치에 비해, 플로팅 게이트의 제조 공정을 생략하는 반면, 4F2의 동일한 셀 영역을 유지한다. 따라서 본 발명의 비휘발성 반도체 기억장치는, 마스킹 공정을 감소시키는 반면, 통상의 트랜지스터 제조 공정에 의해 형성될 수 있다. 또한, 2F2의 셀 영역은 다치 장치를 제공함으로써 실현될 수 있다.
또한, 본 발명의 비휘발성 반도체 기억장치의 제조 공정에 따르면, 상기한 바와 같이 신뢰성이 향상된 장치를 용이하게 제조할 수 있다.
또한, 본 발명의 비휘발성 반도체 기억장치의 동작 방법에 따르면, 2개의 제어 게이트에 대응하는 2비트의 정보를 상이한 제어 게이트 전압으로 제어하여, 독출 정밀도를 향상시킨다. 또한, 소스 사이드 주입법에 의해 데이터 기입을 실행하면, 채널 핫 전자 주입법에 비해 3자리수 이상의 기입 속도를 고속화할 수 있다.

Claims (22)

  1. 반도체 기판의 표면에 형성된 한 쌍의 불순물 확산층;
    전하 축적층을 통해 반도체 기판 상에 형성되며, 상기 한 쌍의 불순물 확산층들 사이에서 상기 불순물 확산층 각각에 인접하게 제공되는 2개의 제어 게이트; 및
    상기 제어 게이트들 사이의 워드 게이트 절연막을 통해 반도체 기판 상에 형성된 워드선을 가진 워드 게이트 트랜지스터를 포함하며,
    상기 2개의 제어 게이트와 워드 게이트 트랜지스터가 직렬로 접속되어 단위 셀을 구성하는 비휘발성 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 한 쌍의 불순물 확산층은 Y축 방향으로 서로 평행하게 형성되어 비트선으로서 작용하며;
    상기 2개의 제어 게이트는 반도체 기판 상에 전하 축적층을 통해 Y축 방향으로 서로 평행하게 형성되고, 한 쌍의 불순물 확산층들 사이에서 상기 불순물 확산층에 인접하도록 제공되어 있으며,
    상기 워드 게이트 트랜지스터는 X축 방향으로 연장하는 워드선을 포함하며, 상기 워드선은 절연막을 통해 제어 게이트 상에 그리고 제어 게이트들 사이의 반도체기판 상에 형성되는 비휘발성 반도체 기억장치.
  3. 제 1 항 또는 2 항에 있어서, 상기 전하 축적층은 질화막을 포함하고 상기 질화막은 상기 워드 게이트절연막에 의해 분할되어 2개의 제어 게이트 아래에 제공되는 비휘발성 반도체 기억장치.
  4. 제 1 항 또는 2 항에 있어서, 상기 전하 축적층은 실리콘 산화막/실리콘 질화막/실리콘 산화막인 비휘발성 반도체 기억장치.
  5. (a) 반도체 기판 상에 X축 방향으로 서로 평행하게 적어도 2개의 소자 분리막을 형성하는 공정;
    (b) 상기 소자 분리막을 포함하는 반도체 기판 상에 ONO막, 제어 게이트용 폴리실리콘막 및 실리콘 질화막을 순차 퇴적하고, 소망하는 형상으로 패터닝하여 Y축 방향으로 서로 평행한 적어도 2개의 제어 게이트를 형성하는 공정;
    (c) 상기 제어 게이트에 인접하고 Y축 방향으로 서로 평행한 적어도 한 쌍의 불순물 확산층을 형성하는 공정;
    (d) 상기 제어 게이트들 사이의 산화막을 매립하도록 상기 불순물 확산층 상에 그리고 제어 게이트들 사이에 산화막을 형성하는 공정;
    (e) 상기 제어 게이트들 사이에 매립된 산화막을 제거하는 공정; 및
    (f) 상기 제어 게이트들 사이에 워드 게이트 트랜지스터를 형성하는 공정을 포함하는 비휘발성 반도체 기억장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 공정 (c)에서, 제어 게이트에 인접한 영역으로부터 소자분리막을 제거한 후 상기 불순물 확산층을 형성하는 비휘발성 반도체 기억장치의 제조 방법.
  7. 제 5 항 또는 6 항에 있어서, 상기 공정 (e)에서, ONO막 내의 실리콘 질화막을 산화막의 에칭에 대한 에칭 스토퍼로서 이용하는 비휘발성 반도체 기억장치의 제조 방법.
  8. 제 5 항에 있어서, 상기 공정 (f)에서, 워드 게이트 절연막 상에 워드선 및 워드 게이트 절연막을 형성함에 의해 워드 게이트 트랜지스터가 형성되는 비휘발성 반도체 기억장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 공정 (f)에서, 워드선의 상부의 측벽 상에 측벽 스페이서가 형성되는 비휘발성 반도체 기억장치의 제조 방법.
  10. 제 5 항에 있어서, 상기 공정 (c)에서, 소자분리막은 STI막인 비휘발성 반도체 기억장치의 제조 방법.
  11. 불순물 확산층 중 하나에 소정 정전압을 인가하는 공정;
    상기 불순물 확산층에 인접한 제어 게이트 중 하나에 상기 불순물 확산층에인가한 전압보다 높은 전압을 인가하는 공정;
    다른 쪽의 제어 게이트에 상기 다른 쪽의 제어 게이트의 임계 전압보다 높은 전압을 인가하는 공정; 및
    상기 하나의 제어 게이트에 대응하는 비트에 데이터 기입을 행하도록 워드 게이트에 워드 게이트 트랜지스터의 임계 전압과 거의 동일한 전압을 인가하는 공정을 포함하는 청구항 1에 따른 비휘발성 반도체 기억장치로의 데이터 기입 방법.
  12. 제 11 항에 있어서, 상기 하나의 불순물 확산층, 하나의 제어 게이트, 상기 다른 제어 게이트 및 워드 게이트에는 각각 4-6V, 8-10V, 3-5V 및 1-2V의 전압이 인가되는 데이터 기입 방법.
  13. 불순물 확산층 중 하나에 소정의 정전압을 인가하는 공정;
    상기 불순물 확산층에 인접한 제어 게이트중 하나에 상기 불순물 확산층에 인가한 전압과 거의 동일한 전압을 인가하는 공정;
    다른 쪽의 제어 게이트에 상기 다른 쪽의 제어 게이트의 임계 전압 보다 높은 전압을 인가하는 공정; 및
    워드 게이트에 워드 게이트 트랜지스터의 임계 전압 보다 높은 전압을 인가하여 상기 하나의 제어 게이트에 대응하는 비트에 데이터 기입을 행하는 공정을 포함하는 청구항 1에 따른 비휘발성 반도체 기억장치로의 데이터 기입 방법.
  14. 제 13 항에 있어서, 상기 하나의 불순물 확산층, 하나의 제어 게이트, 상기 다른 제어 게이트 및 워드 게이트에는 각각 4-6V, 4-6V, 3-5V 및 3-4V의 전압이 인가되는 데이터 기입 방법.
  15. 제어 게이트 중 하나에 소정의 부전압을 인가하는 공정; 및
    기판을 접지하거나 또는 기판에 소정의 정전압을 인가하여 상기 하나의 제어 게이트에 대응하는 비트에서 데이터 소거를 행하는 공정을 포함하는 청구항 1에 따른 비휘발성 반도체 기억장치에서의 데이터 소거 방법.
  16. 제 15 항에 있어서, 상기 하나의 제어 게이트 및 기판에 인가될 전압은 각각 -5 내지 -12V 및 0 내지 5V인 데이터 소거 방법.
  17. 제어 게이트 중 하나에 소정의 부전압을 인가하는 공정; 및
    상기 제어 게이트에 인접한 불순물 확산층에 소정의 정전압을 인가하여 상기 제어 게이트에 대응하는 비트에서 데이터 소거를 행하는 공정을 포함하는 청구항 1에 따른 비휘발성 반도체 기억장치에서의 데이터 소거 방법.
  18. 제 17 항에 있어서, 상기 하나의 제어 게이트 및 상기 제어 게이트에 인접한 불순물 확산층에는 각각 -4 내지 -7V 및 5 내지 6V의 전압이 인가되는 데이터 소거 방법
  19. 불순물 확산층 중 하나에 소정의 정전압을 인가하는 공정;
    제어 게이트 중 하나에 소정의 정전압을 인가하는 공정;
    다른 쪽의 제어 게이트에 상기 다른 쪽의 제어 게이트의 임계 전압 보다 높은 전압을 인가하는 공정; 및
    워드 게이트에 워드 게이트 트랜지스터의 임계 전압 보다 높은 전압을 인가하여 상기 하나의 제어 게이트에 대응하는 비트에서 데이터 독출을 행하는 청구항 1에 따른 비휘발성 반도체 기억장치에서의 데이터 독출 방법.
  20. 제 19 항에 있어서, 상기 하나의 불순물 확산층, 상기 하나의 제어 게이트, 다른 제어 게이트 및 워드 게이트에는 각각 1-2V, 0-5V, 3-5V 및 3-4V의 전압이 인가되는 데이터 독출 방법
  21. 청구항 11에 따른 데이터 기입 방법과 청구항 15에 따른 데이터 소거 방법을 결합하여 제어 게이트 중 하나에 대응하는 비트에서 데이터 재기입을 행하는 청구항 1에 따른 비휘발성 반도체 기억장치의 데이터 재기입 방법.
  22. 청구항 13에 따른 데이터 기입 방법과 청구항 15 또는 17에 따른 데이터 소거 방법을 결합하여 제어 게이트 중 하나에 대응하는 비트에서 데이터 재기입을 행하는 청구항 1에 따른 비휘발성 반도체 기억장치의 데이터 재기입 방법.
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